JP2012195541A - 半導体基板および半導体装置の製造方法 - Google Patents

Abstract

【課題】内部に高不純物濃度の半導体層を有する半導体基板および半導体装置の製造方法を提供する。
【解決手段】一つの実施例によれば、半導体装置２０の製造方法では、第１不純物濃度Ｎ１を有する第１導電型の半導体基板３０にトレンチ３３を形成する。トレンチ３３の底部に第１導電型の不純物をイオン注入する。トレンチ３３を埋めるように、第２不純物濃度を有する半導体層３５を形成する。トレンチ３３に半導体層３５が埋められた半導体基板３０を熱処理し、半導体基板３０の内部に第１不純物濃度より高い第３不純物濃度を有する不純物拡散層３６を形成する。半導体層３５側であって、半導体基板３０の一部に第２導電型のベース２１を形成し、ベース層２１に絶縁ゲート電界効果トランジスタを形成する。半導体層３５と反対側であって、不純物拡散層３６が露出するまで半導体基板３０を除去する。
【選択図】 図４

Description

本発明の実施形態は、半導体基板および半導体装置の製造方法に関する。

半導体基板の厚さ方向に電流が流れる縦型パワー半導体装置の製造には、高耐圧と低オン抵抗を得るために、高不純物濃度の半導体層と低不純物濃度の半導体層を有する半導体基板が用いられている。

更に、放熱性を高めるために、半導体基板は製造工程の途中で当初の厚さより薄化される。また、生産効率を高めるために大口径の半導体基板が用いられる。

従来、この種の半導体基板は、例えば次のように製造されていた。低不純物濃度の半導体基板に不純物を高温で長時間拡散させて、高不純物濃度の半導体層を形成する。次に、半導体基板を両面から、低不純物濃度の半導体層および高不純物濃度の半導体層が所定の厚さになるよう研削する。

従って、この半導体基板は、デバイス製造工程の当初から略所定の厚さに薄化された状態になっており、拡散ウェーハ（Diffused Wafer）と呼ばれている。

然しながら、薄化された大口径の半導体基板は、デバイス製造工程中に大きな反りが発生するので、ハンドリングが難しくなり、半導体基板が破損しやすい問題がある。

一方、高不純物濃度の半導体基板に、エピタキシャル成長により低不純物濃度の半導体層を形成したエピタキシャルウェーハ（Epitaxial Wafer）を用いることもある。この場合は、デバイス製造の最終段階で半導体基板を薄化できるので、ハンドリングの問題は改善される。

然しながら、大口径の半導体基板のエピタキシャル成長は枚葉式で行われるので、低不純物濃度の半導体層が厚くなるとスループットが低下し、製造コストが増大する問題がある。

特開２００５−２８６２８９号公報

本発明は、内部に高不純物濃度の半導体層を有する半導体基板および半導体装置の製造方法を提供する。

一つの実施形態によれば、半導体基板は、第１不純物濃度を有する第１導電型の第１半導体層上に前記第１不純物濃度より高い第２不純物濃度を有する第１導電型の第２半導体層が形成されている。前記第２半導体層上であって前記第２半導体層と平行な方向に交互に隣接するように、前記第１不純物濃度に等しい第３不純物濃度を有する第１導電型の第３半導体層と第４不純物濃度を有する第４半導体層が形成されている。

別の実施例によれば、半導体装置の製造方法では、第１不純物濃度を有する第１導電型の半導体基板にトレンチを形成する。前記トレンチの底部に第１導電型の不純物をイオン注入する。前記トレンチを埋めるように、第２不純物濃度を有する半導体層を形成する。前記半導体層が埋められた前記半導体基板を熱処理し、前記半導体基板の内部に前記第１不純物濃度より高い第３不純物濃度を有する不純物拡散層を形成する。前記半導体層側であって、前記半導体基板の一部に第２導電型のベースを形成し、前記ベース層に絶縁ゲート電界効果トランジスタを形成する。前記半導体層と反対側であって、前記不純物拡散層が露出するまで前記半導体基板を除去する。

実施例１に係る半導体基板を示す断面図。 実施例１に係る半導体装置を示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係る半導体装置の製造工程を順に示す断面図。 実施例１に係るトレンチを示す平面図。 実施例１に係るトレンチを示す断面図。 実施例１に係る別の半導体装置の製造工程の要部を順に示す断面図。 実施例１に係る別の半導体装置を示す断面図。 実施例２に係る半導体基板を示す断面図。 実施例２に係る半導体装置を示す断面図。 実施例２に係る半導体装置の製造工程の要部を順に示す断面図。 実施例２に係る半導体装置の製造工程の要部を順に示す断面図。

以下、本発明の実施例について図面を参照しながら説明する。

本実施例について図１乃至図６を用いて説明する。図１は半導体基板を示す図で、図１（ａ）はその断面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った不純物濃度分布を示す図である。

図２は半導体装置を示す図で、図２（ａ）はその断面図、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿った不純物濃度分布を示す図である。図３乃至図６は半導体装置の製造工程を順に示す断面図である。

本実施例は、ＲＡＷウェーハを投入し、まずＲＡＷウェーハを内部に高不純物濃度の半導体層を有する半導体基板に変換する。引き続いてこの半導体基板のまま流品して、半導体素子を作り込み、その後この半導体基板を薄化して半導体素子を完成させる場合の例である。

ここで、ＲＡＷウェーハとは、単結晶インゴットから切り出されて所定の厚さにミラーポリッュされているバルク半導体基板のことである。

始に、ＲＡＷウェーハを変換して得られる内部に高濃度不純物層を有する半導体基板について説明する。

図１に示すように、本実施例の半導体基板１０は、第１乃至第４半導体層１１、１２、１３、１４を有している。

第１半導体層１１はＮ⁻型（第１導電型）で、第１不純物濃度Ｎ１を有している。第２半導体層１２は第１半導体層１１上に形成されている。第２半導体層１２はＮ^＋型で、第１不純物濃度Ｎ１より高い第２不純物濃度Ｎ２を有している（Ｎ１＜Ｎ２）。

第３半導体層１３および第４半導体層１４は、第２半導体層１２上であって、第２半導体層１２と平行な方向（紙面のＸ方向）に交互に隣接するように形成されている。

第３半導体層１３はＮ⁻型で、第１不純物濃度Ｎ１に等しい第３不純物濃度Ｎ３を有している（Ｎ１＝Ｎ３）。第４半導体層１４はＮ⁻型で、第３不純物濃度Ｎ３に略等しい第４不純物濃度を有している（Ｎ３≒Ｎ４）。

従って、第３半導体層１３と第４半導体層１４は略同等であり、一つの半導体層１５として機能する。

半導体基板１０は、例えば直径２００ｍｍ、厚さが７００μｍのＮ型シリコン基板である。第１半導体層１１は、例えば第１不純物濃度Ｎ１が約１Ｅ１５ｃｍ^−３、厚さｔ１が約６４５μｍである。

第２半導体層１２は、例えば第２不純物濃度Ｎ２が約１Ｅ１８ｃｍ^−３、厚さｔ２が約１０μｍである。第３および第４半導体層１３、１４は、例えば第３および第４不純物濃度Ｎ３、Ｎ４が約１Ｅ１５ｃｍ^−３、厚さｔ３が約４５μｍである。

第３半導体層１３の幅Ｗ１と第４半導体層１４の幅Ｗ２は略等しく、例えば約２μｍである。

第１半導体層１１は、第２半導体層１２および半導体層１５（第３および第４半導体層１３、１４）より十分厚く、支持体として機能する。半導体装置は、第２半導体層１２および半導体層１５に形成される。

次に、ＲＡＷウェーハを変換して得られた内部に高濃度不純物層を有する半導体基板１０を用いて形成された半導体装置について説明する。

図２に示すように、半導体装置２０は半導体基板１０を用いて形成されたトレンチゲート型ＭＯＳトランジスタである。トレンチゲート型ＭＯＳトランジスタは第２半導体層１２および半導体層１５（第３および第４半導体層１３、１４）に形成されている。支持体として機能する第１半導体層１１は、最終的に除去されている。

トレンチゲート型ＭＯＳトランジスタの構造は周知であるが、以下簡単に説明する。トレンチゲート型ＭＯＳトランジスタでは、ドレイン層（第１半導体層）１２の一方の面上にドリフト層（半導体層）１５が形成されている。

ドリフト層（半導体層）１５の上部にＰ型（第２導電型）のベース層２１が形成されている。ベース層２１の上部の一部にＮ^＋型のソース層２２が形成されている。

ソース層２２およびベース層２１を貫通してドリフト層１５に達するトレンチにゲート絶縁膜２３を介してゲート電極２４が形成されている。

ベース層２１、ソース層２２およびゲート電極２４を覆うように絶縁膜２５が形成されている。

絶縁膜２５上にソース層２２に電気的に接続されたソースメタル２６、ゲート電極２４に電気的に接続された図示されないゲートメタルが形成されている。ドレイン層１２の他方の面上にドレインメタル２７が形成されている。

ゲート電極２４に電圧を印加することにより、ゲート電極２４の直下のベース層２１にチャネルが形成され、ソース層２２とドレイン層１２の間に電流が流れる。

次に、半導体装置２０の製造方法について説明する。始に、図３および図４に示すようにして半導体基板１０を形成する。次に、図５および図６に示すようにして半導体装置２０を形成する。

図３（ａ）に示すように、ＲＡＷウェーハ３０を用意する。次に、図３（ｂ）に示すように、ＲＡＷウェーハ３０上に、例えば熱酸化法により厚さ約０．８μｍのシリコン酸化膜３１を形成する。

シリコン酸化膜３１に、フォトリソグラフィー法により、幅Ｗが２μｍのストライプ状の開口３２ａを有するレジスト膜３２を形成する。開口３２ａは、ピッチＰが４μｍで複数形成されている。

次に、図３（ｂ）に示すように、レジスト膜３２をマスクとして、例えばフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法によりシリコン酸化膜３１を異方性エッチングし、レジスト膜３２のパターンをシリコン酸化膜３１に転写する。

引き続いて、レジスト膜３２およびシリコン酸化膜３１をマスクとして、例えば塩素系／フッ素系ガスを用いたＲＩＥ法によりＲＡＷウェーハ３０を異方性エッチングする。エッチング深さＤ１は、第２半導体層ｔ２の厚さの１／２と半導体層１５の厚さｔ３の和に略等しくする（Ｄ１≒ｔ２／２＋ｔ３）。

更に、塩素系／フッ素系ガスを用いたＣＤＥ（Chemical Dry Etching）法によりＲＡＷウェーハ３０を等方性エッチングし、ＲＩＥダメージを除去する。

これにより、ＲＡＷウェーハ３０に幅が約２μｍ、深さが約５０μｍのストライプ状のトレンチ３３が形成される。この段階では、トレンチ３３の底部は略フラットである。

次に、レジスト膜３２を、例えばアッシャーを用いて除去した後、図４（ａ）に示すように、シリコン酸化膜３１をマスクとして、トレンチ３３の底部にＮ型の不純物、例えば燐（Ｐ）をドーズ量約１Ｅ１５ａｔｏｍｓ／ｃｍ^−２でイオン注入する。これにより、トレンチ３３の底部の周りにイオン注入層３４が形成される。

次に、図４（ｂ）に示すように、例えば気相成長法によりトレンチ３３を埋めるようにシリコン膜をエピタキシャル成長させる。エピタキシャル成長は、例えばキャリアガスとして水素（Ｈ_２）、プロセスガスとしてジクロルシラン（ＳｉＨ_２Ｃｌ_２）と塩酸（ＨＣｌ）の混合ガスを用い、温度１０５０℃で行う。Ｎ型のドーパントガスとして、フォスフィン（ＰＨ_３）を用いる。

シリコン酸化膜３１上には、シリコン膜は形成されないので、選択的にトレンチ３３を埋めるようにエピタキシャル層３５が形成される。このエピタキシャル層３５が図１に示す第４半導体層１４になる。

次に、シリコン酸化膜３１を、例えばウェットエッチングにより除去し、ＣＭＰ（Chemical Mechanical Polishing）法により表面を平坦化した後、図４（ｃ）に示すように、トレンチ３３にエピタキシャル層３５が埋められたＲＡＷウェーハ３０を熱処理して、イオン注入層３４内のＰを活性化し且つ周りに熱拡散させる。

これにより、各イオン注入層３４内のＰが熱拡散した熱拡散層が互いに合体して不純物拡散層３６が形成される。この不純物拡散層３６が、図１に示す第２半導体層１２になる。

不純物拡散層３６より下側にあるＲＡＷウェーハ３０の下部が、図１に示す第１半導体層１１になる。不純物拡散層３６より上側にあるＲＡＷウェーハ３０の上部が、図１に示す第３半導体層１３になる。

これにより、ＲＡＷウェーハ３０は、厚い第１半導体層１１と低不純物濃度の半導体層１５に挟まれて、内部に高不純物濃度の第２半導体層１２を有する半導体基板１０に変換される。

引き続いて、ＲＡＷウェーハ３０が変換された半導体基板１０を用いて半導体装置２０を形成する。

図５（ａ）に示すように、半導体層１５上に、例えば熱酸化法により厚さ約０．８μｍのシリコン酸化膜３７を形成する。次に、半導体層１５上にフォトリソグライー法により第４半導体層１４を露出するストライプ状の開口３８ａを有するレジスト膜３８を形成する。

次に、図５（ｂ）に示すように、レジスト膜３８をマスクとして、例えばフッ素系ガスを用いたＲＩＥ法によりシリコン酸化膜３７を異方性エッチングし、レジスト膜３８のパターンをシリコン酸化膜３７に転写する。

引き続いて、レジスト膜３８およびシリコン酸化膜３７をマスクとして、例えば塩素系／フッ素系ガスを用いたＲＩＥ法により半導体層１５を異方性エッチングし、塩素系／フッ素系ガスを用いたＣＤＥ法により半導体層１５を等方性エッチングする。

これにより、半導体層１５に幅が約２μｍ、深さが約２０μｍのストライプ状のトレンチ３９が形成される。トレンチ３９はトレンチ３３より浅く設定される。

次に、レジスト膜３８を、例えばアッシャーを用いて除去し、シリコン酸化膜３８をウェットエッチングにより除去した後、図５（ｃ）に示すように、例えば熱酸化法によりトレンチ３９の内面にシリコン酸化膜を形成し、ＣＶＤ（Chemical Vapor Deposition）法によりトレンチ３９にポリシリコン膜を形成する。これにより、トレンチ３９内にゲート絶縁膜２３を介してゲート電極２４が形成される。

次に、図６（ａ）に示すように、半導体層１５の上部に、例えばホウ素（Ｂ）をイオン注入してベース層２１を形成する。ベース層２１上部の一部に、例えばＰをイオン注入してソース層２２を形成する。

次に、図６（ｂ）に示すように、ベース層２１、ソース層２２およびゲート電極２４を覆う絶縁膜２５として、例えばＣＶＤ法によるシリコン酸化膜を形成する。絶縁膜２５上にソース層２２に電気的に接続されたソースメタル２６として、例えばスパッタリング法によりアルミニウム（Ａｌ）膜を形成する。

次に、図６（ｃ）に示すように、半導体基板１０を厚さ７００μｍから厚さ５０μｍに薄化する。具体的には、半導体層１５側を、例えば研削盤のステージに固定し、第１半導体層１１を第２半導体層１２が露出する手前まで研削する。

次に、第１半導体層１１に生じた破砕層を、例えばウェットエッチングにより除去し、第２半導体層１２を露出させる。更に、第２半導体層１２の露出面を、例えばＣＭＰ法によりポリッシュし、第２半導体層１２の平坦度を向上させる。

次に、第２半導体層１２上に、ドレインメタル２７として、例えばスパッタリング法によりニッケル／金（ＮｉＡｕ）積層膜を形成する。これにより、図２に示す半導体装置２０が得られる。

以上説明したように、本実施例では、ＲＡＷウェーハ３０を内部に高濃度不純物層を有する半導体基板１０に変換し、半導体基板１０に半導体装置２０を作り込み、その後半導体基板１０を薄化して高濃度不純物層を露出させることにより、半導体装置２０を完成させている。

その結果、大口径の半導体基板１０でも、ＲＡＷウェーハ３０の当初の厚さのまま流品できるので、ハンドリングが容易であり、半導体基板１０が破損する恐れは少ない。半導体装置２０の製造工程をＲＡＷウェーハ３０の投入から一気通関して実施することができる。

拡散ウェーハまたはエピタキシャルウェーハを用いる場合に比べて、半導体装置２０を効率的に低コストで製造することができる。

従って、内部に高不純物濃度の半導体層を有する半導体基板および半導体装置の製造方法が得られる。

ここでは、トレンチ３３がストライプ状である場合について説明したが、その他の形状、例えばホールでも構わない。図７はトレンチを示す平面図で、図７（ａ）はストライプ状のトレンチを示す平面図、図７（ｂ）はホール状のトレンチを示す平面図である。

図7（ａ）に示すように、本実施例では、ＲＡＷウェーハ３０に複数のストライプ状のトレンチ３３が互いに対向するように形成されている。図７（ｂ）に示すように、ＲＡＷウェーハ３０に複数のホール状のトレンチ３３ａが分散して形成されている。

破線に示すように、各トレンチ３３ａは周りのトレンチ３３ａから等距離にあるように配置するとよい。隣接するトレンチ３３ａ間の距離は、トレンチ３３ａのサイズＷ３に略等しくするとよい。

トレンチ３３の底部が略フラットである場合について説明したが、トレンチ３３の底部が尖っていても構わない。図８はトレンチを示す断面図で、図８（ａ）はＶ字状の底部４０ｂを有するトレンチ３３ｂを示す断面図、図８（ｂ）はＵ字状の底部４０ｃを有するトレンチ３３ｃを示す断面図、図８（ｃ）はＭ字状の底部４０ｄを有するトレンチ３３ｄを示す断面図である。

なお、底部が尖ったトレンチは、例えば以下のようにして形成することが可能である。Ｖ字状の底部は、例えばエッチングとエッチング側壁保護を繰り返すエッチング手法において、等方性の強いエッチング条件と異方性のエッチング条件を組み合わせて行うことにより形成できる。

または、トレンチを形成した後、アルカリ性水溶液に浸して（１１１）面が露出するように選択エッチングすることにより形成できる。

U字状の底部は、例えば、トレンチを形成した後に、ＣＤＥなどの等方性エッチングを追加して底部に丸みを持たせることにより形成できる。

M字状の底部は、例えばトレンチを形成するＲＩＥ工程において、マイクロトレンチ（側壁部に沿って深くなる現象)条件で異方性エッチングすることにより形成できる。

トレンチの底部が尖っている場合、イオン注入層が底部の傾斜面に沿って形成されるので、イオン注入層が深さ方向に厚くなる。その結果、底部がフラットな場合に比べて不純物拡散層を厚く形成することができる。

図９は別の半導体装置の製造工程の要部を示す断面図である。図９（ａ）に示すように、ＲＡＷウェーハ３０に、例えばＶ字状の底部を有するトレンチ４１を形成する。トレンチ４１の最深部の深さは、底部の傾斜面の傾きに応じて更にＤ２だけ大きくなる。

次に、図４（ａ）と同様にして、トレンチ４１の底部にＰをイオン注入し、イオン注入層４２を形成する。イオン注入層４２は底部の傾斜面に沿って形成され、イオン注入層４２は深さ方向に厚くなる。

次に、図９（ｂ）に示すように、図４（ｂ）と同様にして、トレンチ４１を埋めるようにエピタキシャル層４３を形成する。

次に、図９（ｃ）に示すように、図４（ｃ）と同様にして、トレンチ４１がエピタキシャル層４３で埋められたＲＡＷウェーハ３０に熱処理を施し、イオン注入層４２内のＰを活性化し且つ周りに熱拡散させる。

各イオン注入層４２内のＰが熱拡散した熱拡散層が互いに合体して不純物拡散層４４が形成される。不純物拡散層４４の厚さｔ４は、図４（ｃ）に示す不純物拡散層３６の厚さｔ２より大きくなる。

不純物拡散層４４が厚いと、図６（ｃ）に示す工程において、第１半導体層１１を研削するときの加工マージンが増加する利点がある。

トレンチ３９を第４半導体層１４に形成する場合について説明したが、第３半導体層１３に形成しても構わない。また、第３半導体層１３と第４半導体層１４に跨って形成しても構わない。第３半導体層１３の第３不純物濃度Ｎ３と第４半導体層１４の第４不純物濃度Ｎ４が略等しいためである。

第３半導体層１３の第３不純物濃度Ｎ３と第４半導体層１４の第４不純物濃度Ｎ４が略等しい場合について説明したが、異なっていても構わない。トレンチゲート型ＭＯＳトランジスタでは高耐圧と低オン抵抗が要求されるが、要求の優先度に応じてトレンチ３９を第３半導体層１３または第４半導体層１４に形成することができる。

例えば第４不純物濃度Ｎ４が第３不純物濃度Ｎ３より高いとする。オン抵抗を優先する場合は、トレンチ３９を不純物濃度の低い第３半導体層１３に形成するとよい。耐圧を優先する場合は、トレンチ３９を不純物濃度の高い第４半導体層１４に形成するとよい。

半導体装置がトレンチゲート型ＭＯＳトランジスタである場合について説明したが、その他の縦型半導体装置、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）でも同様に実施することができる。

図１０は別の半導体装置であるＩＧＢＴを示す断面図である。ＩＧＢＴの構造は周知であるが、以下簡単に説明する。

図１０に示すように、半導体装置５０では、Ｎ^＋型バッファ層５１の一方の面上にＮ⁻型ドリフト層５２が形成されている。Ｎ⁻型ドリフト層５２の上部の一部にＰ型ベース層５３が形成されている。Ｐ型ベース層５３の上部の一部にＮ^＋型ソース層（カソード）５４が形成されている。

Ｎ⁻型ドリフト層５２とＮ^＋型ソース層５４に挟まれたＰ型ベース層５３を跨ぐように、Ｐ型ベース層５３上にゲート絶縁膜（図示せず）を介してゲート電極５５が形成されている。

ゲート電極５５を覆うように絶縁膜５６が形成されている。Ｐ型ベース層５３に電気的に接続されたソースメタル５７、ゲート電極に電気的に接続された図示されないゲートメタルが形成されている。

Ｎ^＋型バッファ層５１の他方の面上にＰ^＋型ドレイン層（アノード）５８が形成されている。Ｐ^＋型ドレイン層５８上にドレインメタル５９が形成されている。

Ｎ⁻型ドリフト層５２、Ｐ型ベース層５３、Ｎ^＋型ソース層５４およびゲート電極５５により、ＮチャネルＭＯＳトランジスタ構造が形成されている。

Ｐ^＋型ドレイン層５８、Ｎ^＋型バッファ層５１およびＰ型ベース層５３により、ＰＮＰバイポーラトランジスタが構成されている。ＰＮＰバイポーラトランジスタが伝導度変調を起こすことにより、低飽和電圧特性を実現している。

半導体装置５０では、Ｎ^＋型バッファ層５１が図１に示す第２半導体層１２に相当する。Ｎ⁻型ドリフト層５２が、図１に示す半導体層１５に相当する。

Ｐ^＋型ドレイン層５８は第２半導体層１２に、例えばＰ型不純物としてホウ素（Ｂ）をイオン注入することにより形成される。そのため、第２半導体層１２は、一部がＰ^＋型ドレイン層５８になり、残部がＮ^＋型バッファ層５１になっている。

従って、第２半導体層１２は予めＮ^＋型バッファ層５１の厚さとＰ^＋型ドレイン層５８の厚さの和に相当する厚さが必要である。これには、図９（ｃ）に示す厚い第２半導体層４４が適している。

本発明の実施例２に係る半導体装置の製造方法について図１１乃至図１４を用いて説明する。図１１は半導体基板を示す図で、図１１（ａ）はその断面図、図１１（ｂ）は図１１（ａ）のＣ−Ｃ線に沿った不純物濃度分布を示す図である。

図１２は半導体装置を示す図で、図１２（ａ）はその断面図、図１２（ｂ）は図１２（ａ）のＤ−Ｄ線に沿った不純物濃度分布を示す図である。図１３および図１４は半導体装置の製造工程の要部を順に示す断面図である。

本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、第４半導体層の導電型をＰ型にしたことにある。

即ち、図１１に示すように、本実施例のＲＡＷウェーハを変換して得られる内部に高濃度不純物層を有する半導体基板６０は、Ｐ型の第４半導体層６１を有している。第４半導体層６１の第４不純物濃度Ｎ４は、第３半導体層１３に含まれる第１不純物量Ｑ１と第４半導体層６１に含まれる第２不純物量Ｑ２が略等しくなるように設定されている（Ｑ１＝Ｑ２）。

ここで、Ｑ１＝Ｎ３Ｗ１ｔ３、Ｑ２＝Ｎ４Ｗ２ｔ３である。但し、第３および第４半導体層１３、６１のストライプ方向（紙面に垂直な方向）の長さは１（単位長さ）としている。

図１２に示すように、本実施例の半導体装置７０は、ＲＡＷウェーハを変換して得られた半導体基板６０を用いて形成されたスーパージャンクション（Super Junction）構造と呼ばれるＭＯＳトランジスタである。

スーパージャンクションＭＯＳトランジスタは第２半導体層１２および半導体層１５（第３および第４半導体層１３、６１）に形成されている。支持体として機能する第１半導体層１１は、最終的に除去されている。

スーパージャンクションＭＯＳトランジスタの構造は周知であるが、以下簡単に説明する。

スーパージャンクションＭＯＳトランジスタでは、電流経路と耐圧を維持する領域が分離されている。電流経路となる第３半導体層（Ｎ型半導体ピラー層）１３と電流仕切り領域となる第４半導体層（Ｐ型半導体ピラー層）６１が水平方向に交互に配列されている。

第４半導体層６１の上部に、Ｐ^＋型ベース層７１が形成されている。ベース層７１の上部の一部にＮ^＋型ソース層７２が形成されている。ソース層７２と第３半導体層１３の間のベース層７１上に、ゲート絶縁膜（図示せず）を介してゲート電極７３が形成されている。

ゲート電極７３に電圧を印加することにより、ゲート電極７３の直下のベース層７１にチャネルが生じ、ソース層７２とドレイン層（第２半導体層）１２の間に電流が流れる。

スーパージャンクションＭＯＳトランジスタでは、オン抵抗は、ドレイン電流をＮ型半導体ピラー層に流しているので、Ｎ型半導体ピラー層のキャリア濃度に依存する。一方、耐圧は、空乏層を水平方向へ伸ばしているので、Ｎ型およびＰ型半導体ピラー層のキャリア濃度および幅に依存する。

次に、半導体装置７０の製造方法について説明する。半導体基板６０は、図１３に示すようにして形成する。半導体装置７０は、図１４に示すようにして形成する。

始に、図１３（ａ）に示すように、図４（ａ）と同様にして、ＲＡＷウェーハ３０にトレンチ３３を形成し、トレンチ３４の底部にイオン注入層３４を形成する。

次に、図１３（ｂ）に示すように、図４（ｂ）と同様にして、トレンチ３３を埋めるようにＰ型のエピタキシャル層８１を形成する。Ｐ型のドーパントとしてはジボラン（Ｂ_２Ｈ_２）を用いる。

次に、図１３（ｃ）に示すように、図４（ｃ）と同様にして、トレンチ３３にＰ型のエピタキシャル層８１が埋められたＲＡＷウェーハ３０に熱処理を施し、不純物拡散層３６を形成する。

次に、図１４（ａ）に示すように、図６（ａ）と同様にして、第４半導体層６１にベース層７１とソース層７２を形成する。

次に、図１４（ｂ）に示すように、ゲート絶縁膜（図示せず）を介してゲート電極７３を形成する。

次に、図１４（ｃ）に示すように、図６（ｃ）と同様にして、第１半導体層１１を除去して、第２半導体層１２を露出させる。

以上説明したように、本実施例では、第４半導体層の導電型をＰ型としている。その結果、スーパージャンクションＭＯＳトランジスタである半導体装置５０をトレンチ型ＭＯＳトランジスタである半導体装置２０と同様に製造することができる。

ここでは、第１不純物量Ｑ１と第２不純物量Ｑ２が等しい場合について説明したが、第１不純物量Ｑ１と第２不純物量Ｑ２が等しくなくても実施することも可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 前記トレンチの底部がＶ字状、Ｕ字状、またはＭ字状である請求項４に記載の半導体装置の製造方法。

（付記２） 前記第４半導体層が第１導電型であり、前記第４不純物濃度が前記第１不純物濃度に略等しい請求項５に記載の半導体基板。

（付記３） 前記第４半導体層が第２導電型であり、前記第４不純物濃度が前記第３半導体層に含まれる第１不純物量と前記第４半導体層に含まれる第２不純物量が略等しくなるように設定される請求項５に記載の半導体基板。

（付記４） 第１不純物濃度を有する第１導電型の半導体基板に複数のトレンチを形成する工程と、
前記複数のトレンチの底部に第１導電型の不純物をイオン注入する工程と、
前記複数のトレンチを埋めるように、第２不純物濃度を有する半導体層を形成する工程と、
前記半導体層が埋められた前記半導体基板を熱処理して、前記半導体基板の内部に前記第１不純物濃度より高い第３不純物濃度を有する不純物拡散層を形成する工程と、
を具備する半導体基板の製造方法。

（付記５） 前記半導体層が第１導電型であり、前記第２不純物濃度が前記第１不純物濃度に略等しい付記４に記載の半導体基板の製造方法。

（付記６） 前記半導体層が第２導電型であり、前記第２不純物濃度が、前記半導体基板であって前記半導体層間に挟まれた部分に含まれる第１不純物量と前記半導体層に含まれる第２不純物量が略等しくなるように設定される付記４に記載の半導体基板の製造方法。

（付記７） 前記トレンチの底部が、前記半導体基板側へ尖るように形成される付記４に記載の半導体基板の製造方法。

１０、６０ 半導体基板
１１ 第１半導体層
１２ 第２半導体層
１３ 第３半導体層
１４、６１ 第４半導体層
１５ 半導体層
２０、５０、７０ 半導体装置
２１、７１ ベース層
２２、７２ ソース層
２３ ゲート絶縁膜
２４、７３ ゲート電極
２５ 絶縁膜
２６ ソースメタル
２７ ドレインメタル
３０ ＲＡＷウェーハ
３１、３７ シリコン酸化膜
３２、３８ レジスト膜
３３、３３ａ、３３ｂ、３３ｃ、３３ｄ、３９、４１ トレンチ
３４、４２ イオン注入層
３５、４３、８１ エピタキシャル層
３６、４４ 不純物拡散層
４０ｂ、４０ｃ、４０ｄ 底部

Claims (5)

1. 第１不純物濃度を有する第１導電型の半導体基板にトレンチを形成する工程と、
   前記トレンチの底部に第１導電型の不純物をイオン注入する工程と、
   前記トレンチを埋めるように、第２不純物濃度を有する半導体層を形成する工程と、
   前記半導体層が埋められた前記半導体基板を熱処理し、前記半導体基板の内部に前記第１不純物濃度より高い第３不純物濃度を有する不純物拡散層を形成する工程と、
   前記半導体層側であって、前記半導体基板の一部に第２導電型のベースを形成し、前記ベース層に絶縁ゲート電界効果トランジスタを形成する工程と、
   前記半導体層と反対側であって、前記不純物拡散層が露出するまで前記半導体基板を除去する工程と、
   を具備することを特徴とする半導体装置の製造方法。
2. 前記半導体層が第１導電型であり、前記第２不純物濃度が前記第１不純物濃度に略等しいことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記半導体層が第２導電型であり、前記第２不純物濃度が、前記半導体基板であって前記半導体層に挟まれた部分に含まれる第１不純物量と前記半導体層に含まれる第２不純物量が略等しくなるように設定され、前記ベース層が前記半導体層に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記トレンチの底部が、前記半導体基板側へ尖るように形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
5. 第１不純物濃度を有する第１導電型の第１半導体層と、
   前記第１半導体層上に形成され、前記第１不純物濃度より高い第２不純物濃度を有する第１導電型の第２半導体層と、
   前記第２半導体層上であって前記第２半導体層と平行な方向に交互に隣接するように形成され、前記第１不純物濃度に等しい第３不純物濃度を有する第１導電型の第３半導体層と第４不純物濃度を有する第４半導体層と、
   を具備することを特徴とする半導体基板。

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