WO2024122610A1 - ジャンクションバリアショットキーダイオード及びその製造方法 - Google Patents

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WO2024122610A1
WO2024122610A1 PCT/JP2023/043807 JP2023043807W WO2024122610A1 WO 2024122610 A1 WO2024122610 A1 WO 2024122610A1 JP 2023043807 W JP2023043807 W JP 2023043807W WO 2024122610 A1 WO2024122610 A1 WO 2024122610A1
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trenches
schottky diode
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PCT/JP2023/043807
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章夫 高塚
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株式会社タムラ製作所
株式会社ノベルクリスタルテクノロジー
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    • H01L29/872—Schottky diodes

Definitions

  • the present invention relates to a junction barrier Schottky diode and a method for manufacturing the same.
  • a trench-type junction barrier Schottky (JBS) diode that includes an n-type semiconductor layer formed on an n-type semiconductor substrate and having a trench opening on the surface opposite the n-type semiconductor substrate, a p-type semiconductor layer embedded in the trench of the n-type semiconductor layer, an anode electrode formed on the n-type semiconductor layer so as to be in contact with the p-type semiconductor layer, and a cathode electrode formed on the surface of the n-type semiconductor substrate opposite the n-type semiconductor layer (see Patent Document 1).
  • JBS trench-type junction barrier Schottky
  • a p-type semiconductor film is deposited on the entire surface of the n-type semiconductor layer, and then the portion of the deposited p-type semiconductor film outside the trench is removed by a planarization process such as CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • polishing rate of planarization processes such as CMP has a certain degree of in-plane non-uniformity in principle, which can cause variations in the shape of the p-type semiconductor layer embedded in the trench, which can lead to in-plane variations in the electrical characteristics of the trench-type JBS diode.
  • the object of the present invention is to provide a junction barrier Schottky diode in which the variation in the shape of the p-type semiconductor portion formed in the trench of the n-type semiconductor layer is reduced, and a method for manufacturing the same.
  • one aspect of the present invention provides the following junction barrier Schottky diode and method for manufacturing the junction barrier Schottky diode.
  • a cathode electrode provided directly or via another layer on a second surface opposite to the first surface of the n-type semiconductor layer, the cathode electrode being provided on the second surface opposite to the first surface of the n-type semiconductor layer, the cathode electrode being provided on the second surface opposite to the first surface of the n-type semiconductor layer, the cathode electrode being provided on the second surface opposite to the first surface of the n-type semiconductor layer, the cathode electrode being provided on the second surface opposite to the first surface of the n-type semiconductor layer, the cathode electrode being provided on the second surface opposite to the first surface of the n-type semiconductor layer, the cathode electrode being provided on the second surface opposite to the first surface of the n-type semiconductor layer, the cathode electrode being provided on the second surface opposite to the first surface of the n-type semiconductor layer, the cathode electrode being provided on the second surface opposite to the first surface of the n-type semiconductor layer, the cathode electrode being provided on the second surface opposite to
  • junction barrier Schottky diode according to [1] above wherein a portion of the anode electrode is filled in a gap above the p-type semiconductor portion in the plurality of trenches.
  • junction barrier Schottky diode according to [1] above wherein the n-type semiconductor layer and the p-type semiconductor portion are made of different semiconductors.
  • junction barrier Schottky diode according to the above [4] wherein the n-type semiconductor layer is made of a gallium oxide based semiconductor.
  • junction barrier Schottky diode according to the above [5], wherein the p-type semiconductor contains Cu 2 O, NiO, Ag 2 O, polycrystalline Si, single crystal Si, amorphous Si, SnO, Rh 2 O 3 , Ir 2 O 3 , or CuO.
  • a method for fabricating a semiconductor device comprising the steps of: forming a plurality of trenches on a first surface of an n-type semiconductor layer made of an n-type semiconductor; depositing a p-type semiconductor on the entire surface of the first surface side of the n-type semiconductor layer and patterning the p-type semiconductor to form a plurality of p-type semiconductor portions in contact with inner surfaces of the respective trenches; forming an anode electrode on the first surface of the n-type semiconductor layer and on the plurality of p-type semiconductor portions so as to be in contact with mesa-shaped portions between the plurality of trenches of the n-type semiconductor layer; and forming a cathode electrode directly or via another layer on a second surface opposite to the first surface of the n-type semiconductor layer, wherein the electron affinity ⁇ p and work function ⁇ p of the p-type semiconductor, and the electron affinity ⁇ n and work function ⁇ n of the n-type semiconductor satisfy the relationship
  • the present invention provides a junction barrier Schottky diode in which the variation in the shape of the p-type semiconductor portion formed in the trench of the n-type semiconductor layer is reduced, and a method for manufacturing the same.
  • FIG. 1 is a vertical cross-sectional view of a junction barrier Schottky (JBS) diode according to an embodiment of the present invention.
  • FIG. 2A is a vertical cross-sectional view showing an example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 2B is a vertical cross-sectional view showing an example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 2C is a vertical cross-sectional view showing an example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 3A is a vertical cross-sectional view showing an example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 3B is a vertical cross-sectional view showing an example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 3C is a vertical cross-sectional view showing an example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 4A is a vertical cross-sectional view showing another example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 4B is a vertical cross-sectional view showing another example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 4C is a vertical cross-sectional view showing another example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 4A is a vertical cross-sectional view showing another example of a manufacturing process for a JBS diode according to an embodiment of the present invention.
  • FIG. 4B is a vertical cross-sectional view showing
  • FIG. 5 is a vertical cross-sectional view of a modified JBS diode according to an embodiment of the present invention.
  • FIG. 6A is a vertical cross-sectional view showing an example of a manufacturing process for a JBS diode in which a p-type semiconductor portion is formed using a planarization process, as a comparative example.
  • FIG. 6B is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode in which a p-type semiconductor portion is formed using a planarization process, as a comparative example.
  • FIG. 6A is a vertical cross-sectional view showing an example of a manufacturing process for a JBS diode in which a p-type semiconductor portion is formed using a planarization process, as a comparative example.
  • FIG. 6B is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode in which a p-type semiconductor portion is formed using a planarization process
  • FIG. 6C is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode in which a p-type semiconductor portion is formed using a planarization process, as a comparative example.
  • FIG. 7A is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode as another comparative example in which a p-type semiconductor portion is formed using a resist mask filled in a trench.
  • FIG. 7B is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode as another comparative example in which a p-type semiconductor portion is formed using a resist mask filled in a trench.
  • FIG. 7A is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode as another comparative example in which a p-type semiconductor portion is formed using a resist mask filled in a trench.
  • FIG. 7C is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode as another comparative example in which a p-type semiconductor portion is formed using a resist mask filled in a trench.
  • FIG. 8A is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode as another comparative example in which a p-type semiconductor portion is formed using a resist mask filled in a trench.
  • FIG. 8B is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode as another comparative example in which a p-type semiconductor portion is formed using a resist mask filled in a trench.
  • FIG. 8C is a vertical cross-sectional view showing an example of a manufacturing process of a JBS diode as another comparative example in which a p-type semiconductor portion is formed using a resist mask filled in a trench.
  • JBS Diode 1 is a vertical cross-sectional view of a junction barrier Schottky (JBS) diode 1 according to an embodiment of the present invention.
  • the JBS diode 1 is a vertical JBS diode having a trench structure.
  • the JBS diode 1 comprises an n-type semiconductor layer 11 made of an n-type semiconductor having a plurality of trenches 111 opening on a first surface 113, a plurality of p-type semiconductor portions 12 made of a p-type semiconductor provided in contact with the inner surfaces of each of the plurality of trenches 111, an anode electrode 13 provided on the first surface 113 of the n-type semiconductor layer 11 and the plurality of p-type semiconductor portions 12 in contact with the mesa-shaped portion 112 between the plurality of trenches 111 of the n-type semiconductor layer 11, and a cathode electrode 14 provided directly or via another layer on a second surface 114 opposite the first surface 113 of the n-type semiconductor layer 11.
  • Each of the multiple p-type semiconductor portions 12 has a first portion 121 that covers the inner surface of the trench 111 and a second portion 122 that covers the edge of the opening of the trench 111 on the first surface 113 of the n-type semiconductor layer 11.
  • the JBS diode 1 includes an n-type semiconductor substrate 10 as a base for epitaxial growth of an n-type semiconductor layer 11, and a second surface 114 of the n-type semiconductor layer 11 is in contact with the n-type semiconductor substrate 10.
  • the cathode electrode 14 is provided on the surface of the n-type semiconductor substrate 10 opposite the n-type semiconductor layer 11.
  • the cathode electrode 14 is provided on the second surface 114 of the n-type semiconductor layer 11 via the n-type semiconductor substrate 10.
  • the n-type semiconductor layer 11 and the anode electrode 13 form a Schottky junction, and the JBS diode 1 utilizes the rectifying properties of this Schottky junction.
  • the JBS diode 1 by applying a forward voltage (positive potential on the anode electrode 13 side) between the anode electrode 13 and the cathode electrode 14, the potential barrier at the interface between the anode electrode 13 and the n-type semiconductor layer 11 as viewed from the n-type semiconductor layer 11 is lowered, and a current flows from the anode electrode 13 to the cathode electrode 14.
  • the JBS diode 1 has a trench-type JBS structure, so it is possible to obtain a high breakdown voltage without increasing the resistance of the n-type semiconductor layer 11.
  • the JBS diode 1 is a Schottky barrier diode with high breakdown voltage and low loss.
  • the n-type semiconductor substrate 10 is made of a single crystal of an n-type gallium oxide-based semiconductor containing a Group IV element such as Si or Sn as a donor.
  • the donor concentration of the n-type semiconductor substrate 10 is, for example, 1.0 ⁇ 10 16 cm -3 or more and 1.0 ⁇ 10 22 cm -3 or less, and preferably 1.0 ⁇ 10 18 cm -3 or more and 1.0 ⁇ 10 22 cm -3 or less.
  • the thickness of the n-type semiconductor substrate 10 is, for example, 5 ⁇ m or more and 650 ⁇ m or less.
  • the gallium oxide-based semiconductor is Ga 2 O 3 or Ga 2 O 3 to which one or both of Al and In are added, and has a composition expressed as (Ga x Al y In (1-x-y) ) 2 O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • Al is added to Ga 2 O 3
  • the band gap becomes wider, and when In is added, the band gap becomes narrower.
  • the single crystal of the above-mentioned gallium oxide-based semiconductor typically has a ⁇ -type crystal structure.
  • the band gap energy of Ga 2 O 3 which is a typical example of a gallium oxide-based semiconductor, is 4.5 to 4.9 eV, and the dielectric breakdown field strength is about 8.0 MV/cm.
  • the n-type semiconductor layer 11 is made of a single crystal of an n-type gallium oxide semiconductor containing a Group IV element such as Si or Sn as a donor.
  • the donor concentration of the n-type semiconductor layer 11 is lower than the donor concentration of the n-type semiconductor substrate 10.
  • the n-type semiconductor layer 11 is, for example, an epitaxial layer epitaxially grown on the n-type semiconductor substrate 10.
  • a high donor concentration layer containing a high concentration of donors may be formed between the n-type semiconductor substrate 10 and the n-type semiconductor layer 11.
  • This high donor concentration layer is used, for example, when the n-type semiconductor layer 11 is epitaxially grown on the n-type semiconductor substrate 10. In the initial stage of growth of the n-type semiconductor layer 11, the amount of dopant taken in may be unstable, or there may be diffusion of acceptor impurities from the n-type semiconductor substrate 10. Therefore, if the n-type semiconductor layer 11 is directly grown on the n-type semiconductor substrate 10, the region of the n-type semiconductor layer 11 close to the interface with the n-type semiconductor substrate 10 may become highly resistive. In order to avoid such problems, a high donor concentration layer is used.
  • the donor concentration of the high donor concentration layer is set, for example, higher than the donor concentration of the n-type semiconductor layer 11, and more preferably set to 10 times or more the donor concentration of the n-type semiconductor layer 11.
  • the donor concentration of n-type semiconductor layer 11 is, for example, 2 ⁇ 10 14 cm -3 or more and 4 ⁇ 10 17 cm -3 or less.
  • the donor concentration of n-type semiconductor layer 11 is preferably 4 ⁇ 10 17 cm -3 or less, and more preferably 8 ⁇ 10 15 cm -3 or more and 4 ⁇ 10 17 cm -3 or less.
  • the donor concentration of the n-type semiconductor layer 11 is preferably 2 ⁇ 10 17 cm -3 or less, and more preferably 4 ⁇ 10 15 cm -3 or more and 2 ⁇ 10 17 cm -3 or less.
  • the donor concentration of the n-type semiconductor layer 11 is preferably 1 ⁇ 10 17 cm -3 or less, and more preferably 2 ⁇ 10 15 cm -3 or more and 1 ⁇ 10 17 cm -3 or less.
  • the donor concentration of the n-type semiconductor layer 11 is preferably 8 ⁇ 10 16 cm -3 or less, and more preferably 1.6 ⁇ 10 15 cm -3 or more and 8 ⁇ 10 16 cm -3 or less. In order for the JBS diode 1 to have a breakdown voltage of 3300 V or more, the donor concentration of the n-type semiconductor layer 11 is preferably 5 ⁇ 10 16 cm -3 or less, and more preferably 1 ⁇ 10 15 cm -3 or more and 5 ⁇ 10 16 cm -3 or less.
  • the donor concentration of the n-type semiconductor layer 11 is preferably 3 ⁇ 10 16 cm -3 or less, and more preferably 6 ⁇ 10 14 cm -3 or more and 3 ⁇ 10 16 cm -3 or less. In order for the JBS diode 1 to have a breakdown voltage of 10000 V or more, the donor concentration of the n-type semiconductor layer 11 is preferably 1 ⁇ 10 16 cm -3 or less, and more preferably 2 ⁇ 10 14 cm -3 or more and 1 ⁇ 10 16 cm -3 or less.
  • the depth D of the trench 111 is preferably 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the thickness T of the n-type semiconductor layer 11 has a value obtained by adding 0.5 to 110 ⁇ m to the depth D of the trench 111 measured from the first surface 113.
  • the thickness T of the n-type semiconductor layer 11 has a value obtained by adding 0.6 to 9 ⁇ m to the depth D of the trench 111, and it is more preferable that the thickness T has a value obtained by adding 0.6 to 6 ⁇ m.
  • the thickness T of the n-type semiconductor layer 11 preferably has a value obtained by adding 0.8 to 11 ⁇ m to the depth D of the trench 111, and more preferably has a value obtained by adding 0.8 to 7 ⁇ m.
  • the thickness T of the n-type semiconductor layer 11 preferably has a value obtained by adding 1.5 to 20 ⁇ m to the depth D of the trench 111, and more preferably has a value obtained by adding 1.5 to 12 ⁇ m.
  • the thickness T of the n-type semiconductor layer 11 preferably has a value obtained by adding 4 to 40 ⁇ m to the depth D of the trench 111, and more preferably has a value obtained by adding 4 to 25 ⁇ m. In order for the JBS diode 1 to have a breakdown voltage of 3300V or more, the thickness T of the n-type semiconductor layer 11 preferably has a value obtained by adding 5 to 50 ⁇ m to the depth D of the trench 111, and more preferably has a value obtained by adding 5 to 30 ⁇ m.
  • the thickness T of the n-type semiconductor layer 11 preferably has a value obtained by adding 7 to 90 ⁇ m to the depth D of the trench 111, and more preferably has a value obtained by adding 7 to 55 ⁇ m.
  • the thickness T of the n-type semiconductor layer 11 preferably has a value obtained by adding 12 to 180 ⁇ m to the depth D of the trench 111, and more preferably has a value obtained by adding 12 to 110 ⁇ m.
  • the width Wt of the trench 111 is preferably 0.3 ⁇ m or more and 5 ⁇ m or less.
  • the width Wm of the mesa-shaped portion 112 between adjacent trenches 111 in the n-type semiconductor layer 11 decreases, the electric field strength directly below the anode electrode 13 in the mesa-shaped portion 112 and the electric field strength at the junction between the n-type semiconductor layer 11 and the p-type semiconductor portion 12 decrease. In order to effectively reduce these electric field strengths, it is preferable that the width Wm of the mesa-shaped portion 112 is 5 ⁇ m or less. On the other hand, since the manufacturing difficulty of the trench 111 increases as the width Wm of the mesa-shaped portion 112 becomes smaller, it is preferable that the width Wm of the mesa-shaped portion 112 is 0.25 ⁇ m or more.
  • the anode electrode 13 is made of a material that forms a Schottky junction with the n-type semiconductor layer 11 at the portion of the anode electrode 13 that contacts the n-type semiconductor layer 11.
  • the entire anode electrode 13 is made of a material that forms a Schottky junction with the n-type semiconductor layer 11, and when the anode electrode 13 has a multi-layer structure, at least the layer that contacts the n-type semiconductor layer 11 is made of a material that forms a Schottky junction with the n-type semiconductor layer 11.
  • the material of the portion of the anode electrode 13 that comes into contact with the n-type semiconductor layer 11 can be, for example, Pt, Ni, Au, Cu, Mo, W, Fe, Pd, or Cr, which forms a Schottky junction with the n-type semiconductor layer 11 made of a gallium oxide-based semiconductor.
  • the turn-on voltage of the JBS diode 1 is 0.7 to 1.2 V
  • Mo is used as the material of the anode electrode 13
  • the turn-on voltage of the JBS diode 1 is 0.3 to 0.8 V.
  • a potential barrier is formed in the mesa portion 112, so that the turn-on voltage depends on the width Wm of the mesa portion 112, and becomes larger as the width Wm becomes smaller.
  • the electric field strength in the JBS diode 1 is affected by the width W m of the mesa-shaped portion 112 between two adjacent trenches 111, the depth D of the trenches 111, and the like, but is hardly affected by the planar pattern of the trenches 111.
  • the planar pattern of the trenches 111 in the n-type semiconductor layer 11 is not particularly limited.
  • the planar pattern of the trenches 111 is a planar pattern (e.g., a mesh pattern) that forms the mesa-shaped portion 112
  • the multiple trenches 111 may be included in one continuous trench.
  • the cathode electrode 14 is in ohmic contact with the n-type semiconductor substrate 10.
  • the cathode electrode 14 is made of a metal such as Ti.
  • the cathode electrode 14 may have a multilayer structure in which different metal films are stacked, for example, Ti/Au, Ti/Al, Ti/Ni/Au, or Ti/Al/Ni/Au.
  • the layer of the cathode electrode 14 that is in contact with the n-type semiconductor substrate 10 is made of Ti.
  • the cathode electrode 14 is in ohmic contact with the n-type semiconductor layer 11.
  • the p-type semiconductor portion 12 is used to improve the surge resistance of the JBS diode 1.
  • the p-type semiconductor portion 12 is formed by deposition using a sputtering method, a CVD method, or the like, and is not a region formed as part of the n-type semiconductor layer 11 by injecting impurities into the inner surface of the trench 111 using an ion implantation method.
  • pn diodes have a higher on-voltage (forward rise voltage) than Schottky diodes. For this reason, it is possible to design the JBS diode 1 so that the pn diode portion (the pn junction between the p-type semiconductor portion 12 and the n-type semiconductor layer 11) does not turn on at the voltage that turns on the JBS diode 1.
  • the on-voltage of the JBS diode 1 can be set to about 1 V, and the on-voltage of the pn diode portion can be set to about 2 V.
  • the pn diode portion does not turn on during normal operation of the JBS diode 1, enabling the high-speed operation inherent to Schottky diodes.
  • the voltage of the JBS diode 1 rises and reaches a voltage at which the pn diode portion turns on, and current is injected from the p-type semiconductor portion 12 to the n-type semiconductor layer 11.
  • JBS diode 1 decreases and a large current called inrush current flows through JBS diode 1, but the voltage rise is suppressed, so the temperature rise is suppressed and damage to JBS diode 1 due to the inrush current can be prevented.
  • the p-type semiconductor portion 12 is made of a material that satisfies the condition expressed by the following formula 1 in order to form a potential barrier between the p-type semiconductor portion 12 and the n-type semiconductor layer 11.
  • ⁇ p and ⁇ p are respectively the electron affinity and work function of the p-type semiconductor that is the material of the p-type semiconductor portion 12
  • ⁇ n and ⁇ n are respectively the electron affinity and work function of the n-type semiconductor that is the material of the n-type semiconductor layer 11.
  • the above work function is the energy of the Fermi level as viewed from the vacuum level.
  • ⁇ n of Ga 2 O 3 which is a typical material of the n-type semiconductor layer 11, is about 4.0 eV, and ⁇ n varies depending on the carrier concentration of the n-type semiconductor layer 11, but is about 4.3 to 4.0 eV in the carrier concentration range of 1 ⁇ 10 14 cm -3 to 1 ⁇ 10 19 cm -3 .
  • Materials that can be used as the material of the p-type semiconductor portion 12 and that can satisfy the condition expressed by the above formula 1 are, for example, p-type semiconductors such as Cu2O , NiO, Ag2O , polycrystalline Si, single crystal Si, amorphous Si, SnO, Rh2O3 , Ir2O3 , CuO, etc. Also, a mixture containing p-type semiconductors such as Cu2O , NiO, Ag2O , polycrystalline Si, single crystal Si, amorphous Si, SnO , Rh2O3 , Ir2O3 , CuO, etc. at a concentration such that the p-type semiconductor portion 12 is p-type can be used as the material of the p-type semiconductor portion 12.
  • p-type semiconductors such as Cu2O , NiO, Ag2O , polycrystalline Si, single crystal Si, amorphous Si, SnO , Rh2O3 , Ir2O3 , CuO, etc. at a concentration
  • the p-type semiconductor that is the material of the p - type semiconductor portion 12 includes, for example, Cu2O , NiO, Ag2O , polycrystalline Si, single crystal Si, amorphous Si, SnO, Rh2O3 , Ir2O3 , or CuO .
  • Cu2O , NiO, and SnO exhibit p-type conductivity without the addition of a dopant, but may include acceptor impurities such as Li and nitrogen (N).
  • Polycrystalline Si, single crystal Si, and amorphous Si preferably include acceptor impurities such as B and Al.
  • the carrier concentration of the p-type semiconductor portion 12 is preferably higher than the carrier concentration of the n-type semiconductor layer 11 so that when a reverse voltage is applied to the JBS diode 1, the thickness of the depletion layer generated in the p-type semiconductor portion 12 at the interface with the n-type semiconductor layer 11 does not increase and reach the anode electrode 13.
  • the p-type semiconductor portion 12 has a first portion 121 that covers the inner surface of the trench 111, and a second portion 122 that covers the edge of the opening of the trench 111 on the first surface 113 of the n-type semiconductor layer 11.
  • the second portion 122 is provided as a result of a process for preventing the first portion 121 from being etched due to misalignment of an etching mask or lift-off resist when forming the p-type semiconductor portion 12 by patterning in the manufacturing process of the JBS diode 1 described below.
  • the first portion 121 fills the trench 111.
  • the thickness t1 of the p-type semiconductor portion 12 satisfies the condition expressed by the following formula 2 in order to obtain a desired withstand voltage of the JBS diode 1.
  • VBR is the desired withstand voltage (design withstand voltage)
  • ND is the carrier concentration of the n-type semiconductor layer 11
  • NA is the carrier concentration of the p-type semiconductor portion 12
  • ⁇ n is the dielectric constant of the n-type semiconductor layer 11
  • q is the elementary charge.
  • the electric field generated at the interface between the n-type semiconductor layer 11 and the p-type semiconductor portion 12 when a reverse voltage is applied can be reduced by reducing the carrier concentration N A of the p-type semiconductor portion 12, but it is necessary to increase the thickness t1 of the p-type semiconductor portion 12 accordingly, as shown in formula 2.
  • the thickness t1 of the p-type semiconductor portion 12 can be made equal to or greater than the trench depth D by filling the trench 111 with the p-type semiconductor portion 12.
  • the carrier concentration N A can be reduced, and the electric field generated at the interface between the n-type semiconductor layer 11 and the p-type semiconductor portion 12 when a reverse voltage is applied can be reduced.
  • Method of manufacturing JBS diode 2A to 2C and 3A to 3C are vertical cross-sectional views showing an example of a manufacturing process for the JBS diode 1 according to the embodiment of the present invention.
  • a plurality of p-type semiconductor portions 12 are formed by patterning a single p-type semiconductor film 120 using lithography.
  • a single crystal of a gallium oxide semiconductor with a controlled donor concentration is epitaxially grown on an n-type semiconductor substrate 10 by a method such as HVPE, CVD, or MBE to form an n-type semiconductor layer 11.
  • a plurality of trenches 111 are formed in the first surface 113 of the n-type semiconductor layer 11 by photolithography, dry etching, or the like.
  • Preferable conditions for the dry etching used to form the trenches 111 are, for example, an etching gas of BCl 3 (30 sccm), a pressure of 1.0 Pa, an antenna output of 160 W, a bias output of 17 W, and a time of 90 minutes.
  • a p-type semiconductor 120 is deposited over the entire surface of the first surface 113 of the n-type semiconductor layer 11 by sputtering, CVD, or the like to form a film of the p-type semiconductor 120.
  • the p-type semiconductor 120 covers the inner surface of the trench 111 and the first surface 113 on the outside of the trench 111.
  • photoresist 15 is formed on p-type semiconductor 120 by photolithography. Photoresist 15 is formed above trench 111 with a width wider than trench 111.
  • p-type semiconductor 120 is etched using photoresist 15 as a mask, and the pattern of photoresist 15 is transferred to p-type semiconductor 120 to form p-type semiconductor portion 12.
  • p-type semiconductor 120 is made of Cu 2 O
  • p-type semiconductor 120 is etched by wet etching using an acidic solution such as buffered hydrofluoric acid solution, dilute hydrofluoric acid, dilute aqua regia, or dilute sulfuric acid, or by dry etching.
  • the width of the photoresist 15 is wider than the width of the trench 111, even if an error occurs in the manufacturing process in the position where the photoresist 15 is formed, the etching does not reach the p-type semiconductor 120 in the trench 111, and variation in the shape of the first portion 121 formed in the trench 111 of the p-type semiconductor portion 12 is suppressed. And, since the width of the photoresist 15 is wider than the width of the trench 111, the portion of the p-type semiconductor 120 near the edge of the opening of the trench 111 is left in the p-type semiconductor portion 12 as the second portion 122.
  • the width W p (lateral length from the edge of the trench 111) of the second portion 122 on the first surface 113 is set to a design value in consideration of the processing variation of the photoresist 15 resulting from the alignment accuracy of the alignment exposure device for forming the photoresist 15 and the dimensional change and dimensional variation due to the patterning processing of the p-type semiconductor 120, so that the second portion 122 is always formed on the first surface 113 of the n-type semiconductor layer 11.
  • it is preferable that the width W p of the second portion 122 actually formed is as small as possible.
  • the width W p of the second portion 122 actually formed is, for example, about 0.01 to 0.3 ⁇ m.
  • the photoresist 15 on the p-type semiconductor portion 12 is removed.
  • an organic agent such as NMP or acetone is used.
  • the anode electrode 13 and the cathode electrode 14 are formed to obtain the JBS diode 1.
  • an electron beam evaporation method is used.
  • FIGS. 4A to 4C are vertical cross-sectional views showing another example of a manufacturing process for a JBS diode 1 according to an embodiment of the present invention.
  • multiple p-type semiconductor portions 12 are formed by patterning using lift-off.
  • the steps up to the step of forming trench 111 shown in FIG. 2B are performed in the same manner as in the above method.
  • photoresist 16 for lift-off is formed on the first surface 113, such as the top surface of the mesa-shaped portion 112 of the n-type semiconductor layer 11, by photolithography or the like.
  • the photoresist 16 is formed so as not to come into contact with the edge of the trench 111. Therefore, for example, the width of the photoresist 16 formed on the mesa-shaped portion 112 is smaller than the width of the mesa-shaped portion 112.
  • the photoresist 16 may be vertical, but by forming a photoresist 16 with an inverted tapered type having sloping sidewalls as shown in FIG. 4B, it is possible to effectively prevent adhesion to the sidewalls of the p-type semiconductor 120 that is formed by a sputtering method or the like in a later process. As a result, in the subsequent lift-off process, it becomes easier to remove unnecessary portions of the p-type semiconductor 120 on the photoresist 16, and the processing accuracy of the p-type semiconductor portion 12 is improved.
  • the photoresist 16 is formed so that it does not come into contact with the edge of the trench 111, so even if an error occurs in the manufacturing process in the position where the photoresist 16 is formed, part of the photoresist 16 will not get into the trench 111.
  • a p-type semiconductor 120 is deposited over the entire surface of the first surface 113 of the n-type semiconductor layer 11 by sputtering, CVD, or the like.
  • the p-type semiconductor 120 is deposited in the trench 111, on the photoresist 16, and on the area of the first surface 113 outside the trench 111 that is not covered by the photoresist 16.
  • the photoresist 16 is formed so as not to come into contact with the edge of the trench 111, the deposition of the p-type semiconductor 120 in the trench 111 is not hindered by the photoresist 16, and the variation in the shape of the first portion 121 formed in the trench 111 of the p-type semiconductor portion 12 is suppressed.
  • the photoresist 16 is removed together with the p-type semiconductor 120 thereon, resulting in the state shown in FIG. 3C, and the p-type semiconductor portion 12 is obtained.
  • an organic agent such as NMP or acetone is used.
  • the photoresist 16 is formed in a position that does not contact the edge of the trench 111, the p-type semiconductor 120 near the edge of the opening of the trench 111 is left in the p-type semiconductor portion 12 as the second portion 122. After that, the anode electrode 13 and the cathode electrode 14 are formed, and the JBS diode 1 is obtained.
  • the width Wp of the second portion 122 on the first surface 113 is set to a design value in consideration of the processing variation of the photoresist 16 resulting from the alignment accuracy of the alignment exposure device for forming the photoresist 16, and the dimensional change and dimensional variation due to the patterning processing of the p-type semiconductor 120 by the lift-off process, so that the second portion 122 is always formed on the first surface 113 of the n-type semiconductor layer 11.
  • it is preferable that the width Wp of the second portion 122 actually formed is as small as possible. As a result, the width Wp of the second portion 122 actually formed is, for example, about 0.01 to 0.3 ⁇ m.
  • Modification 5 is a vertical cross-sectional view of a JBS diode 2, which is a modification of the JBS diode 1.
  • the JBS diode 2 differs from the JBS diode 1 in that the first portion covering the inner surface of the trench 111 in the p-type semiconductor portion does not fill the trench 111.
  • the first portion 201 of the p-type semiconductor portion 20 of the JBS diode 2 is not filled into the trench 111. Therefore, a gap exists above the p-type semiconductor portion 20 in the trench 111, and a part of the anode electrode 13 is filled into the gap. Since the p-type semiconductor portion 20 is in the form of a film, its electrical resistance is smaller than when it is filled into the trench 111. Therefore, heat generation when a surge current occurs is small, and damage to the surrounding connection parts can be suppressed. In addition, because the electrical resistance of the p-type semiconductor portion 20 is small, energy loss during switching operation of the JBS diode 2 can be suppressed.
  • the thickness t2 of the film-like p-type semiconductor portion 20 satisfies the condition expressed by the following formula 3 in order to obtain the desired withstand voltage of the JBS diode 2.
  • VBR is the desired withstand voltage (design withstand voltage)
  • ND is the carrier concentration of the n-type semiconductor layer 11
  • NA is the carrier concentration of the p-type semiconductor portion 12
  • ⁇ n is the dielectric constant of the n-type semiconductor layer 11
  • q is the elementary charge.
  • the breakdown voltage of the JBS diode 2 can be made 1200 V or more.
  • the p-type semiconductor portion 20 of the JBS diode 2 can be formed by the same process as the p-type semiconductor portion 12 of the JBS diode 1.
  • the thickness of the p-type semiconductor 120 deposited in the process shown in FIG. 2C or FIG. 4C can be set to such an extent that the p-type semiconductor 120 does not fill the trench 111.
  • Comparative Example 6A to 6C are vertical cross-sectional views showing an example of a manufacturing process of a JBS diode in which a p-type semiconductor portion is formed by a planarization process as a comparative example.
  • Fig. 6A the process up to the process of depositing the p-type semiconductor 120 shown in Fig. 2C is performed in the same manner as the above method.
  • a planarization process such as CMP is performed to remove the portion of the p-type semiconductor 120 outside the trench 111, forming a p-type semiconductor portion 50 embedded in the trench 111.
  • the polishing rate of the planarization process is non-uniform, the shapes of the multiple p-type semiconductor portions 50 vary, and since the first surface 113 of the n-type semiconductor layer 11 is removed non-uniformly, the shapes of the mesa-shaped portions between the trenches 111 also vary.
  • the reasons why the polishing rate of the planarization process becomes non-uniform include, for example, that the polishing rate of the planarization process changes depending on the pattern density of the trench 111, and that when the JBS diode has an overall mesa shape, the polishing rate is higher near the edge.
  • the anode electrode 13 and the cathode electrode 14 are formed.
  • the anode electrode 13 and the cathode electrode 14 are formed, for example, by electron beam deposition.
  • Figures 7A to 7C and 8A to 8C are vertical cross-sectional views showing an example of a manufacturing process for a JBS diode as another comparative example in which a p-type semiconductor portion is formed using a resist mask filled in trench 111.
  • multiple trenches 111 are formed in the first surface 113 of the n-type semiconductor layer 11, and then a film-like p-type semiconductor 120 is deposited over the entire surface of the first surface 113 side of the n-type semiconductor layer 11 by a sputtering method, a CVD method, or the like.
  • the p-type semiconductor 120 is formed to a thickness that does not fill the trenches 111, and covers the inner surface of the trenches 111 and the first surface 113 on the outside of the trenches 111.
  • photoresist 51 is deposited on p-type semiconductor 120 by spin coating or the like so as to fill the gaps in trench 111.
  • the thickness of the deposited photoresist 51 depends on the surface shape of n-type semiconductor layer 11, which changes depending on the pattern and depth of trench 111, and therefore varies from place to place on n-type semiconductor layer 11 and has in-plane variations.
  • the photoresist 51 is etched back to expose the p-type semiconductor 120 on the first surface 113.
  • a plasma asher device using oxygen plasma is used to etch the photoresist 51.
  • the shape of the etched-back photoresist 51 varies.
  • the p-type semiconductor 120 is etched until the first surface 113 of the n-type semiconductor layer 11 is exposed, forming a p-type semiconductor portion 52 in each trench 111.
  • the shape of the p-type semiconductor portion 52 formed in the trench 111 varies.
  • the photoresist 51 is removed.
  • an organic agent such as NMP or acetone is used.
  • the anode electrode 13 and the cathode electrode 14 are formed.
  • the anode electrode 13 and the cathode electrode 14 are formed, for example, by electron beam deposition.
  • the methods of the above two comparative examples cause variation in the shape of the p-type semiconductor portions 50, 52 formed in the trenches 111 of the n-type semiconductor layer 11, which may cause in-plane variation in the electrical characteristics of the JBS diode.
  • the n-type semiconductor layer 11 may be made of a material other than a gallium oxide-based semiconductor.
  • the material of the p-type semiconductor portion 12 may be selected so that the electron affinity ⁇ n and work function ⁇ n of the material of the n-type semiconductor layer 11 and the electron affinity ⁇ p and work function ⁇ p of the material of the p-type semiconductor portion 12 satisfy the condition expressed by the above formula 1.
  • the p-type semiconductor portion 12 is not formed as part of the n-type semiconductor layer 11 by ion implantation or the like. Therefore, even if the n-type semiconductor layer 11 is made of a material that is difficult to make p-type, such as a gallium oxide-based semiconductor, the p-type semiconductor portion 12 can be formed using a material different from that of the n-type semiconductor layer 11.
  • the n-type semiconductor layer 11 is preferably made of a material with a dielectric breakdown field strength of 1 MV/cm or more, or a band gap energy of 1 or more.
  • Examples of materials that can be used for the n-type semiconductor layer 11 include, in addition to gallium oxide-based semiconductors, SiC having a dielectric breakdown field strength of 2.5 MV/cm and a band gap energy of 3.3 eV, GaN having a dielectric breakdown field strength of 3.3 MV/cm and a band gap energy of 3.4 eV, Al x In y Ga 1-x-y N having a dielectric breakdown field strength of 1.2 to 12 MV/cm and a band gap energy of 0.6 to 6.2 eV, and diamond having a dielectric breakdown field strength of approximately 8.0 MV/cm and a band gap energy of 5.5 eV.
  • the n-type semiconductor substrate 10 may also be made of a material other than a gallium oxide-based semiconductor.
  • the same material as the n-type semiconductor layer 11 can be used as the material of the n-type semiconductor substrate 10.
  • junction barrier Schottky diode with reduced variation in the shape of the p-type semiconductor portion formed in the trench of the n-type semiconductor layer, and a method for manufacturing the same.

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Abstract

複数のトレンチ１１１を有するｎ型半導体層１１と、複数のトレンチ１１１のそれぞれの内面に接して設けられた複数のｐ型半導体部１２と、ｎ型半導体層１１のメサ形状部１１２と接触して設けられたアノード電極１３とを備え、複数のｐ型半導体部１２の各々が、トレンチ１１１の内面を覆う第１の部分１２１と、ｎ型半導体層１１の第１の面１１３におけるトレンチ１１１の開口部の縁を覆う第２の部分１２２とを有する、ジャンクションバリアショットキーダイオード１を提供する。

Description

ジャンクションバリアショットキーダイオード及びその製造方法
　本発明は、ジャンクションバリアショットキーダイオード及びその製造方法に関する。
　従来、ｎ型半導体基板上に形成された、ｎ型半導体基板と反対側の面に開口するトレンチを有するｎ型半導体層と、ｎ型半導体層のトレンチ内に埋め込まれたｐ型半導体層と、ｎ型半導体層上にｐ型半導体層と接触するように形成されたアノード電極と、ｎ型半導体基板のｎ型半導体層と反対側の面上に形成されたカソード電極と、を備えるトレンチ型ジャンクションバリアショットキー（ＪＢＳ）ダイオードが知られている（特許文献１参照）。
　特許文献１に記載のトレンチ型ＪＢＳダイオードによれば、アノード電極とカソード電極との間に逆方向の電圧が印加されたときにはショットキー障壁により電流は流れず、このとき、ｐ型半導体層から空乏層が広がり、隣接するｐ型半導体層間のチャネルが閉じるため、リーク電流が効果的に抑制される。
特開２０１９－３６５９３号公報
　特許文献１に記載のトレンチ型ＪＢＳダイオードの製造方法によれば、ｎ型半導体層のトレンチ内にｐ型半導体層を埋め込むために、ｎ型半導体層の全面にｐ型半導体膜を堆積させた後、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理により、堆積させたｐ型半導体膜のトレンチの外側の部分を除去する。
　しかしながら、ＣＭＰ等の平坦化処理の研磨レートには、原理的に一定の面内不均一性があるため、トレンチ内に埋め込まれたｐ型半導体層の形状などにばらつきが生じ、それによってトレンチ型ＪＢＳダイオードの電気特性に面内方向のばらつきが生じるおそれがある。
　本発明の目的は、ｎ型半導体層のトレンチ内に形成されたｐ型半導体部の形状のばらつきが抑えられたジャンクションバリアショットキーダイオード及びその製造方法を提供することにある。
　本発明の一態様は、上記目的を達成するために、下記のジャンクションバリアショットキーダイオード、及びジャンクションバリアショットキーダイオードの製造方法を提供する。
［１］第１の面に開口する複数のトレンチを有する、ｎ型半導体からなるｎ型半導体層と、前記複数のトレンチのそれぞれの内面に接して設けられた、ｐ型半導体からなる複数のｐ型半導体部と、前記ｎ型半導体層の前記第１の面及び前記複数のｐ型半導体部の上に、前記ｎ型半導体層の前記複数のトレンチの間のメサ形状部と接触して設けられたアノード電極と、前記ｎ型半導体層の前記第１の面の反対側の第２の面上に直接又は他の層を介して設けられたカソード電極と、を備え、前記ｐ型半導体の電子親和力χｐと仕事関数φｐ、及び前記ｎ型半導体の電子親和力χｎと仕事関数φｎが、χｎ－χｐ＞φｐ－φｎの式で表される条件を満たし、前記複数のｐ型半導体部の各々が、前記トレンチの内面を覆う第１の部分と、前記ｎ型半導体層の前記第１の面における前記トレンチの開口部の縁を覆う第２の部分とを有する、ジャンクションバリアショットキーダイオード。
［２］前記複数のｐ型半導体部の各々の前記第１の部分が、前記トレンチに充填された、上記［１］に記載のジャンクションバリアショットキーダイオード。
［３］前記複数のトレンチ内の前記ｐ型半導体部上の空隙に、前記アノード電極の一部が充填された、上記［１］に記載のジャンクションバリアショットキーダイオード。
［４］前記ｎ型半導体層と前記ｐ型半導体部が異なる半導体からなる、上記［１］に記載のジャンクションバリアショットキーダイオード。
［５］前記ｎ型半導体層が酸化ガリウム系半導体からなる、上記［４］に記載のジャンクションバリアショットキーダイオード。
［６］前記ｐ型半導体が、Ｃｕ２Ｏ、ＮｉＯ、Ａｇ２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ２Ｏ３、Ｉｒ２Ｏ３、又はＣｕＯを含む、上記［５］に記載のジャンクションバリアショットキーダイオード。
［７］ｎ型半導体からなるｎ型半導体層の第１の面に複数のトレンチを形成する工程と、前記ｎ型半導体層の前記第１の面側の全面にｐ型半導体を堆積させ、それをパターニングすることにより、前記複数のトレンチのそれぞれの内面に接する複数のｐ型半導体部を形成する工程と、前記ｎ型半導体層の前記第１の面及び前記複数のｐ型半導体部の上に、前記ｎ型半導体層の前記複数のトレンチの間のメサ形状部と接触するようにアノード電極を形成する工程と、前記ｎ型半導体層の前記第１の面の反対側の第２の面上に直接又は他の層を介してカソード電極を形成する工程と、を含み、前記ｐ型半導体の電子親和力χｐと仕事関数φｐ、及び前記ｎ型半導体の電子親和力χｎと仕事関数φｎが、χｎ－χｐ＞φｐ－φｎの式で表される条件を満たし、前記複数のｐ型半導体部の各々が、前記トレンチの内面を覆う第１の部分と、前記ｎ型半導体層の前記第１の面における前記トレンチの開口部の縁を覆う第２の部分とを有する、ジャンクションバリアショットキーダイオードの製造方法。
［８］前記複数のｐ型半導体部を形成する工程において、前記複数のｐ型半導体部が、リソグラフィを用いて１枚のｐ型半導体膜をパターニングすることにより形成される、上記［７］に記載のジャンクションバリアショットキーダイオードの製造方法。
［９］前記複数のｐ型半導体部を形成する工程において、前記複数のｐ型半導体部が、リフトオフを用いたパターニングより形成される、上記［７］に記載のジャンクションバリアショットキーダイオードの製造方法。
　本発明によれば、ｎ型半導体層のトレンチ内に形成されたｐ型半導体部の形状のばらつきが抑えられたジャンクションバリアショットキーダイオード及びその製造方法を提供することができる。
図１は、本発明の実施の形態に係るジャンクションバリアショットキー（ＪＢＳ）ダイオードの垂直断面図である。 図２Ａは、本発明の実施の形態に係るＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図２Ｂは、本発明の実施の形態に係るＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図２Ｃは、本発明の実施の形態に係るＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図３Ａは、本発明の実施の形態に係るＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図３Ｂは、本発明の実施の形態に係るＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図３Ｃは、本発明の実施の形態に係るＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図４Ａは、本発明の実施の形態に係るＪＢＳダイオードの製造工程の他の一例を示す垂直断面図である。 図４Ｂは、本発明の実施の形態に係るＪＢＳダイオードの製造工程の他の一例を示す垂直断面図である。 図４Ｃは、本発明の実施の形態に係るＪＢＳダイオードの製造工程の他の一例を示す垂直断面図である。 図５は、本発明の実施の形態に係るＪＢＳダイオードの変形例の垂直断面図である。 図６Ａは、比較例としての、平坦化処理を用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図６Ｂは、比較例としての、平坦化処理を用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図６Ｃは、比較例としての、平坦化処理を用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図７Ａは、他の比較例としての、トレンチ内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図７Ｂは、他の比較例としての、トレンチ内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図７Ｃは、他の比較例としての、トレンチ内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図８Ａは、他の比較例としての、トレンチ内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図８Ｂは、他の比較例としての、トレンチ内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。 図８Ｃは、他の比較例としての、トレンチ内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。
〔実施の形態〕
（ＪＢＳダイオードの構成）
　図１は、本発明の実施の形態に係るジャンクションバリアショットキー（ＪＢＳ）ダイオード１の垂直断面図である。ＪＢＳダイオード１は、トレンチ構造を有する縦型のＪＢＳダイオードである。
　ＪＢＳダイオード１は、第１の面１１３に開口する複数のトレンチ１１１を有する、ｎ型半導体からなるｎ型半導体層１１と、複数のトレンチ１１１のそれぞれの内面に接して設けられた、ｐ型半導体からなる複数のｐ型半導体部１２と、ｎ型半導体層１１の第１の面１１３及び複数のｐ型半導体部１２の上に、ｎ型半導体層１１の複数のトレンチ１１１の間のメサ形状部１１２と接触して設けられたアノード電極１３と、ｎ型半導体層１１の第１の面１１３の反対側の第２の面１１４上に直接又は他の層を介して設けられたカソード電極１４と、を備える。
　複数のｐ型半導体部１２の各々は、トレンチ１１１の内面を覆う第１の部分１２１と、ｎ型半導体層１１の第１の面１１３におけるトレンチ１１１の開口部の縁を覆う第２の部分１２２とを有する。
　典型的には、ＪＢＳダイオード１は、図１に示されるように、ｎ型半導体層１１のエピタキシャル成長の下地としてのｎ型半導体基板１０を備え、ｎ型半導体層１１の第２の面１１４がｎ型半導体基板１０と接触する。この場合、カソード電極１４はｎ型半導体基板１０のｎ型半導体層１１と反対側の面上に設けられる。すなわち、カソード電極１４は、ｎ型半導体層１１の第２の面１１４上にｎ型半導体基板１０を介して設けられる。
　ｎ型半導体層１１とアノード電極１３とは、ショットキー接合を形成し、ＪＢＳダイオード１は、このショットキー接合の整流性を利用している。ＪＢＳダイオード１においては、アノード電極１３とカソード電極１４との間に順方向の電圧（アノード電極１３側が正電位）を印加することにより、ｎ型半導体層１１から見たアノード電極１３とｎ型半導体層１１との界面のポテンシャル障壁が低下し、アノード電極１３からカソード電極１４へ電流が流れる。
　一方、アノード電極１３とカソード電極１４との間に逆方向の電圧（アノード電極１３側が負電位）を印加したときは、ショットキー障壁により、電流は流れない。このとき、トレンチ１１１内のｐ型半導体部１２から空乏層が広がり、隣接するトレンチ１１１間のメサ形状部１１２においてチャネルが閉じるため、リーク電流が効果的に抑制される。
　本実施の形態に係るＪＢＳダイオード１は、トレンチ型ＪＢＳ構造を有するため、ｎ型半導体層１１の抵抗を増加することなく、高い耐圧を得ることができる。すなわち、ＪＢＳダイオード１は、高耐圧かつ低損失のショットキーバリアダイオードである。
　ｎ型半導体基板１０は、ドナーとしてのＳｉ、ＳｎなどのＩＶ族元素を含むｎ型の酸化ガリウム系半導体の単結晶からなる。ｎ型半導体基板１０のドナー濃度は、例えば、１．０×１０１６ｃｍ－３以上かつ１．０×１０２２ｃｍ－３以下であり、好ましくは１．０×１０１８ｃｍ－３以上かつ１．０×１０２２ｃｍ－３以下である。ｎ型半導体基板１０の厚さは、例えば、５μｍ以上かつ６５０μｍ以下である。
　ここで、酸化ガリウム系半導体とは、Ｇａ２Ｏ３、又は、Ａｌ、Ｉｎの一方若しくは両方が添加されたＧａ２Ｏ３であり、（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）で表される組成を有する。Ｇａ２Ｏ３にＡｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記の酸化ガリウム系半導体の単結晶は、典型的には、β型の結晶構造を有する。例えば、酸化ガリウム系半導体の典型例であるＧａ２Ｏ３のバンドギャップエネルギーは４．５～４．９ｅＶであり、絶縁破壊電界強度は、約８．０ＭＶ／ｃｍである。
　ｎ型半導体層１１は、ドナーとしてのＳｉ、Ｓｎ等のＩＶ族元素を含むｎ型の酸化ガリウム系半導体の単結晶からなる。ｎ型半導体層１１のドナー濃度は、ｎ型半導体基板１０のドナー濃度よりも低い。ｎ型半導体層１１は、例えば、ｎ型半導体基板１０上にエピタキシャル成長したエピタキシャル層である。
　なお、ｎ型半導体基板１０とｎ型半導体層１１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。この高ドナー濃度層は、例えば、ｎ型半導体基板１０上にｎ型半導体層１１をエピタキシャル成長させる場合に用いられる。ｎ型半導体層１１の成長初期は、ドーパントの取り込み量が不安定であったり、ｎ型半導体基板１０からのアクセプター不純物の拡散があったりするため、ｎ型半導体基板１０上にｎ型半導体層１１を直接成長させると、ｎ型半導体層１１のｎ型半導体基板１０との界面に近い領域が高抵抗化する場合がある。このような問題を避けるため、高ドナー濃度層が用いられる。高ドナー濃度層のドナー濃度は、例えば、ｎ型半導体層１１のドナー濃度よりも高く設定され、より好ましくは、ｎ型半導体層１１のドナー濃度の１０倍以上に設定される。
　ｎ型半導体層１１のドナー濃度が増加するほど、ＪＢＳダイオード１の各部の電界強度が増加する。ｎ型半導体層１１のドナー濃度は、例えば、２×１０１４ｃｍ－３以上かつ４×１０１７ｃｍ－３以下である。そして、ＪＢＳダイオード１が４００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が４×１０１７ｃｍ－３以下であることが好ましく、８×１０１５ｃｍ－３以上かつ４×１０１７ｃｍ－３以下であることがより好ましい。
　また、ＪＢＳダイオード１が６００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が２×１０１７ｃｍ－３以下であることが好ましく、４×１０１５ｃｍ－３以上かつ２×１０１７ｃｍ－３以下であることがより好ましい。ＪＢＳダイオード１が１２００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が１×１０１７ｃｍ－３以下であることが好ましく、２×１０１５ｃｍ－３以上かつ１×１０１７ｃｍ－３以下であることがより好ましい。
　ＪＢＳダイオード１が２２００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が８×１０１６ｃｍ－３以下であることが好ましく、１．６×１０１５ｃｍ－３以上かつ８×１０１６ｃｍ－３以下であることがより好ましい。ＪＢＳダイオード１が３３００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が５×１０１６ｃｍ－３以下であることが好ましく、１×１０１５ｃｍ－３以上かつ５×１０１６ｃｍ－３以下であることがより好ましい。
　ＪＢＳダイオード１が５０００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が３×１０１６ｃｍ－３以下であることが好ましく、６×１０１４ｃｍ－３以上かつ３×１０１６ｃｍ－３以下であることがより好ましい。ＪＢＳダイオード１が１００００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１のドナー濃度が１×１０１６ｃｍ－３以下であることが好ましく、２×１０１４ｃｍ－３以上かつ１×１０１６ｃｍ－３以下であることがより好ましい。
　設計耐圧に等しい逆方向電圧をＪＢＳダイオード１に加えたときに各部に発生する電界が絶縁破壊電界より小さくなるようにｎ型半導体層１１の厚さＴが設計されているとき、トレンチ１１１の深さＤが深いほど、逆方向電圧を加えたときのアノード電極１３と第１の面１１３のショットキー界面の電界を低減することができる。一方で、トレンチ１１１の深さＤが深すぎると、ＪＢＳダイオード１のアノード電極１３とカソード電極１４の間の電気抵抗が増大する。このため、トレンチ１１１の深さＤは、０．５μｍ以上かつ５μｍ以下であることが好ましい。
　ｎ型半導体層１１の厚さＴは、例えば、第１の面１１３から計測されるトレンチ１１１の深さＤに０．５～１１０μｍを加算した値を有する。そして、ＪＢＳダイオード１が４００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに０．６～９μｍを加算した値を有することが好ましく、０．６～６μｍを加算した値を有することがより好ましい。
　また、ＪＢＳダイオード１が６００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに０．８～１１μｍを加算した値を有することが好ましく、０．８～７μｍを加算した値を有することがより好ましい。ＪＢＳダイオード１が１２００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに１．５～２０μｍを加算した値を有することが好ましく、１．５～１２μｍを加算した値を有することがより好ましい。
　ＪＢＳダイオード１が２２００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに４～４０μｍを加算した値を有することが好ましく、４～２５μｍを加算した値を有することがより好ましい。ＪＢＳダイオード１が３３００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに５～５０μｍを加算した値を有することが好ましく、５～３０μｍを加算した値を有することがより好ましい。
　ＪＢＳダイオード１が５０００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに７～９０μｍを加算した値を有することが好ましく、７～５５μｍを加算した値を有することがより好ましい。ＪＢＳダイオード１が１００００Ｖ以上の耐圧を得るためには、ｎ型半導体層１１の厚さＴは、トレンチ１１１の深さＤに１２～１８０μｍを加算した値を有することが好ましく、１２～１１０μｍを加算した値を有することがより好ましい。
　トレンチ１１１の幅Ｗｔは、狭いほど導通損失を低減できるが、狭いほど製造難度が上がり、それに起因して製造歩留まりが低下するため、０．３μｍ以上かつ５μｍ以下であることが好ましい。
　ｎ型半導体層１１の隣接するトレンチ１１１の間のメサ形状部１１２の幅Ｗｍが低減するほど、メサ形状部１１２中のアノード電極１３直下の電界強度及びｎ型半導体層１１とｐ型半導体部１２の接合部の電界強度が低減する。これらの電界強度を効果的に低減するためには、メサ形状部１１２の幅Ｗｍが５μｍ以下であることが好ましい。一方、メサ形状部１１２の幅Ｗｍが小さいほどトレンチ１１１の製造難度が上がるため、メサ形状部１１２の幅Ｗｍが０．２５μｍ以上であることが好ましい。
　アノード電極１３は、アノード電極１３のｎ型半導体層１１と接触する部分がｎ型半導体層１１とショットキー接合を形成する材料からなる。すなわち、アノード電極１３が単層構造を有する場合はその全体がｎ型半導体層１１とショットキー接合を形成する材料からなり、多層構造を有する場合は少なくともｎ型半導体層１１と接触する層がｎ型半導体層１１とショットキー接合を形成する材料からなる。
　アノード電極１３のｎ型半導体層１１と接触する部分の材料としては、例えば、酸化ガリウム系半導体からなるｎ型半導体層１１とショットキー接合を形成するＰｔ、Ｎｉ、Ａｕ、Ｃｕ、Ｍｏ、Ｗ、Ｆｅ、Ｐｄ、又はＣｒを用いることができる。
　例えば、ｎ型半導体層１１がＧａ２Ｏ３からなる場合、アノード電極１３の材料にＰｔ又はＮｉを用いると、ＪＢＳダイオード１の立ち上がり電圧は０．７以上かつ１．２Ｖ以下となり、アノード電極１３の材料にＭｏを用いると、ＪＢＳダイオード１の立ち上がり電圧は０．３以上かつ０．８Ｖ以下となる。
　ＪＢＳダイオード１においては、メサ形状部１１２にポテンシャル障壁が形成されるため、立ち上がり電圧はメサ形状部１１２の幅Ｗｍに依存し、幅Ｗｍが小さくなるほど大きくなる。
　ＪＢＳダイオード１中の電界強度は、上述のように、隣接する２つのトレンチ１１１の間のメサ形状部１１２の幅Ｗｍ、トレンチ１１１の深さＤ等の影響を受けるが、トレンチ１１１の平面パターンにはほとんど影響を受けない。このため、ｎ型半導体層１１のトレンチ１１１の平面パターンは特に限定されない。また、トレンチ１１１の平面パターンがメサ形状部１１２を形成する平面パターン（例えば網目状パターン）であれば、複数のトレンチ１１１は連続した１つのトレンチに含まれるものであってもよい。
　カソード電極１４は、ＪＢＳダイオード１がｎ型半導体基板１０を備える場合には、ｎ型半導体基板１０とオーミック接触する。カソード電極１４は、Ｔｉなどの金属からなる。カソード電極１４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ、Ｔｉ／Ａｌ、Ｔｉ／Ｎｉ／Ａｕ、又はＴｉ／Ａｌ／Ｎｉ／Ａｕを有してもよい。カソード電極１４とｎ型半導体基板１０を確実にオーミック接触させるため、カソード電極１４のｎ型半導体基板１０と接触する層がＴｉからなることが好ましい。なお、ＪＢＳダイオード１がｎ型半導体基板１０を備えず、カソード電極１４がｎ型半導体層１１に直接接続される場合は、ｎ型半導体層１１とオーミック接触する。
　ｐ型半導体部１２は、ＪＢＳダイオード１のサージ耐性を向上させるために用いられる。ｐ型半導体部１２は、スパッタ法、ＣＶＤ法などによる堆積により形成されるものであり、トレンチ１１１の内面にイオン注入法による不純物注入を行うことによりｎ型半導体層１１の一部として形成される領域ではない。
　通常、ｐｎダイオードはショットキーダイオードよりもオン電圧（順方向の立ち上がり電圧）が大きい。このため、ＪＢＳダイオード１がオンになる電圧でｐｎダイオード部分（ｐ型半導体部１２とｎ型半導体層１１のｐｎ接合部）がオンしないような設計にすることができる。例えば、ＪＢＳダイオード１のオン電圧を１Ｖ程度、ｐｎダイオード部分のオン電圧を２Ｖ程度とすることができる。
　これによって、ＪＢＳダイオード１の通常動作においてはｐｎダイオード部分がオンしないため、ショットキーダイオード本来の高速動作が可能になる。一方、突入電流発生時はＪＢＳダイオード１の電圧が上昇し、ｐｎダイオード部分がオンする電圧に達し、ｐ型半導体部１２からｎ型半導体層１１へ電流が注入される。
　そのとき、ＪＢＳダイオード１の抵抗が減少し、突入電流という大電流がＪＢＳダイオード１を流れるが、電圧の上昇は抑えられるため、温度上昇が抑えられ、突入電流によるＪＢＳダイオード１の損傷を防ぐことができる。
　ｐ型半導体部１２は、ｎ型半導体層１１との間にポテンシャル障壁を形成させるため、下記の式１で表される条件を満たす材料からなる。式１のχｐとφｐはそれぞれｐ型半導体部１２の材料であるｐ型半導体の電子親和力と仕事関数であり、χｎとφｎはそれぞれｎ型半導体層１１の材料であるｎ型半導体の電子親和力と仕事関数である。なお、上記の仕事関数は、真空順位から見たフェルミ準位のエネルギーである。例えば、ｎ型半導体層１１の典型的な材料であるＧａ２Ｏ３のχｎはおよそ４．０ｅＶであり、φｎはｎ型半導体層１１のキャリア濃度によって変動するが、キャリア濃度１×１０１４ｃｍ－３～１×１０１９ｃｍ－３の範囲ではおよそ、４．３～４．０ｅＶである。
Figure JPOXMLDOC01-appb-M000001
　ｐ型半導体部１２の材料として用いることのできる、上記の式１で表される条件を満たすことのできる材料は、例えば、Ｃｕ２Ｏ、ＮｉＯ、Ａｇ２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ２Ｏ３、Ｉｒ２Ｏ３、ＣｕＯ、などのｐ型半導体である。また、Ｃｕ２Ｏ、ＮｉＯ、Ａｇ２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ２Ｏ３、Ｉｒ２Ｏ３、ＣｕＯなどのｐ型半導体をｐ型半導体部１２がｐ型になる程度の濃度で含む混合物をｐ型半導体部１２の材料に用いることもできる。
　すなわち、ｐ型半導体部１２の材料であるｐ型半導体は、例えば、Ｃｕ２Ｏ、ＮｉＯ、Ａｇ２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ２Ｏ３、Ｉｒ２Ｏ３、又はＣｕＯを含む。Ｃｕ２Ｏ、ＮｉＯ、ＳｎＯはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ、窒素（Ｎ）などのアクセプター不純物を含んでもよい。多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉは、Ｂ、Ａｌなどのアクセプター不純物を含むことが好ましい。
　ｐ型半導体部１２のキャリア濃度は、ＪＢＳダイオード１に逆方向電圧を印加したときにｐ型半導体部１２内にｎ型半導体層１１との界面より発生する空乏層の厚さが増してアノード電極１３に達しないようにするため、ｎ型半導体層１１のキャリア濃度よりも高いことが好ましい。
　ｐ型半導体部１２は、上述のように、トレンチ１１１の内面を覆う第１の部分１２１に加えて、ｎ型半導体層１１の第１の面１１３におけるトレンチ１１１の開口部の縁を覆う第２の部分１２２を有する。第２の部分１２２は、後述するＪＢＳダイオード１の製造工程において、パターニングによりｐ型半導体部１２を形成する際に、エッチングマスクやリフトオフ用のレジストのずれに起因して第１の部分１２１にエッチングが及ぶことを抑える工程を経た結果、設けられるものである。なお、第１の部分１２１は、トレンチ１１１に充填されている。
　ｐ型半導体部１２の厚さｔ１は、所望のＪＢＳダイオード１の耐圧を得るため、下記の式２で表される条件を満たすことが好ましい。式２のＶＢＲは所望の耐圧（設計耐圧）、ＮＤはｎ型半導体層１１のキャリア濃度、ＮＡはｐ型半導体部１２のキャリア濃度、εｎはｎ型半導体層１１の誘電率、ｑは電気素量である。
Figure JPOXMLDOC01-appb-M000002
　ＪＢＳダイオード１においては、ｐ型半導体部１２のキャリア濃度ＮＡを小さくすることで逆方向電圧の印加時にｎ型半導体層１１とｐ型半導体部１２の界面に発生する電界を小さくすることができるが、式２に示されるように、それに応じてｐ型半導体部１２の厚さｔ１を大きくする必要がある。ＪＢＳダイオード１においては、トレンチ１１１内にｐ型半導体部１２を充填することで、ｐ型半導体部１２の厚さｔ１をトレンチ深さＤ以上にすることができる。その結果、キャリア濃度ＮＡをより小さくし、逆方向電圧印加時にｎ型半導体層１１とｐ型半導体部１２の界面に発生する電界をより小さくすることができる。
（ＪＢＳダイオードの製造方法）
　図２Ａ～図２Ｃ、図３Ａ～図３Ｃは、本発明の実施の形態に係るＪＢＳダイオード１の製造工程の一例を示す垂直断面図である。この方法では、複数のｐ型半導体部１２が、リソグラフィを用いて１枚の膜状のｐ型半導体１２０をパターニングすることにより形成される。
　まず、図２Ａに示されるように、ｎ型半導体基板１０上に、ＨＶＰＥ法、ＣＶＤ法、ＭＢＥ法などによりドナー濃度を制御された酸化ガリウム系半導体の単結晶をエピタキシャル成長させ、ｎ型半導体層１１を形成する。
　次に、図２Ｂに示されるように、フォトリソグラフィとドライエッチングなどにより、ｎ型半導体層１１の第１の面１１３に複数のトレンチ１１１を形成する。トレンチ１１１の形成に用いられるドライエッチングの好ましい条件は、例えば、エッチングガスがＢＣｌ３（３０ｓｃｃｍ）、圧力が１．０Ｐａ、アンテナ出力が１６０Ｗ、バイアス出力が１７Ｗ、時間が９０分である。
　次に、図２Ｃに示されるように、スパッタ法、ＣＶＤ法などにより、ｎ型半導体層１１の第１の面１１３側の全面にｐ型半導体１２０を堆積させ、１枚の膜状のｐ型半導体１２０を形成する。ｐ型半導体１２０は、トレンチ１１１の内面及びトレンチ１１１の外側の第１の面１１３を覆う。
　例えば、ｐ型半導体１２０の材料としてＣｕ２Ｏを用いる場合は、非特許文献“Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．　１１１，　０９３５０１　（２０１７），Ｆａｂｒｉｃａｔｉｏｎ　ａｎｄ　ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ　ｏｆ　ｓｐｕｔｔｅｒｅｄ　Ｆａｂｒｉｃａｔｉｏｎ　ａｎｄ　ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ　ｏｆ　ｓｐｕｔｔｅｒｅｄ　Ｃｕ２Ｏ　：Ｎ／ｃ－Ｓｉ　ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　ｄｉｏｄｅ”に記載の方法を用いることができる。また、ｐ型半導体１２０の材料としてＮｉＯを用いる場合は、非特許文献“Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．　１１７，　０２２１０４　（２０２０），Ａ　１．８６－ｋＶ　ｄｏｕｂｌｅ－ｌａｙｅｒｅｄ　ＮｉＯ／β－Ｇａ２Ｏ３－ｖｅｒｔｉｃａｌ　ｐｎ　ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　ｄｉｏｄｅ”に記載の方法を用いることができる。また、ｐ型半導体１２０の材料として多結晶Ｓｉ、アモルファスＳｉ、単結晶Ｓｉを用いる場合は、それぞれ公知の成膜方法を用いることができる。
　次に、図３Ａに示されるように、フォトリソグラフィにより、ｐ型半導体１２０上にフォトレジスト１５を形成する。フォトレジスト１５は、トレンチ１１１の上方に、トレンチ１１１よりも広い幅に形成される。
　次に、図３Ｂに示されるように、フォトレジスト１５をマスクとして用いてｐ型半導体１２０にエッチングを施し、フォトレジスト１５のパターンをｐ型半導体１２０に転写して、ｐ型半導体部１２を形成する。例えば、ｐ型半導体１２０がＣｕ２Ｏからなる場合は、ｐ型半導体１２０のエッチングに、緩衝フッ酸液、希フッ酸、希釈王水、希硫酸などの酸性溶液を用いるウェットエッチングや、ドライエッチングを用いる。
　このとき、フォトレジスト１５の幅がトレンチ１１１の幅よりも広いため、フォトレジスト１５の形成される位置に製造工程上の誤差が生じていても、トレンチ１１１内のｐ型半導体１２０にエッチングが及ぶことがなく、ｐ型半導体部１２のトレンチ１１１内に形成される第１の部分１２１の形状のばらつきが抑えられる。そして、フォトレジスト１５の幅がトレンチ１１１の幅よりも広いため、トレンチ１１１の開口部の縁に近い部分のｐ型半導体１２０が、第２の部分１２２としてｐ型半導体部１２に残される。
　第２の部分１２２の第１の面１１３上の幅Ｗｐ（トレンチ１１１の縁からの横方向の長さ）は、フォトレジスト１５の形成のためのアライメント露光装置のアライメントの合わせ精度に由来するフォトレジスト１５の加工ばらつきと、ｐ型半導体１２０のパターニング加工による寸法変化や寸法ばらつきを考慮して、ｎ型半導体層１１の第１の面１１３上に第２の部分１２２が常に形成されるように、設計値が設定される。一方で、実際に形成される第２の部分１２２の幅Ｗｐはなるべく小さいことが好ましい。その結果、実際に形成される第２の部分１２２の幅Ｗｐは、例えば、０．０１～０．３μｍ程度になる。
　次に、図３Ｃに示されるように、ｐ型半導体部１２上のフォトレジスト１５を除去する。フォトレジスト１５の除去には、例えば、ＮＭＰ、アセトンなどの有機系薬剤を用いる。その後、アノード電極１３とカソード電極１４を形成し、ＪＢＳダイオード１を得る。アノード電極１３とカソード電極１４の形成には、例えば、電子ビーム蒸着法を用いる。
　図４Ａ～図４Ｃは、本発明の実施の形態に係るＪＢＳダイオード１の製造工程の他の一例を示す垂直断面図である。この方法では、複数のｐ型半導体部１２が、リフトオフを用いたパターニングより形成される。まず、図４Ａに示されるように、図２Ｂに示されるトレンチ１１１を形成する工程までの工程を上記の方法と同様に行う。
　次に、図４Ｂに示されるように、フォトリソグラフィなどにより、リフトオフ用のフォトレジスト１６をｎ型半導体層１１のメサ形状部１１２の上面などの第１の面１１３上に形成する。フォトレジスト１６は、トレンチ１１１の縁に接触しないように形成される。このため、例えば、メサ形状部１１２の上に形成されるフォトレジスト１６の幅は、メサ形状部１１２の幅よりも小さい。
　フォトレジスト１６は垂直型であっても構わないが、図４Ｂに示されるような側壁が傾斜した逆テーパー型のフォトレジスト１６を形成することによって、後の工程でスパッタ法などにより成膜するｐ型半導体１２０の側壁への付着を効果的に抑制することができる。その結果、その後のリフトオフプロセスにおいて、フォトレジスト１６上のｐ型半導体１２０の不要部分を除去しやすくなり、かつｐ型半導体部１２の加工精度が向上する。
　フォトレジスト１６がトレンチ１１１の縁に接触しないように形成されるため、フォトレジスト１６の形成される位置に製造工程上の誤差が生じても、フォトレジスト１６の一部がトレンチ１１１内に入り込むことがない。
　次に、図４Ｃに示されるように、スパッタ法、ＣＶＤ法などにより、ｎ型半導体層１１の第１の面１１３側の全面にｐ型半導体１２０を堆積させる。ｐ型半導体１２０は、トレンチ１１１内、フォトレジスト１６上、及びトレンチ１１１の外側の第１の面１１３のフォトレジスト１６に覆われていない領域上に堆積する。
　このとき、フォトレジスト１６がトレンチ１１１の縁に接触しないように形成されているため、トレンチ１１１内へのｐ型半導体１２０の堆積がフォトレジスト１６によって阻害されることがなく、ｐ型半導体部１２のトレンチ１１１内に形成される第１の部分１２１の形状のばらつきが抑えられる。
　次に、フォトレジスト１６をその上のｐ型半導体１２０とともに除去することにより、図３Ｃに示されるような状態となり、ｐ型半導体部１２が得られる。フォトレジスト１６の除去には、例えば、ＮＭＰ、アセトンなどの有機系薬剤を用いる。
　このとき、フォトレジスト１６がトレンチ１１１の縁に接触しない位置に形成されたことにより、トレンチ１１１の開口部の縁に近い部分のｐ型半導体１２０が、第２の部分１２２としてｐ型半導体部１２に残される。その後、アノード電極１３とカソード電極１４を形成し、ＪＢＳダイオード１を得る。
　第２の部分１２２の第１の面１１３上の幅Ｗｐは、フォトレジスト１６の形成のためのアライメント露光装置のアライメントの合わせ精度に由来するフォトレジスト１６の加工ばらつきと、リフトオフプロセスによるｐ型半導体１２０のパターニング加工による寸法変化や寸法ばらつきを考慮して、ｎ型半導体層１１の第１の面１１３上に第２の部分１２２が常に形成されるように、設計値が設定される。一方で、実際に形成される第２の部分１２２の幅Ｗｐはなるべく小さいことが好ましい。その結果、実際に形成される第２の部分１２２の幅Ｗｐは、例えば、０．０１～０．３μｍ程度になる。
（変形例）
　図５は、ＪＢＳダイオード１の変形例であるＪＢＳダイオード２の垂直断面図である。ＪＢＳダイオード２は、ｐ型半導体部におけるトレンチ１１１の内面を覆う第１の部分がトレンチ１１１に充填されない点において、ＪＢＳダイオード１と異なる。
　図５に示されるように、ＪＢＳダイオード２のｐ型半導体部２０の第１の部分２０１はトレンチ１１１に充填されない。そのため、トレンチ１１１内のｐ型半導体部２０上に空隙が存在し、その空隙に、アノード電極１３の一部が充填される。ｐ型半導体部２０は膜状であるため、トレンチ１１１内に充填される場合と比較して、電気抵抗が小さい。このため、サージ電流が発生した際の発熱が小さく、周辺の接続部分の損傷を抑えることができる。また、ｐ型半導体部２０の電気抵抗が小さいため、ＪＢＳダイオード２のスイッチング動作時のエネルギー損失を抑えることができる。
　また、膜状のｐ型半導体部２０の厚さｔ２は、所望のＪＢＳダイオード２の耐圧を得るため、下記の式３で表される条件を満たすことが好ましい。式３のＶＢＲは所望の耐圧（設計耐圧）、ＮＤはｎ型半導体層１１のキャリア濃度、ＮＡはｐ型半導体部１２のキャリア濃度、εｎはｎ型半導体層１１の誘電率、ｑは電気素量である。
Figure JPOXMLDOC01-appb-M000003
　例えば、酸化ガリウム系半導体からなるｎ型半導体層１１のキャリア濃度が１×１０１６ｃｍ－３、ｐ型半導体部２０のキャリア濃度が１×１０１９ｃｍ－３であるとき、ｐ型半導体部２０の厚さが２００ｎｍ以上であれば、ＪＢＳダイオード２の耐圧を１２００Ｖ以上とすることができる。
　ＪＢＳダイオード２のｐ型半導体部２０は、ＪＢＳダイオード１のｐ型半導体部１２と同様の工程により形成することができる。例えば、図２Ｃや図４Ｃに示される工程において堆積させるｐ型半導体１２０の厚さを、ｐ型半導体１２０がトレンチ１１１に充填されない程度に設定すればよい。
（比較例）
　図６Ａ～図６Ｃは、比較例としての、平坦化処理を用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。まず、図６Ａに示されるように、図２Ｃに示されるｐ型半導体１２０を堆積させる工程までの工程を上記の方法と同様に行う。
　次に、図６Ｂに示されるように、ＣＭＰなどの平坦化処理により、ｐ型半導体１２０のトレンチ１１１の外側の部分を除去し、トレンチ１１１に埋め込まれたｐ型半導体部５０を形成する。このとき、平坦化処理の研磨レートには不均一性があるため、複数のｐ型半導体部５０の形状にばらつきが生じ、また、ｎ型半導体層１１の第１の面１１３が不均一に削られることにより、トレンチ１１１間のメサ形状部の形状にもばらつきが生じる。
　平坦化処理の研磨レートが不均一になる原因としては、例えば、平坦化処理の研磨レートがトレンチ１１１のパターン密度によって変化することや、ＪＢＳダイオードが全体としてメサ形状を有する場合に、縁に近い部分の研磨レートが高くなることなどが挙げられる。
　次に、図６Ｃに示されるように、アノード電極１３とカソード電極１４を形成する。アノード電極１３とカソード電極１４の形成には、例えば、電子ビーム蒸着法を用いる。
　図７Ａ～図７Ｃ、図８Ａ～図８Ｃは、他の比較例としての、トレンチ１１１内に充填したレジストマスクを用いてｐ型半導体部を形成する場合のＪＢＳダイオードの製造工程の一例を示す垂直断面図である。
　まず、図７Ａに示されるように、ｎ型半導体層１１の第１の面１１３に複数のトレンチ１１１を形成した後、スパッタ法、ＣＶＤ法などにより、ｎ型半導体層１１の第１の面１１３側の全面に１枚の膜状のｐ型半導体１２０を堆積させる。ｐ型半導体１２０は、トレンチ１１１に充填されない程度の厚さに形成され、トレンチ１１１の内面及びトレンチ１１１の外側の第１の面１１３を覆う。
　次に、図７Ｂに示されるように、スピンコート法などにより、ｐ型半導体１２０上に、トレンチ１１１内の空隙を埋めるようにフォトレジスト５１を堆積させる。このとき、堆積するフォトレジスト５１の厚さは、トレンチ１１１のパターンや深さなどにより変わるｎ型半導体層１１の表面形状に依存するため、ｎ型半導体層１１上の場所ごとに異なり、面内方向のばらつきを有する。
　次に、図７Ｃに示されるように、フォトレジスト５１をエッチバックして、第１の面１１３上のｐ型半導体１２０を露出させる。フォトレジスト５１のエッチングには、例えば、酸素プラズマなどを利用したプラズマアッシャー装置を用いる。このとき、エッチバックする前のフォトレジスト５１の厚さのばらつきに起因して、エッチバックされたフォトレジスト５１の形状にばらつきが生じる。
　次に、図８Ａに示されるように、ｎ型半導体層１１の第１の面１１３が露出するまでｐ型半導体１２０をエッチングして、各々のトレンチ１１１内にｐ型半導体部５２を形成する。このとき、エッチングマスクとして機能するフォトレジスト５１の形状のばらつきに起因して、トレンチ１１１内に形成されるｐ型半導体部５２の形状にばらつきが生じる。
　次に、図８Ｂに示されるように、フォトレジスト５１を除去する。フォトレジスト５１の除去には、例えば、ＮＭＰ、アセトンなどの有機系薬剤を用いる。
　次に、図８Ｃに示されるように、アノード電極１３とカソード電極１４を形成する。アノード電極１３とカソード電極１４の形成には、例えば、電子ビーム蒸着法を用いる。
　上記の２つの比較例に係る方法によれば、ｎ型半導体層１１のトレンチ１１１内に形成されたｐ型半導体部５０、５２の形状にばらつきが生じ、それによってＪＢＳダイオードの電気特性に面内方向のばらつきが生じるおそれがある。
（実施の形態の効果）
　上記本発明の実施の形態によれば、ｐ型半導体部１２、２０のトレンチ１１１内に形成された第１の部分１２１、２０１の形状のばらつきを抑えることにより、ＪＢＳダイオード１、２の電気特性の面内方向のばらつきを抑えることができる。
　以上、本発明の実施の形態を説明したが、本発明は、上記実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、ｎ型半導体層１１は、酸化ガリウム系半導体以外の材料からなるものであってもよい。この場合も、ｎ型半導体層１１の材料の電子親和力χｎと仕事関数φｎと、ｐ型半導体部１２の材料の電子親和力χｐと仕事関数φｐが上記の式１で表される条件を満たすように、ｐ型半導体部１２の材料を選択すればよい。
　上述のように、ｐ型半導体部１２はイオン注入などによりｎ型半導体層１１の一部として形成されるものではない。そのため、ｎ型半導体層１１が酸化ガリウム系半導体のようなｐ型化が困難な材料からなる場合であっても、ｎ型半導体層１１と異なる材料を用いてｐ型半導体部１２を形成することができる。
　ｎ型半導体層１１の絶縁破壊電界強度が大きいと、オン抵抗の増加を抑えつつ耐圧を大きくとることができる。このため、例えば、ｎ型半導体層１１は、絶縁破壊電界強度が１ＭＶ／ｃｍ以上、又はバンドギャップエネルギーが１以上の材料からなることが好ましい。
　ｎ型半導体層１１の材料として、酸化ガリウム系半導体の他、例えば、絶縁破壊電界強度が２．５ＭＶ／ｃｍ、バンドギャップエネルギーが３．３ｅＶであるＳｉＣ、絶縁破壊電界強度が３．３ＭＶ／ｃｍ、バンドギャップエネルギーが３．４ｅＶであるＧａＮ、絶縁破壊電界強度が１．２～１２ＭＶ／ｃｍ、バンドギャップエネルギーが０．６～６．２ｅＶであるＡｌｘＩｎｙＧａ１－ｘ－ｙＮ、又は絶縁破壊電界強度が約８．０ＭＶ／ｃｍ、バンドギャップエネルギーが５．５ｅＶであるダイヤモンドを用いることができる。
　また、ｎ型半導体基板１０も、酸化ガリウム系半導体以外の材料からなるものであってよい。ｎ型半導体基板１０の材料として、ｎ型半導体層１１と同様の材料を用いることができる。
　また、上記に記載した実施の形態は、請求の範囲に係る発明を限定するものではない。また、実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
　ｎ型半導体層のトレンチ内に形成されたｐ型半導体部の形状のばらつきが抑えられたジャンクションバリアショットキーダイオード及びその製造方法を提供する。
１…ジャンクションバリアショットキーダイオード、　１０…ｎ型半導体基板、　１１…ｎ型半導体層、　１１１…トレンチ、　１１２…メサ形状部、　１１３…第１の面、　１１４…第２の面、　１２、２０…ｐ型半導体部、　１２１、２０１…第１の部分、　１２２、２０２…第２の部分、　１３…アノード電極、　１４…カソード電極、　１２０…ｐ型半導体、　１５…フォトレジスト、　１６…フォトレジスト

Claims (9)

  1. 　第１の面に開口する複数のトレンチを有する、ｎ型半導体からなるｎ型半導体層と、
    　前記複数のトレンチのそれぞれの内面に接して設けられた、ｐ型半導体からなる複数のｐ型半導体部と、
    　前記ｎ型半導体層の前記第１の面及び前記複数のｐ型半導体部の上に、前記ｎ型半導体層の前記複数のトレンチの間のメサ形状部と接触して設けられたアノード電極と、
    　前記ｎ型半導体層の前記第１の面の反対側の第２の面上に直接又は他の層を介して設けられたカソード電極と、
    　を備え、
    　前記ｐ型半導体の電子親和力χｐと仕事関数φｐ、及び前記ｎ型半導体の電子親和力χｎと仕事関数φｎが、χｎ－χｐ＞φｐ－φｎの式で表される条件を満たし、
    　前記複数のｐ型半導体部の各々が、前記トレンチの内面を覆う第１の部分と、前記ｎ型半導体層の前記第１の面における前記トレンチの開口部の縁を覆う第２の部分とを有する、
    　ジャンクションバリアショットキーダイオード。
  2. 　前記複数のｐ型半導体部の各々の前記第１の部分が、前記トレンチに充填された、
    　請求項１に記載のジャンクションバリアショットキーダイオード。
  3. 　前記複数のトレンチ内の前記ｐ型半導体部上の空隙に、前記アノード電極の一部が充填された、
    　請求項１に記載のジャンクションバリアショットキーダイオード。
  4. 　前記ｎ型半導体層と前記ｐ型半導体部が異なる半導体からなる、
    　請求項１に記載のジャンクションバリアショットキーダイオード。
  5. 　前記ｎ型半導体層が酸化ガリウム系半導体からなる、
    　請求項４に記載のジャンクションバリアショットキーダイオード。
  6. 　前記ｐ型半導体が、Ｃｕ２Ｏ、ＮｉＯ、Ａｇ２Ｏ、多結晶Ｓｉ、単結晶Ｓｉ、アモルファスＳｉ、ＳｎＯ、Ｒｈ２Ｏ３、Ｉｒ２Ｏ３、又はＣｕＯを含む、
    　請求項５に記載のジャンクションバリアショットキーダイオード。
  7. 　ｎ型半導体からなるｎ型半導体層の第１の面に複数のトレンチを形成する工程と、
    　前記ｎ型半導体層の前記第１の面側の全面にｐ型半導体を堆積させ、それをパターニングすることにより、前記複数のトレンチのそれぞれの内面に接する複数のｐ型半導体部を形成する工程と、
    　前記ｎ型半導体層の前記第１の面及び前記複数のｐ型半導体部の上に、前記ｎ型半導体層の前記複数のトレンチの間のメサ形状部と接触するようにアノード電極を形成する工程と、
    　前記ｎ型半導体層の前記第１の面の反対側の第２の面上に直接又は他の層を介してカソード電極を形成する工程と、
    　を含み、
    　前記ｐ型半導体の電子親和力χｐと仕事関数φｐ、及び前記ｎ型半導体の電子親和力χｎと仕事関数φｎが、χｎ－χｐ＞φｐ－φｎの式で表される条件を満たし、
    　前記複数のｐ型半導体部の各々が、前記トレンチの内面を覆う第１の部分と、前記ｎ型半導体層の前記第１の面における前記トレンチの開口部の縁を覆う第２の部分とを有する、
    　ジャンクションバリアショットキーダイオードの製造方法。
  8. 　前記複数のｐ型半導体部を形成する工程において、前記複数のｐ型半導体部が、リソグラフィを用いて１枚のｐ型半導体膜をパターニングすることにより形成される、
    　請求項７に記載のジャンクションバリアショットキーダイオードの製造方法。
  9. 　前記複数のｐ型半導体部を形成する工程において、前記複数のｐ型半導体部が、リフトオフを用いたパターニングより形成される、
    　請求項７に記載のジャンクションバリアショットキーダイオードの製造方法。
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