CN111613666A - 半导体组件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体组件及一种形成半导体组件的方法。所述半导体组件包含衬底、III‑V族层、经掺杂III‑V族层、栅极接触、第一场板及第二场板。所述III‑V族层设置于所述衬底上。所述经掺杂III‑V族层设置于所述III‑V族层上。所述栅极接触直接位于所述经掺杂III‑V族层上，所述栅极接触具有第一侧及第二侧皆远离所述经掺杂III‑V族层。所述第一场板具有第一侧及第二侧，所述第一场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。所述第二场板具有第一侧及第二侧，所述第二场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。所述第一场板比所述第二场板及所述栅极接触的所述第一侧及所述第二侧更靠近所述经掺杂III‑V族层。

Description

半导体组件及其制造方法
技术领域
本公开系关于一半导体组件及其制造方法，特别系关于具有场板之一射频半导体组件及其制造方法。
背景技术
包括直接能隙(direct bandgap)半导体之组件，例如包括三五族材料或III-V族化合物(Category:III-V compounds)之半导体组件，由于其特性而可在多种条件或环境(例如不同电压、频率)下操作(operate)或运作(work)。
上述半导体组件可包括异质结双极晶体管(heterojunction bipolartransistor，HBT)、异质结场效晶体管(heterojunction field effect transistor，HFET)、高电子迁移率晶体管(high-electron-mobility transistor，HEMT)，或调变掺杂场效晶体管(modulation-doped FET，MODFET)等。
发明内容
本公开的一些实施例提供一种半导体组件，其包含衬底、III-V族层、经掺杂III-V族层、栅极接触、第一场板及第二场板。所述III-V族层设置于所述衬底上。所述经掺杂III-V族层设置于所述III-V族层上。所述栅极接触直接位于所述经掺杂III-V族层上，所述栅极接触具有第一侧及第二侧皆远离所述经掺杂III-V族层。所述第一场板具有第一侧及第二侧，所述第一场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。所述第二场板具有第一侧及第二侧，所述第二场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。所述第一场板比所述第二场板及所述栅极接触的所述第一侧及所述第二侧更靠近所述经掺杂III-V族层。
本公开的一些实施例提供一种形成半导体组件的方法。所述方法包括：提供衬底；形成III-V族层于所述衬底上；形成经掺杂III-V族层于所述III-V族层上；形成第一场板，其具有第一侧及一第二侧；在形成所述第一场板后，形成栅极接触直接位于所述经掺杂III-V族层上，所述栅极接触具有第一侧及第二侧皆远离所述经掺杂III-V族层，且所述第一场板的所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧；及在形成所述栅极接触后，形成第二场板，其具有第一侧及第二侧，所述第一侧较所述第二侧更接近所述栅极接触的所述第二侧。
附图说明
当结合附图阅读时，从以下具体实施方式容易理解本公开的各方面。应注意，各个特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1所示为根据本案之某些实施例之一半导体组件之截面图；
图2所示为根据本案之某些实施例之一半导体组件之截面图；
图3所示为根据本案之某些实施例之一半导体组件之截面图；
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、及图4I所示为制造根据本案之某些实施例的一半导体组件之若干操作；
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、及图5I所示为制造根据本案之某些实施例的一半导体组件之若干操作。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征形成在第二特征上或上方的叙述可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可以在各种实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
图1所示为根据本案之某些实施例之一半导体组件100。
如图1所示，半导体组件100可包含衬底102、III-V族层106、经掺杂III-V族层108、栅极接触114、场板124、及场板126。
衬底102可包括，例如但不限于，硅(Si)、经掺杂硅(doped Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)、或其他半导体材料。衬底102可包括，例如但不限于，蓝宝石(sapphire)、绝缘层上覆硅(silicon on insulator，SOI)、或其他适合之材料。
III-V族层106设置于衬底102上。III-V族层106可包括，例如但不限于，III族氮化物，例如化合物InxAlyGa1-x-yN，其中x+y≦1。III族氮化物还可包括，例如但不限于，化合物AlyGa(1-y)N，其中y≦1。在一些实施例，III-V族层106可包括GaN层，GaN可具有约3.4eV的能带间隙。在一些实施例，III-V族层106的厚度介于，但不限于，约0.5μm至约10μm间。
经掺杂III-V族层108设置于III-V族层106上。经掺杂III-V族层108可包括，例如但不限于，经掺杂氮化镓(doped GaN)、经掺杂氮化铝镓(doped AlGaN)、经掺杂氮化铟镓(doped InGaN)、及其他经掺杂的III-V族化合物。经掺杂III-V族层108可包括，例如但不限于，p型掺杂物(dopant)、n型掺杂物、或其他掺杂物。在一些实施例中，例示性掺杂物可包括，例如但不限于，镁(Mg)、锌(Zn)、镉(Cd)、硅(Si)、锗(Ge)等。相比于III-V族层106，经掺杂III-V族层108可具有相对较大之能带间隙(bandgap)。例如，III-V族层106可包括GaN层，GaN可具有约3.4eV的能带间隙。经掺杂III-V族层108可包括AlGaN，AlGaN可具有约4.0eV的能带间隙。2DEG区域通常在能带间隙较小的层(例如GaN)中形成。III-V族层106及经掺杂III-V族层108之间形成异质结(heterojunction)，不同氮化物的异质结的极化现象(polarization)在III-V族层106中形成2DEG区域。III-V族层106可提供或移除2DEG区域中的电子，进而可控制半导体组件100的导通。
栅极接触114位于经掺杂III-V族层108上。栅极接触114具有一侧114a及一侧114b皆远离经掺杂III-V族层108上。栅极接触114可包括，例如但不限于，钛(Ti)、钽(Ta)、钨(W)、铝(Al)、钴(Co)、铜(Cu)、镍(Ni)、铂(Pt)、铅(Pb)、钼(Mo)、及其化合物(例如但不限于，氮化钛(TiN)、氮化钽(TaN)、其他传导性氮化物(conductive nitrides)、或传导性氧化物(conductive oxides)、金属合金(例如铝铜合金(Al-Cu))、或其他适当的材料。
经掺杂III-V族层108可与栅极接触114直接接触。经掺杂III-V族层108可与栅极接触114电性连接。经掺杂III-V族层108在方向D1上位于栅极接触114的下方。栅极接触114在方向D1上位于经掺杂III-V族层108的上方。
半导体组件100还可包括设置于衬底102上的缓冲层104。缓冲层104可位于III-V族层106与衬底102之间。在一些实施例中，缓冲层可包括(但不限于)氮化物(nitrides)，例如氮化铝(AlN)、氮化铝镓(AlGaN)等。在一些实施例中，缓冲层可用以促进衬底102与超晶格层(图未示)之间的晶格匹配(lattice match)。
在一些实施例中，半导体组件100还可包括设置于缓冲层104与III-V族层106之间的超晶格层(图未示)。超晶格层可包含单一层结构(single-layer structure)。超晶格层可包括多层结构(multi-layer structure)或复数层堆迭(multi-layer stack)，例如AlN/GaN对的复数迭层。在一些实施例中，超晶格层可降低半导体组件100的张应力(tensilestress)。在一些实施例中，超晶格层可捕获从衬底102衬底扩散至III-V族层106的电子，进而提升装置效能与可靠性。在一些实施例中，超晶格层可减少电子捕获(electron trap)。在一些实施例中，超晶格层可增加III-V族层106之厚度。在一些实施例中，超晶格层可提高崩溃电压(breakdown voltage)。
为了防止缺陷(例如位错(dislocation))从下方的层(如衬底102与缓冲层104)行进(propagate)到III-V族层106，可于衬底102与III-V族层106之间加入超晶格层，以避免半导体组件100失效(dysfunction)。
半导体组件100还可包括其他导体结构。例如，半导体组件100还可包括设置于衬底102上的源极接触110、漏极接触112或其他导体结构。虽然源极接触110与漏极接触112在图1中分别地设置在栅极接触114的两侧，但源极接触110、漏极接触112、及栅极接触114可因设计需求而在本案其他实施例中有不同的配置。
在一些实施例中，源极接触110与漏极接触112可包括，例如但不限于，导体材料。导体材料可包括，例如但不限于，金属、合金、经掺杂半导体材料(例如经掺杂多晶硅(dopedcrystalline silicon)或其他合适的导体材料。
部分源极接触110可位于经掺杂III-V族层108中。部分漏极接触112可位于经掺杂III-V族层108中。在另一些实施例中，源极接触110可设置于III-V族层106上。在另一些实施例中，漏极接触112可设置于III-V族层106上。
半导体组件100还可包括场板(field plate)124、及场板126。场板124、及场板126彼此未接触。场板124、及场板126彼此被间隔开。场板124可为零电位。场板126可为零电位。虽然本案图式描绘半导体组件100具有2个场板，但本案不限于此。在一些实施例中，半导体组件100可包括多于或少于2个的场板。增加场板的数目可阶梯性调整表面电场分布。场板的厚度改变、及覆盖面积变大可降低其电阻并降低射频信号的损耗。场板124可透过其他导体结构连接源极接触110及/或漏极接触112。场板126可透过其他导体结构连接源极接触110及/或漏极接触112。如图1所示，场板124未直接接触源极接触110；场板124未直接接触漏极接触112；场板126未直接接触源极接触110；场板126未直接接触漏极接触112。
场板124具有一侧124a及一侧124b。场板124的一侧124a较一侧124b更接近栅极接触114。场板126具有一侧126a及一侧126b。场板126的一侧126a较一侧126b更接近栅极接触114。场板124比场板126及栅极接触114的一侧114a及一侧114b更靠近经掺杂III-V族层108。
在一些实施例中，栅极接触114自其一侧114a至一侧114b与场板124互不重迭。换言之，在方向D1上，场板124不会覆盖到栅极接触114。由于场板124比栅极接触114的一侧114a及一侧114b更靠近经掺杂III-V族层108，栅极接触114自其一侧114a至一侧114b与场板124互不重迭的设计可以有效避免栅极接触114与场板124之间的短路。
在一些实施例中，场板126的一侧126a未延伸超过场板124的一侧124a。在另一些实施例中，场板126的一侧126a延伸超过场板124的所述一侧124a。相较于前述实施例，由于场板126的一侧126a延伸超过场板124的一侧124a，场板124的一侧124a附近产生的电场峰值可有效地被场板126所抑制。
在一些实施例中，场板124之底部至经掺杂III-V族层108之距离为50nm～200nm。在一些实施例中，场板124之高度为50～300nm。在一些实施例中，场板124之宽度为1/5～1/2LGD，其中LGD为源极接触110之右侧至漏极接触112之左侧之间的距离)。在一些实施例中，场板126之高度为50～300nm。在一些实施例中，场板126之底部至栅极接触114顶部之距离大于100nm。在一些实施例中，场板126之宽度为1/4～3/4LGD。
半导体组件100还可包括设置于经掺杂III-V族层108上的钝化层116。在一些实施例中，钝化层116可包括，例如但不限于，氧化物(oxides)或氮化物(nitrides)，例如氮化硅(SiN)、氧化硅(SiO2)等。钝化层116可包括，例如但不限于，氧化物及氮化物之复合层，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2等。
钝化层116可围绕、或局部地围绕栅极接触114。钝化层116可围绕、或局部地围绕源极接触110。钝化层116可围绕、或局部地围绕漏极接触112。
半导体组件100还包括设置于钝化层116上并且覆盖场板124的钝化层152。钝化层152可围绕、或局部地围绕栅极接触114。钝化层152可围绕、或局部地围绕源极接触110。钝化层152可围绕、或局部地围绕漏极接触112。钝化层152可围绕、或局部地围绕场板124。
半导体组件100还包括设置于钝化层152上并且覆盖栅极接触114的钝化层154。钝化层154可围绕、或局部地围绕栅极接触114。
半导体组件100还包括设置于钝化层154上并且覆盖场板126的钝化层156。钝化层156可围绕、或局部地围绕场板126。
半导体装置100还可包括互连结构(interconnect structure)170。半导体装置100还可包括金属层172、金属层176。半导体装置100还包括导体穿孔(conductive via)174。
III-V族层106可具有如虚线所示之电子信道区域106a。电子信道区域106a可包括二维电子气(Two-dimensional electron gas，2DEG)区域，2DEG区域一般容易在异质结构中获得，在2DEG区域中，电子气可以自由在二维方向(例如方向D2)移动，而在第三维(例如方向D1)上受到限制。
III-V族层106可包含单一层结构(single-layer structure)。III-V族层106可包括多层结构(multi-layer structure)。III-V族层106可包括异质结构。
在一些实施例中，III-V族层106因为在栅极接触114下方已产生实际的信道(电子信道区域106a)，在栅极接触114为零偏压状态下预设是ON状态，这样的装置又可称为耗尽型(depletion mode)装置。
场板124可降低栅极接触114与漏极接触112之间的寄生电容CGD。在一些实施例中，场板124愈靠近经掺杂III-V族层108，则愈能对2DEG区域产生影响、愈能改变2DEG的分布。更特定言之，场板124愈靠近经掺杂III-V族层108，则愈能降低栅极接触114的一侧114b的2DEG密度、从而降低电容CGD，进而提高放大增益。于习知技艺中，单一场板设置于半导体组件内且其底部必须高于栅极接触的顶部；惟，设置单一场板不能有效地降低电容CGD。相较于习知技艺，本公开的一些实施例降低场板124的顶部高度至低于栅极接触114的顶部，从而降低更多电容CGD。
场板126可降低导体结构(例如栅极接触114、源极接触110、场板124、与漏极接触112)的电场峰值。更特定言之，场板126可覆盖栅极接触114的一侧114b以降低此处的电场峰值、可覆盖场板124的一侧124a以降低此处的电场峰值、可覆盖场板124的一侧124b以降低此处的电场峰值、及可覆盖漏极接触112的一侧112a以降低此处的电场峰值。相较于习知技艺之单一场板设置，本公开的一些实施例设置场板126以降低场板124两侧的电场峰值。
场板124可使导体结构(例如栅极接触114、源极接触110、与漏极接触112)之间的电场平均分配，提高对电压之耐受度，让电压平缓地释放，进而提高装置可靠性(reliability)。场板126可使导体结构(例如栅极接触114、源极接触110、场板124、与漏极接触112)之间的电场平均分配，提高对电压之耐受度，让电压平缓地释放，进而提高装置可靠性(reliability)。
在一些实施例中，场板124、及/或场板126与导体结构之间存在至少一钝化层152(例如钝化层152、钝化层154)。如此配置可使导体结构之间的距离较小，避免阻值增加。
图2所示为根据本案之某些实施例之半导体组件100'。
图2所示的半导体组件100'与图1所示的半导体组件100相似，其中之一的不同点在于：半导体组件100'的场板126'延伸超过栅极接触114的一侧114b。
如图2所示，场板126'的一侧126a'延伸超过栅极接触114的一侧114b。在一些实施例中，场板126'的一侧126a'延伸超过栅极接触114的一侧114b的长度L2为栅极接触214的宽度L1之5％-100％。藉由上述配置，可以有效降低栅极接触114的一侧114b周围的电场峰值。
图3所示为根据本案之某些实施例之一半导体组件100"。
图3所示的半导体组件100"可与图1所示的半导体组件100及图2所示的半导体组件100'相同或相似，其中之一的不同点在于：半导体组件100"的场板126"的第一侧126a"与其一侧126b"之间有凹部。
如图3所示，场板126"的一侧126a"与其一侧126b"之间有凹部。在一些实施例中，凹部系在栅极接触114的一侧114b与场板124的一侧124a之间。在一些实施例中，凹部的内部宽度为0.2-1μm之间。在一些实施例中，凹部的外部宽度为0.3-1.2μm之间。在一些实施例中，凹部的深度小于650nm。在一些实施例中，场板126"的凹部至III-V族层108表面的距离为50-300nm。应注意的是，本案中描述的长度、宽度、距离等数值仅为例示性，而本案并不限于此。在一些实施例中，在不悖离本案发明精神的情况下，可根据发明实际应用的情况调整这些数值。场板126"具有凹部的设计可使制程简化；因为，在形成钝化层152'时，钝化层152'可因源极接触110、漏极接触112、及场板124的顶部起伏而形成凹陷区152a。在形成场板126"时可顺势形成一凹部。在一些实施例中，场板126"的凹部愈更靠近经掺杂III-V族层108，愈能对2DEG区域产生影响、愈能改变2DEG的分布。更特定言之，场板126"的凹部愈靠近经掺杂III-V族层108，则愈能降低栅极接触114的一侧114b的2DEG密度、从而降低寄生电容CGD，进而提高放大增益。
图4A、图4B、图4C、图4D、图4E、图4F、图4G、图4H、及图4I所示为制造根据本案之某些实施例的一半导体组件之若干操作。虽然图4A至4I系描绘制造半导体组件100之若干操作，但相似的操作亦可用于制造半导体组件100'或100"。
参照图4A，首先，提供衬底102。接着，形成缓冲层104、III-V族层106、经掺杂III-V族层108、及钝化层116于衬底102上。在一些实施例中，经掺杂III-V族层108于III-V族层106上。缓冲层104、III-V族层106、及经掺杂III-V族层108例如可透过有机金属化学气相沉积(metal organic chemical vapor deposition，MOCVD)外延生长(epitaxial growth)或其他适当的沉积步骤形成。钝化层116可透过CVD、高密度等离子体(high density plasma，HDP)CVD、旋转涂布(spin-on)、及喷溅(sputtering)等方式形成。
参照图4B，形成钝化层116后，形成源极接触110及漏极接触112。藉由一或多个蚀刻制程，移除钝化层116及经掺杂III-V族层108的一部份形成开口。形成开口后，可将导电材料藉由CVD、PVD、及电镀等沉积步骤将导电材料填入开口中。在一些实施例中，在材料填入开口中之后，还会透过一光罩再次蚀刻所沉积之材料，而形成所需要的电极结构，以形成源极接触110及漏极接触112，使源极接触110及漏极接触112接触III-V族层106。源极接触110及漏极接触112可藉由溅镀、物理气相沉积、或其他适合的制程形成。在一些实施例中，会透过快速热退火(rapid thermal anneal，RTA)，使导电材料(例如源极接触110及漏极接触112)与III-V族层106形成金属互化物(intermetallic compound)，进而形成一欧姆接触(ohmic contacts)。
参照图4C，在形成源极接触110及漏极接触112后，形成场板124。然而，在一些实施例中，场板124、源极接触110、及/或漏极接触112可藉由相同的制程形成。在图4C的实施例中，场板124、源极接触110、及/或漏极接触112可藉由不同的制程形成。此外，场板124可透过黄光微影(photolithography)、蚀刻(etching)等制程而图案化。在一些实施例中，场板124其具有一侧124a及一侧124b。
参照图4D，将钝化层152沉积于钝化层116上。在一些实施例中，钝化层152可透过以下方式沉积:CVD、高密度等离子体(high density plasma，HDP)CVD、旋转涂布(spin-on)、喷溅(sputtering)等。接着，可利用化学机械平坦化(Chemical-MechanicalPlanarization，CMP)处理介钝化层152表面。
参照图4E，在形成钝化层152后，形成栅极接触114直接位于经掺杂III-V族层108上。在一些实施例中，栅极接触114具有一侧114a及一侧114b皆远离经掺杂III-V族层且场板124的一侧124a较一侧124b更接近栅极接触114。在一些实施例中，栅极接触114自其一侧114a至一侧114b与场板124互不重迭。
参照图4F，在形成栅极接触114后，将钝化层154沉积于钝化层152上。在一些实施例中，钝化层154可透过以下方式沉积:CVD、高密度等离子体(high density plasma，HDP)CVD、旋转涂布(spin-on)、喷溅(sputtering)等。接着以化学机械平坦化(Chemical-Mechanical Planarization，CMP)处理介钝化层154表面。
参照图4G，在形成钝化层154后，形成场板126。场板126可透过黄光微影(photolithography)、蚀刻(etching)等制程而图案化。在一些实施例中，场板126具有一侧126a及一侧126b，场板126的一侧126a较一侧126b更接近栅极接触114。在一些实施例中，场板124比场板126及栅极接触114的一侧114a及一侧114b更靠近经掺杂III-V族层108。在一些实施例中，场板126的一侧126a延伸超过场板124的一侧124a但未超过栅极接触114的一侧114b(对应至图1的实施例)。在一些实施例中，场板126的一侧126a延伸超过栅极接触114的一侧114b(对应至图2的实施例)。在一些实施例中，场板126的一侧126a延伸超过栅极接触114的一侧114b的长度为栅极接触114的宽度之5％-100％。
参照图4H，在形成场板126后，制造半导体组件100及100'的操作还包括形成钝化层156覆盖场板126并形成互连结构170穿过钝化层156至152，连接至源极接触110与漏极接触112。
在一些实施例中，制造半导体组件100及100'的操作还包括形成金属层172在钝化层156上。在一些实施例中，钝化层156可透过以下方式沉积:CVD、高密度等离子体(highdensity plasma，HDP)CVD、旋转涂布(spin-on)、喷溅(sputtering)等。接着以化学机械平坦化(Chemical-Mechanical Planarization，CMP)处理介钝化层156表面。
在一些实施例中，制造半导体组件100及100'的操作还包括形成钝化层158覆盖金属层172。在一些实施例中，钝化层158可透过以下方式沉积:CVD、高密度等离子体(highdensity plasma，HDP)CVD、旋转涂布(spin-on)、喷溅(sputtering)等。接着以化学机械平坦化(Chemical-Mechanical Planarization，CMP)处理介钝化层158表面。
参照图4I，在形成钝化层158后，在一些实施例中，制程流程还包括形成导体穿孔174，其穿过钝化层158而连接至金属层172或互连结构170。在一些实施例中，制造半导体装置钝化层158的操作还包括形成金属层176连接至导体穿孔174，并形成钝化层160覆盖金属层176。在一些实施例中，钝化层160可透过以下方式沉积:CVD、高密度等离子体(highdensity plasma，HDP)CVD、旋转涂布(spin-on)、喷溅(sputtering)等。接着以化学机械平坦化(Chemical-Mechanical Planarization，CMP)处理介钝化层160表面。
图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、及图5I所示为制造图3的半导体组件100”之若干操作。
图5A-5C的操作大体上与图4A-4C相同。
参照图5D，钝化层152’沉积于钝化层116上。在一些实施例中，钝化层152’可透过以下方式沉积:CVD、高密度等离子体(high density plasma，HDP)CVD、旋转涂布(spin-on)、喷溅(sputtering)等。在本实施例中，钝化层152’顺应场板124、源极接触110、及/或漏极接触112之表面形成凹陷区152a。
参照图5E，在形成钝化层152’后，形成栅极接触114直接位于经掺杂III-V族层108上。在一些实施例中，栅极接触114具有一侧114a及一侧114b皆远离经掺杂III-V族层108且场板124的一侧124a较一侧124b更接近栅极接触114。
参照图5F，在形成栅极接触114后，将钝化层154'积于钝化层152'。在本实施例中，钝化层154'应场板124、源极接触110、漏极接触112、及/或凹陷区152a之表面形成凹陷区154a。
参照图5G，在形成钝化层154'后，形成场板126"。场板126"可透过黄光微影(photolithography)、蚀刻(etching)等制程而图案化。在一些实施例中，场板126"具有一侧126a"及一侧126b"，场板126"的一侧126a"较一侧126b"更接近栅极接触114。在一些实施例中，场板124比场板126"及栅极接触114的一侧114a及一侧114b更靠近经掺杂III-V族层108。在一些实施例中，场板126"的一侧126a"延伸超过场板124的一侧124a。在一些实施例中，场板126"的一侧126a"延伸超过栅极接触114的一侧114b。在一些实施例中，场板126"的一侧126a"延伸超过栅极接触114的一侧114b的长度为栅极接触114的宽度之5％-100％。在一些实施例中，第二场板126"的一侧126a"与其一侧126b"之间有一凹部，其中所述凹部系在栅极接触114的一侧114b与场板124的所述第一侧124a之间。在一些实施例中，凹部的宽度为0.2-1μm及其深度为小于650nm。在一些实施例中，场板126"的凹部至III-V族层108表面的距离为50-300nm。
参照图5H，在形成场板126"后，制造半导体组件100、100'、及100"的操作还包括形成钝化层156覆盖场板126"并形成互连结构170穿过钝化层156至152'连接至源极接触110与漏极接触112。在一些实施例中，钝化层156可透过以下方式沉积:CVD、高密度等离子体(high density plasma，HDP)CVD、旋转涂布(spin-on)、喷溅(sputtering)等。接着，可利用以化学机械平坦化(Chemical-Mechanical Planarization，CMP)处理介钝化层156表面。
在一些实施例中，制造半导体组件100"的操作还包括形成金属层172在钝化层156上。
图5I的操作与图4I相似，故不重复说明。
藉由图5A-5I的操作刻意保留形成钝化层152’产生的凹陷区，使得其后形成的场板126"具有一凹部。上述操作至少可以省略利用化学机械平坦化(Chemical-MechanicalPlanarization，CMP)处理磨平钝化层152和154表面的操作。此外，场板126"的凹部能对2DEG区域产较大影响、并能改变2DEG的分布、从而降低寄生电容CGD，进而提高放大增益。
此外，在一些实施例中，可以藉由进一步蚀刻钝化层152'的凹陷区152a，使得场板126"的凹陷区更深。例如：在参照图5D沉积钝化层152’于钝化层116上后，可在对应场板126"凹陷区的位置处对钝化层152’进行蚀刻。或者，在参照图5E形成栅极接触114后可在对应场板126"凹陷区的位置对钝化层152’进行蚀刻。在一些其他实施例中，也可以藉由进一步蚀刻钝化层154'的凹陷区154a，使得场板126"的凹陷区更深。例如：在参照图5F，将钝化层154'积于钝化层152'后，可在对应场板126"凹陷区的位置对钝化层154'进行蚀刻。本公开系关于半导体组件及其制造方法，且特别系关于具有场板之射频半导体组件及其制造方法，其具有能有效降低电容CGD及简化制程等好处。惟，本公开所示之半导体组件包含例如但不限于射频半导体组件或功率组件等。
如本文中所使用，为易于描述可在本文中使用空间相对术语例如“下面”、“下方”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等描述如图中所说明的一个组件或特征与另一组件或特征的关系。除图中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。应理解，当一组件被称为“连接到”或“耦合到”另一组件时，其可直接连接或耦合到所述另一组件，或可存在中间组件。
如本文中所使用，术语“大约”、“基本上”、“大体”以及“约”用以描述和考虑小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中表示为从一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中所公开的所有范围包括端点。术语“基本上共面”可指在数微米(μm)内沿同一平面定位，例如在10μm内、5μm内、1μm内或0.5μm内沿着同一平面的的的两个表面。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
前文概述本公开的若干实施例和细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础以及用于执行相同或相似目的和/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出不同变化、替代和改变。

Claims (26)

1.一种半导体组件(100)，包含：
一衬底(102)；(substrate)
一III-V族层(106)，其设置于所述衬底(102)上；
一经掺杂III-V族层(108)，其设置于所述III-V族层(106)上；
一闸极接触(114)(G)，其直接位于所述经掺杂III-V族层(108)上，所述闸极接触(114)具有一第一侧(114a)及一第二侧(114b)皆远离所述经掺杂III-V族层(108)；
一第一场板(124)，其具有一第一侧(124a)及一第二侧(124b)，所述第一场板(124)的所述第一侧(124a)较所述第二侧(124b)更接近所述闸极接触(114)(G)的所述第二侧(114b)；及
一第二场板(126)，其具有一第一侧(126a)及一第二侧(126b)，所述第二场板(126)的所述第一侧(126a)较所述第二侧(126b)更接近所述闸极接触(114)(G的所述第二侧(114b))；
其中所述第一场板(124)比所述第二场板(126)及所述闸极接触(114)(G)的所述第一侧(114a)及所述第二侧(114b)更靠近所述经掺杂III-V族层(108)。
2.根据权利要求1所述的半导体组件，其中所述闸极接触(114)自其第一侧(114a)至第二侧(114b)与所述第一场板(124)互不重迭。
3.根据权利要求1所述的半导体组件，其中所述第二场板(126)的所述第一侧(126a)延伸超过所述第一场板(124)的所述第一侧(124a)。
4.根据权利要求1所述的半导体组件，其中所述第二场板(126)的所述第一侧(126a)延伸超过所述闸极接触(114)的所述第二侧(114b)。
5.根据权利要求4所述的半导体组件，其中所述第二场板(126)的所述第一侧(126a)延伸超过所述闸极接触(114)的所述第二侧(114b)的一长度为该闸极接触(114)的一宽度之5％-100％。
6.根据权利要求4所述的半导体组件，其中所述第二场板(126)的所述第一侧(126a)与其所述第二侧(126b)之间有一凹部，其中所述凹部系在所述闸极接触(114)的所述第二侧(114b)与所述第一场板(124)的所述第一侧(124a)之间。
7.根据权利要求6所述的半导体组件，其中所述凹部的宽度为0.2-1μm之间及其深度小于650nm。
8.根据权利要求1所述的半导体组件，其更包括一源极接触(110)及一汲极接触(112)，其设置于所述III-V族层(106)上。
9.根据权利要求1所述的半导体组件，其更包括一缓冲层(104)设置于所述衬底(102)与所述III-V族层(106)之间。
10.根据权利要求1所述的半导体组件，其更包括一第一钝化层(116)，设置于所述经掺杂III-V族层(108)上和所述第一场板(124)下。
11.根据权利要求10所述的半导体组件，其中所述第一钝化层(116)局部地围绕所述闸极接触(114)。
12.根据权利要求11所述的半导体组件，其更包括一第二钝化层(152)，设置于所述第一钝化层(116)上并且覆盖所述第一场板(124)；且其中所述第二钝化层(152)局部地围绕所述闸极接触(114)及所述第一场板(124)。
13.根据权利要求12所述的半导体组件，其更包括一第三钝化层(154)，设置于所述第二钝化层(152)上并且覆盖所述闸极接触(114)；且其中所述第三钝化层(154)局部地围绕所述闸极接触(114)。
14.根据权利要求13所述的半导体组件，其更包括一第四钝化层(156)，设置于所述第三钝化层(154)上并且覆盖所述第二场板(126)；且其中所述第四钝化层(156)局部地围绕所述第二场板(126)。
15.一种形成半导体组件(100)的方法，包含：
提供一衬底(102)；(substrate)
形成一III-V族层(106)于所述衬底(102)上；
形成一经掺杂III-V族层(108)于所述III-V族层(106)上；
形成一第一场板(124)，其具有一第一侧(124a)及一第二侧(124b)；
在形成一第一场板(124)后，形成一闸极接触(114)(G)直接位于所述经掺杂III-V族层(108)上，所述闸极接触(114)具有一第一侧(114a)及一第二侧(114b)皆远离所述经掺杂III-V族层(108)，且所述第一场板(124)的所述第一侧(124a)较所述第二侧(124b)更接近所述闸极接触(114)(G)的所述第二侧(114b)；及
在形成所述闸极接触(114)后，形成一第二场板(126)，其具有一第一侧(126a)及一第二侧(126b)，所述第一侧(126a)较所述第二侧(126b)更接近所述闸极接触(114)(G)的所述第二侧(114b)。
16.根据权利要求15所述的方法，其中所述闸极接触(114)自其第一侧(114a)至第二侧(114b)与所述第一场板(124)互不重迭。
17.根据权利要求15所述的方法，其中所述第二场板(126)的所述第一侧(126a)延伸超过所述第一场板(124)的所述第一侧(124a)。
18.根据权利要求15所述的方法，其中所述第二场板(126)的所述第一侧(126a)延伸超过所述闸极接触(114)的所述第二侧(114b)。
19.根据权利要求18所述的方法，其中所述第二场板(126)的所述第一侧(126a)延伸超过所述闸极接触(114)的所述第二侧(114b)的一长度为该闸极接触(114)的一宽度之5％-100％。
20.根据权利要求18所述的方法，其中所述第二场板(126)的所述第一侧(126a)与其所述第二侧(126b)之间有一凹部，其中所述凹部系在所述闸极接触(114)的所述第二侧(114b)与所述第一场板(124)的所述第一侧(124a)之间。
21.根据权利要求20所述的方法，其中所述凹部的宽度为0.2-1μm及其深度小于650nm。
22.根据权利要求15所述的方法，其更包括形成一源极接触(110)及一汲极接触(112)于所述III-V族层(106)上。
23.根据权利要求15所述的方法，其更包括在形成所述III-V族层(106)之前，形成一缓冲层(104)于所述衬底(102)上。
24.根据权利要求15所述的方法，其更包括在形成所述第一场板(124)之前，形成一第一钝化层(116)于所述经掺杂III-V族层(108)上。
25.根据权利要求24所述的方法，其更包括在形成所述第一场板(124)之后，形成一第二钝化层(152)于所述第一钝化层(116)上和所述第一场板(124)上。
26.根据权利要求25所述的方法，其更包括在形成所述第二场板(126)之前，形成一第三钝化层(154)于所述第二钝化层(152)上和所述闸极接触(114)上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113016074A (zh) * 2021-02-19 2021-06-22 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095375A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Iii-v layers for n-type and p-type mos source-drain contacts
US20160190297A1 (en) * 2013-12-27 2016-06-30 Power Integrations, Inc. High-electron-mobility transistors
US20170345812A1 (en) * 2016-05-27 2017-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Through via extending through a group iii-v layer
CN110071173A (zh) * 2019-04-30 2019-07-30 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6268366B2 (ja) 2012-09-28 2018-01-31 パナソニックＩｐマネジメント株式会社 半導体装置
US9306012B2 (en) 2013-03-15 2016-04-05 Taiwan Semiconductor Manufacturing Company Limited Strip-ground field plate
JP7280206B2 (ja) * 2020-01-09 2023-05-23 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013095375A1 (en) * 2011-12-20 2013-06-27 Intel Corporation Iii-v layers for n-type and p-type mos source-drain contacts
US20160190297A1 (en) * 2013-12-27 2016-06-30 Power Integrations, Inc. High-electron-mobility transistors
US20170345812A1 (en) * 2016-05-27 2017-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Through via extending through a group iii-v layer
CN110071173A (zh) * 2019-04-30 2019-07-30 英诺赛科（珠海）科技有限公司 半导体装置及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
薛舫时;: "AlGaN/GaN HFET的优化设计" *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113016074A (zh) * 2021-02-19 2021-06-22 英诺赛科(苏州)科技有限公司 半导体器件及其制造方法
US11929406B2 (en) 2021-02-19 2024-03-12 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same

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