JP7280206B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
例えば、トランジスタなどの半導体装置において、特性の向上が望まれる。
特開２０１７－５５０７１号公報
本発明の実施形態は、特性を向上できる半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、半導体部材、ゲート電極、ソース電極、ドレイン電極、導電部材、ゲート端子及び第１回路を含む。前記半導体部材は、第１部分領域を含みＡｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む第２半導体層と、を含む。第１方向において前記導電部材の少なくとも一部と前記ゲート電極との間に、前記第１部分領域がある。前記ゲート端子は、前記ゲート電極と電気的に接続される。前記第１回路は、前記ゲート端子に印加されるゲート電圧に基づいて、前記ゲート電圧の極性に対して逆の極性を有する第１電圧を前記導電部材に印加可能である。
図１は、第１実施形態に係る半導体装置を例示する模式図である。 図２は、第２実施形態に係る半導体装置を例示する模式図である。 図３は、第２実施形態に係る半導体装置を例示する回路図である。 図４（ａ）及び図４（ｂ）は、第２実施形態に係る半導体装置の動作を例示するグラフ図である。 図５は、第２実施形態に係る半導体装置を例示する模式図である。 図６は、第２実施形態に係る半導体装置を例示する回路図である。 図７は、第２実施形態に係る半導体装置を例示する模式図である。 図８は、第３実施形態に係る半導体装置を例示する模式図である。 図９は、第３実施形態に係る半導体装置を例示する回路図である。 図１０（ａ）及び図１０（ｂ）は、第３実施形態に係る半導体装置の動作を例示するグラフ図である。 図１１は、第３実施形態に係る半導体装置を例示する回路図である。 図１２は、第３実施形態に係る半導体装置を例示する回路図である。 図１３は、第４実施形態に係る半導体装置を例示する模式図である。 図１４は、第５実施形態に係る半導体装置を例示する模式的断面図である。 図１５は、第５実施形態に係る半導体装置を例示する模式的平面図である。 図１６は、第５実施形態に係る半導体装置を例示する模式的平面図である。 図１７は、第５実施形態に係る半導体装置を例示する模式的断面図である。 図１８は、第５実施形態に係る半導体装置を例示する模式的平面図である。 図１９は、第５実施形態に係る半導体装置を例示する模式的平面図である。 図２０は、第５実施形態に係る半導体装置を例示する模式的断面図である。 図２１は、第５実施形態に係る半導体装置を例示する模式的平面図である。 図２２は、第５実施形態に係る半導体装置を例示する模式的平面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式図である。
図１に示すように、実施形態に係る半導体装置１１０は、半導体部材２５、ゲート電極５１、ソース電極５２、ドレイン電極５３、導電部材１５、ゲート端子Ｔｇ、及び、第１回路３０を含む。半導体部材２５、ゲート電極５１、ソース電極５２、ドレイン電極５３、導電部材１５は、トランジスタ１０Ｔに含まれる。図１は、トランジスタ１０Ｔの断面を例示している。
半導体部材２５は、第１半導体層１０及び第２半導体層２０を含む。第１半導体層１０は、第１部分領域１０ａを含む。第１半導体層１０は、Ａｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む。第１半導体層１０におけるＡｌの組成比は、例えば０．１以下である。第１半導体層１０は、例えば、ＧａＮを含む。
第２半導体層２０は、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む。第２半導体層２０におけるＡｌの組成比は、例えば、０．２以上０．５以下である。第２半導体層２０は、例えば、ＡｌＧａＮを含む。
この例では、基体１０ｓが設けられる。基体１０ｓは、例えば、シリコン基板である。基体１０ｓと第１半導体層１０との間に、バッファ層（例えば、図１４に例示するバッファ層１０Ｂ）が設けられても良い。例えば、基体１０ｓの上にバッファ層が設けられる。バッファ層の上に第１半導体層１０が設けられる。第１半導体層１０の上に第２半導体層２０が設けられる。
例えば、第１方向において導電部材１５の少なくとも一部と、ゲート電極５１との間に、第１半導体層１０の第１部分領域１０ａがある。
第１方向は、例えば、第１半導体層１０及び第２半導体層２０の積層方向に対応する。第１方向を、Ｚ軸方向とする。Ｚ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。
この例では、導電部材１５は、基体１０ｓ（例えばシリコン基板）の一部である。導電部材１５は、第１方向（Ｚ軸方向）と交差する平面（Ｘ－Ｙ平面）に沿って広がる。第１方向（Ｚ軸方向）において、導電部材１５（基体１０ｓ）の一部と、ソース電極５２と、の間に第１半導体層１０の一部がある。第１方向において、導電部材１５（基体１０ｓ）の別の一部と、ドレイン電極５３と、の間に第１半導体層１０の別の一部がある。
図１に示すように、ソース電極５２からドレイン電極５３への第２方向は、第１方向（Ｚ軸方向）と交差する。例えば、第２方向は、Ｘ軸方向である。ゲート電極５１の第２方向（例えば、Ｘ軸方向）における位置は、ソース電極５２の第２方向における位置と、ドレイン電極５３の第２方向における位置と、の間にある。
図１に示すように、例えば、第１半導体層１０は、第２部分領域１０ｂ、第３部分領域１０ｃ、第４部分領域１０ｄ及び第５部分領域１０ｅをさらに含む。第２部分領域１０ｂからソース電極５２への方向は、第１方向（Ｚ軸方向）に沿う。第３部分領域１０ｃからドレイン電極５３への方向は、第１方向に沿う。
第１部分領域１０ａは、第２方向（例えば、Ｘ軸方向）において、第２部分領域１０ｂと第３部分領域１０ｃとの間にある。第４部分領域１０ｄは、第２方向において、第２部分領域１０ｂと第１部分領域１０ａとの間にある。第５部分領域１０ｅは、第２方向において、第１部分領域１０ａと第３部分領域１０ｃとの間にある。
第２半導体層２０は、第１半導体部分２１及び第２半導体部分２２を含む。第４部分領域１０ｄから第１半導体部分２１への方向は、第１方向（Ｚ軸方向）に沿う。第５部分領域１０ｅから第２半導体部分２２への方向は、第１方向に沿う。
この例では、半導体装置１１０は、第１絶縁膜６１をさらに含む。第１絶縁膜６１の一部６１ｐは、第１部分領域１０ａとゲート電極５１との間にある。例えば、第１絶縁膜６１の少なくとも一部は、第１部分領域１０ａとゲート電極５１との間にある。第１絶縁膜６１は、ゲート絶縁膜として機能する。第１絶縁膜６１は、例えば、酸化シリコンを含む。
例えば、第１半導体層１０の、第２半導体層２０に近い部分にキャリア領域１０Ｅが形成される。キャリア領域１０Ｅは、例えば、２次元電子ガスである。半導体装置１１０は、例えばＨＥＭＴ（High Electron Mobility Transistor）である。
例えば、ソース端子Ｔｓ及びドレイン端子Ｔｄが設けられても良い。ソース端子Ｔｓは、ソース電極５２と電気的に接続される。ドレイン端子Ｔｄは、ドレイン電極５３と電気的に接続される。
ゲート端子Ｔｇは、ゲート電極５１と電気的に接続される。ゲート端子Ｔｇに印加される電圧に応じて、ソース端子Ｔｓとドレイン端子Ｔｄとの間に流れる電流が制御される。
この例では、第１絶縁膜６１の一部６１ｐから第１半導体層１０への方向は、第１方向（Ｚ軸方向）に対して垂直である。例えば、ゲート電極５１の少なくとも一部から第２半導体層２０の少なくとも一部への方向は、第１方向（Ｚ軸方向）に対して垂直である。半導体装置１１０は、ノーマリオフ動作が可能でも良い。実施形態において、ゲート電極５１の少なくとも一部から第１半導体層１０の少なくとも一部への方向は、第１方向に対して垂直でも良い。
図１に示すように、半導体装置１１０は、フィールドプレート５２Ｆ、フィールドプレート５４Ｆａ、及び、フィールドプレート５４Ｆｂの少なくともいずれかを含んでも良い。これらのフィールドプレートの少なくともいずれかは、例えば、ソース電極５２と電気的に接続される。例えば、半導体部材２５とフィールドプレート５２Ｆとの間にゲート電極５１がある。例えば、ゲート電極５１とフィールドプレート５２Ｆとの間にフィールドプレート５４Ｆａがある。例えば、Ｚ軸方向におけるフィールドプレート５４Ｆｂの位置は、Ｚ軸方向におけるゲート電極５１の位置と、Ｚ軸方向におけるフィールドプレート５２Ｆの位置と、の間にある。
例えば、半導体装置１１０は、絶縁部材８０をさらに含んでも良い。絶縁部材８０は、ゲート電極５１とソース電極５２とを電気的に絶縁する。絶縁部材８０は、ゲート電極５１とドレイン電極５３とを電気的に絶縁する。絶縁部材８０は、ドレイン電極５３とソース電極５２とを電気的に絶縁する。絶縁部材８０は、例えば、第１絶縁部材８１及び第２絶縁部材８２を含んでも良い。第１絶縁部材８１は、ゲート電極５１とフィールドプレート５４Ｆａとの間にある。第２絶縁部材８２は、フィールドプレート５４Ｆａと、フィールドプレート５２Ｆと、の間にある。絶縁部材８０は、酸化シリコン、窒化シリコン、酸窒化シリコン及び酸化アルミニウムよりなる群から選択された少なくとも１つを含む。
第１回路３０は、ゲート端子Ｔｇに印加されるゲート電圧Ｖｇに基づいて、第１電圧Ｖ１を導電部材１５に印加可能である。第１電圧Ｖ１は、ゲート電圧Ｖｇの極性に対して逆の極性を有する。
例えば、第１回路３０は、第１端３０ａ、第２端３０ｂ及び第３端３０ｃを含む。第１端３０ａは、ゲート端子Ｔｇと電気的に接続される。第２端３０ｂは、導電部材１５と電気的に接続される。第３端３０ｃは、ソース端子Ｔｓ（すなわち、ソース電極５２）と電気的に接続される。
ソース電極５２は例えばグランド電位に設定される。例えば、正極性のゲート電圧Ｖｇから負極性の第１電圧Ｖ１が生成される。負極性の第１電圧Ｖ１が、ゲート電極５１と対向する導電部材１５に印加されることで、しきい値電圧が高くできる。
実施形態によれば、高いしきい値電圧が安定して得やすくなる。
例えば、導電部材１５に印加される第１電圧Ｖ１が－１０Ｖである場合に、導電部材１５の電圧が０ボルトの時に比べて、約１Ｖ高いしきい値電圧が得られる。
実施形態によれば、特性を向上できる半導体装置を提供できる。
（第２実施形態）
第２実施形態は、図１に例示した第１回路３０の１つの例に対応する。
図２は、第２実施形態に係る半導体装置を例示する模式図である。
図３は、第２実施形態に係る半導体装置を例示する回路図である。
図２に示すように、実施形態に係る半導体装置１２０において、半導体部材２５、ゲート電極５１、ソース電極５２、ドレイン電極５３、導電部材１５及びゲート端子Ｔｇなどの構成は、半導体装置１１０における構成と同様である。以下、半導体装置１２０における第１回路３０の例について説明する。
図２及び図３に示すように、第１回路３０は、第１キャパシタンス４１及び第１ダイオード３１を含む。第１キャパシタンス４１は、第１端部４１ａ及び第２端部４１ｂを含む。第１ダイオード３１は、第１アノード３１ａ及び第１カソード３１ｃを含む。
第１端部４１ａは、ゲート端子Ｔｇと電気的に接続される。第２端部４１ｂは、導電部材１５及び第１アノード３１ａと電気的に接続される。第１カソード３１ｃは、ソース電極５２と電気的に接続される。
例えば、第１端部４１ａが、第１端３０ａに対応する。第２端部４１ｂが、第２端３０ｂに対応する。第１カソード３１ｃが、第３端３０ｃに対応する。
このような構成を有する第１回路３０は、ゲート電圧Ｖｇから第１電圧Ｖ１を生成する。
図４（ａ）及び図４（ｂ）は、第２実施形態に係る半導体装置の動作を例示するグラフ図である。
これらの図の横軸は、時間ｔｍである。図４（ａ）の縦軸は、ゲート端子Ｔｇに印加されるゲート電圧Ｖｇである。図４（ｂ）の縦軸は、導電部材１５に印加される第１電圧Ｖ１である。
図４（ａ）に示すように、第１時刻ｔ１に、ゲート電圧Ｖｇは、第１電位Ｅ１から、第２電位Ｅ２に変化する。第２電位Ｅ２は、第１電位Ｅ１よりも低い。
図４（ｂ）に示すように、第１時刻ｔ１に、第１電圧Ｖ１は、第３電位Ｅ３から、第４電位Ｅ４に変化する。この電位の変化は、第１キャパシタンス４１に蓄積された電荷に基づく。第４電位Ｅ４は、第３電位Ｅ３よりも低い。第２電位Ｅ２及び第３電位Ｅ３は、例えば、グランド電位である。ゲート電圧Ｖｇが正の第１電位Ｅ１からグランド電位になると、第１回路３０から出力される第１電圧Ｖ１は、負の第４電位Ｅ４となる。
このように、ゲート電圧Ｖｇが第１電位Ｅ１（高い電位）から第２電位Ｅ２（低電位）なったら、第１電圧Ｖ１は、第３電位Ｅ３から第４電位Ｅ４になる。導電部材１５が負極性の第４電位Ｅ４になることで、高いしきい値電圧が得られる。
実施形態においては、第１回路３０は、ゲート電圧Ｖｇから第１電圧Ｖ１を生成する。例えば、制御装置などが別途設けられる参考例と比べて、構成が簡単である。実施形態においては、簡単な構成で、高いしきい値を安定して得ることができる。
図４（ａ）及び図４（ｂ）に示すように、この例では、第１時刻ｔ１以降では、第１電圧Ｖ１の極性は、ゲート電圧Ｖｇの極性に対して反転する。例えば、第２時刻ｔ２において、ゲート電圧Ｖｇが第２電位Ｅ２から第１電位Ｅ１になる。第２時刻ｔ２において、第１電圧Ｖ１は、第４電位Ｅ４から第３電位Ｅ３になる。例えば、ゲート電圧Ｖｇがオン状態において、しきい値が戻り、低いオン抵抗が得られる。
このように、実施形態に係る１つの例において、ゲート電圧Ｖｇが第２電位Ｅ２から第１電位Ｅ１になったら、第１電圧Ｖ１は、第４電位Ｅ４から第３電位Ｅ３になっても良い。
実施形態において、導電部材１５とゲート電極５１との間に静電容量が生じる。この静電容量は、例えば、基体１０ｓ（シリコン基板）と、キャリア領域１０Ｅと、の間の静電容量に対応する。
実施形態において、第１キャパシタンス４１の第１静電容量は、導電部材１５（例えば基体１０ｓでも良い）とゲート電極５１との間の静電容量の１０倍以上であることが好ましい。これにより、第４電位Ｅ４を更に低くすることができ、高いしきい値電圧が得られる。
図５は、第２実施形態に係る半導体装置を例示する模式図である。
図６は、第２実施形態に係る半導体装置を例示する回路図である。
図５に示すように、半導体装置１２１において、半導体部材２５、ゲート電極５１、ソース電極５２、ドレイン電極５３、ゲート端子Ｔｇ及び第１回路３０などの構成は、半導体装置１２０における構成と同様である。以下、半導体装置１２１における導電部材１５の例について説明する。
図５に示すように、半導体装置１２１においては、導電部材１５は、基体１０ｓ（例えばシリコン基板）から離れている。例えば、基体１０ｓのうちで、ゲート電極５１に対応する部分と、その他の部分と、の間の領域をエッチングなどにより除去することで、基体１０ｓから分断された導電部材１５が得られる。
または、基体１０ｓのうちでゲート電極５１に対応する部分を除去し、除去された部分に、別の導電層（金属層など）を設けることで、基体１０ｓから分断された導電部材１５が得られる。
半導体装置１２１においては、導電部材１５が基体１０ｓから離れているため、導電部材１５とゲート電極５１との間の静電容量Ｃｘ（図６参照）が小さくできる。これにより、静電容量Ｃｘの電位が短時間で変化できる。第１キャパシタンス４１の静電容量が小さくても、ゲート電圧Ｖｇの変化に対するしきい値電圧の上昇の遅れが抑制できる。
図７は、第２実施形態に係る半導体装置を例示する模式図である。
図７に示すように、半導体装置１２２において、半導体部材２５、ゲート電極５１、ソース電極５２、ドレイン電極５３、ゲート端子Ｔｇ及び第１回路３０などの構成は、半導体装置１２０における構成と同様である。半導体装置１２２においても、導電部材１５は、基体１０ｓ（例えばシリコン基板）から離れている。
半導体装置１２２においては、導電部材１５の厚さ（Ｚ軸方向に沿う長さ）が、基体１０ｓの厚さとは異なる。この例では、導電部材１５の厚さは基体１０ｓの厚さよりも薄い。このような半導体装置１２２は、例えば、基体１０ｓのうちでゲート電極５１に対応する部分を除去し、除去された部分に、別の導電層（金属層など）を設けることで、導電部材１５が得られる。
半導体装置１２１及び１２２において、第１キャパシタンス４１の第１静電容量は、導電部材１５とゲート電極５１との間の静電容量Ｃｘの１０倍以上であることが望ましい。半導体装置１２１及び１２２においては、導電部材１５が基体１０ｓから離れているため、静電容量Ｃｘを小さくし易い。第１静電容量が小さい場合でも、しきい値電圧の上昇の遅れを抑制できる。
（第３実施形態）
第３実施形態は、図１に例示した第１回路３０の１つの例に対応する。
図８は、第３実施形態に係る半導体装置を例示する模式図である。
図９は、第３実施形態に係る半導体装置を例示する回路図である。
図８に示すように、実施形態に係る半導体装置１３０において、半導体部材２５、ゲート電極５１、ソース電極５２、ドレイン電極５３、導電部材１５及びゲート端子Ｔｇなどの構成は、半導体装置１１０における構成と同様である。以下、半導体装置１３０における第１回路３０の例について説明する。
図８及び図９に示すように、第１回路３０は、第１キャパシタンス４１、第２キャパシタンス４２、第１ダイオード３１及び第２ダイオード３２を含む。
第１キャパシタンス４１は、第１端部４１ａ及び第２端部４１ｂを含む。第２キャパシタンス４２は、第３端部４２ｃ及び第４端部４２ｄを含む。第１ダイオード３１は、第１アノード３１ａ及び第１カソード３１ｃを含む。第２ダイオード３２は、第２アノード３２ａ及び第２カソード３２ｃを含む。
第１端部４１ａは、ゲート端子Ｔｇと電気的に接続される。第２端部４１ｂは、第１アノード３１ａ及び第２カソード３２ｃと電気的に接続される。第１カソード３１ｃは、ソース電極５２と電気的に接続される。第２アノード３２ａは、導電部材１５及び第３端部４２ｃと電気的に接続される。第４端部４２ｄは、ソース電極５２と電気的に接続される。
このような第１回路３０においても、ゲート電圧Ｖｇから第１電圧Ｖ１が生成される。
図１０（ａ）及び図１０（ｂ）は、第３実施形態に係る半導体装置の動作を例示するグラフ図である。
これらの図の横軸は、時間ｔｍである。図１０（ａ）の縦軸は、ゲート端子Ｔｇに印加されるゲート電圧Ｖｇである。図１０（ｂ）の縦軸は、導電部材１５に印加される第１電圧Ｖ１である。
図１０（ａ）に示すように、第１時刻ｔ１に、ゲート電圧Ｖｇは、第１電位Ｅ１から、第２電位Ｅ２に変化する。第２電位Ｅ２は、第１電位Ｅ１よりも低い。
図１０（ｂ）に示すように、第１時刻ｔ１に、第１電圧Ｖ１は、第３電位Ｅ３から、第４電位Ｅ４に変化する。第４電位Ｅ４は、第３電位Ｅ３よりも低い。第２電位Ｅ２及び第３電位Ｅ３は、例えば、グランド電位である。ゲート電圧Ｖｇが正の第１電位Ｅ１からグランド電位になると、第１回路３０から出力される第１電圧Ｖ１は、負の第４電位Ｅ４となる。
このように、ゲート電圧Ｖｇが第１電位Ｅ１（高い電位）から第２電位Ｅ２（低電位）なる第１時刻ｔ１に、第１電圧Ｖ１は、第３電位Ｅ３から第４電位Ｅ４になる。これにより、高いしきい値電圧が得られる。
半導体装置１３０においては、第１時刻ｔ１以降において、第１電圧Ｖ１は、第４電位Ｅ４を維持する。ゲート電圧Ｖｇが第２電位Ｅ２から第１電位Ｅ１になったときに、第１電圧Ｖ１は、第４電位Ｅ４を維持する。第２時刻ｔ２においても、第１電圧Ｖ１が負の第４電位Ｅ４を維持する。半導体装置１３０においては、ゲート電圧Ｖｇの変化に対しての第１電圧Ｖ１の変化の遅れの影響が生じない。高いしきい値電圧がより安定して得られる。
第２キャパシタンス４２の第２静電容量は、第１キャパシタンス４１の第１静電容量と実質的に同じでよい。例えば、第２静電容量は、第１静電容量の０．７倍以上１．３倍以下である。
実施形態において、第２キャパシタンス４２の第２静電容量は、導電部材１５（例えば基体１０ｓでも良い）とゲート電極５１との間の静電容量の１０倍以上であることが好ましい。これにより、第４電位Ｅ４を更に低くすることができ、高いしきい値電圧が得られる。
図１１は、第３実施形態に係る半導体装置を例示する回路図である。
図１１に示すように、実施形態に係る半導体装置１３１において、第１回路３０は、第１キャパシタンス４１、第２キャパシタンス４２、第１ダイオード３１及び第２ダイオード３２に加えて、電圧増幅回路３５を含む。電圧増幅回路３５は、入力端３５ａ及び出力端３５ｂを含む。入力端３５ａはゲート端子Ｔｇと電気的に接続される。出力端３５ｂは、第１端部４１ａと電気的に接続される。半導体装置１３１においては、増幅された第１電圧Ｖ１が導電部材１５に印加できる。安定して高いしきい値が得られる。
図１２は、第３実施形態に係る半導体装置を例示する回路図である。
図１２は、電圧増幅回路３５の例を示している。図１２に示すように、ダイオードＤ１～Ｄ４、及び、キャパシタンスＣ０１～Ｃ０４を組み合わせることで、電圧増幅回路が得られる。入力電圧Ｖｉに基づいて、増幅された出力電圧Ｖｏが、得られる。
（第４実施形態）
図１３は、第４実施形態に係る半導体装置を例示する模式図である。
図１３は、模式的平面図である。図１３に示すように、半導体装置１４０において、実装基板７８ｅの上に第１回路３０が設けられる。この例では、第１回路３０は、第１ダイオード３１及び第１キャパシタンス４１を含む。例えば、実装基板７８ｅの上に導電層７８ｃが設けられる。導電層７８ｃの上に、第１ダイオード３１、第１キャパシタンス４１及びトランジスタ１０Ｔが設けられる。トランジスタ１０Ｔは、半導体部材２５、ゲート電極５１、ソース電極５２及びドレイン電極５３（図１参照）を含む。トランジスタ１０Ｔにおいて、ゲートパッド５１Ｐ、ソースパッド５２Ｐ及びドレインパッド５３Ｐが設けられる。ゲートパッド５１Ｐは、ゲート電極５１と電気的に接続される。ソースパッド５２Ｐは、ソース電極５２と電気的に接続される。ドレインパッド５３Ｐは、ドレイン電極５３と電気的に接続される。
例えば、ゲートパッド５１Ｐと第１キャパシタンス４１とが、接続部材７８ａにより電気的に接続される。例えば、ソースパッド５２Ｐと第１ダイオード３１とが、接続部材７８ｂにより電気的に接続される。導電層７８ｃにより、第１キャパシタンス４１と第１ダイオード３１とが電気的に接続される。
例えば、モールド樹脂７８ｆにより、これらの電気部品が囲まれても良い。例えば、ゲート端子Ｔｇ、ソース端子Ｔｓ及びドレイン端子Ｔｄが、モールド樹脂７８ｆから露出しても良い。
（第５実施形態）
第５実施形態において、ダイオード及びキャパシタンスが、トランジスタ１０Ｔに含まれる材料により形成される。
図１４は、第５実施形態に係る半導体装置を例示する模式的断面図である。
図１５及び図１６は、第５実施形態に係る半導体装置を例示する模式的平面図である。 図１４において、図１５におけるＡ１－Ａ２線断面及びＡ３－Ａ４線断面が例示されている。図１５において、図１４のＺ１－Ｚ２線の位置における平面が図示されている。図１６において、図１４のＺ３－Ｚ４線の位置における平面が図示されている。
図１４に例示する半導体装置１５１において、第１回路３０として第１ダイオード３１及び第１キャパシタンス４１が設けられる。半導体装置１５１は、半導体装置１２０の１つの例に対応する。
図１５に示すように、半導体部材２５において、アクティブ領域１０Ａ及び周辺領域１０Ｐが設けられる。アクティブ領域１０Ａの周りに周辺領域１０Ｐが設けられる。この例では、複数のゲート電極５１、複数のソース電極５２、及び、複数のドレイン電極５３が設けられる。これらの領域は、アクティブ領域１０Ａの上において、Ｙ軸方向に延びる。 ゲートパッド５１Ｐ、ソースパッド５２Ｐ及びドレインパッド５３Ｐが、周辺領域１０Ｐに設けられる。ゲートパッド５１Ｐは、複数のゲート電極５１と電気的に接続される。電気的接続は、例えば、ゲート配線７１により行われる。ソースパッド５２Ｐは、複数のソース電極５２と電気的に接続される。電気的接続は、例えば、ソース配線７２により行われる。ドレインパッド５３Ｐは、複数のドレイン電極５３と電気的に接続される。電気的接続は、例えば、ドレイン配線７３により行われる。例えば、ゲート端子Ｔｇが、ゲートパッド５１Ｐと電気的に接続される。例えば、ソース端子Ｔｓが、ソースパッド５２Ｐと電気的に接続される。例えば、ドレイン端子Ｔｄが、ドレインパッド５３Ｐと電気的に接続される。
図１５に示すように、配線７１ｃが、接続部材７１ｖにより、ゲート配線７１と電気的に接続される。配線７２ｃが、ソース配線７２と電気的に接続される。
図１４に示すように、配線７１ｃと配線７２ｃとの間に、第１絶縁部材８１が設けられる。第１絶縁部材８１、配線７１ｃ及び配線７２ｃにより、第１キャパシタンス４１が形成される。
図１４及び図１６に示すように、配線７２ｃの一部は、接続部材７５ｖにより基体１０ｓ（導電部材１５）と電気的に接続される。接続部材７５ｖは、第１キャパシタンス４１の第２端部４１ｂに対応する。図１４及び図１６に示すように、この例では、導電部材１５は、基体１０ｓに対応する。
図１４に示すように、配線７２ｃの一部が、接続部材７２ｖにより半導体部材２５と電気的に接続される。接続部材７２ｖ、半導体部材２５及びソース配線７２により第１ダイオード３１が形成される。接続部材７２ｖが第１アノード３１ａに対応する。ソース配線７２が第１カソード３１ｃに対応する。
このように、第１ダイオード３１は、半導体部材２５に含まれる半導体層２５ｓを含んでも良い。
絶縁部材８０（この例では、第１絶縁部材８１）の一部８０ｐは、ゲート電極５１とソース電極５２とを電気的に絶縁する。第１キャパシタンス４１は、このような絶縁部材８０（例えば、第１絶縁部材８１）の別の一部８０ｑを含んでも良い。
図１４に示すように、半導体装置１５１のトランジスタ１０Ｔは、第２絶縁膜６２をさらに含んでも良い。第２絶縁膜６２は、Ｚ軸方向において、第１絶縁膜６１の一部と第２半導体層２０との間に設けられる。第２絶縁膜６２は、例えば、半導体部材２５の保護膜として機能しても良い。第２絶縁膜６２は、例えば、窒化シリコンなどを含む。
図１７は、第５実施形態に係る半導体装置を例示する模式的断面図である。
図１８及び図１９は、第５実施形態に係る半導体装置を例示する模式的平面図である。 図１７において、図１８におけるＡ１－Ａ２線断面及びＡ３－Ａ４線断面が例示されている。図１８において、図１７のＺ１－Ｚ２線の位置における平面が図示されている。図１９において、図１７のＺ３－Ｚ４線の位置における平面が図示されている。
図１７に例示する半導体装置１５２において、第１回路３０として第１ダイオード３１及び第１キャパシタンス４１が設けられる。半導体装置１５２は、半導体装置１２１の１つの例に対応する。以下、半導体装置１５２について、半導体装置１５１とは異なる部分の例について説明する。
図１７に示すように、半導体装置１５２において、導電部材１５は、基体１０ｓから離れている。例えば、図１７及び図１９に示すように、導電部材１５と基体１０ｓとの間に間隙１５ｇが設けられている。
図１７及び図１９に示すように、接続部材７５ｖの下部の導電部材１５も、間隙１５ｈにより、基体１０ｓから分離されている。半導体装置１５２においては、静電容量Ｃｘ（図６参照）が小さくできる。
半導体装置１５２においても、第１絶縁部材８１の一部８０ｑ、配線７１ｃ及び配線７２ｃにより、第１キャパシタンス４１が形成される。接続部材７２ｖ、半導体部材２５及びソース配線７２により第１ダイオード３１が形成される。
図２０は、第５実施形態に係る半導体装置を例示する模式的断面図である。
図２１及び図２２は、第５実施形態に係る半導体装置を例示する模式的平面図である。 図２０において、図２１におけるＡ１－Ａ２線断面、Ａ３－Ａ４線断面、及び、Ａ５－Ａ６線断面が例示されている。図２１において、図２０のＺ１－Ｚ２線の位置における平面が図示されている。図２２において、図２０のＺ３－Ｚ４線の位置における平面が図示されている。
図２０に例示する半導体装置１５３において、第１回路３０として、第１ダイオード３１、第２ダイオード３２、第１キャパシタンス４１及び第２キャパシタンス４２が設けられる。半導体装置１５３は、半導体装置１３０の１つの例に対応する。
図２０に示すように、配線７２ｃと配線７１ｃとの間に第１絶縁部材８１の一部８０ｒが設けられる。配線７２ｄが、接続部材７５ｖにより基体１０ｓ（導電部材１５）と電気的に接続される。ソース配線７２と配線７２ｄとの間に、絶縁部材８０の一部８０ｑが設けられる。
図２０に示すように、第１キャパシタンス４１は、第１絶縁部材８１の一部８０ｒを含む。第２キャパシタンス４２は、第１絶縁部材８１の一部８０ｑを含む。第１ダイオード３１は、半導体層２５ｓの一部を含む。第２ダイオード３２は、半導体層２５ｓの別の一部を含む。
実施形態によれば、特性を向上できる半導体装置を提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体部材、半導体層、電極、導電部材、基体、端子、絶縁部材、絶縁膜及び回路などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…第１半導体層、 １０Ａ…アクティブ領域、 １０Ｂ…バッファ層、 １０Ｅ…キャリア領域、 １０Ｐ…周辺領域、 １０Ｔ…トランジスタ、 １０ａ～１０ｅ…第１～第５部分領域、 １０ｓ…基体、 １５…導電部材、 １５ｇ、１５ｈ…間隙、 ２０…第２半導体層、 ２１、２２…第１、第２半導体部分、 ２５…半導体部材、 ２５ｓ…半導体層、 ３０…第１回路、 ３０ａ～３０ｃ…第１～第３端、 ３１、３２…第１、第２ダイオード、 ３１ａ、３２ａ…第１、第２アノード、 ３１ｃ、３２ｃ…第１、第２カソード、 ３５…電圧増幅回路、 ３５ａ…入力端、 ３５ｂ…出力端、 ４１、４２…第１、第２キャパシタンス、 ４１ａ、４１ｂ…第１、第２端部、 ４２ｃ、４２ｄ…第３、第４端部、 ５１…ゲート電極、 ５１Ｐ…ゲートパッド、 ５２…ソース電極、 ５２Ｆ…フィールドプレート、 ５２Ｐ…ソースパッド、 ５３…ドレイン電極、 ５３Ｐ…ドレインパッド、 ５４Ｆａ、５４Ｆｂ…フィールドプレート、 ６１、６２…第１、第２絶縁膜、 ６１ｐ…一部、 ７１…ゲート配線、 ７１ｃ…配線、 ７１ｖ…接続部材、 ７２…ソース配線、 ７２ｃ、７２ｄ…配線、 ７２ｖ…接続部材、 ７３…ドレイン配線、 ７５ｖ…接続部材、 ７８ａ、７８ｂ…接続部材、 ７８ｃ…導電層、 ７８ｅ…実装基板、 ７８ｆ…モールド樹脂、 ８０…絶縁部材、 ８０ｐ、８０ｑ、８０ｒ…一部、 ８１、８２…第１、第２絶縁部材、 １１０、１２０～１２２、１３０、１３１、１４０、１５１～１５３…半導体装置、 Ｃ０１～Ｃ０４…キャパシタンス、 Ｃｘ…静電容量、 Ｄ１～Ｄ４…ダイオード、 Ｅ１～Ｅ４…第１～第４電位、 Ｔｄ…ドレイン端子、 Ｔｇ…ゲート端子、 Ｔｓ…ソース端子、 Ｖ１…第１電圧、 Ｖｇ…ゲート電圧、 Ｖｉ…入力電圧、 Ｖｏ…出力電圧、 ｔ１、ｔ２…第１、第２時刻、 ｔｍ…時間

Claims (20)

  1. 第１部分領域を含みＡｌｘ１Ｇａ１－ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、Ａｌｘ２Ｇａ１－ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む第２半導体層と、を含む半導体部材と、
    ゲート電極と、
    ソース電極と、
    ドレイン電極と、
    導電部材であって、第１方向において前記導電部材の少なくとも一部と前記ゲート電極との間に、前記第１部分領域がある、前記導電部材と、
    前記ゲート電極と電気的に接続されたゲート端子と、
    前記ゲート端子に印加されるゲート電圧に基づいて、第１電圧を前記導電部材に印加可能な第１回路と、
    を備え、
    前記ゲート電圧が正の第１電位から前記第１電位よりも低い第２電位になったら、前記第１電圧は、グランド電位の第３電位から負の第４電位になる、半導体装置。
  2. 前記第１回路は、前記ゲート電圧から前記第１電圧を生成する、請求項１記載の半導体装置。
  3. 前記第２電位は、前記グランド電位である、請求項１または２に記載の半導体装置。
  4. 前記ゲート電圧が前記第２電位から前記第１電位になったら、前記第１電圧は、前記第４電位から前記第３電位になる、請求項３記載の半導体装置。
  5. 前記ゲート電圧が前記第２電位から前記第１電位になったときに、前記第１電圧は、前記第４電位を維持する、請求項３記載の半導体装置。
  6. 第１回路は、
    第１端部及び第２端部を含む第１キャパシタンスと、
    第１アノード及び第１カソードを含む第１ダイオードと、
    を含み、
    前記第１端部は、前記ゲート端子と電気的に接続され、
    前記第２端部は、前記導電部材及び前記第１アノードと電気的に接続され、
    前記第１カソードは、前記ソース電極と電気的に接続された、請求項１～４のいずれか１つに記載の半導体装置。
  7. 前記第１キャパシタンスの第１静電容量は、前記導電部材と前記ゲート電極との間の静電容量の１０倍以上である、請求項６記載の半導体装置。
  8. 前記第１ダイオードは、前記半導体部材に含まれる半導体層を含む、請求項６または７に記載の半導体装置。
  9. 絶縁部材をさらに備え、
    前記絶縁部材の一部は、前記ゲート電極と前記ソース電極とを電気的に絶縁し、
    前記第１キャパシタンスは、前記絶縁部材の別の一部を含む、請求項６～８のいずれか１つに記載の半導体装置。
  10. 第１回路は、
    第１端部及び第２端部を含む第１キャパシタンスと、
    第３端部及び第４端部を含む第２キャパシタンスと、
    第１アノード及び第１カソードを含む第１ダイオードと、
    第２アノード及び第２カソードを含む第２ダイオードと、
    を含み、
    前記第１端部は、前記ゲート端子と電気的に接続され、
    前記第２端部は、前記第１アノード及び前記第２カソードと電気的に接続され、
    前記第１カソードは、前記ソース電極と電気的に接続され、
    前記第２アノードは、前記導電部材及び前記第３端部と電気的に接続され、
    前記第４端部は、前記ソース電極と電気的に接続された、請求項１～５のいずれか１つに記載の半導体装置。
  11. 第１回路は、
    第１端部及び第２端部を含む第１キャパシタンスと、
    第３端部及び第４端部を含む第２キャパシタンスと、
    第１アノード及び第１カソードを含む第１ダイオードと、
    第２アノード及び第２カソードを含む第２ダイオードと、
    入力端及び出力端と含む電圧増幅回路と、
    を含み、
    前記入力端は前記ゲート端子と電気的に接続され、
    前記出力端は、前記第１端部と電気的に接続され、
    前記第２端部は、前記第１アノード及び前記第２カソードと電気的に接続され、
    前記第１カソードは、前記ソース電極と電気的に接続され、
    前記第２アノードは、前記導電部材及び前記第３端部と電気的に接続され、
    前記第４端部は、前記ソース電極と電気的に接続された、請求項１～５のいずれか１つに記載の半導体装置。
  12. 前記第２キャパシタンスの第２静電容量は、前記導電部材と前記ゲート電極との間の静電容量の１０倍以上である、請求項１１記載の半導体装置。
  13. 前記導電部材は、前記第１方向と交差する平面に沿って広がり、
    前記第１方向において前記導電部材の一部と前記ソース電極との間に前記第１半導体層の一部があり、
    前記第１方向において前記導電部材の別の一部と前記ドレイン電極との間に前記第１半導体層の別の一部がある、請求項１～１２のいずれか１つに記載の半導体装置。
  14. 前記導電部材は、シリコン基板の少なくとも一部である、請求項１３記載の半導体装置。
  15. 基体をさらに備え、
    前記第１方向において前記基体の一部と前記ソース電極との間に前記第１半導体層の一部があり、
    前記第１方向において前記基体の別の一部と前記ドレイン電極との間に前記第１半導体層の別の一部があり、
    前記導電部材は、前記基体から離れている、請求項１～１４のいずれか１つに記載の半導体装置。
  16. 前記ソース電極から前記ドレイン電極への第２方向は、前記第１方向と交差し、
    前記ゲート電極の前記第２方向における位置は、前記ソース電極の前記第２方向における位置と、前記ドレイン電極の前記第２方向における位置と、の間にある、請求項１～１５のいずれか１つに記載の半導体装置。
  17. 前記第１半導体層は、第２部分領域、第３部分領域、第４部分領域及び第５部分領域を含み、
    前記第２部分領域から前記ソース電極への方向は、前記第１方向に沿い、
    前記第３部分領域から前記ドレイン電極への方向は、前記第１方向に沿い、
    前記第１部分領域は、前記第２方向において、前記第２部分領域と前記第３部分領域との間にあり、
    前記第４部分領域は、前記第２方向において、前記第２部分領域と前記第１部分領域との間にあり、
    前記第５部分領域は、前記第２方向において、前記第１部分領域と前記第３部分領域との間にあり、
    前記第２半導体層は、第１半導体部分及び第２半導体部分を含み、
    前記第４部分領域から前記第１半導体部分への方向は、前記第１方向に沿い、
    前記第５部分領域から前記第２半導体部分への方向は、前記第１方向に沿う、請求項１６記載の半導体装置。
  18. 第１絶縁膜をさらに備え、
    前記第１絶縁膜の少なくとも一部は、前記第１部分領域と前記ゲート電極との間にある、請求項１７記載の半導体装置。
  19. 前記ゲート電極の少なくとも一部から前記第２半導体層の少なくとも一部への方向は、前記第１方向に対して垂直である、請求項１～１８のいずれか１つに記載の半導体装置。
  20. 前記半導体装置は、ノーマリオフである、請求項１～１４のいずれか１つに記載の半導体装置。
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