JP2012134317A - 半導体装置 - Google Patents
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Abstract
【課題】本発明の実施形態は、高パワーの高周波信号に対する耐圧を維持しながら小型化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、絶縁膜の上の半導体層に設けられたＦＥＴを含むスイッチ回路を有する半導体装置であって、前記ＦＥＴのソース領域とドレイン領域との間に、前記ソース領域から前記ドレイン領域に向かう方向に並んで設けられた第１のゲート電極および第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との間の中間領域に電気的に接続された制御端子と、を備える。前記ＦＥＴは、前記第１のゲート電極および前記第２のゲート電極に供給されるゲート電圧によりＯＮ／ＯＦＦ制御され、前記ＦＥＴがＯＮ状態にある時、前記制御端子をアース電位とし、前記ＦＥＴがＯＦＦ状態にある時、前記制御端子を正電位または負電位とする。
【選択図】図１
【解決手段】実施形態に係る半導体装置は、絶縁膜の上の半導体層に設けられたＦＥＴを含むスイッチ回路を有する半導体装置であって、前記ＦＥＴのソース領域とドレイン領域との間に、前記ソース領域から前記ドレイン領域に向かう方向に並んで設けられた第１のゲート電極および第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極との間の中間領域に電気的に接続された制御端子と、を備える。前記ＦＥＴは、前記第１のゲート電極および前記第２のゲート電極に供給されるゲート電圧によりＯＮ／ＯＦＦ制御され、前記ＦＥＴがＯＮ状態にある時、前記制御端子をアース電位とし、前記ＦＥＴがＯＦＦ状態にある時、前記制御端子を正電位または負電位とする。
【選択図】図１
Description
本発明の実施形態は、半導体装置に関する。
絶縁層の上に形成された半導体層、例えば、ＳＯＩ（Silicon on Insulator）に設けられた半導体デバイスは、基板に起因する容量成分が小さく、リーク電流が少ないという特徴から、低消費電力の高速ディジタルデバイスとして広く利用されている。そして、その優れた高速動作性能から高周波デバイスとしても利用されている。
例えば、ＳＯＩ構造を用いた高周波スイッチ集積回路（ＩＣ）は、従来の化合物半導体を用いた高周波スイッチＩＣに比較して、低コスト化が可能であり、さらに、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を含む制御回路と、高周波スイッチＩＣと、を同一チップに集積できることから小型のスイッチモジュールを実現することも可能である。
しかしながら、ＳＯＩ構造上の高周波スイッチＩＣでは、高周波信号の振幅に対するＯＦＦ時の耐圧を確保するために、ＦＥＴ(Field Effect Transistor)を直列に多段に接続した回路（スタック構造）が用いられる。そして、高周波スイッチＩＣの大きさは、ソース、ゲート、ドレインというＦＥＴの基本構造に必要な面積で決まるため、高耐圧化のためにスタック構造の段数を多くすると小型化を阻害することになる。そこで、高パワーの高周波信号に対する耐圧を維持しながら小型化が可能な半導体装置が必要となる。
本発明の実施形態は、高パワーの高周波信号に対する耐圧を維持しながら小型化が可能な半導体装置を提供する。
実施形態に係る半導体装置は、絶縁膜の上の半導体層に設けられたＦＥＴを含むスイッチ回路を有する半導体装置であって、前記ＦＥＴのソース領域とドレイン領域との間に、前記ソース領域から前記ドレイン領域に向かう方向に並んで設けられた第１のゲート電極および第２のゲート電極と、前記第１のゲート電極と前記２のゲート電極との間の中間領域に電気的に接続された制御端子と、を備える。前記ＦＥＴは、前記第１のゲート電極および前記第２のゲート電極に供給されるゲート電圧によりオン／オフ制御され、前記ＦＥＴがオン状態にある時、前記制御端子をアース電位とし、前記ＦＥＴがオフ状態にある時、前記制御端子を正電位または負電位とする。
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について適宜説明する。
図１は、本実施形態に係る半導体装置のスイッチ回路の一部を示す回路図である。例えば、同図に示すスイッチ回路は、絶縁膜の上の半導体層に設けられた複数のＦＥＴ６０を含み、入力端子１０と出力端子２０との間における高周波信号の信号経路のオン（ＯＮ）／オフ（ＯＦＦ）制御を行う。
本実施形態に係るＦＥＴ６０は、２つのゲート電極３０および４０を有するデュアルゲートＦＥＴである。そして、ゲート電極３０とゲート電極４０との間の中間領域の電位を制御するための制御端子５０を備えている。
ＦＥＴ６０は、第１のゲート電極３０および第２のゲート電極４０に供給されるゲート電圧によりＯＮ／ＯＦＦ制御される。そして、例えば、ＦＥＴ６０がオン（ＯＮ）状態にある時、制御端子５０をアース電位とし、ＦＥＴ６０がオフ（ＯＦＦ）状態にある時、制御端子５０を正電位または負電位とする制御を行うことができる。
このように、デュアルゲートＦＥＴのゲート間領域の電位を別端子で制御することにより、ＦＥＴがＯＦＦ状態にある時のゲート間の電位を安定にすることができる。これにより、２つのゲート間電圧がアンバランスとなることを防ぎ、ＦＥＴの耐圧の低下を抑制することができる。
さらに、ゲート電極３０と４０との間の電位を、正電位もしくは負電位のどちらかに固定することにより、ゲート端における空乏層の幅を制御することができる。これにより、高周波信号が印加された場合に、ゲート端における空乏層幅の変動に起因する高周波歪の発生を抑制することができる。
制御端子５０に印加される制御電圧は、例えば、ＦＥＴ６０をオンするために回路内部において供給、あるいは、制御されたゲート電圧を用いることができる。これにより、回路構成を簡略化することが可能である。また、ＦＥＴ６０の特性に応じて適切な電圧を供給することもできる。
図１に示すスイッチ回路では、複数のＦＥＴ６０が直列に接続され、入力端子１０と出力端子２０との間がＯＦＦ状態の時に、両端子間に加わる電圧を複数のＦＥＴ６０で支える構成となっている。
例えば、携帯端末のフロントエンドに使用されるスイッチ回路では、数ワットの高周波信号の切り替えを行う。この際、高周波信号の最大電圧振幅は数１０Ｖとなり、高密度に集積化された１つのＦＥＴ６０では支えきれない高電圧が、ＯＦＦ状態の端子に印加される。したがって、本実施形態に示すように、複数のＦＥＴを直列に接続した構成が用いられる。
そして、入力端子１０と出力端子２０との間を高耐圧化するために、各ＦＥＴ６０に印加される電圧は均等であることが望ましい。そこで、入力端子１０と出力端子２０との間に印加される電圧を均等に分割するために、図１に示すように、ＦＥＴ６０と並列に、直列接続された複数の抵抗ＲＤ１〜ＲＤｋを設けることができる。
例えば、抵抗ＲＤ１〜ＲＤｋは、それぞれ２０〜５０ｋΩ程度の抵抗値として、入力端子１０と出力端子２０との間を１００ｋΩ以上の高抵抗に維持しながら、各ＦＥＴ６０のソースドレイン間に、抵抗ＲＤ１〜ＲＤｋにより分割された均等な電圧を印加することができる。
また、各ＦＥＴ６０のゲート容量を介して高周波信号がゲート端子７０へ漏洩することを防ぐため、各ゲート電極３０および４０と、ゲート端子７０と、の間にゲート抵抗ＲＧ１およびＲＧ２が設けられている。ゲート抵抗ＲＧ１およびＲＧ２は、ゲートインピーダンスよりも十分大きな値、例えば、１５０ｋΩ程度の抵抗値とする。
一方、ゲート電極３０および４０の間の中間領域と、制御端子５０との間にも、制御抵抗ＲＣ１〜ＲＣｋを設けて、制御端子５０への高周波信号の漏洩を抑制する。各制御抵抗ＲＣ１〜ＲＣｋも、例えば、１５０ｋΩの抵抗値とし、入力端子１０と出力端子２０との間のＯＮ状態におけるインピーダンス、例えば、５０Ωよりも十分大きな値とする。このような回路とすることにより、大電力の高周波信号に対して機能する低損失なスイッチ回路を構成することができる。
さらに、図１に示すように、制御端子５０は、ソースおよびドレインとは独立して、ゲート電極３０とゲート電極４０との間の中間領域に接続することができる。これにより、入力端子１０および出力端子２０の電位に影響を与えることなく、中間領域の電位を制御することができる。
図１に示すデュアルゲート構造のＦＥＴ６０は、例えば、ゲート電極３０とゲート電極４０との間の中間領域をソースもしくはドレインと見なせば、２つのＦＥＴを直列に接続した構成となる。すなわち、２つのＦＥＴにおけるソースおよびドレインを１つの中間領域で代替したものと見なすことができる。そして、２つのＦＥＴを直列に接続した場合のソースドレイン間の耐圧を確保することができ、ソースまたはドレインのいずれかに相当する面積を縮小することができる。
さらに、ソースとドレインとの間に２以上の複数のゲート電極を設けるマルチゲートＦＥＴにおいても、同様に、複数のＦＥＴを直列接続した場合の耐圧を確保し、回路の小面積化を図ることができる。しかしながら、これらＦＥＴのマルチゲート化による小面積化の程度は、ソース領域もしくはドレイン領域の面積の縮小に限られ、半導体装置の小型化には限界があった。
これに対し、本実施形態に係るＦＥＴ６０は、上記の限界を超えた半導体装置の小型化を実現する。以下、図２〜図５を参照して、ＦＥＴ６０による小面積化の効果について説明する。
図２は、ＦＥＴ６０を模式的に示す平面図である。ＦＥＴ６０は、アイソレーション領域６７に囲まれた素子領域６５に設けられている。素子領域６５には、ソース領域６およびドレイン領域７、中間領域９がそれぞれ設けられている。ソース領域６と中間領域９とは、ドレイン領域７を中心に、同図中の上下に対称に配置されている。
ソース領域６とドレイン領域７との間には、２つのゲート電極３０および４０が配置されている。ソース領域６からドレイン領域７の方向に、第１のゲート電極３０と、第２のゲート電極４０とが並んで配置され、それらの間に中間領域９が設けられている。
ソース領域６の上には、ソース配線１５が設けられ、ドレイン領域７の上には、ドレイン配線２５が設けられている。ソース配線１５およびドレイン配線２５は、素子領域６５を囲むアイソレーション領域６７の上に延在し、それぞれ、隣接するＦＥＴ６０のドレイン領域７およびソース領域６に接続されている。
ゲート電極３０および４０も、アイソレーション領域６７に延在しゲート配線３５および４５に接続されている。ゲート配線３５および４５は、それぞれ図示しないゲート抵抗ＲＧ１およびＲＧ２を介してゲート端子７０に接続されている（図１参照）。
一方、ゲート電極３０とゲート電極４０との間に設けられた中間領域９は、素子領域６５からアイソレーション領域６７へ延在した部分を有し、制御配線５５に接続されている。制御配線５５は、図示しない制御抵抗ＲＣｋを介して制御端子５０に電気的に接続されている。
図３は、ＦＥＴ６０のＡ−Ａ断面を模式的に示している。同図に示すように、ＦＥＴ６０は、例えば、シリコン基板２の上に、絶縁層３を介して形成されたＳＯＩ膜である半導体層５に設けられる。例えば、絶縁層３は、二酸化シリコン（ＳｉＯ２）膜であり、半導体層５は、ｐ形シリコン層である。
図３に示すように、素子領域６５の周りにアイソレーション領域６７が設けられる。例えば、アイソレーション領域６７は、ＳＴＩ（Shallow Trench Isolation）構造形成法により形成されたＳｉＯ２膜である。そして、素子領域６５には、ソース領域６およびドレイン領域７、中間領域９となるｎ＋シリコン領域が、例えば、イオン注入法を用いて選択的に形成される。
一方、半導体層５の表面には、ゲート絶縁膜１２を介してゲート電極３０および４０が設けられる。そして、例えば、ゲート電極３０および４０をマスクとしてｎ形不純物をイオン注入することによりｎ＋シリコン領域を形成し、ゲート電極３０および４０の下にｐ形ボディ領域８を設けることができる。
このようにして形成されるＦＥＴ６０は、例えば、ＳＯＩ基板上に設けられたｎ形ＭＯＳＦＥＴであり、２つのゲート電極を有するデュアルゲートＦＥＴである。シリコン基板２に代えて、サファイア基板等の絶縁性基板の上に半導体層５が設けられた構造を用いることもできる。
さらに、ソース領域６およびドレイン領域７に電気的に接続されたソース配線１５およびドレイン配線２５を形成する。ソース配線１５およびドレイン配線２５は、多層配線とすることができ、例えば、図３に示すように、ゲート配線３５、４５および制御配線５５の上層配線として設けることができる。
次に、図４および図５を参照して、ＦＥＴ６０の動作を説明する。図４は、ＦＥＴ６０がＯＦＦ状態にある時に、制御端子５０に正電位が与えられた状態を示し、図５は、負電位が与えられた状態を示している。
図４に示すように、ＦＥＴ６０をＯＦＦ状態として制御端子５０に正電位を供給した場合、中間領域９と、ゲート電極３０および４０の下のｐ形ボディ領域８と、の間のｐｎ接合は、逆バイアスされた状態となる。そして、同図中の矢印で示すように、ｐ形ボディ領域８の内部において、ゲート端部から空乏層が広がる。例えば、ｐ形ボディ領域８の全体を空乏化させても良い。これにより、ゲート電極３０および４０の電位を単にＯＦＦバイアスとした場合に比べて、空乏層幅が広くなるため、ＦＥＴ６０のアイソレーション特性、および、ソースドレイン間耐圧を向上させることができる。
そして、別の観点から見れば、制御端子５０に正電位を与えたことよるソースドレイン間の耐圧の向上分に相当するＦＥＴ６０の段数を削減しても、入力端子１０と出力端子２０との間の耐圧を維持することができる。すなわち、デュアルゲート化によるソース領域６もしくはドレイン領域７の面積分の縮小に加えて、ＦＥＴの段数削減による小面積化が可能となる。
さらに、ＦＥＴ６０の段数を削減することにより、入力端子１０と出力端子２０との間のオン抵抗も小さくなる。これにより、入力端子１０と出力端子２０との間に設けられたスイッチ回路の挿入損失を増加させないで、ゲート幅Ｗｇ（図２参照）を狭くすることも可能となる。
このように、ＦＥＴの段数の削減、および、ゲート幅Ｗｇを狭くすることにより、ＦＥＴ６０の面積の大幅な縮小が可能となる。そして、ＦＥＴ６０を含むスイッチ回路を小面積化し、そのスイッチ回路を搭載する半導体装置の小型化を実現することができる。さらに、ＦＥＴ６０を小型化することにより駆動に要する電荷量も少なくなるため、電源回路の小型化、あるいは、スイッチング速度の向上など、副次的な効果も得られる。
一方、図５に示す例では、ＦＥＴ６０がＯＦＦ状態の時に、制御端子５０に負電位を与える。この場合、中間領域９と、ゲート電極３０および４０の下のｐ形ボディ領域８と、の間のｐｎ接合は順バイアスされる。したがって、ｐ形ボディ領域８における空乏層の広がりはなくなるが、同図中に示すように、ｐ形ボディ領域８に蓄積されるホールを、制御端子５０を介して外部に取り出すことが可能となる。
例えば、ＳＯＩ構造のＦＥＴにおけるｐ形ボディ領域は、絶縁層３と、ｎ＋シリコン領域（ソース領域６およびドレイン領域７）と、に囲まれた箱形領域であり、ＯＦＦ状態において電気的に絶縁される。そして、例えば、高周波信号の電圧振幅によりｐ形ボディ領域に供給されるホールは、外部に放出されずボディ領域の内部に蓄積される。これにより、ソースドレイン間の耐圧の低下や、ＯＦＦ時のソースドレイン間容量の変動が生じる。この現象は、高周波信号を変調し、高調波歪や相互変調歪を生じさせる要因の１つとなる。
このため、高周波信号の線形性が求められる分野における半導体装置では、ＦＥＴに起因する歪成分を抑制する観点から、ＦＥＴの直列接続の段数を増やし、個々のＦＥＴに印加される電圧を低下させることにより、ボディ領域におけるホールの蓄積を低減さる方策が取られている。
これに対し、本実施形態に係るＦＥＴ６０では、制御端子５０に負電位を与えることにより、ゲート電極３０および４０の下のｐ形ボディ領域８に蓄積されたホールを引き出すことができる。これにより、ホールの蓄積による高周波信号の歪みを抑制することができ、ＦＥＴ６０に印加する電圧を高くすることが可能となる。そして、ＦＥＴ６０の直列接続の段数を削減することが可能となる。その結果、入力端子１０と出力端子２０との間のオン抵抗を減らし、挿入損失を低減することが可能となる。
したがって、図４に示す例と同じように、スイッチ回路の面積を縮小するために、ＦＥＴ６０の段数を削減し、ゲート幅Ｗｇを狭くすることにより、それを搭載する半導体装置の小型化を図ることができる。
図４および図５に示すＦＥＴ６０の動作制御は、２つのゲート電極を有するデュアルゲートＦＥＴに限らず、２つ以上のゲート電極を有するマルチゲートＦＥＴでも実現することができる。そして、マルチゲートＦＥＴを含むスイッチ回路を搭載した半導体装置の小型化を実現することができる。
次に、図６を参照して、半導体装置のスイッチ回路を説明する。図６は、スイッチ回路８０と、制御回路部９０と、を含む半導体装置の構成を例示している。同図中の破線で囲まれたスイッチ回路８０は、所謂ＳＰ６Ｔスイッチである。
スイッチ回路８０は、共通端子であるＡＮＴ端子と高周波端子（ＲＦ）１〜６との間の信号経路を切り替える。例えば、ＡＮＴ端子とＲＦ１との間には、直列接続されたｎ段のＦＥＴ（Ｔ１１〜Ｔ１ｎ）が設けられており、それぞれのゲートと、共通のゲート端子Ｃｏｎ１ａと、の間が抵抗ＲＴ１１〜ＲＴ１ｎを介して接続されている。
ゲート端子Ｃｏｎ１ａには、制御回路部９０から制御信号が与えられ、ＦＥＴ（Ｔ１１〜Ｔ１ｎ）をＯＮ／ＯＦＦ動作させる。そして、ＡＮＴ端子とＲＦ端子との間の信号経路を導通もしくは遮断する。
さらに、ＲＦ１とアース端子との間にも、直列接続されたｍ段のＦＥＴ（Ｓ１１〜Ｓ１ｍ）が設けられている。ＦＥＴ（Ｓ１１〜Ｓ１ｍ）は、ゲート端子Ｃｏｎ１ｂに与えられる制御信号によりＯＮ／ＯＦＦ制御される。例えば、ＦＥＴ（Ｔ１１〜Ｔ１ｎ）がＯＮ状態にある時、ＦＥＴ（Ｓ１１〜Ｓ１ｍ）はＯＦＦ状態となり、ＦＥＴ（Ｔ１１〜Ｔ１ｎ）がＯＦＦ状態にある時、ＦＥＴ（Ｓ１１〜Ｓ１ｍ）はＯＮ状態となるように制御される。これにより、ＦＥＴ（Ｔ１１〜Ｔ１ｎ）がＯＦＦ状態となり、ＡＮＴ端子とＲＦ１との間の信号経路が遮断された時に、ＲＦ１はアース端子に導通される。そして、ＦＥＴ（Ｔ１１〜Ｔ１ｎ）のＯＦＦ容量を介して漏洩する高周波信号が、ＲＦ１に接続された回路に出力されないようにすることができる。
ＡＮＴ端子と他のＲＦ２〜ＲＦ６との間における信号経路も同様に制御することができる。そして、制御回路部９０は、入力端子ＩＮ１〜ＩＮ３に与えられる制御信号をデコードしてゲート端子Ｃｏｎ１ａ〜６ｂに出力し、ＡＮＴ端子とＲＦ１〜ＲＦ６との間におけるそれぞれの信号経路を制御する。
例えば、ＡＮＴ端子とＲＦ１〜６との間に設けられたＦＥＴの全てを、本実施形態に係るＦＥＴ６０に置き換えることが可能であり、スイッチ回路８０の面積を大幅に縮小することができる。そして、スイッチ回路８０を搭載する半導体装置を小型化することができる。
なお、スイッチ回路８０において、ＡＮＴ端子から各ＲＦ１〜６へ高周波信号を分配する場合には、ＡＮＴ端子が入力端子となりＲＦ１〜６が出力端子となる。逆に、各ＲＦ端子からＡＮＴ端子へ高周波信号を出力する場合は、ＲＦ１〜６のそれぞれが入力端子となりＡＮＴ端子が出力端子となる。ＦＥＴ６０は、ソース領域６からの入力、および、ドレイン領域７からの入力に対して等価であり、スイッチ回路８０を容易に構成できることは言うまでもない。
また、スイッチ回路に入力される高周波信号のパワーが小さい場合は、入力端子１０と出力端子２０との間に設けられるＦＥＴ６０を１段とすることもできる。そして、例えば、制御端子５０に負電位を与えることにより、高調波歪や相互変調歪を抑制することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
２・・・シリコン基板、 ３・・・絶縁層、 ５・・・半導体層、 ６・・・ソース領域、 ７・・・ドレイン領域、 ８・・・ｐ形ボディ領域、 ９・・・中間領域、 １０・・・入力端子、 １２・・・ゲート絶縁膜、 １５・・・ソース配線、 ２０・・・出力端子、 ２５・・・ドレイン配線、 ３０、４０・・・ゲート電極、 ３５、４５・・・ゲート配線、 ５０・・・制御端子、 ５５・・・制御配線、 ６０・・・ＦＥＴ、 ６５・・・素子領域、 ６７・・・アイソレーション領域、 ７０・・・ゲート端子、 ８０・・・スイッチ回路、 ９０・・・制御回路部
Claims (6)
- 絶縁膜の上の半導体層に設けられたＦＥＴを含むスイッチ回路を有する半導体装置であって、
前記ＦＥＴのソース領域とドレイン領域との間に、前記ソース領域から前記ドレイン領域に向かう方向に並んで設けられた第１のゲート電極および第２のゲート電極と、
前記第１のゲート電極と前記第２のゲート電極との間の中間領域に電気的に接続された制御端子と、
を備え、
前記ＦＥＴは、前記第１のゲート電極および前記第２のゲート電極に供給されるゲート電圧によりオン／オフ制御され、
前記ＦＥＴがオン状態にある時、前記制御端子をアース電位とし、
前記ＦＥＴがオフ状態にある時、前記制御端子を正電位または負電位とすることを特徴とする半導体装置。 - 前記制御端子は、前記ソース領域および前記ドレイン領域とは独立に前記中間領域に接続されていることを特徴とする請求項１記載の半導体装置。
- 前記制御端子と前記中間領域との間に抵抗が設けられたことを特徴とする請求項１または２に記載の半導体装置。
- 前記スイッチ回路の入力端子と出力端子との間に、複数の前記ＦＥＴが直列に接続されたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
- 前記スイッチ回路は、前記入力端子と前記出力端子との間に設けられた前記ＦＥＴと、前記入力端子または前記出力端子のいずれかとアース端子との間に設けられた前記ＦＥＴと、を有することを特徴とする請求項１〜４のいずれか1つに記載の半導体装置。
- 前記半導体層は、シリコン基板の上に設けられたＳＯＩ（Silicon on Insulator）膜であることを特徴とする請求項１〜５のいずれか１つに記載の半導体装置。
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