JP6901880B2 - 窒化物半導体装置 - Google Patents

窒化物半導体装置 Download PDF

Info

Publication number
JP6901880B2
JP6901880B2 JP2017053467A JP2017053467A JP6901880B2 JP 6901880 B2 JP6901880 B2 JP 6901880B2 JP 2017053467 A JP2017053467 A JP 2017053467A JP 2017053467 A JP2017053467 A JP 2017053467A JP 6901880 B2 JP6901880 B2 JP 6901880B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
gate electrode
layer
electrode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017053467A
Other languages
English (en)
Other versions
JP2018157100A (ja
Inventor
彩 新留
彩 新留
尚史 齋藤
尚史 齋藤
清水　達雄
達雄 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2017053467A priority Critical patent/JP6901880B2/ja
Priority to US15/695,659 priority patent/US10243049B2/en
Publication of JP2018157100A publication Critical patent/JP2018157100A/ja
Application granted granted Critical
Publication of JP6901880B2 publication Critical patent/JP6901880B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

窒化物半導体装置に関する。
電力制御のためのスイッチング回路やインバータ回路には、パワー半導体素子が用いられる。パワー半導体素子は高耐圧かつ低オン抵抗であることが求められるが、シリコン（Ｓｉ）を用いたパワー半導体素子の耐圧とオン抵抗は、Ｓｉの物理的な特性に基づく限界に達しつつある。一方、窒化物半導体はＳｉよりもバンドギャップが広いため、窒化物半導体を用いた半導体素子は、シリコンを用いた半導体素子よりも低いオン抵抗と高い耐圧を兼ね備えた特性の実現が可能である。
窒化物半導体を用いた電界効果トランジスタ（ＦＥＴ）の微細化に伴って、ＦＥＴのゲートの長さが短くなるため、ソースとドレインの間で電流が流れやすくなってしまう。これを短チャネル効果という。この短チャネル効果を抑制するために、ＦＥＴの閾値電圧の制御性向上が望まれる。
特開２０１０‐２０６０２０号公報 特開２０１０‐１０９０８６号公報
本発明が解決しようとする課題は、閾値電圧を制御することが可能である窒化物半導体装置を提供することにある。
本発明の窒化物半導体装置は、窒化物半導体である第１の半導体層と、前記第１の半導体層に接し、窒化物半導体である第２の半導体層と、前記第１の半導体層の前記第２の半導体層とは反対側にある、ソース電極およびドレイン電極と、前記第１の半導体層の前記第２の半導体層とは反対側にあり、前記ソース電極と前記ドレイン電極の間にある第１のゲート電極と、前記第１のゲート電極と前記第１の半導体層の間にある第１の絶縁層と、前記第２の半導体層の前記第１の半導体層がある側とは反対側にあって、前記第１のゲート電極と重なる位置にあり、かつ凸部を有し、前記凸部が前記第２の半導体層の内部に位置する第２のゲート電極と、前記第２のゲート電極と前記第２の半導体層の間にある第２の絶縁層と、を備えた窒化物半導体装置であって、前記第１のゲート電極と前記第２のゲート電極の前記凸部の間の距離は、前記ソース電極と前記第２の絶縁層の間の距離よりも短く、かつ前記ドレイン電極と前記第２の絶縁層の間の距離よりも短い。
第１の実施形態の窒化物半導体装置の模式断面図。 第２の実施形態の窒化物半導体装置の模式断面図。 第３の実施形態の窒化物半導体装置の模式断面図。 第４の実施形態の窒化物半導体装置の模式断面図。 第５の実施形態の窒化物半導体装置の模式断面図。
以下図面を参照して、本発明の実施形態を説明する。同じ符号が付されているものは同様のものを示す。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
本明細書中、「ＧａＮ系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
（第１の実施形態）
図１に窒化物半導体装置１００の模式断面図を示す。
窒化物半導体装置１００は、ＧａＮ系半導体で構成される電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。
窒化物半導体装置１００は、第１の半導体層１、第２の半導体層２、ソース電極３、ドレイン電極４、第１のゲート電極５、第１の絶縁層６、第２のゲート電極７、および第２の絶縁層８を備える。
このときバックゲートである第２のゲート電極７に負電圧を印加するとＡｌＧａＮ／ＧａＮヘテロ界面のバンド構造が持ち上がる。それによりノーマリオンである窒化物半導体装置１００をノーマリオフとすることが可能である。第２のゲート電極７に負電圧を印加することで、閾値電圧を制御することが可能である。第２のゲート電極７に負電圧を印加した後に、トップゲートである第１の電極５に正電圧を印加してバンド構造が下がることで、窒化物半導体装置１００が動作しチャネルにキャリアを流すことが可能である。
第１の半導体層１は、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ（１−ｘ）Ｎ、０＜ｘ≦１）である。以下、窒化アルミニウムガリウムはＡｌＧａＮと表記する。第１の半導体層１の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。第１の半導体層１は窒化アルミニウム（ＡｌＮ）を用いることもある。
第２の半導体層２は第１の半導体層１に接している。第２の半導体層２は、例えば、窒化ガリウム（ＧａＮ）である。第２の半導体層２の厚さは、例えば、１００ｎｍ以上１０μｍ以下である。
第１の半導体層１は第２の半導体層２よりもバンドギャップの大きい材料である。
ソース電極３およびドレイン電極４は、第１の半導体層１の第２の半導体層２と接する側とは反対側の第１の半導体層１に設けられる。ソース電極３とドレイン電極４は、例えば、金属電極である。金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
第１のゲート電極５は、ソース電極３とドレイン電極４の間にあって、第１の半導体層１の第２の半導体層２と接する側とは反対側に設けられる。第１のゲート電極５は、例えば、金属電極である。第１のゲート電極５は、例えば、窒化チタン（ＴｉＮ）である。
第１の絶縁層６は、第１の半導体層１と第１のゲート電極５の間に設けられる。第１の絶縁層６は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウムなどである。
第２のゲート電極７は、第２の半導体層２の第１の半導体層１がある側とは反対側に設けられる。第２のゲート電極７は、第１のゲート電極５に対向している。第２のゲート電極２は、図１のＺ軸方向に投影した際に、第１のゲート電極５と重なる位置にある。Ｚ軸方向は第２の半導体層２から第１の半導体層１に向かう方向である。
第２のゲート電極７は凸部を有する。第２のゲート電極７の凸部は、第２の半導体層２の内部に位置する。第２のゲート電極７は、例えば、金属電極である。第２のゲート電極７は、例えば、窒化チタン（ＴｉＮ）である。
第２のゲート電極７は、第１のゲート電極５に対向している。第２のゲート電極７は、図１のＺ軸方向から見た際に、第１のゲート電極５と重なる位置にあり、第１のゲート電極５よりも幅が小さい。第２のゲート電極７が第１のゲート電極５と重なっていない場合、第２のゲート電極７に電圧を印加すると、後述する第２の半導体層２内の２次元電子ガス層が空乏化してしまう可能性がある。
第１のゲート電極５と第２のゲート電極７の間の距離は１０ｎｍ以上５００ｎｍ以下である。
第１のゲート電極５と第２のゲート電極７の間において、第１の半導体層１の厚さは０ｎｍ以上５０ｎｍ以下、第２の半導体層２の厚さは０ｎｍ以上３００ｎｍ以下である。
第２の絶縁層８は、第２の半導体層２と第２のゲート電極７の間に設けられている。第２の絶縁層８は、第２のゲート電極７が位置する第２の半導体層２の表面を覆う。第２のゲート電極７がある位置以外の第２の半導体層２の表面を覆っていてもよい。第２の絶縁層８は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸窒化アルミニウム、酸化ハフニウムなどである。
第２のゲート電極７と第２の絶縁層８の間には図示しない基板が設けられていても良い。それにより、窒化物半導体装置１００は固定される。基板は、ＧａＮ基板であっても良いし、例えば、シリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）などＧａＮと異なる材料であってもよい。ＧａＮと異なる材料の基板の場合、基板と第２の半導体層２の間に、核生成層やバッファ層が設けられていてもよい。
第１の半導体層１と第２の半導体層２の界面付近において、第２の半導体層２には２次元電子ガス層が形成される。図１の長二点鎖線は２次元電子ガス層が存在する位置を示す。
第２のゲート電極７の凸部が第２の半導体層２の内部に位置し、図１のＺ軸方向における第１のゲート電極５と第２のゲート電極７の間の距離は短い。第１のゲート電極５と第２のゲート電極７は、２次元電子ガス層に近い位置で、２次元電子ガス層に対して電界をかけることができる。
また、図１のＺ軸方向における、ソース電極３と第２の絶縁層８の間の距離と、ドレイン電極４と第２の絶縁層８の間の距離のそれぞれを、第１のゲート電極５と第２のゲート電極７の間の距離よりも長くする。これにより、ドレイン電極４と、第２のゲート電極７と第２のゲート電極７につながる配線との間の耐圧を向上させることができる。ドレイン電極４とドレイン電極４につながる配線には大きな電圧が印加されるため、ドレイン電極４がある位置の半導体層は厚くする必要がある。さらに、半導体層を厚くし、２次元電子ガスと第２のゲート電極７につながる配線との間の距離を長くすることで、第２のゲート電極７につながる配線の寄生容量を低減することができる。
図１の点線で示した矢印方向に２次元電子ガスが流れるチャネルが形成されている。第２のゲート電極７に電圧をかけていない状態のときは、窒化物半導体装置１００はノーマリオンである。チャネルの電子の流れを止めて、窒化物半導体装置１００をノーマリオフとするために、第２のゲート電極７に負の電圧を印加する。すなわち、第２のゲート電極７に負の電圧を印加すると、第１の半導体層１と第２の半導体層２の界面のバンド構造が持ち上がり、２次元電子ガスが空乏化する。そのため、第２の半導体層２のチャネルの電子の流れを止めることができる。第２の電極７に負の電圧を印加した後に、第１の電極５に正の電圧を印加することで、第２のゲート電極７の負電圧で持ち上げられたバンド構造を下げて、チャネルに２次元電子ガスを流しオン状態とすることが可能である。さらに、第２のゲート電極７の負電圧を変えればバンド構造の位置を調整することができる。よって、窒化物半導体装置１００の閾値電圧を任意の値に制御することが可能になる。第２のゲート電極７に電圧を印加することで、短チャネル効果による閾値電圧の低下を防止できる。
２次元電子ガスが流れるときの第１のゲート電極５に印加される電圧は、第１のゲート電極５を構成する金属の仕事関数、第１の絶縁層６の誘電率、第１の絶縁層６の厚み、第１の半導体層１に含まれるドナーやアクセプタの濃度、および第１の半導体層１の表面ポテンシャルで決まる。
以上のように、本実施形態の窒化物半導体装置１００において、第２のゲート電極７に負電圧を印加することでノーマリオフとし、第１のゲート電極５に正電圧を印加してオン状態とし、さらに第２のゲート電極７に負電圧を変えることで、閾値電圧を所望の値に制御することが可能である。
以下、窒化物半導体装置１００の作製方法について述べる。
まず、第１の半導体ウエハ、例えば、シリコン基板上に、例えば、有機金属ＣＶＤ（ＭＯＣＶＤ）法により、バッファ層を介して、第２の半導体層２および第１の半導体層１を形成する。バッファ層は、例えば、窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１））の多層構造で形成される。
第１の半導体層１上に第１の絶縁層６を形成する。第１の絶縁層６は、例えば、窒化珪素や酸化珪素、あるいはその積層膜である。第１の絶縁層６は、例えば、プラズマＣＶＤ法により形成する。第１の絶縁層６の厚さは、例えば、０．５ｎｍ以上５００ｎｍ以下である。なお、第１の絶縁層６を形成後に、素子分離のためのイオン注入やマーク形成などの工程を含んでもよい。
第１の絶縁層６上にゲート電極に用いる金属膜を堆積する。金属膜は、スパッタリングにより形成する。金属膜は、例えば、窒化チタンである。続いて、フォトレジストをマスクとして、窒化チタンのパターニングを行い、第１のゲート電極５を形成する。
フォトレジストをマスクとして、ソース電極およびドレイン電極を形成する部分の第１の絶縁層６を除去する。続いて、ドライエッチングによって、第１の半導体層１の表面を数ｎｍエッチングしても良い。
フォトレジスト膜を形成し、ソースおよびドレイン電極部分のパターニングを行う。続いて、ソースおよびドレイン電極用の金属膜をスパッタリングにより形成する。そして、リフトオフ法を用いて、ソース電極３およびドレイン電極４を形成する。
第１の絶縁層６、第１のゲート電極５、ソース電極３、およびドレイン電極４を覆うように、絶縁膜Ａを形成する。絶縁膜Ａは、例えば酸化珪素である。続いて、第１のゲート電極５、ソース電極３、およびドレイン電極４へのコンタクト部や配線を絶縁膜Ａ中および絶縁膜Ａの上面に作製してもよい。
ここで、第２の半導体ウエハを用意する。第２の半導体ウエハ上に、絶縁膜Ｂを堆積する。絶縁膜Ｂは、例えば酸化珪素である。第２の半導体ウエハは、例えば、シリコンウエハやガラス基板である。さらに、第２の半導体ウエハの絶縁膜Ｂがある面と、絶縁膜Ａのゲート電極５等がある側とは反対側を貼り合わせる。第１の半導体ウエハやバッファがある側から第２の半導体層２を加工する際に、第２の半導体ウエハは支持基板となる。
窒化物半導体の作製に用いた第１の半導体ウエハ及びバッファ層を、例えば、ドライエッチングにより除去する。
第２のゲート電極７の凸部を第２の半導体層２の内部に位置させるために、第２の半導体層２をドライエッチングして凹部を形成する。その後、窒素面である第２の半導体層２の表面を除去するために、ウェットエッチングを用いる。表面が窒素面の半導体層は、表面がガリウム面の半導体層の場合よりもウェットエッチングが容易である。
第２の半導体層２の表面および凹部に、例えば、プラズマＣＶＤ法により第２のゲート絶縁膜８を形成する。第２のゲート絶縁膜８は、例えば、窒化珪素や酸化珪素、あるいはその積層膜である。
次に、第２のゲート電極７を形成する。第２のゲート絶縁膜８上に、スパッタリングにより金属膜を堆積する。その後、フォトレジストマスクを用いたエッチングによりパターニングを行う。
なお、その後、支持基板であった第２の半導体ウエハを剥離する工程や、支持基板を通して第２のゲート電極７、ソース電極３、およびドレイン電極４へ達するコンタクト部や配線を形成する工程を行ってもよい。
（第２の実施形態）
図２に窒化物半導体装置１０１を示す。
図１の窒化物半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
第１のゲート電極５は凸部を有する。第１のゲート電極５の凸部は、第１の半導体層１の内部に位置し、凸部は第２の半導体層２にまで達している。第１のゲート電極５の凸部と第２のゲート電極７の凸部の間には、第２の半導体層２のみが存在する。そのため、第１のゲート電極５の凸部と第２のゲート電極７の凸部の間の第２の半導体層２には２次元電子ガスは存在していない。したがって、第２のゲート電極７に電圧をかけていない状態のときは、窒化物半導体装置１０１はノーマリオフである。第１の半導体層１と第２の半導体層２の界面付近の第２の半導体層２には、第１のゲート電極５の凸部と対向する領域を除いて、２次元電子ガスは存在する。図２の長二点鎖線は２次元電子ガス層が存在する位置を示す。
第２の半導体層２はノンドープのＧａＮであるため、第２の半導体層２は弱いｎ型の半導体層である。第２のゲート電極７に負の電圧を印加した場合、第１のゲート電極５の凸部と第２のゲート電極７の凸部の間の第２の半導体層２は空乏状態となる。第２の半導体層２のバンド構造が持ち上がる。第２のゲート電極７に負の電圧を印加した後に、第１のゲート電極５に正の電圧を印加した場合、第１のゲート電極５側の第２の半導体層２は電子が集まる蓄積状態となる。そのため、蓄積状態となった第２の半導体層２の電子と、第１の半導体層１と第２の半導体層２の界面で存在する２次元電子ガスが連結する。したがって、図２の点線で示した矢印方向に電子が流れる。よって、窒化物半導体装置１０１はＦＥＴとして動作する。
第２の電極７に負の電圧を印加した後に、第１の電極５に正の電圧を印加することで、第２のゲート電極７の負電圧で持ち上げられたバンド構造を下げて、チャネルに電子を流しオン状態とすることが可能である。第２のゲート電極７の負電圧を変えればバンド構造の位置を調整することでき、窒化物半導体装置１０１の閾値電圧を所望の値に制御することが可能になる。
図２では第１のゲート電極５の凸部と第２のゲート電極７の凸部の間に第２の半導体層２のみが存在する場合を示したが、第１のゲート電極５の凸部と第２のゲート電極７の凸部の間に、第１の半導体層１と第２の半導体層２の両方が存在していてもよい。
第１のゲート電極５の凸部が第１の半導体層１に埋め込まれていることで、図１の窒化物半導体装置１００と比べて、第１のゲート電極５の凸部と第２のゲート電極の凸部の間にある第１の半導体層１の厚さは薄くなる。これにより、２次元電子ガス層の電子の濃度は減少し、閾値電圧は向上する。したがって、図１の窒化物半導体装置１００よりも、窒化物半導体装置１０１は閾値電圧が高い。そのため、第２のゲート電極７に電圧を印加した際に、窒化物半導体装置１００の場合よりも、閾値電圧を上げやすい。
（第３の実施形態）
図３に窒化物半導体装置１０２を示す。
図１の窒化物半導体装置１００と同様の部分には同じ符号を付して説明を省略する。
第３の半導体層９は、第１の絶縁層６、ソース電極３、およびドレイン電極４のそれぞれと第１の半導体層１の間に設けられる。第３の半導体層９はＧａＮである。第３の半導体層９の厚さは１ｎｍ以上３０ｎｍ以下である。
第１のゲート電極５と第２のゲート電極７の間には、第３の半導体層９のみが存在する。そのため、第１のゲート電極５と第２のゲート電極７の凸部の間の第３の半導体層９には２次元電子ガスは存在していない。したがって、窒化物半導体装置１０２はノーマリオフである。第１のゲート電極５と第２のゲート電極７の間において、第３の半導体層９の厚さは３０ｎｍ以下である。第１の半導体層１と第２の半導体層２の界面付近の第２の半導体層２には２次元電子ガスは存在する。図３の長二点鎖線は２次元電子ガス層が存在する位置を示す。
第３の半導体層９はノンドープのＧａＮであるため、第３の半導体層９は弱いｎ型の半導体層である。第１のゲート電極５に負の電圧を印加した場合、第１のゲート電極５と第２のゲート電極７の凸部の間の第３の半導体層９は空乏状態となる。第１のゲート電極５に負の電圧を印加した後に、第２のゲート電極７に正の電圧を印加した場合、第３の半導体層９の第２のゲート電極側は電子が集まる蓄積状態となる。そのため、蓄積状態となった第３の半導体層９の電子と、第１の半導体層１と第２の半導体層２の界面で存在する２次元電子ガスが連結する。したがって、図３の点線で示した矢印方向に電子が流れる。よって、窒化物半導体装置１０２はＦＥＴとして動作する。
第１の電極５に負の電圧を印加した後に、第２の電極７に正の電圧を印加することで、チャネルに電子を流しオン状態とすることが可能である。さらに、第１のゲート電極５の負電圧を変えてバンド構造の位置を調整することで、窒化物半導体装置１０２の閾値電圧を所望の値に制御することが可能になる。
（第４の実施形態）
図４に窒化物半導体装置１０３を示す。
図３の窒化物半導体装置１０２と同様の部分には同じ符号を付して説明を省略する。
第１のゲート電極５と第２のゲート電極７の間には、第１の半導体層１と第３の半導体層９が存在する。第１のゲート電極５と第２のゲート電極７の凸部の間の第３の半導体層９には２次元電子ガスは存在していない。したがって、窒化物半導体装置１０３はノーマリオフである。第１の半導体層１と第２の半導体層２の界面付近の第２の半導体層２には２次元電子ガスは存在する。図４の長二点鎖線は２次元電子ガス層が存在する位置を示す。
第３の半導体層９はノンドープのＧａＮであるため、第３の半導体層９は弱いｎ型の半導体層である。図３の窒化物半導体装置１０２の場合と同様に、第１のゲート電極５に負の電圧を印加した場合、第２のゲート電極７と第１のゲート電極５の凸部の間の第３の半導体層９は空乏状態となる。第１のゲート電極５に負の電圧を印加した後に、第２のゲート電極７に正の電圧を印加した場合、第２のゲート電極７側の第３の半導体層９は電子が集まる蓄積状態となる。そのため、第１のゲート電極５と第２のゲート電極７の凸部の間で、蓄積状態となった第３の半導体層９の電子と、第１の半導体層１と第２の半導体層２の界面で存在する２次元電子ガスが連結する。したがって、図４の点線で示した矢印方向に電子が流れる。よって、窒化物半導体装置１０３はＦＥＴとして動作する。
第１の電極５に負の電圧を印加した後に、第２の電極７に正の電圧を印加することで、オン状態にすることが可能である。さらに、第１のゲート電極５の負電圧を変えてバンド構造の位置を調整することで、窒化物半導体装置１０３の閾値電圧を所望の値に制御することが可能になる。図３の窒化物半導体装置１０２の場合と異なり、第２のゲート電極７の凸部は第３の半導体層９に達していない。そのため、第２のゲート電極７を形成するための加工プロセスは第３の半導体層９中に存在するチャネルに影響を与えない。
（第５の実施形態）
図５に窒化物半導体装置１０４を示す。
図３の窒化物半導体装置１０２と同様の部分には同じ符号を付して説明を省略する。
窒化物半導体装置１０４は、窒化物半導体装置１０３に第３の絶縁層１０および基板１１をさらに備えたものである。
第３の絶縁層１０は、第３の半導体層９がある側とは反対側の、ソース電極３、ドレイン電極４、ゲート電極５、および第１の絶縁層６に設けられる。
第３の絶縁層１０は、比誘電率が８．０以下のＬｏｗ‐ｋ材料である。第３の絶縁層１０は、例えば、酸化珪素や、炭素や水素を含む酸化珪素系材料、炭素および水素から成る有機物などである。第３の絶縁層１０を備えて、第３の絶縁層１０中に、ソース電極３、ドレイン電極４、およびゲート電極５のそれぞれにつながる配線を通すことで、高誘電率の半導体層を介すよりも、基板との間の電気容量を低減させることができる。
基板１１は、第３の半導体層９がある側とは反対側の第３の絶縁層１０に設けられる。基板１１は、第３の絶縁層１０を介して、窒化物半導体装置１０４の半導体層全体を支持する。
図５の窒化物半導体装置１０４は、窒化物半導体装置１０３に第３の絶縁層１０および基板１１をさらに備えたものであるが、窒化物半導体装置１００〜１０２に第３の絶縁層１０および基板１１をさらに備えても、図５の窒化物半導体装置１０４と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、説明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 第１の半導体層
２ 第２の半導体層
３ ソース電極
４ ドレイン電極
５ 第１のゲート電極
６ 第１の絶縁層
７ 第２のゲート電極
８ 第２の絶縁層
９ 第３の半導体層
１０ 第３の絶縁層
１１ 基板
１００〜１０４ 窒化物半導体装置

Claims (9)

  1. 窒化物半導体である第１の半導体層と、
    前記第１の半導体層に接し、窒化物半導体である第２の半導体層と、
    前記第１の半導体層の前記第２の半導体層とは反対側にある、ソース電極およびドレイ
    ン電極と、
    前記第１の半導体層の前記第２の半導体層とは反対側にあり、前記ソース電極と前記ド
    レイン電極の間にある第１のゲート電極と、
    前記第１のゲート電極と前記第１の半導体層の間にある第１の絶縁層と、
    前記第２の半導体層の前記第１の半導体層がある側とは反対側にあって、前記第２の半
    導体層から前記第１のゲート電極に向かう方向において前記第１のゲート電極と重なり、
    かつ凸部を有し、前記凸部が前記第２の半導体層の内部に位置する第２のゲート電極と、
    前記第２のゲート電極と前記第２の半導体層の間にある第２の絶縁層と、
    を備えた窒化物半導体装置であって、
    前記第１のゲート電極と前記第２のゲート電極の前記凸部の間の距離は、前記ソース電
    極と前記第２の絶縁層の間の距離よりも短く、かつ前記ドレイン電極と前記第２の絶縁層
    の間の距離よりも短く、
    前記第１のゲート電極はさらに凸部を有し、前記第１のゲート電極の前記凸部と前記第２
    のゲート電極の前記凸部の間には前記第２の半導体層のみが存在する窒化物半導体装置。
  2. 窒化物半導体である第１の半導体層と、
    前記第１の半導体層に接し、窒化物半導体である第２の半導体層と、
    前記第１の半導体層の前記第２の半導体層とは反対側にある、ソース電極およびドレイ
    ン電極と、
    前記第１の半導体層の前記第２の半導体層とは反対側にあり、前記ソース電極と前記ド
    レイン電極の間にある第１のゲート電極と、
    前記第１のゲート電極と前記第１の半導体層の間にある第１の絶縁層と、
    前記第１の絶縁層、前記ソース電極、および前記ドレイン電極のそれぞれと前記第１の
    半導体層の間にあり、窒化物半導体である第３の半導体層と、前記第２の半導体層の前記
    第１の半導体層がある側とは反対側にあって、前記第２の半導体層から前記第１のゲート
    電極に向かう方向において前記第１のゲート電極と重り、かつ凸部を有し、前記凸部が前
    記第１の半導体層の内部および前記第２の半導体層の内部に位置する第２のゲート電極と
    、
    前記第２のゲート電極と前記第２の半導体層の間にある第２の絶縁層と、
    を備えた窒化物半導体装置であって、
    前記第１のゲート電極と前記第２のゲート電極の前記凸部との間には前記第３の半導体
    層のみが存在し、前記第１のゲート電極と前記第２のゲート電極の前記凸部との間の距離
    は、前記ソース電極と前記第２の絶縁層の間の距離と、前記ドレイン電極と前記第２の絶
    縁層の間の距離よりも短い窒化物半導体装置。
  3. 前記第１のゲート電極と前記第２のゲート電極の前記凸部との間には前記第１の半導体
    層がさらに存在し、前記第１のゲート電極と前記第２のゲート電極の前記凸部との間の距
    離は、前記ソース電極と前記第２の絶縁層の間の距離と、前記ドレイン電極と前記第２の
    絶縁層の間の距離よりも短い請求項２に記載の窒化物半導体装置。
  4. 前記第３の半導体層がある側とは反対側の、前記第１のゲート電極、前記ソース電極、
    および前記ドレイン電極にある第３の絶縁層と、
    前記第３の絶縁層の前記第３の半導体層とは反対側の前記第３の絶縁層にある基板と、
    をさらに備える請求項３に記載の窒化物半導体装置。
  5. 前記第３の半導体層はＧａＮである請求項２ないし請求項４のいずれか１項に記載の窒
    化物半導体装置。
  6. 前記第１の半導体層はＡｌｘＧａ（１−ｘ）Ｎ（０＜ｘ≦１）である請求項１ないし請
    求項５のいずれか１項に記載の窒化物半導体装置。
  7. 前記第２の半導体層はＧａＮである請求項１ないし請求項６のいずれか１項に記載の窒
    化物半導体装置。
  8. 前記第１および前記第２のゲート電極はＴｉＮである請求項１ないし請求項７のいずれ
    か１項に記載の窒化物半導体装置。
  9. 前記第２のゲート電極に負電圧が印加され、前記第１のゲート電極に正電圧が印加され
    る請求項１ないし請求項８のいずれか１項に記載の窒化物半導体装置。
JP2017053467A 2017-03-17 2017-03-17 窒化物半導体装置 Active JP6901880B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2017053467A JP6901880B2 (ja) 2017-03-17 2017-03-17 窒化物半導体装置
US15/695,659 US10243049B2 (en) 2017-03-17 2017-09-05 Nitride semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017053467A JP6901880B2 (ja) 2017-03-17 2017-03-17 窒化物半導体装置

Publications (2)

Publication Number Publication Date
JP2018157100A JP2018157100A (ja) 2018-10-04
JP6901880B2 true JP6901880B2 (ja) 2021-07-14

Family

ID=63520267

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017053467A Active JP6901880B2 (ja) 2017-03-17 2017-03-17 窒化物半導体装置

Country Status (2)

Country Link
US (1) US10243049B2 (ja)
JP (1) JP6901880B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020170318A1 (ja) * 2019-02-19 2020-08-27 三菱電機株式会社 半導体装置、および、半導体装置の製造方法
JP7280206B2 (ja) 2020-01-09 2023-05-23 株式会社東芝 半導体装置
CN113257908A (zh) * 2020-02-13 2021-08-13 苏州晶界半导体有限公司 一种氮化物器件
WO2023107106A1 (en) * 2021-12-08 2023-06-15 Analog Devices, Inc. Dynamic threshold voltage control of power amplifiers
CN115566053B (zh) * 2022-09-30 2023-10-20 苏州汉骅半导体有限公司 半导体器件及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335893A (ja) 1994-06-09 1995-12-22 Toshiba Corp 半導体装置
JP4256381B2 (ja) 2005-11-09 2009-04-22 株式会社東芝 半導体装置
US7915643B2 (en) * 2007-09-17 2011-03-29 Transphorm Inc. Enhancement mode gallium nitride power devices
US9112009B2 (en) * 2008-09-16 2015-08-18 International Rectifier Corporation III-nitride device with back-gate and field plate for improving transconductance
JP5325534B2 (ja) * 2008-10-29 2013-10-23 株式会社東芝 窒化物半導体素子
JP2010206020A (ja) 2009-03-04 2010-09-16 Panasonic Corp 半導体装置
JP5653326B2 (ja) * 2011-09-12 2015-01-14 株式会社東芝 窒化物半導体装置
US8907378B2 (en) 2013-03-15 2014-12-09 Mitsubishi Electric Research Laboratories, Inc. High electron mobility transistor with multiple channels
DE102013211374A1 (de) * 2013-06-18 2014-12-18 Robert Bosch Gmbh Transistor und Verfahren zur Herstellung eines Transistors
US9123799B2 (en) * 2013-11-11 2015-09-01 Avogy, Inc. Gallium nitride field effect transistor with buried field plate protected lateral channel
US10439057B2 (en) * 2014-09-09 2019-10-08 Intel Corporation Multi-gate high electron mobility transistors and methods of fabrication

Also Published As

Publication number Publication date
JP2018157100A (ja) 2018-10-04
US20180269290A1 (en) 2018-09-20
US10243049B2 (en) 2019-03-26

Similar Documents

Publication Publication Date Title
US10410868B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6901880B2 (ja) 窒化物半導体装置
US10249727B2 (en) Semiconductor device with silicon nitride film over nitride semiconductor layer and between electrodes
JP5487550B2 (ja) 電界効果半導体装置及びその製造方法
US8766276B2 (en) Semiconductor device and method of manufacturing semiconductor device
WO2004061978A1 (ja) 電界効果トランジスタ
JP2006245317A (ja) 半導体装置およびその製造方法
JP2008277640A (ja) 窒化物半導体素子
JP6272557B2 (ja) 窒化物半導体電界効果トランジスタ
TWI661555B (zh) 增強型高電子遷移率電晶體元件
JP2013172152A (ja) セグメント化ゲートを有するパワートランジスタ
JP6597046B2 (ja) 高電子移動度トランジスタ
US11705513B2 (en) Nitride semiconductor device
JP5055737B2 (ja) ２次元キャリアガス層を有する電界効果トランジスタ
JP5553997B2 (ja) トランジスタおよびその製造方法
JP7308593B2 (ja) 窒化物半導体装置
JP6472839B2 (ja) 半導体装置
US20150011057A1 (en) Method to fabricate self-aligned isolation in gallium nitride devices and integrated circuits
JP2019009459A (ja) 半導体装置および半導体装置の製造方法
WO2021240990A1 (ja) 半導体装置、半導体モジュール、及び電子機器
JP2022084344A (ja) 窒化物半導体装置
JP2019009172A (ja) 化合物半導体装置及び化合物半導体装置の製造方法

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20180831

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20190125

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190918

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200630

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200710

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20200907

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201109

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20210108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210407

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20210407

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20210416

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20210423

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210521

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210618

R151 Written notification of patent or utility model registration

Ref document number: 6901880

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151