CN106575669B - 多栅极高电子迁移率晶体管及其制造方法 - Google Patents

多栅极高电子迁移率晶体管及其制造方法 Download PDF

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Abstract

公开了一种多栅极高电子迁移率晶体管(HEMT)及其形成方法。多栅极HEMT包括衬底和在衬底的顶部上的粘附层。沟道层设置在粘附层的顶部上，并且第一栅极电极设置在沟道层的顶部上。第一栅极电极具有在第一栅极电极和沟道层之间的第一栅极电介质层。第二栅极电极嵌入在衬底内并在沟道层下面。第二栅极电极具有完全包围所述第二栅极电极的第二栅极电介质层。源极和漏极接触部对设置在所述第一栅极电极的相对侧上。

Description

多栅极高电子迁移率晶体管及其制造方法
技术领域
本发明的实施例总体上涉及半导体晶体管及其制造方法。更具体而言，本发明的实施例涉及多栅极高电子迁移率晶体管(HEMT)及其制造方法。
背景技术
化合物氮化物半导体(例如III-V族半导体)正由于其大带隙电气性质而越来越普及，成为超越硅的有希望的替代或补充。在半导体技术中使用大带隙材料获得了具有高击穿电压和高电子迁移率的半导体器件。利用宽带隙半导体的常规器件形成有平面半导体结构，包括单个栅极电极以及源极和漏极区对。为了制造常规的平面宽带隙晶体管，一开始在体衬底上形成III-V族半导体材料的厚缓冲层，以使线位错缺陷最小化。实际上讲，生长厚缓冲层可能成本很高，且耗时很长，由此限制了设计过程的灵活性。
附图说明
图1A-1B示出了根据本发明的实施例的多栅极HEMT的截面图。
图2A-2J示出了根据本发明的实施例形成增强模式多栅极HEMT的方法的截面图。
图2K-2M示出了根据本发明的实施例的从图2G-I继续的形成耗尽模式多栅极HEMT的方法的截面图。
图3示出了实现本发明的一个或多个实施例的内插件。
图4示出了根据本发明的实施例构造的计算装置。
具体实施方式
公开了多栅极HEMT及其制造方法。在以下描述中，将使用本领域技术人员通常采用以向本领域其他技术人员传达其工作实质的术语来描述例示性实施方式的各个方面。然而，对于本领域技术人员显而易见的是，可以仅利用所述方面中的一些来实践本发明。出于解释的目的，阐述了具体数字、材料和构造，以提供对例示性实施例的透彻理解。然而，对于本领域的技术人员显而易见的是，可以在没有具体细节的情况下实践本发明。在其他情况下，省略或简化了公知的特征，以免使例示性实施方式难以理解。
将以最有助于理解本发明的方式来将各种操作依次描述为多个离散操作，然而，不应该将描述的顺序解释为暗示这些操作必须依赖顺序。特别地，不需要按照呈现的顺序来执行这些操作。
本发明的实施例涉及多栅极HEMT及其制造方法。在实施例中，多栅极HEMT包括设置于衬底的顶部上的沟道层。第一栅极电极设置于沟道层上方，并且第二栅极电极设置于沟道层下面。在第一和第二栅极电极的相对侧上是源极和漏极接触部。在实施例中，第一和第二栅极电极分别控制从沟道层上方和下方的电流流动。因此，多栅极HEMT具有对电流流动的最大控制。
图1A示出了根据本发明的实施例的多栅极HEMT 100的截面图。在实施例中，在载体衬底102上形成多栅极HEMT 100。载体衬底102可以由用于半导体制造的任何适当衬底形成，例如体单晶硅衬底。粘附层104形成于载体衬底102的顶部上。粘附层104可以用于将载体衬底102附接到另一个衬底，如下文所述。可以使用任何适当的粘合剂材料，例如二氧化硅(SiO2)或氧化铝(Al2O3)来形成粘附层104。
如图1A所示，沟道层120设置于粘附层104上。在实施例中，沟道层120是包括极性半导体层114和极化层112的异质结构。在实施例中，极性半导体层114直接设置在极化层112的顶部上。极性半导体层114可以由宽带隙+c极性半导体材料(例如但不限于氮化镓(GaN)或氮化铟镓(InGaN))形成。在实施例中，极化层112由在直接与极性半导体层114相邻设置时感生出二维电子气(2DEG)的任何适当材料形成。例如，极化层112可以由氮化铝镓(AlGaN)、氮化铝铟(AlInN)或氮化铝(AlN)形成。
在本发明的实施例中，多栅极HEMT 100具有两个栅极电极：第一栅极电极106和第二栅极电极108。第一栅极电极106可以设置在沟道层120上方，并且第二栅极电极108可以设置在沟道层120下面。在实施例中，第二栅极电极设置在极性半导体层114下面。在实施例中，第二栅极电极108还设置在极化层112下面。如图1A所示，第二栅极电极108可以与第一栅极电极106垂直对准。具有两个栅极电极允许向极性半导体层114的顶表面和底表面施加栅极电压。这样一来，多栅极HEMT 100对流过极性半导体层114的电流具有最大控制。第一和第二栅极电极106和108可以由典型地用于栅极电极的导电材料形成。在实施例中，导电材料是金属。在具体实施例中，导电材料由镍(Ni)、氮化钛(TiN)、铂(Pt)或钨(W)形成。
多栅极HEMT 100还包括两个栅极电介质层。第一栅极电介质层116可以设置在极性半导体层114和第一栅极电极106之间。第二栅极电介质层118可以围绕第二栅极电极108的周边设置。在实施例中，第二栅极电介质层118完全包围第二栅极电极108。第一和第二栅极电介质层116和118可以由诸如但不限于氧化硅、二氧化硅(SiO2)和/或高k电介质材料的绝缘材料形成。
多栅极HEMT包括在第一和第二栅极电极106和108的相对侧上形成的源极和漏极接触部。在实施例中，源极和漏极接触部110设置于载体衬底102之上并在沟道层120的顶部上。源极和漏极接触部110被设置为电耦合至沟道层120。在实施例中，源极和漏极接触部110直接设置在极化层112的顶部上。任何适合的导电材料都可以用于形成源极和漏极接触部110。在实施例中，源极和漏极接触部110是由n掺杂的GaN、InGaN或氮化铟(InN)形成的外延半导体结构。
在图1A所示的实施例中，多栅极HEMT 100是增强模式多栅极HEMT。增强模式多栅极HEMT 100具有设置于第一和第二栅极电极106和108之间的极性半导体层114。在该实施例中，极化层112未设置于第一和第二栅极电极106和108之间。第一和第二栅极电极106和108之间没有极化层112防止在第一和第二栅极电极106和108之间形成2DEG。这样一来，增强模式多栅极HEMT 100在第一和第二栅极电极106和108之间没有2DEG。在该实施例中，极性半导体层114实际是沟道层120。极性半导体层114可以由诸如GaN或InGaN的宽带隙半导体材料形成。
为了操作增强模式多栅极HEMT 100，向第一和第二栅极电极106和108施加栅极偏压以在极性半导体层114内引起电子的累积。电子的累积在极性半导体层114内形成反转层。反转层允许电流流过源极和漏极接触部110之间的极性半导体层114。因此，施加栅极偏压导通了增强模式多栅极HEMT 100。然而，如果不施加任何栅极偏压，增强模式多栅极HEMT100不会在极性半导体层114内感生出反转层。没有反转层，则没有电流流过极性半导体层114，并且增强模式多栅极HEMT 100因此是截止的。根据本发明的实施例，向第一和第二栅极电极106和108施加栅极偏压从极性半导体层114上方和下方控制沟道层120。因此，增强模式多栅极HEMT 100对流过极性半导体层114的电流具有最大控制。
在替代的实施例中，如图1B中所示，示出了耗尽模式多栅极HEMT。耗尽模式多栅极HEMT 100具有设置于第一和第二栅极电极106和108之间的极性半导体层114和极化层112两者。极性半导体层114和极化层112之间的交互在极性半导体层114和极化层112之间的界面处产生了二维电子气(2DEG)。在实施例中，仅仅存在极化层112就在界面处形成了2DEG。在实施例中，在距界面1-2nm的距离处并在极性半导体层114内感生出2DEG。在实施例中，极性半导体层114由宽带隙+C极性半导体材料形成。在具体实施例中，极性半导体层114由GaN或InGaN形成。极化层112可以由在与极性半导体层114直接相邻设置时感生出2DEG的任何适当材料形成。例如，极化层112可以由AlGaN、AlInN或AlN形成。在具体实施例中，极化层112由AlGaN形成，并且极性半导体层114由GaN形成。
为了操作耗尽模式多栅极HEMT 101，不向第一和第二栅极电极106和108施加栅极偏压。自然形成的2DEG允许电流在源极和漏极接触部110之间自由行进。因此，在不向第一和第二栅极电极106和108施加栅极偏压时，耗尽模式多栅极HEMT 101是常开的。在施加栅极偏压时，阻止了电子进入第一和第二栅极电极106和108之间的沟道层120。在沟道层中没有电子时，沟道被夹断，并且没有电流能够流过沟道层。因此，施加栅极偏压将增强模式多栅极HEMT 100关断。根据本发明的实施例，向第一和第二栅极电极106和108施加栅极偏压从极性半导体层114上方和下方控制沟道层120。这样一来，耗尽模式多栅极HEMT 101对流过沟道层120的电流具有最大控制。
图2A-2M示出了根据本发明的实施例的形成多栅极HEMT的示例性方法。更具体而言，图2A-2J示出了根据本发明的实施例的形成增强模式多栅极HEMT的方法的截面图。图2K-2M示出了根据本发明的实施例的从图2G-I继续的形成耗尽模式多栅极HEMT的方法的截面图。
参考图2A，提供具有施主顶表面208的施主衬底200。在实施例中，施主衬底200包括设置于模板衬底202的顶部上的厚极性半导体层113。施主衬底200还包括设置于极化层112上的第一粘附层104A。在实施例中，极化层112设置于厚极性半导体层113上。
可以通过提供模板衬底202来开始形成施主衬底200的示例性工艺流程。模板衬底202提供了可以形成其他层的基底。任何适合的衬底都可以形成模板衬底202，例如但不限于体单晶硅衬底或蓝宝石衬底。
接下来，在模板衬底202的顶部上形成厚极性半导体层113。可以使用任何适当的生长工艺，例如使用原子层沉积(ALD)、化学气相沉积(CVD)和分子束外延(MBE)来形成厚极性半导体层113。厚极性半导体层113可以具有足以使其制造期间产生的缺陷最小化的厚度。例如，由GaN形成的厚极性半导体层113可能在生长在非原生衬底上时形成线位错缺陷。缺陷垂直传播并可能在某一高度之后最终终止。因此，极性半导体层113的厚度可能需要足够大，以形成在厚极性半导体层113的上方区域中具有低缺陷密度的高质量材料。厚极性半导体层113的上方区域中的高质量材料可以稍后用作沟道层120的部分，如下文将论述的。在实施例中，厚极性半导体层113的厚度至少为20μm。在具体实施例中，厚度为30μm左右。
接下来，在厚极性半导体层113的顶部上通过诸如外延生长等任何适当的生长技术形成极化层112。可以将极化层112形成到足以在极化层112和厚极性半导体层113之间的界面处感生出2DEG的厚度。例如，极化层112的厚度可以从10到30nm。在具体实施例中，厚度为20nm左右。极化层112可以由具有本征电荷极性的任何适当材料形成，该材料与厚极性半导体层113相互作用，以在极化层112和厚极性半导体层113之间的界面处感生出2DEG。用于极化层112的示例性材料包括AlGaN、AlInN和AlN。
然后在极化层112的顶部上形成第一粘附层104A，由此完成施主衬底200的形成。可以使用任何适当的沉积工艺形成第一粘附层104A，例如化学气相沉积(CVD)和物理气相沉积(PVD)。第一粘附层104A将施主衬底200附接到独立的衬底，例如图2B-1中所示的接收衬底201。第一粘附层104A可以被设计成具有足以在与另一粘附层熔合时形成强力接合的厚度，另一粘附层例如是图2B-1中所示的第二粘附层104B。在实施例中，第一粘附层104的厚度在10-20nm范围内。第一粘附层104可以由诸如SiO2或Al2O3的具有粘合剂性质的任何适当材料形成。在具体实施例中，施主衬底200包括由硅形成的模板衬底202、由GaN形成的厚极性半导体层113、由AlGaN形成的极化层112以及由SiO2形成的第一粘附层104A。
可以在厚极性半导体层113内形成任选的穿孔层204，以为离子分裂工艺做准备。在实施例中，在生长厚极性半导体层113之后的任何时候注入穿孔层204。在实施例中，在沉积第一粘附层104A之后注入穿孔层204。在实施例中，通过从厚极性半导体层113的顶表面115开始进行氢注入到深度D来建立穿孔层204。穿孔层204可以确定将通过离子分裂工艺切割施主衬底200的点。在实施例中，氢注入的深度D是要形成为如图1A所示的沟道层120的部分的极性半导体层114的目标厚度。设置于深度D上方的厚极性半导体层113的一部分可以是稍后用作沟道层120的部分的高质量半导体材料。在实施例中，该深度D至少是2nm。在具体实施例中，深度D在20到100nm范围内。
接下来，在图2B-1中，提供具有接收顶表面210的接收衬底201。在实施例中，接收衬底201包括由用于半导体制造的任何适当衬底(例如体单晶硅衬底)形成的载体衬底102。
牺牲层206形成于接收衬底201内。牺牲层206可以完全嵌入在接收衬底201内。如图2B-2中接收衬底201的俯视视角所示，牺牲层206可以在第二粘附层104B内沿载体衬底102的一部分向下延伸。返回参考图2B-1所示的实施例，牺牲层206形成于载体衬底102的沟槽内并完全被第二粘附层104B围绕。第二粘附层104B可以直接围绕载体衬底102的沟槽内的牺牲层206。在实施例中，牺牲层206由可以相对于粘附层104B被选择性去除的牺牲材料形成。此外，牺牲层206由不会扩散到粘附层104B中的牺牲材料形成。牺牲层206还可以承受后续的用于形成多栅极HEMT的其他特征的处理条件。在实施例中，牺牲层206可以由诸如钨的金属或诸如氮化钛(TiN)或氮化硅(SiN)的氮化物形成。
如图2B-1中所示，第二粘附层104B的一部分设置于载体衬底102顶部。第二粘附层104B可以将接收衬底201附接到独立的衬底，例如施主衬底200。在实施例中，第二粘附层104B可以具有足以在与另一粘附层(图2A中的第一粘附层104A)熔合时形成强力接合的厚度。在实施例中，第二粘附层104B的厚度在15-20nm范围内。具有粘合剂性质的任何适当材料都可以形成第二粘附层104B。例如，第二粘附层104B可以由SiO2或Al2O3形成。
接收衬底201可以通过公知的沉积和蚀刻工艺形成。形成接收衬底201的一种示例性工艺流程可以通过一开始在载体衬底102内利用各向异性蚀刻工艺蚀刻沟槽而开始。之后，可以在沟槽内以及载体衬底102的顶表面103上沉积初始粘附层。接下来，在初始粘附层上和沟槽内形成牺牲层206。然后，平面化工艺可以去除设置于载体衬底102的顶表面103上方的牺牲层206的部分和初始粘附层的一部分。最后，可以在载体衬底102的顶表面103上、初始粘附层的顶部以及牺牲层206的顶部沉积后续粘附层。初始粘附层的剩余部分连同后续粘附层一起形成如图2B-1所示的第二粘附层104B。
在提供施主衬底200和接收衬底201之后，然后将施主衬底200附接到接收衬底201以形成如图2C所示的接合衬底203。在实施例中，通过将第一粘附层104A接合到第二粘附层104B来执行将施主衬底200附接到接收衬底201。第一粘附层104A到第二粘附层104B的接合可以通过直接晶片接合工艺而发生。在实施例中，直接晶片接合工艺在两个粘附层104A和104B的顶表面之间形成化学接合。直接晶片接合工艺可以是氧化物熔融接合工艺。氧化物熔融接合工艺可以包括利用静电力(例如范德瓦耳斯力)将两个粘附层104A和104B的顶表面暂时固定。然后，热退火可以将两个层化学接合在一起。
在实施例中，粘附层104A和104B被熔合在一起，以形成接合粘附层104。接合粘附层104可以具有由第一和第二粘附层104A和104B之和确定的厚度。接合粘附层104的厚度对于要通过其形成的通孔而言不应过厚。此外，接合粘附层104的厚度应当足够厚，以形成足以承受晶片操纵和后续半导体加工的接合。在实施例中，接合粘附层104的厚度在30到40nm范围内。
接下来，如图2D所示，在厚极性半导体层113内的某点处将接合衬底203分开，以去除接合衬底203的一部分209。接合衬底203的剩余部分形成器件衬底205。器件衬底205将用于形成根据本发明的实施例的多栅极HEMT。厚极性半导体层113被分开成部分114x和极性半导体层114。部分114x可以被丢弃或重新用于部分209的后续的表面施主作用(donation)。极性半导体层114可以仍然作为用于制造多栅极HEMT的器件衬底205的部分。在实施例中，极性半导体层114设置于器件衬底205的设置沟道层120的顶部部分中。极性半导体层114可以由上文结合图2A所述的厚极性半导体层113的上方区域中的高质量材料形成。
在实施例中，极性半导体层114用于形成用于根据本发明的实施例的多栅极HEMT的沟道层。极性半导体层114可以具有足以在多栅极HEMT的操作期间用于电流流动的厚度。在实施例中，极性半导体层114的厚度相当于图2A中所述的注入氢原子的深度D。在一个实施例中，极性半导体层114的厚度至少是2nm。在具体实施例中，极性半导体层114的厚度在20到100nm范围内。
在实施例中，接合衬底203通过在厚极性半导体层113内的穿孔层204处进行离子切割而被分开，在该处如图2A中所述的注入氢原子。可以通过初始热退火来执行离子切割，初始热退火在注入氢原子处形成空洞。一旦形成空洞，由于空洞导致的结构弱化，可以容易地将部分209分开。替代的分离方法包括任何常规切割技术，例如剥落或任何适当的选择性蚀刻释放技术。本领域的技术人员会理解为实施选择性蚀刻释放技术以将接合衬底203分开所需的工艺。然后可以使用抛光工艺，例如化学机械抛光(CMP)来使顶表面平滑并将层114减薄到期望厚度。
在将接合衬底203分开并去除接合衬底203的部分209之后，如图2E所示，使用器件衬底205形成根据本发明实施例的多栅极HEMT 100。在实施例中，器件衬底205包括载体衬底102、牺牲层206、接合粘附层104和沟道层120。在实施例中，沟道层120是由极性半导体层114和极化层112形成的异质结构。在实施例中，极性半导体层114直接设置在极化层112的顶部。
接下来，如图2F所示，在牺牲层206的相对侧上并在载体衬底102之上形成源极和漏极接触部110。源极和漏极接触部110可以通过从极性半导体层114进行外延生长来形成。例如，源极和漏极接触部110可以通过ALD或CVD形成。在实施例中，源极和漏极接触部110延伸穿过极性半导体层114并且直接形成在极化层112的顶部。这样一来，源极和漏极接触部110耦合到极性半导体层114和极化层112。此外，源极和漏极接触部110可以耦合到在极性半导体层114内形成的2DEG层。源极和漏极接触部110由任何适当的半导体材料形成。在实施例中，源极和漏极接触部110由n掺杂的GaN、InGaN或InN形成。
此后，如图2G-1所示，选择性地去除牺牲层206以形成空洞210。在实施例中，通过大体上仅去除牺牲层206的第一蚀刻工艺去除牺牲层206。在实施例中，第一蚀刻工艺是使用相对于周围的接合粘附层104选择性去除牺牲层206的蚀刻剂的各向同性湿法蚀刻工艺。即，该蚀刻剂大体上去除牺牲层206，而使周围的接合粘附层104大体上保持完整。在实施例中，蚀刻剂为磷酸(H3PO4)或氢氧化铵和过氧化氢的混合物(NH4OH+H2O2)。
为了去除牺牲层206，可以穿过牺牲层206正上方的区209形成至少一个或多个开口211，如图2G-2中所示的俯视视角所示。开口211不会干扰沟道层120。在实施例中，开口211暴露出牺牲层206并提供蚀刻剂可以流过的隧道。可以使用蚀刻剂来选择性去除牺牲层206。在实施例中，开口211可以由诸如等离子体蚀刻工艺等任何适当的蚀刻工艺形成。
接下来，扩展空洞210以形成扩大的空洞212，如图2H所示。在实施例中，去除极化层112的一部分以形成扩大的空洞212。因此，扩大的空洞212可以暴露出极性半导体层114的底表面222。扩大的空洞212还可以暴露出器件衬底205内的其他表面。例如，扩大的空洞212可以进一步暴露出极化层112的侧壁214、接合粘附层104的侧壁216以及载体衬底102的表面218和220。扩大的空洞212可以限定图1A-1B中所示的底部栅极电极108的栅极长度。在替代的实施例中，扩大的空洞212不暴露极性半导体层114，如下文将要在图2K-2M中进一步所述的。
在实施例中，扩大的空洞212通过两个蚀刻工艺形成。例如，可以通过第二蚀刻工艺和第三蚀刻工艺形成扩大的空洞212。在实施例中，第二蚀刻工艺大体上仅去除接合粘附层104的一部分。第二蚀刻工艺可以是使用相对于周围的层(即，112和102)选择性地去除接合粘附层104的蚀刻剂的各向同性湿法蚀刻工艺。即，该蚀刻剂大体上去除粘附层104，而使周围的层大体上保持完整。在实施例中，蚀刻剂是氢氟酸(HF)。
在实施例中，第三蚀刻工艺去除极化层112的一部分。第三蚀刻工艺可以是相对于周围的层(即，114、104和102)选择性去除极化层112的湿法蚀刻工艺。即，该蚀刻剂大体上去除极化层112，而使周围的层114、104和102大体上保持完整。在实施例中，蚀刻剂是氢氧化钾(KOH)、氢氧化钠(NaOH)或AZ400K光致抗蚀剂显影剂。
接下来，如图2I所示，形成第一栅极电介质层116和第二栅极电介质层118。在实施例中，在沟道层120的顶部上并在源极和漏极接触部110之间形成第一栅极电介质层116。此外，在扩大的空洞212的表面222、214、216、218和220上形成第二栅极电介质层118。在实施例中，第二栅极电介质层118不完全填充扩大的空洞212。第一和第二栅极电介质层116和118被形成为具有足以用于晶体管操作的厚度。在实施例中，第一和第二栅极电介质层116和118具有2-4nm之间的厚度。第一和第二栅极电介质层116和118将在上面形成第一和第二栅极电介质层116和118的表面与随后形成的栅极电极电隔离。可以由任何适当的高k电介质材料形成第一和第二栅极电介质层116和118。在实施例中，第一和第二栅极电介质层116和118由诸如但不限于SiO2、HfO2和ZrO2的绝缘材料形成。
在实施例中，诸如CVD或ALD的任何适当的共形沉积工艺可以形成第一和第二栅极电介质层116和118。在实施例中，第一和第二栅极电介质层116和118同时形成。在实施例中，第二栅极电介质层118由ALD通过开口211形成，这在上面在图2G-2中论述过。这样一来，开口211应当被设计成直径足够宽，以允许足够的沉积材料流入扩大的空洞212中，以沉积第二栅极电介质层118。在实施例中，开口211具有至少10nm的直径。在具体实施例中，开口211具有在15-20nm范围内的直径。
之后，如图2J所示，形成第一栅极电极106和第二栅极电极108，由此完成根据本发明的实施例的增强模式多栅极HEMT 100的构造。第一栅极电极106形成在第一栅极电介质层116的顶部并在极性半导体层114上方。此外，第二栅极电极108形成在极性半导体层114下方的扩大的空洞212内。在实施例中，第二栅极电极108完全填充扩大的空洞212。在实施例中，第二栅极电极108完全被包围在第二栅极电介质层118内。第一和第二栅极电极106和108可以被形成为具有根据设计要求的栅极长度。在实施例中，第一和第二栅极电极可以具有取决于极性半导体层114的深度D的栅极长度。例如，如果极性半导体层114的深度D大约为20nm，则第一和第二栅极电极106和108可以具有相同的栅极长度。在实施例中，第一和第二栅极电极106和108可以具有1和3μm之间的栅极长度。在具体实施例中，第一和第二栅极电极106和108具有2μm的栅极长度。在另一个示例中，如果极性半导体层114的深度D大约为100nm，则第一和第二栅极电极106和108可以具有不同的栅极长度。例如，第二栅极电极108可以比第一栅极电极106具有更宽的栅极长度。在实施例中，第一栅极电极106可以具有0.5和3μm之间的栅极长度，并且第二栅极电极可以具有1和3μm之间的栅极长度。在具体实施例中，第一栅极电极106具有1μm的栅极长度，并且第二栅极电极108具有2μm的栅极长度。
在实施例中，第一栅极电极106和第二栅极电极108彼此垂直对准。此外，在实施例中，第一栅极电极106和第二栅极电极108彼此电耦合，以使得在向一个栅极施加电压时，另一个栅极也被施加相同的电压。这样一来，沟道层120的两侧都可以用于控制流过极性半导体层114的电流。第一栅极电极106可以通过任何适当的栅极形成工艺形成。例如，第一栅极电极106可以通过均厚沉积导电材料，接着对沉积的导电材料进行各向异性蚀刻来形成。在另一个示例中，第一电极106可以通过替换栅极工艺或镶嵌工艺形成。第二栅极电极108可以通过能够在嵌入衬底内的空洞内沉积材料的任何适当沉积技术形成。例如，第二栅极电极108可以通过CVD、PVD或ALD形成。在具体实施例中，第一和第二栅极电极106和108是同时形成的。第一和第二栅极电极106和108可以通过CVD、PVD或ALD形成，接着进行各向异性蚀刻以形成第一栅极电极106。第一和第二栅极电极106和108可以由诸如金属的导电材料形成。示例性金属包括Ni、TiN、Pt和W。
根据本发明的实施例，图2J所示的增强模式多栅极HEMT 100具有设置于第一和第二栅极电极106和108之间的极性半导体层114。在该实施例中，极化层112未设置在第一和第二栅极电极106和108之间。第一和第二栅极电极106和108之间没有极化层112防止在第一和第二栅极电极106和108之间形成2DEG。根据本发明的实施例，向第一和第二栅极电极106和108施加栅极偏压从极性半导体层114的上方和下方控制沟道层120。这样一来，根据本发明的实施例的增强模式多栅极HEMT 100对流过极性半导体层114的电流具有最大控制。
在替代的实施例中，极化层112可以在第一和第二栅极电极106和108之间保持完整以形成耗尽模式多栅极HEMT。在图2K-2M中示出了形成耗尽模式多栅极HEMT的方法，图2K-2M从上述的图2G-1继续。
在图2K中，扩展图2G-1的空洞210以形成扩大的空洞212。在该实施例中，扩大的空洞212不暴露极性半导体层114。扩大的空洞212可以暴露极化层112的底表面223。在实施例中，扩大的空洞212可以进一步暴露接合粘附层104的侧壁216以及载体衬底102的表面218和220。扩大的空洞212可以通过第二蚀刻工艺形成，第二蚀刻工艺大体上仅去除接合粘附层104，如上文结合图2H所述。接下来，如图2L所示，形成第一栅极电介质层116和第二栅极电介质层118。在该实施例中，在沟道层120的顶部以及源极和漏极接触部110之间形成第一栅极电介质层116。此外，在扩大的空洞212的表面223、216、218和220上形成第二栅极电介质层118。第二栅极电介质层118不完全填充扩大的空洞212。在实施例中，第二栅极电介质118的一部分直接形成在极化层112下方。第一和第二栅极电介质层116和118具有与上文在图2I中所描述的厚度、尺寸和形成工艺技术类似的厚度、尺寸和形成工艺技术。
之后，如图2M所示，形成第一栅极电极106和第二栅极电极108，由此完成根据本发明的实施例的耗尽模式多栅极HEMT 101的构造。在实施例中，在第一栅极电介质层116的顶部以及沟道层120上方形成第一栅极电极106。在扩大的空洞212内形成第二栅极电极108。第二栅极电极108可以设置在由极性半导体层114和极化层112形成的沟道层120下面。在实施例中，第二栅极电极108由第二栅极电介质层118完全包围。在实施例中，第一栅极电极106和第二栅极电极108彼此垂直对准。此外，在实施例中，第一栅极电极106和第二栅极电极108彼此电耦合，以使得在向一个栅极施加电压时，另一个栅极也被施加相同的电压。这样一来，沟道层120的两侧都可以用于控制流过沟道层120的电流。在实施例中，第一和第二栅极电极106和108通过工艺技术并根据上文在图2J中公开的结构尺寸而形成。
根据本发明的实施例，耗尽模式多栅极HEMT 101具有设置于第一和第二栅极电极106和108之间的极性半导体层114和极化层112两者。耗尽模式多栅极HEMT 101因此在第一和第二栅极电极106和108之间具有2DEG。在实施例中，2DEG距极性半导体层114内的界面1-2nm。根据本发明的实施例，向第一和第二栅极电极106和108施加栅极偏压从极性半导体层114上方和下方控制沟道层120。这样一来，根据本发明的实施例，耗尽模式多栅极HEMT 101对流过沟道层120的电流具有最大控制。
图3示出了包括利用本发明的实施例制造的一个或多个管芯的内插件300。内插件300是用于将第一衬底302桥接到第二衬底304的居间衬底。第一衬底302例如可以是集成电路管芯。第二衬底304例如可以是存储器模块、计算机主板或另一集成电路管芯。通常，内插件300的目的是将连接扩展到更宽间距或将连接重新布线到不同连接。例如，内插件300可以将集成电路管芯耦合到球栅阵列(BGA)306，球栅阵列306接下来能够被耦合到第二衬底304。在一些实施例中，第一和第二衬底302/304附接到内插件300的相对侧。在其他实施例中，第一和第二衬底302/304附接到内插件300的同一侧。并且在其他实施例中，通过内插件300来互连三个或更多衬底。
内插件300可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插件可以由交替的刚性或柔性材料形成，所述刚性或柔性材料可以包括与上述的用于半导体衬底中的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。
内插件可以包括金属互连件308和通孔310，包括但不限于穿硅通孔(TSV)312。内插件300还可以包括嵌入式器件314，其包括无源和有源器件两者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器和静电放电(ESD)器件。也可以在内插件300上形成更复杂的器件，例如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件。
根据本发明的实施例，可以在制造内插件300时使用本文公开的多栅极HEMT或形成多栅极HEMT的方法。
图4示出了根据本发明的一个实施例的计算装置400。计算装置400可以包括若干部件。在一个实施例中，这些部件附接到一个或多个主板。在替代的实施例中，这些部件被制造到单个芯片上系统(SoC)管芯上而不是主板上。计算装置400中的部件包括但不限于集成电路管芯402和至少一个通信芯片408。在一些实施方式中，将通信芯片408制造为集成电路管芯402的一部分。集成电路管芯402可以包括CPU 404以及常常用作高速缓冲存储器的管芯上存储器406，可以通过诸如嵌入式DRAM(eDRAM)或自旋转移矩存储器(STTM或STTM-RAM)来提供管芯上存储器406。
计算装置400可以包括其他部件，其他部件可以或可以不物理和电耦合至主板或制造在SoC管芯内。这些其他部件包括但不限于易失性存储器410(例如，DRAM)、非易失性存储器412(例如，ROM或闪速存储器)、图形处理单元414(GPU)、数字信号处理器416、密码处理器442(在硬件内执行加密算法的专业处理器)、芯片组420、天线422、显示器或触摸屏显示器424、触摸屏控制器426、电池428或其他电源、功率放大器(未示出)、全球定位系统(GPS)装置428、罗盘430、运动协处理器或传感器432(其可以包括加速度计、陀螺仪和罗盘)、扬声器434、照相机436、用户输入装置438(例如，键盘、鼠标、手写笔和触摸板)、以及大容量存储装置440(例如，硬盘驱动器、光盘(CD)、数字多用盘(DVD)等)。
通信芯片408实现用于往返于计算装置400传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体介质来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关联的装置不包含任何线路，尽管在一些实施例中它们可能不包含。通信芯片408可以实施若干无线标准或协议中任一种，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物，以及被指定为3G、4G、5G和更高代的任何其他无线协议。计算装置400可以包括多个通信芯片408。例如，第一通信芯片408可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片408可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算装置400的处理器404可以包括本发明的实施例的并可以根据本发明的实施例形成的一个或多个多栅极HEMT器件。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何器件或器件部分。
通信芯片408也可以包括本发明的实施例的并可以根据本发明的实施例形成的一个或多个多栅极HEMT器件。
在其他实施例中，计算装置400内容纳的另一个部件可以包含本发明的实施例的并可以根据本发明的实施例形成的一个或多个多栅极HEMT器件。
在各实施例中，计算装置400可以是膝上计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板计算机、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放机、或者数字视频记录仪。在其他实施方式中，计算装置400可以是处理数据的任何其他电子装置。
在实施例中，半导体器件包括衬底和衬底顶部的粘附层、粘附层顶部的沟道层、沟道层顶部的第一栅极电极、沟道层下面的第二栅极电极、以及第一电极的相对侧上的源极和漏极接触部对，其中第一栅极电极具有在第一栅极电极和沟道层之间的第一栅极电介质层，第二栅极电极具有完全围绕第二栅极电极的第二栅极电介质层。
在实施例中，沟道层为异质结构。沟道层可以包括极化层和直接在极化层顶部上的极性半导体层。极化层可以由AlGaN形成，并且极性半导体层可以由GaN形成。在实施例中，极化层不设置在第一和第二栅极电极之间。在实施例中，极性半导体层和极化层设置在第一和第二栅极电极之间。在实施例中，极化层在极化层和极性半导体层之间的界面处感生出二维电子气(2DEG)。2DEG可以距极性半导体层内的界面1-2nm远。在实施例中，源极和漏极接触部对穿过极性半导体层形成在极化层上。在实施例中，第一栅极电介质层形成于源极和漏极接触部对之间。第二栅极电极可以延伸到载体衬底的沟槽中。在实施例中，第一栅极电极与第二栅极电极垂直对准。
在实施例中，一种形成半导体器件的方法包括：提供施主衬底和接收衬底，接收衬底具有嵌入的牺牲层；向接收衬底上转移施主衬底的一部分以形成器件衬底，器件衬底的顶部部分形成沟道层；在沟道层上并在嵌入的牺牲层的相对侧上形成源极和漏极区对；去除嵌入的牺牲层以在沟道层下面形成空洞；在沟道层的一部分顶部形成第一栅极电介质层，并在空洞内的侧壁上形成第二栅极电介质层；以及在沟道层上方的第一栅极电介质层上形成第一栅极电极，并且在空洞内的位于沟道层下面的第二栅极电极上形成第二栅极电极。
在实施例中，形成空洞包括第一和第二选择性蚀刻工艺。第一选择性蚀刻工艺可以大体上仅去除牺牲层。第二选择性蚀刻工艺可以大体上仅去除粘附层。在实施例中，第二选择性蚀刻工艺还包括第三选择性蚀刻工艺。第三选择性蚀刻工艺可以大体上去除底部层的一部分。在实施例中，形成空洞暴露出栅极空洞内的底部层。形成空洞可以暴露出空洞内的顶部层。在实施例中，选择性去除牺牲层包括向器件衬底中蚀刻开口，以暴露牺牲层，以及利用通过开口施加的选择性蚀刻剂去除牺牲层。选择性蚀刻剂可以相对于周围的材料选择性地去除牺牲层。在实施例中，向接收衬底上转移施主衬底的一部分包括将施主衬底附接到接收衬底，将施主衬底接合到接收衬底以形成接合衬底，以及将接合衬底分开以形成器件衬底。器件衬底可以包括接收衬底以及施主衬底的在接收衬底顶部的一部分。在实施例中，向接收衬底上转移施主衬底的一部分还包括执行熔融接合以将施主衬底粘合到接收衬底。
在实施例中，计算装置包括主板、安装在主板上的处理器以及与处理器制造于同一芯片上或安装于主板上的通信芯片。处理器包括衬底、衬底顶部的粘附层、粘附层顶部的沟道层、沟道层顶部的第一栅极电极、嵌入在衬底内并在沟道层下面的第二栅极电极、以及在第一栅极电极的相对侧上的源极和漏极接触部对，其中第一栅极电极具有在第一栅极电极和沟道层之间的第一栅极电介质层，第二栅极电极具有完全围绕第二栅极电极的第二栅极电介质层。
在实施例中，沟道层为异质结构。在实施例中，沟道层包括极化层和直接在极化层顶部上的极性半导体层。极化层可以在极化层和极性半导体层之间的界面处感生出二维电子气(2DEG)。极化层可以由AlGaN形成，并且极性半导体层可以由GaN形成。在实施例中，第一栅极电极与第二栅极电极垂直对准。
例示的本发明的实施方式的以上描述，包括在摘要中描述的内容，并非要穷举或将本发明限制到所公开的精确形式。尽管出于例示的目的在本文中描述了本发明的具体实施方式和示例，但如相关领域的技术人员将认识到的，在本发明的范围内，各种等价修改都是可能的。
可以根据以上详细描述对本发明做出这些修改。以下权利要求中使用的术语不应被解释为将本发明限制到说明书和权利要求中公开的具体实施方式。相反，本发明的范围要完全由所附权利要求确定，权利要求要根据权利要求解释的已确立的原则来解释。

Claims (25)

1.一种半导体器件，包括：
衬底；
在所述衬底的顶部上的粘附层；
在所述粘附层的顶部上的沟道层；
在所述沟道层的顶部上的第一栅极电极；
在所述第一栅极电极和所述沟道层之间的第一栅极电介质层；
在所述沟道层的下面的第二栅极电极；
完全围绕所述第二栅极电极的第二栅极电介质层；以及
在所述第一栅极电极的相对侧上的源极接触部和漏极接触部对，
其中，所述第二栅极电极与所述粘附层在横向上相邻并且在垂直处于所述第一栅极电极下面的位置处延伸到所述衬底中。
2.根据权利要求1所述的半导体器件，其中，所述沟道层为异质结构。
3.根据权利要求2所述的半导体器件，其中，所述沟道层包括极化层和直接位于所述极化层的顶部上的极性半导体层。
4.根据权利要求3所述的半导体器件，其中，所述极化层由AlGaN形成，并且所述极性半导体层由GaN形成。
5.根据权利要求3所述的半导体器件，其中，所述极化层不设置在所述第一栅极电极和所述第二栅极电极之间。
6.根据权利要求3所述的半导体器件，其中，所述极性半导体层和所述极化层设置在所述第一栅极电极和所述第二栅极电极之间。
7.根据权利要求6所述的半导体器件，其中，所述极化层在所述极化层和所述极性半导体层之间的界面处感生出二维电子气(2DEG)。
8.根据权利要求7所述的半导体器件，其中，所述2DEG距所述极性半导体层内的所述界面1-2nm远。
9.根据权利要求1所述的半导体器件，其中，所述第二栅极电极延伸到载体衬底的沟槽中。
10.根据权利要求1所述的半导体器件，其中，所述第一栅极电极与所述第二栅极电极垂直对准。
11.一种形成半导体器件的方法，包括：
提供施主衬底和接收衬底，所述接收衬底具有嵌入的牺牲层；
向所述接收衬底上转移所述施主衬底的一部分以形成器件衬底，所述器件衬底的顶部部分形成沟道层；
在所述沟道层上并在所述嵌入的牺牲层的相对侧上形成源极区和漏极区对；
去除所述嵌入的牺牲层以在所述沟道层下面形成空洞；
在所述沟道层的一部分的顶部上形成第一栅极电介质层，并且在所述空洞内的侧壁上形成第二栅极电介质层；以及
在所述沟道层上方的所述第一栅极电介质层上形成第一栅极电极，并且在所述空洞内在所述沟道层下面的所述第二栅极电介质层上形成第二栅极电极。
12.根据权利要求11所述的方法，其中，形成所述空洞包括第一选择性蚀刻工艺和第二选择性蚀刻工艺。
13.根据权利要求12所述的方法，其中，所述第一选择性蚀刻工艺大体上仅去除所述牺牲层。
14.根据权利要求12所述的方法，其中，所述第二选择性蚀刻工艺大体上仅去除粘附层。
15.根据权利要求12所述的方法，还包括第三选择性蚀刻工艺。
16.根据权利要求15所述的方法，其中，所述第三选择性蚀刻工艺大体上去除了所述沟道层的一部分。
17.根据权利要求11所述的方法，其中，选择性去除所述牺牲层包括：向所述器件衬底中蚀刻开口以暴露所述牺牲层，以及利用通过所述开口施加的选择性蚀刻剂去除所述牺牲层。
18.根据权利要求17所述的方法，其中，所述选择性蚀刻剂相对于周围的材料选择性地去除所述牺牲层。
19.根据权利要求11所述的方法，其中，向所述接收衬底上转移所述施主衬底的一部分包括：
将所述施主衬底附接到所述接收衬底；
将所述施主衬底接合到所述接收衬底以形成接合衬底；以及
将所述接合衬底分开以形成所述器件衬底，所述器件衬底包括所述接收衬底和在所述接收衬底的顶部上的所述施主衬底的一部分。
20.根据权利要求19所述的方法，还包括执行熔融接合以将所述施主衬底粘附到所述接收衬底。
21.一种计算装置，包括：
主板；
安装在所述主板上的处理器；以及
通信芯片，其被制造在与所述处理器相同的芯片上或被安装在所述主板上；
其中，所述处理器包括：
衬底；
在所述衬底的顶部上的粘附层；
在所述粘附层的顶部上的沟道层；
在所述沟道层的顶部上的第一栅极电极；
在所述第一栅极电极和所述沟道层之间的第一栅极电介质层；
嵌入在所述衬底内并在所述沟道层的下面的第二栅极电极；
完全围绕所述第二栅极电极的第二栅极电介质层；以及
在所述第一栅极电极的相对侧上的源极接触部和漏极接触部对，
其中，所述第二栅极电极与所述粘附层在横向上相邻并且在垂直处于所述第一栅极电极下面的位置处延伸到所述衬底中。
22.根据权利要求21所述的计算装置，其中，所述沟道层是异质结构。
23.根据权利要求22所述的计算装置，其中，所述沟道层包括极化层和直接位于所述极化层的顶部上的极性半导体层。
24.根据权利要求23所述的计算装置，其中，所述极化层在所述极化层和所述极性半导体层之间的界面处感生出二维电子气(2DEG)。
25.根据权利要求24所述的计算装置，其中，所述极化层由AlGaN形成，并且所述极性半导体层由GaN形成。
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