TW201622148A - 多閘高電子遷移率電晶體及製造方法 - Google Patents

多閘高電子遷移率電晶體及製造方法 Download PDF

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Abstract

多閘極高電子遷移率電晶體(HEMT)與其形成方法之揭露。多閘極HEMT包括基板與在該基板頂部上的附著層。被設置在該附著層頂部上的通道層，與被設置在該通道層頂部上的第一閘極電極。該第一閘極電極具有介於該第一閘極電極與該通道層之間的第一閘極介電層。第二閘極電極被嵌入在該基板之內與該通道層之下。該第二閘極電極具有完全包圍該第二閘極電極的第二閘極介電層。一對源極與汲極被設置在該第一閘極電極的相反兩側上。

Description

多閘高電子遷移率電晶體及製造方法
本發明的實施方式一般係關於半導體電晶體及其製造方法。更具體而言，本發明的實施方式係關於多閘高電子遷移率電晶體(HEMT)及其製造方法。
如III-V半導體的氮化物半導體化合物，由於其大量的能帶間隙電子特性，正超越矽日益普及地成為具有前景的替代或補充物質。在半導體技術中使用高能帶間隙材料能產生具有高崩潰電壓與高電子遷移率的半導體裝置。利用寬能帶間隙半導體的傳統裝置係由包括單閘電極以及一對源極與汲極區域的平面半導體結構所形成。為了製造傳統的平面寬能帶間隙電晶體，III-V半導體材料的厚緩衝層最初係在後基板上形成，用以盡量減少穿透差排缺陷。實際而言，生成厚的緩衝層可以係昂貴且耗時的，因而限制設計製程中的彈性。
100‧‧‧多閘HEMT
102‧‧‧載體基板
104‧‧‧附著層
106‧‧‧第一閘極電極
108‧‧‧第二閘極電極
110‧‧‧源極與汲極接觸
112‧‧‧偏振層
113‧‧‧厚極性半導體層
114‧‧‧極性半導體層
116‧‧‧第一閘極介電層
118‧‧‧第二閘極介電層
120‧‧‧通道層
200‧‧‧施體基板
104A‧‧‧附著層
115‧‧‧頂部表面
202‧‧‧樣板基板
204‧‧‧選擇性穿孔層
205‧‧‧裝置基板
208‧‧‧施體頂部表面
201‧‧‧受體基板
104B‧‧‧第二附著層
206‧‧‧犧牲層
210‧‧‧孔隙
103‧‧‧頂部表面
104B‧‧‧第二附著層
203‧‧‧結合基板
212‧‧‧放大孔隙
209‧‧‧部分
114X/114x‧‧‧部分
205‧‧‧裝置基板
211‧‧‧開口
214‧‧‧側壁
216‧‧‧側壁
222‧‧‧表面
218‧‧‧表面
220‧‧‧表面
223‧‧‧底部表面
300‧‧‧中介層
302‧‧‧第一基板
304‧‧‧第二基板
306‧‧‧球形陣列
308‧‧‧金屬互連件
310‧‧‧通道
312‧‧‧穿透矽通孔
314‧‧‧嵌入式裝置
400‧‧‧計算裝置
402‧‧‧積體電路晶粒
404‧‧‧處理器
406‧‧‧晶粒上記憶體
408‧‧‧通訊晶片
410‧‧‧揮發性記憶體
412‧‧‧非揮發性記憶體
414‧‧‧圖像處理單元
416‧‧‧數位訊號處理器
420‧‧‧晶片組
422‧‧‧天線
424‧‧‧觸控螢幕顯示器
426‧‧‧觸控螢幕顯示器控制器
428‧‧‧電池
430‧‧‧羅盤
432‧‧‧運動感測器
434‧‧‧揚聲器
436‧‧‧相機
438‧‧‧輸入裝置
440‧‧‧大容量儲存裝置
442‧‧‧加密處理器
444‧‧‧全球定位系統
圖1A-1B係根據本發明之實施方式闡明多閘HEMT的剖面圖。
圖2A-2J係根據本發明之實施方式闡明形成增強型多閘HEMT之方法的剖面圖。
圖2K-2M係根據本發明之實施方式，作為圖2G-1的延續，闡明形成耗盡型多閘HEMT之方法的剖面圖。
圖3係闡明實施本發明一或多個實施方式之中介層。
圖4係闡明根據本發明實施方式所建立的計算裝置。
【發明內容及實施方式】
揭露多閘HEMT及其製造方法。在以下的說明中，將使用熟悉本技術領域人員常用的術語來敘述各種方面的示例性實施方式，將其工作的實質內容傳達給熟悉該技術領域的其他人員。然而，對熟悉相關領域的這些人員而言顯而易見的是，本發明可以僅與部分所描述的方法實施。出於解釋之目的，提出具體的數字、材料與配置，以便提供該示例性實施方式的徹底了解。然而，對熟悉該領域的人員而言顯而易見的是，本發明可在無該些具體細節的情況下實施。在其他例子中，為大眾所熟知的特性將被省略或簡化，以免模糊該示例性實施方式。
各種操作將以最有助於理解本發明的方式依次被描述為多個獨立的操作，然而，描述的順序不應被解釋為暗示該些操作係為必然的順序相關。特別是，這些操作不需按照呈現的順序來執行。
本發明的實施方式係針對多閘HEMT與其製造方法。在實施方式中，多閘HEMT包括被放置在基板頂部上的通道層。第一閘極電極被設置在通道層上方與第二閘極電極被設置在通道層下方。第一與第二閘極電極的相反側上係為源極與汲極接觸。在實施方式中，第一與第二閘極電極控制電流分別流過通道層的上方與下方。因此，多閘HEMT具有最大的電流控制。
圖1A係根據本發明之實施方式闡明多閘HEMT 100的剖面圖。在實施方式中，多閘HEMT 100形成在載體基板102上方。載體基板102可被形成在任何用於半導體製造的適合基板上，例如塊體單晶矽基板。附著層104被形成在載體基板102頂部上。附著層104可被用來將載體基板102附著在另一基板上，如下所敘述。任何適合的附著材料，例如二氧化矽(SiO2)或氧化鋁(Al2O3)，可被用來形成附著層104。
如圖1A所示通道層120被設置於附著層104上。在實施方式中，通道層120係為異質結構，其包括極性半導體層114與偏振層112。在實施方式中，極性半導體層114被直接設置在偏振層112頂部上。極性半導體層114可由寬能帶間隙+c極性半導體材料形成，例如但不侷限於，氮化鎵(GaN)或氮化銦鎵(InGaN)。在實施方式中，偏振層112由任何適合的材料所形成，其當被直接設置在鄰近極性半導體層114時誘發二維電氣層(2DEG)。例如，偏振層112可由氮化鋁鎵(AlGaN)、氮化鋁銦 (AlInN)、或氮化鋁(AIN)。
在本發明的實施方式中，多閘HEMT 100具有二閘極電極：第一閘極電極106與第二閘極電極108。第一閘極電極106可被設置在通道層120上方，與第二閘極電極108可被設置在通道層120下方。在實施方式中，第二閘極電極可被設置在極性半導體層114下方。在實施方式中，第二閘極電極108可進一步被設置在偏振層112下方。如圖1A所示第二閘極電極108可與第一閘極電極106垂直對齊。具有二閘極電極使得閘極電壓被施加至極性半導體層114的頂部與底部表面就此而論，多閘HEMT 100能最大控制流經極性半導體層114的電流。第一與第二閘極電極106與108可由通常用來做閘極電極的傳導性材料形成。在實施方式中，傳導性材料係為金屬。在特定的實施方式中，傳導性材料係由鎳(Ni)、氮化鈦(TiN)、鉑(Pt)、或鎢(W)所組成。
多閘HEMT 100也包括二閘極介電層。第一閘極介電層116可被設置在極性半導體層114與第一閘極電極106之間。第二閘極介電層118可被設置圍繞在第二閘極電極108周圍。在實施方式中，第二閘極介電層118完全包圍第二閘極電極108。第一與第二閘極介電層116與118可由絕緣材料形成，例如但不侷限於氧化矽、二氧化矽(SiO2)與/或高K介電材料。
多閘HEMT包括形成在第一與第二閘極電極106與108相反側上的源極與汲極接觸。在實施方式中，源極與 汲極接觸110被設置在載體基板102上方與通道層120頂部上。源極與汲極接觸110被定位成電耦合至通道層120。在實施方式中，源極與汲極接觸110被直接設置在偏振層112頂部上。任何適合的傳導性材料可被用來形成源極與汲極接觸110。在實施方式中，源極與汲極接觸110係由N摻雜GaN、InGaN、或氮化銦(InN)所形成的磊晶半導體結構。
如圖1A所描繪的實施方式中，多閘HEMT 100係為增強型多閘HEMT。增強型多閘HEMT 100具有被設置在第一與第二閘極電極106與108之間的極性半導體層114。在實施方式中，偏振層112並不被設置在該第一與第二閘極電極106與108之間。第一與第二閘極電極106與108之間缺少偏振層112能防止在第一與第二閘極電極106與108之間形成2DEG。就此而論，增強型多閘HEMT 100並無介於第一與第二閘極電極106與108之間的2DEG。在此實施方式中，極性半導體層114係為有效的通道層120。極性半導體層114可由寬能帶間隙半導體材料形成，例如GaN或InGaN。
為了操作增強型多閘HEMT 100，將閘極偏壓施加至第一與第二閘極電極106與108，以誘發極性半導體層114之內的電子累積。電子累積在極性半導體層114之內形成反轉層。反轉層使得電流流過源極與汲極接觸110之間的極性半導體層114。因此，施加閘極偏壓啟動增強型多閘HEMT 100為開啟。然而，若無施加閘極偏壓，增強 型多閘HEMT 100則不會誘發極性半導體層114之內的反轉層。沒有反轉層，就沒有電流流過極性半導體層114，增強型多閘HEMT 100則因此為關閉。根據本發明的實施方式，施加閘極偏壓至第一與第二閘極電極106與108能從極性半導體層114的上方與下方控制通道層120。因此，增強型多閘HEMT 100能最大控制流經極性半導體層114的電流。
在如圖1B所描繪的替代性實施方法中闡明耗盡型多閘HEMT。耗盡型多閘HEMT 100具有被設置在第一與第二閘極電極106與108之間的極性半導體層114以及偏振層112。極性半導體層114與偏振層112之間的交互作用在極性半導體層114與偏振層112之間的介面產生二維電子氣(2DEG)。在實施方式中，單獨存在的偏振層112在介面形成2DEG。在實施方式中，2DEG被誘發在距介面1-2nm的距離與極性半導體層114之內。在實施方式中，極性半導體層114由寬能帶間隙+c極性半導體材料形成。在特定的實施方式中，極性半導體層114由GaN或InGaN形成。偏振層112可由任何適合的材料形成，其當被直接設置在鄰近極性半導體層114時誘發2DEG。例如，偏振層112可由AlGaN、AlInN、或AlN形成。在特定的實施方式中，偏振層112由AlGaN形成且該極性半導體層114由GaN形成。
為了操作耗盡型多閘HEMT 101，不將閘極偏壓施加至第一與第二閘極電極106與108。自然形成的2DEG能 使電流在源極與汲極接觸110之間自由地移動。因此，當無閘極偏壓至第一與第二閘極電極106與108時，耗盡型多閘HEMT 101係持續為開啟。當施加閘極偏壓時，電子被阻止進入第一與第二閘極電極106與108之間的通道層120。通道層中沒有電子，通道即為夾斷且沒有電流可以流過通道層。因此，施加閘極偏壓啟動增強型多閘HEMT 100為關閉。根據本發明的實施方式，施加閘極偏壓至第一與第二閘極電極106與108能從極性半導體層114的上方與下方控制通道層120。就此而論，耗盡型多閘HEMT 101能最大控制流經通道層120的電流。
圖2A-2M係依照本發明之實施方式闡明形成多閘HEMT的示例性實施方式。更具體而言，圖2A-2J係根據本發明之實施方式闡明形成增強型多閘HEMT之方法的剖面圖。圖2K-2M係根據本發明之實施方式，作為圖2G-1的延續，闡明形成耗盡型多閘HEMT之方法的剖面圖。
參考圖2A，提供具有施體頂部表面208的施體基板200。在實施方式中，施體基板200包括被設置在樣板基板202頂部上的厚極性半導體層113。施體基板200進一步包括被設置在偏振層112上的第一附著層104A。在實施方式中，偏振層112可被設置在厚極性半導體層113上。
形成施體基板200的示例性製程流程可由提供樣板基板202開始。樣板基板202提供一個可在其上形成其他層的基礎。任何適合的基板可形成樣板基板202，例如但不 侷限於，塊體單晶矽基板或藍寶石基板。
接著，厚極性半導體層113被形成在樣板基板202頂部上。任何適合的生長製程，例如原子層沈積(ALD)、化學氣相沉積(CVD)、以及分子束磊晶(MBE)，可被用來形成厚極性半導體層113。厚極性半導體層113可具有足夠的厚度將製造過程中所產生的缺陷減至最少。例如，例如，當由GaN所形成厚極性半導體層113生成在非同質基板上時可形成穿透差排缺陷。該缺陷垂直性地擴展且最後可終止於一定的高度。因此，極性半導體層113可能需要厚至足以在厚極性半導體層113之上部區域中形成具有低缺陷密度的高純度(high quality)材料。如下列所討論的，在厚極性半導體層113之上部區域中的高純度材料隨後可被用來做為通道層120的一部分。在實施方式中，厚極性半導體層113的厚度至少為20μm。在特定的實施方式中，厚度約為30μm。
接著，偏振層112由任何適合的生長技術在厚極性半導體層113頂部上形成，例如磊晶生長。可形成足夠厚度的偏振層112來在偏振層112與厚極性半導體層113之間的介面誘發2DEG。例如，偏振層112的厚度範圍可從10至30nm。在特定的實施方式中，厚度約為20nm。偏振層112可由具有與該厚極性半導體層113交互作用之本質電荷極性的任何適合的材料形成，在偏振層112與厚極性半導體層113之間的介面誘發2DEG。偏振層112的示例性材料包括AlGaN、AlInN、與AlN。
第一附著層104A接著在偏振層112頂部上被形成，因而完成了施體基板200的形成。任何適合的沉積製程可被用來形成第一附著層104A，例如化學氣相沉積(CVD)與物理氣相沉積(PVD)。第一附著層104A附加在施體基板200來分離基板，例如圖2B-1所闡明之受體基板201。第一附著層104A可被設計為具有足夠的厚度，當與另一附著層熔合時形成牢固的結合，例如圖2B-1中所闡明的第二附著層104B所闡明。在實施方式中，第一附著層104A的厚度範圍從10至20nm。第一附著層104A可由具有附著性的任何適合材料形成，例如SiO2或Al2O3。在特定的實施方式中，施體基板200包括矽形成的樣板基板202、GaN形成的厚極性半導體層113、AlGaN形成的偏振層112、與SiO2形成的第一附著層104A。
選擇性穿孔層204可被形成在厚極性半導體層113之內，為離子解離製程作準備。在實施方式中，穿孔層204可在厚極性半導體層113生長後的任何時候被植入。在實施方式中，穿孔層204在第一附著層104A沈積後被植入。在實施方式中，從厚極性半導體層113的頂部表面115藉由氫植入至深度D生成穿孔層204。穿孔層204可決定施體基板200在哪個點被離子解離製程切斷。在實施方式中，氫植入的深度D係為極性半導體層114的目標厚度，作為如圖1A所示之通道層120的一部分。被設置在深度D上方之厚極性半導體層113的部分可為高純度半導 體材料，其之後被用作通道層120的一部分。在實施方式中，深度D至少為2nm。在特定的實施方式中，深度D範圍在20至100nm內。
接著，在圖2B-1，提供具有受體頂部表面210的受體基板201。在實施方式中，受體基板201包括由任何適合用於半導體製造之基板形成的載體基板102，例如塊體單晶矽基板。
犧牲層206被形成在受體基板201之內。犧牲層206可完全地被嵌入在受體基板201之內。如圖2B-2所闡示之受體基板201的頂部透視圖，犧牲層206可在第二附著層104B之內延伸下至載體基板102的部分。回頭參考圖2B-1中所描繪的實施方式，犧牲層206被形成在載體基板102的溝槽之內，且完全地被第二附著層104B包圍。第二附著層104B可立即包圍載體基板102的溝槽之內的犧牲層206。在實施方式中，從可被選擇性地從相對附著層104B移除之犧牲材料形成犧牲層206。進一步，犧牲層206由不擴散至附著層104B的犧牲材料所形成。犧牲層206也可耐受用來形成多閘HEMT之其他特徵的後續製程條件。在實施方式中，犧牲層206可由金屬，如鎢、或氮化物，如氮化鈦(TiN)或氮化矽(SiN)所形成。
如圖2B-1所闡明，第二附著層104B的部分被設置於載體基板102頂部。第二附著層104B可附加在受體基板201來分離基板，例如施體基板200。在實施方式中，第二附著層104B具有足夠的厚度，當與另一附著層熔合時 形成牢固的結合，例如圖2A中所闡明的第一附著層104A。在實施方式中，第二附著層104B的厚度範圍從15至20nm。第二附著層104B可由具有附著性的任何適合材料形成。例如，第二附著層104B可由SiO2或Al2O3形成。
受體基板201可由眾所周知的沉積或蝕刻製程所形成。形成受體基板201之示例性製程流程可開始於用向異性蝕刻，先蝕刻載體基板102之內的溝槽。之後，可在溝槽之內與載體基板102的頂部表面103上沈積初始附著層。接著，在初始附著層與溝槽之內形成犧牲層206。平坦化製程可接著移除犧牲層206的部分，以及被設置在載體基板102之頂部表面103上方的初始附著層的部分。最後，後續的附著層可被沈積在載體基板102之頂部表面103上、初始附著層上、以及犧牲層206的頂部上。具有來自第二附著層104B之後續附著層的初始附著層剩餘部分如圖2B-1所闡明。
提供施體基板200與受體基板201之後，施體基板200接著被附加至受體基板201以形成結合基板203，如圖2C所闡明。在實施方式中，透過結合第一附著層104A至第二附著層104B，執行附加施體基板200至受體基板201。第一附著層104A至第二附著層104B的接合可透過直接晶片結合製程發生。在實施方式中，直接晶片接合製程在兩附著層104A與104B的頂部表面之間形成化學接合。直接晶片接合製程可為氧化物熔合結合製程。氧化物 熔合結合製程可包括用靜電力，例如凡得瓦力，暫時性地保持兩附著層104A與104B之頂部表面在適當的位置。熱退火可接著將兩層化學結合至一起。
在實施方式中，附著層104A與104B被熔合在一起以形成結合附著層104。結合附著層104可具有由第一與第二附著層104A與104B之總合所決定的厚度。結合附著層104的厚度不應該太厚以便通過它形成通道。此外，結合附著層104的厚度應該夠厚到形成足以耐受晶片處理與隨後之半導體製程的結合。在實施方式中，結合附著層104的厚度範圍係從30至40nm。
接下來，如圖2D所示結合基板203在位於厚極性半導體層113之內的部位被分離，以移除結合基板203的部分209。結合基板203的剩餘部分形成裝置基板205。根據本發明的實施方式，裝置基板205將被用來形成多閘HEMT。厚極性半導體層113被分離成為部分114x與極性半導體層114。部分114x可被丟棄或與部分209被用於後續的表面捐贈。極性半導體層114可留做裝置基板205的一部分，用於多閘HEMT的製造。在實施方式中，極性半導體層114被放置在裝置基板205的頂部部分，通道層120被設置在其中。極性半導體層114可由高密度材料，在厚極性半導體層113的上部區域形成，如上所討論相對於圖2A所示。
在實施方式中，根據本發明之實施方式極性半導體層114被用來形成針對多閘HEMT之通道層。極性半導體層 114具有足夠的厚度讓電流在多閘HEMT的操作中流過。在實施方式中，極性半導體層114的厚度等同於圖2A中所討論的嵌入氫原子的深度D。在實施方式中，極性半導體層114的厚度至少為2nm。在具體的實施方式中，極性半導體層114的厚度範圍在20至100nm內。
在實施方式中，結合基板203在厚極性半導體層113之內的穿孔層204被離子切割分離，其中如圖2A所討論的氫原子被嵌入。離子切割可由初始熱退火執行，其形成孔隙，氫原子被嵌入其中。一旦孔隙被形成，由於孔隙所引起的結構性弱點，該部分209可輕易地被分離。替代性分離方法包括任何常規的切割技術，例如剝離、或任何適合的選擇性蝕刻釋放技術。熟悉本領域的技術人員將理解分離結合基板203之嵌入選擇性蝕刻釋放技術所規定的製程。拋光製程，例如化學機械拋光(CMP)，可接著被用來平滑頂部表面以，與打薄該層114至所期望的厚度。
分離並移除結合基板203的該部分209之後，根據本發明之實施方式，如圖2E所示之裝置基板205被用來形成多閘HEMT 100。在實施方式中，裝置基板205包括載體基板102、犧牲層206、結合附著層104與通道層120。在實施方式中，通道層120係由極性半導體層114與偏振層112所形成之異質結構。在實施方式中，極性半導體層114被直接設置在偏振層112頂部上。
接下來，如圖2F所示源極與汲極接觸110被形成在犧牲層206與載體基板102上方的相反側上。源極與汲極 接觸110可由從極性半導體層114外延生長被形成。例如，源極與汲極接觸110可由ALD或CVD被形成。在實施方式中，源極與汲極接觸110延伸通過極性半導體層114且直接形成在偏振層112的頂部上。就此而論，源極與汲極接觸110被耦合至極性半導體層114與偏振層112。再者，源極與汲極接觸110可被耦合至被形成在極性半導體層114之內的2DEG層。任何合適的半導體材料可被用來形成源極與汲極接觸110。在實施方式中，源極與汲極接觸110係由N摻雜GaN、InGaN、或InN所形成。
之後，如圖2G-1所示，犧牲層206被選擇性地移除以形成孔隙210。在實施方式中，犧牲層206透過第一蝕刻製程被移除，其基本上只移除犧牲層206。在實施方式中，第一蝕刻製程係為使用蝕刻劑的等向性濕蝕刻製程，其選擇性地移除與周圍之結合附著層104相對的犧牲層206。也就是說，蝕刻劑基本上移除犧牲層206，同時保持周圍的結合附著層104基本上的完整。在實施方式中，蝕刻劑為磷酸(H3PO4)或氫氧化銨與過氧化氫的混合物(NH4OH+H2O2)。
為移除犧牲層206，至少一或多個開口211可透過區域209、直接在犧牲層206上方被形成，如圖2G-2所闡明。開口211不干擾通道層120。在實施方式中，開口211暴露出犧牲層206，並提供蝕刻劑可流通過的通道。蝕刻劑可被用來選擇性地移除犧牲層206。在實施方式 中，開口211可藉由任何合適的蝕刻製程被形成，例如電漿蝕刻製程。
接下來，孔隙210被擴展來形成放大孔隙212，如圖2H所示。在實施方式中，偏振層112的部分被移除來形成放大孔隙212。因此，放大孔隙212可暴露極性半導體層114的底部表面222。放大孔隙212也可暴露裝置基板205之內的其他表面。例如，放大孔隙212可進一步暴露偏振層112的側壁214、結合附著層104的側壁216、以及載體基板102的表面218與220。放大孔隙212可定義底部閘極電極108的閘極深度，如圖1A-1B所示。在替代性的實施方式中，放大孔隙212並不會暴露極性半導體層114，如圖2K-2M以下進一步討論所闡明的。
在實施方式中，放大孔隙212由兩道蝕刻製程形成。例如，放大孔隙212可由第二蝕刻製程與第三蝕刻製程形成。在實施方式中，第二蝕刻製程持續性地僅移除結合附著層104的一部分。第二蝕刻製程可為等向性濕式蝕刻製程，其使用蝕刻劑來選擇性地移除相對周圍層(即，112與102)的結合附著層104。也就是說，蝕刻劑基本上移除結合附著層104，同時保持周圍層基本上的完整。在實施方式中，蝕刻劑係為氫氟酸(HF)。
在實施方式中，第三蝕刻製程移除偏振層112的部分。第三蝕刻製程可為濕式蝕刻製程，其選擇性地移除相對周圍層(即，114、104、與102)的偏振層112。也就是說，蝕刻劑基本上移除偏振層112，同時保持周圍層 114、104、與102基本上的完整。在實施方式中，蝕刻劑係為氫氧化鉀(KOH)、氫氧化鈉(NaOH)、或AZ400K光阻劑顯影劑。
接下來，如圖2I所示第一閘極介電層116與第二閘極介電層118被形成。在實施方式中，第一閘極介電層116在通道層120的頂部上以及源極與汲極接觸110之間被形成。此外，第二閘極介電層118在放大孔隙212的表面222、214、216、218與220上被形成。在實施方式中，第二閘極介電層118並不完全填滿放大孔隙212。形成具有足以針對電晶體操作之厚度的第一與第二閘極介電層116與118。在實施方式中，第一與第二閘極介電層116與118具有介於2-4nm的厚度。第一與第二閘極介電層116與118電隔離在其上它們由隨後形成之閘極電極所形成的表面。第一與第二閘極介電層116與118可由任何合式的高K介電質材料形成。在實施方式中，第一與第二閘極介電層116與118由絕緣材料形成，例如但不侷限於，SiO2、HfO2、與ZrO2。
在實施方式中，任何合適的符合沈積製程，例如CVD或ALD可形成第一與第二閘極介電層116與118。在實施方式中，第一與第二閘極介電層116與118被同時形成。在實施方式中，第二閘極介電層118由ALD通過開口211形成，如以上圖2G-2所闡明討論。就此而論，開口211應被設計具有夠寬的直徑，使足夠的沈積材料流入放大孔隙212以形成第二閘極介電層118。在實施方式 中，開口211具有至少10nm的直徑。在特定的實施方式中，開口211具有範圍在15-20nm的直徑。
之後，如圖2J所描繪的，形成第一閘極電極106與第二閘極電極108，因而完成了根據本發明實施方式之增強型多閘HEMT 100的構造。第一閘極電極106可被形成在第一閘極介電層116頂部上與極性半導體層114上方。此外，第二閘極電極108被形成在極性半導體層114下方的放大孔隙212之內。在實施方式中，第二閘極電極108完全填滿放大孔隙212。在實施方式中，第二閘極電極108被完全地封閉在第二閘極介電層118之內。第一與第二閘極電極106與108可被形成為具有依照設計要求之閘極長度。在實施方式中，第一與第二閘極電極可具有取決於極性半導體層114之深度D的閘極長度。例如，若極性半導體層114的深度D約為20nm，第一與第二閘極電極106與108可具有相同的閘極長度。在實施方式中，第一與第二閘極電極106與108可具有介於1與3μm之間的閘極長度。在特定的實施方式中，第一與第二閘極電極106與108具有2μm的閘極長度。在另一實施方式中，若極性半導體層114的深度D約為100nm，第一與第二閘極電極106與108可具有不同的閘極長度。例如，第二閘極電極108可具有較第一閘極電極106更寬的閘極長度。在實施方式中，第一閘極電極106可具有介於0.5與3μm之間的閘極長度，且第二閘極電極可具有介於1與3μm之間的閘極長度。在特定的實施方式中，第一閘極電 極106具有1μm的閘極長度，且第二閘極電極108具有2μm的閘極長度。
在實施方式中，第一閘極電極106與第二閘極電極108係為垂直地互相對齊。此外，在實施方式中，第一閘極電極106與第二閘極電極108互相電耦合，使得當施加電壓在一閘極時，另一個閘極也被施加相同的電壓。就此而論，通道層120的兩側可被用來控制流經極性半導體層114的電流。第一閘極電極106可由任何合適的閘極形成製程形成。例如，第一閘極電極106可透過導電材料的毯覆式沈積，接著沈積導電材料的向異性蝕刻來形成。在另一例子中，第一電極106可由取代型閘極製程或鑲嵌程序形成。第二閘極電極108可由任何合適的沉積技術形成，其可在嵌入基板內的孔隙之內沉積材料。例如，第二閘極電極108可由CVD、PVD、或ALD形成。在特定的實施方式中，第一與第二閘極電極106與108被同時形成。第一與第二閘極電極106與108可由CVD、PVD、或ALD形成，接著由向異性蝕刻形成第一閘極電極106。第一與第二閘極電極106與108可由傳導性材料形成，例如金屬。示例性金屬包括Ni、TiN、Pt、與W。
根據本發明的實施方式，如圖2J所闡明的增強型多閘HEMT 100具有設置於介於第一與第二閘極電極106與108之間的極性半導體層114。在實施方式中，偏振層112並不被設置在該第一與第二閘極電極106與108之間。第一與第二閘極電極106與108之間缺少偏振層112 能防止在第一與第二閘極電極106與108之間形成2DEG。根據本發明的實施方式，施加偏壓至第一與第二閘極電極106與108能從極性半導體層114上方與下方控制通道層120。就此而論，根據本發明的實施方式之增強型多閘HEMT 100能最大控制流經極性半導體層114的電流。
在其他實施方式中，偏振層112可在第一與第二閘極電極106與108之間維持不變，來形成耗盡型多閘HEMT。形成耗盡型多閘HEMT的方法如圖2K-2M所闡明，其繼續如上圖2G-1所敘述的。
在圖2K，來自圖2G-1的孔隙210被擴展形成放大孔隙212。在此實施方式中，放大孔隙212並不暴露極性半導體層114。放大孔隙212能暴露偏振層112的底部表面223。在實施方式中，放大孔隙212可進一步暴露結合附著層104的側壁216、與載體基板102的表面218與220。放大孔隙212可由第二蝕刻製程形成，其基本上僅移除結合附著層104，如上述與圖2H相關的討論。接著，如圖2L所示，第一閘極介電層116與第二閘極介電層118被形成。在實施方式中，第一閘極介電層116在通道層120的頂部上以及源極與汲極接觸110之間被形成。此外，第二閘極介電層118在放大孔隙212的表面223、216、218、與220上被形成。第二閘極介電層118並不完全填充放大孔隙212。在實施方式中，第二閘極介電質118被直接形成在偏振層112下方。第一與第二閘極介電 層116與118具有與圖2I以上所描述之相似的厚度、尺寸、形成製程技術。
之後，如圖2M所描繪的，形成第一閘極電極106與第二閘極電極108，因而完成了根據本發明實施方式之耗盡型多閘HEMT 101的構造。在實施方式中，第一閘極電極106可被形成在第一閘極介電層116頂部上與通道層120上方。第二閘極電極108被形成在放大孔隙212之間。第二閘極電極108可被設置在由極性半導體層114與偏振層112形成的通道層120之下。在實施方式中，第二閘極電極108被完全地封閉在第二閘極介電層118內。在實施方式中，第一閘極電極106與第二閘極電極108係為垂直地互相對齊。此外，在實施方式中，第一閘極電極106與第二閘極電極108互相電耦合，使得當施加電壓在一閘極時，另一個閘極也被施加相同的電壓。就此而論，通道層120的兩側可被用來控制流經通道層120的電流。在實施方式中，第一與第二閘極電極106與108由製程技術形成並根據上述圖2J中所揭露的結構尺寸。
根據本發明的實施方式，耗盡型多閘HEMT 101具有被設置在第一與第二閘極電極106與108之間的極性半導體層114以及偏振層112。耗盡型多閘HEMT 101因而具有介於第一與第二閘極電極106與108之間的2DEG。在實施方式中，2DEG在極性半導體層114之內距離介面1-2nm。根據本發明的實施方式，施加偏壓至第一與第二閘極電極106與108能從極性半導體層114上方與下方控制 通道層120。就此而論，根據本發明的實施方式之耗盡型多閘HEMT 101具有流經通道層120之電流的最大控制。
圖3係闡明包括一或多種由本發明實施方式所製作之晶粒的中介層300。中介層300係為中介基板，其被用來橋接第一基板302至第二基板304。第一基板302可為，例如，積體電路晶粒。第二基板304可為，例如，記憶體模組、電腦主機板、或其他積體電路晶粒。通常，中介層300的目的是將連結散佈至更廣的間距，或將連結重新連至不同的連結。舉例，中介層300可將積體電路晶粒耦合至球形陣列(BGA)306，其可隨後被耦合至第二基板304。在部分實施方式中，第一與第二基板302/304被附著在中介層300的相反側。在其他實施方式中，第一與第二基板302/304被附著在中介層300的同一側。在進一步的實施方式中，三或多個基板被以中介層300的方式連接。
中介層300可由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或如聚醯亞胺的聚合物材料所形成。在進一步的實施方式中，中介層可由替代性剛性材料或撓性材料形成，其可包括以上所描述用在半導體基板的相同材料，例如矽、鍺、與其他III-V族或IV族材料。
中介層可包括金屬互連件308與通道310，包括但不侷限於穿透矽通孔(TSVs)312。中介層300可進一步包括嵌入式裝置314，包括被動裝置與主動裝置。該裝置包括但不侷限於，電容器、解耦電容器、電阻器、感應器、 熔斷器、二極體、變壓器、感測器、與靜電放電裝置(ESD)。更複雜的裝置例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、以及MEMS裝置也可被形成在中介層300上。
依據本發明之實施方式，本發明所揭露之多閘HEMT或形成多閘HEMT的方法可被用在中介層300的製造中。
圖4係依據本發明之一實施方式所闡明之計算裝置400。計算裝置400可包括一些元件。在一實施方式中，這些元件附著至一或多個主機板。在替代性實施方式中，這些元件被製造在單獨的系統單晶片(SoC)晶粒上，而非主機板。計算裝置400之中的元件包括但不侷限於，積體電路晶粒402與至少一個通訊晶片408。在部分實施方式中通訊晶片408被製造作為積體電路晶粒402的一部分。積體電路晶粒402可包括CPU 404，以及晶粒上記憶體406，其常被用來做為快取記憶體，可由例如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)的技術提供。
計算裝置400可包括其它元件，其可以或不可以物理性地與電子性地耦合至主機板，或被製造於SoC晶粒之中。這些其他元件包括但不侷限於揮發性記憶體410(如，DRAM)、非揮發性記憶體412(如，ROM或快閃記憶體)、圖像處理單元414(GPU)、數位訊號處理器416、加密處理器442(在硬體之內執行密碼演算法的特別處裡器)、晶片組420、天線422、顯示器或觸控螢幕 顯示器424、觸控螢幕控制器426、電池428或功率來源、功率放大器(未顯示)，全球定位系統(GPS)裝置428、羅盤430、運動共處理器或感測器432(其可包括加速計、陀螺儀、以及羅盤)、揚聲器434、相機436、使用者輸入裝置438(例如鍵盤、滑鼠、手寫筆、以及觸控板)、與大容量儲存裝置440(例如硬碟驅動器、光碟(CD)、數位光碟(DVD)、以及其他等等)。
通訊晶片408能實現將資料傳送到、與從計算裝置400傳送的無線通訊。術語「無線」以及其衍生詞可使用在描述電路、裝置、系統、方法、技術、通訊通道等等，其可透過使用透過非固態介質的調變電磁輻射來傳送數據。該術語並不意味相關的裝置不含任何線路，儘管在一些實施方式中它們的確不含。通訊晶片408可實施任何數目的無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、以及它們的衍生標準，以及任何其它被指定為3G、4G、5G、及進階的無線協定。計算裝置400可包括複數個通訊晶片408。例如，第一通訊晶片408可專門用在較短距離的無線通訊，例如Wi-Fi與藍芽，且第二通訊晶片408可專門被用在較長距離的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其它。
計算裝置400的處理器404可包括根據本發明之實施方式的一或多個多閘HEMT裝置，且其可根據本發明之實施方式被形成。術語「處理器」可指任何裝置或裝置的部分，其處理來自暫存器與/或記憶體的電子資料，轉換電子資料到其他可被存在暫存器與/或記憶體的電子資料。
通訊晶片408也可包括根據本發明之實施方式的一或多個多閘HEMT裝置，且其可根據本發明之實施方式被形成。
在進一步實施方式中，其他被封裝在計算裝置400之內的元件也可包含根據本發明之實施方式的一或多個多閘HEMT裝置，且其可根據本發明之實施方式被形成。
在各種實施方式中，計算裝置400可以是膝上型電腦、筆記型電腦、超薄型電腦、智慧型手機、平板電腦、人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、攜帶型音樂播放器、或數位攝影機。在進一步的實施方式中，計算裝置400可為任何其他處理數據的電子裝置。
在實施方式中，半導體裝置包括基板、基板頂部上的附著層、附著層頂部上的通道層、通道層頂部上的第一閘極電極、第一閘極電極具有在介於該第一閘極電極與該通道層之間中的第一閘極介電層、通道層下方的第二閘極電極、第二閘極電極具有完全包圍該第二閘極電極的第二閘極介電層、以及在第一電極之相對側上的一對源極與汲極 接觸。
在實施方式中，通道層係為異質性結構。其中該通道層包括偏振層與直接在該偏振層頂部上的極性半導體層。偏振層可由AlGaN形成且該極性半導體層可由GaN形成。在實施方式中，偏振層不被設置在第一與第二閘極電極之間。在實施方式中，該極性半導體層與該偏振層被設置在該第一與第二閘極電極之間。在實施方式中，該偏振層誘發在該偏振層與該極性半導體層之間的介面之二維電子氣(2DEG)。2DEG在極性半導體層之內距離介面可為1-2nm。在實施方式中，一對源極與汲極透過極性半導體層被形成在半導體層上。在實施方式中，第一閘極介電層被形成在該對源極與汲極接觸之間。第二閘極電極可延伸至載體基板的溝槽內。在實施方式中，第一閘極電極可與第二閘極電極垂直對齊。
在實施方式中，形成半導體裝置的方法包括提供施體基板與受體基板、受體基板具有嵌入式犧牲層、轉移該施體基板的部分至該受體基板上來形成裝置基板、該裝置基板的頂部形成通道層、在該通道層上與該嵌入式犧牲層的相反側上形成一對源極與汲極區域、移除該嵌入式犧牲層用以在通道層之下形成孔隙、在部分該通道層的頂部上形成第一閘極介電層，與在該孔隙內之側壁上形成第二閘極介電層、以及在該通道層上方之該第一閘極介電層上形成第一閘極電極，與在該孔隙內之該通道層之下的第二閘極電極上形成第二閘極電極。
在實施方式中，形成孔隙包括第一與第二選擇性蝕刻製程。第一選擇性蝕刻製程可基本上僅移除犧牲層。第二選擇性蝕刻製程可基本上僅移除附著層。在實施方式中，第二選擇性蝕刻製程進一步包括第三選擇性蝕刻製程。第三選擇性蝕刻製程可基本上移除底部層的部分。在實施方式中，形成孔隙暴露閘極孔隙之內的底部層。形成孔隙可暴露孔隙之內的頂部層。在實施方式中，選擇性地移除該犧牲層包含將開口蝕刻至該裝置基板來暴露該犧牲層，與用透過該開口施加的選擇性蝕刻劑移除該犧牲層。選擇性蝕刻劑選擇性地移除與包圍材料相關的該犧牲層。在實施方式中，轉移該施體基板的部分至該受體基板包括將施體基板附著至受體基板上、將施體基板結合至受體基板以形成結合基板、以及分離結合基板已形成裝置基板。該裝置基板包含該受體基板與在該受體基板頂部的該施體基板的部分。在實施方式中，轉移施體基板的部分至受體基板上進一步包括執行熔合結合將施體基板附著至受體基板。
在實施方式中，計算裝置包括主機板、安裝在該主機板上的處理器與通訊晶片，其製造在該處理器所在之同一晶片上或安裝在該主機板上。處理器包括基板、基板頂部上的附著層、附著層頂部上的通道層、通道層頂部上的第一閘極電極、第一閘極電極具有在介於該第一閘極電極與該通道層之間中的第一閘極介電層、通道層下方的第二閘極電極、第二閘極電極具有完全包圍該第二閘極電極的第二閘極介電層、以及在第一電極之相對側上的一對源極與 汲極接觸。
在實施方式中，通道層係為異質性結構。在實施方式中，其中該通道層包括偏振層與直接在該偏振層頂部上的極性半導體層。該偏振層誘發在該偏振層與該極性半導體層之間的介面之二維電子氣(2DEG)。偏振層由AlGaN形成且該極性半導體層可由GaN形成。在實施方式中，第一閘極電極可與第二閘極電極垂直對齊。
以上所描述之本發明的闡明實施方式，包括於摘要部分所描述的，並不旨於窮舉或將本揭露限制於精確的形式。本文所描述之本發明的具體實施方式，與舉例，係做為闡明之目的，在本發明的範圍之內，如熟悉相關領域之人員所認知，各種相當的修改係為可能。
可根據以上詳細的描述對本發明做出修正。在下列申請專利範圍內所使用的術語，不應該被建構來將本發明限制在申請專利範圍內所揭露的具體實施方法中。相反的，本發明之範圍完全由以下的申請專利範圍決定，其根據專利聲請範圍解釋所建立的原則建構。
100‧‧‧多閘HEMT
102‧‧‧載體基板
104‧‧‧附著層
106‧‧‧第一閘極電極
108‧‧‧第二閘極電極
110‧‧‧源極與汲極接觸
112‧‧‧偏振層
113‧‧‧厚極性半導體層
114‧‧‧極性半導體層
116‧‧‧第一閘極介電層
118‧‧‧第二閘極介電層
120‧‧‧通道層

Claims (25)

  1. 一種半導體裝置，其包含：基板；在該基板頂部上的附著層；在該附著層頂部上的通道層；在該通道層頂部上的第一閘極電極，該第一閘極電極具有在介於該第一閘極電極與該通道層之間中的第一閘極介電層；在該通道層之下的第二閘極電極，該第二閘極電極具有完全包圍該第二閘極電極的第二閘極介電層；以及在該第一電極之相對側上的一對源極與汲極接觸。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該通道層係為異質結構。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該通道層包含偏振層與直接在該偏振層頂部上的極性半導體層。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該偏振層由AlGaN形成且該極性半導體層由GaN形成。
  5. 如申請專利範圍第3項所述之半導體裝置，其中該偏振層並不被設置在該第一與第二閘極電極之間。
  6. 如申請專利範圍第3項所述之半導體裝置，其中該極性半導體層與該偏振層被設置在該第一與第二閘極電極之間。
  7. 如申請專利範圍第6項所述之半導體裝置，其中 該偏振層誘發在該偏振層與該極性半導體層之間的介面之二維電子氣(2DEG)。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該2DEG距離該極性半導體層內之該介面1-2nm。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該第二閘極電極延伸至該載體基板的溝槽內。
  10. 如申請專利範圍第1項所述之半導體裝置，其中該第一閘極電極垂直對齊該第二閘極電極。
  11. 一種形成半導體裝置的方法，其包含：提供施體基板與受體基板，該受體基板具有嵌入式犧牲層；轉移該施體基板的部分至該受體基板上來形成裝置基板，該裝置基板的頂部部分形成通道層；在該通道層上與該嵌入式犧牲層的相反側上形成一對源極與汲極區域；移除該嵌入式犧牲層用以在通道層之下形成孔隙；在部分該通道層的頂部上形成第一閘極介電層，與在該孔隙內之側壁上形成第二閘極介電層；以及在該通道層上方之該第一閘極介電層上形成第一閘極電極，與在該孔隙內之該通道層之下的第二閘極電極上形成第二閘極電極。
  12. 如申請專利範圍第11項所述之方法，其中形成該孔隙包含第一與第二選擇性蝕刻製程。
  13. 如申請專利範圍第12項所述之方法，其中該第 一選擇性蝕刻製程基本上僅移除該犧牲層。
  14. 如申請專利範圍第12項所述之方法，其中該第二選擇性蝕刻製程基本上僅移除該附著層。
  15. 如申請專利範圍第12項所述之方法，進一步包含第三選擇性蝕刻製程。
  16. 如申請專利範圍第15項所述之方法，其中該第三選擇性蝕刻製程持續性地移除該底部層的部分。
  17. 如申請專利範圍第11項所述之方法，其中選擇性地移除該犧牲層包含將開口蝕刻至該裝置基板中來暴露該犧牲層，與用透過該開口施加的選擇性蝕刻劑移除該犧牲層。
  18. 如申請專利範圍第17項所述之方法，其中選擇性蝕刻劑相對於包圍材料選擇性地移除該犧牲層。
  19. 如申請專利範圍第11項所述之方法，其中轉移該施體基板的部分至該受體基板之上包含：附著該施體基板至該受體基板；接合該施體基板至該受體基板以形成接合基板；以及分離該接合基板以形成該裝置基板，該裝置基板包含該受體基板與在該受體基板頂部的該施體基板的部分。
  20. 如申請專利範圍第19項所述之方法，進一步包含執行附著該施體基板至該受體基板的熔合結合。
  21. 一種計算裝置，其包含：主機板；安裝在該主機板上的處理器；以及 通訊晶片，其製造在該處理器所在之同一晶片上或安裝在該主機板上；其中該處理器包含：基板；在該基板上方的附著層；在該附著層上方的通道層；在該通道層頂部上的第一閘極電極，該第一閘極電極具有在介於該第一閘極電極與該通道層之間中的第一閘極介電層；嵌入在基板之內與該通道層之下的第二閘極電極，該第二閘極電極具有完全包圍該第二閘極電極的第二閘極介電層；以及在該第一閘極電極之相對側上的一對源極與汲極接觸。
  22. 如申請專利範圍第21項所述之計算裝置，其中該通道層係為異質結構。
  23. 如申請專利範圍第22項所述之計算裝置，其中該通道層包含偏振層與直接在該偏振層頂部上的極性半導體層。
  24. 如申請專利範圍第23項所述之計算裝置，其中該偏振層誘發在該偏振層與該極性半導體層之間的介面之二維電子氣(2DEG)。
  25. 如申請專利範圍第24項所述之計算裝置，其中該偏振層由AlGaN形成且該極性半導體層由GaN形成。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI733881B (zh) * 2016-09-30 2021-07-21 美商英特爾股份有限公司 具有二維電子氣體（２ｄｅｇ）底部電極的單翻轉式諧振器裝置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10932371B2 (en) 2014-11-05 2021-02-23 Corning Incorporated Bottom-up electrolytic via plating method
US9490430B1 (en) * 2015-06-26 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Field effect transistors and methods of forming same
JP6901880B2 (ja) * 2017-03-17 2021-07-14 株式会社東芝 窒化物半導体装置
TWI608607B (zh) * 2017-06-23 2017-12-11 國立臺灣師範大學 採用對準式背向閘極及負電容鐵電介電質之多閘極高電子遷移率場效電晶體及其製造方法
US10917966B2 (en) 2018-01-29 2021-02-09 Corning Incorporated Articles including metallized vias
US11024717B2 (en) 2018-03-22 2021-06-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing semiconductor device
TWI791888B (zh) * 2018-09-11 2023-02-11 美商美國亞德諾半導體公司 增強模式化合物半導體場效電晶體、半導體裝置、以及製造增強模式半導體裝置之方法
CN111370306B (zh) * 2018-12-26 2023-04-28 中芯集成电路（宁波）有限公司上海分公司 晶体管的制作方法及全包围栅极器件结构
KR102605621B1 (ko) * 2019-01-25 2023-11-23 삼성전자주식회사 매립 게이트 전극들을 가지는 반도체 소자의 제조 방법
KR102133367B1 (ko) 2019-02-19 2020-07-13 국방과학연구소 고전자 이동도 트랜지스터 및 이의 제조 방법
US11855198B2 (en) 2020-04-09 2023-12-26 Qualcomm Incorporated Multi-gate high electron mobility transistors (HEMTs) employing tuned recess depth gates for improved device linearity
KR20210134151A (ko) 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
DE102020128628A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiterbauelement mit zweidimensionalen materialien
WO2023058147A1 (ja) * 2021-10-06 2023-04-13 日本電信電話株式会社 半導体装置
CN118472026B (zh) * 2024-07-11 2024-10-08 辽宁材料实验室 一种极低温高电子迁移率晶体管及制备方法、射频放大器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4332925B2 (ja) * 1999-02-25 2009-09-16 ソニー株式会社 半導体装置およびその製造方法
EP1283422A1 (en) * 2001-08-07 2003-02-12 Lucent Technologies Inc. Testbench for the validation of a device under test
KR100451459B1 (ko) * 2003-02-10 2004-10-07 삼성전자주식회사 더블 게이트 전극 형성 방법 및 더블 게이트 전극을포함하는 반도체 장치의 제조 방법
US6949761B2 (en) * 2003-10-14 2005-09-27 International Business Machines Corporation Structure for and method of fabricating a high-mobility field-effect transistor
US7018901B1 (en) 2004-09-29 2006-03-28 Freescale Semiconductor, Inc. Method for forming a semiconductor device having a strained channel and a heterojunction source/drain
JP4650224B2 (ja) * 2004-11-19 2011-03-16 日亜化学工業株式会社 電界効果トランジスタ
US8120115B2 (en) * 2007-03-12 2012-02-21 Imec Tunnel field-effect transistor with gated tunnel barrier
JP4854563B2 (ja) 2007-03-30 2012-01-18 キヤノン株式会社 画像読取装置及び画像形成装置
KR101498968B1 (ko) * 2007-07-05 2015-03-12 삼성전자주식회사 통신시스템에서 피어 투 피어 통신을 위한 자원 결정 방법및 장치
JP2009135448A (ja) 2007-11-01 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体基板の作製方法及び半導体装置の作製方法
US8362604B2 (en) * 2008-12-04 2013-01-29 Ecole Polytechnique Federale De Lausanne (Epfl) Ferroelectric tunnel FET switch and memory
JP5043899B2 (ja) * 2009-07-27 2012-10-10 日立オートモティブシステムズ株式会社 内燃機関のｅｇｒ流量制御装置
US8440998B2 (en) * 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
US8030145B2 (en) * 2010-01-08 2011-10-04 International Business Machines Corporation Back-gated fully depleted SOI transistor
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US9046761B2 (en) * 2010-12-23 2015-06-02 Intel Corporation Lithography mask having sub-resolution phased assist features
JP5490061B2 (ja) * 2011-07-12 2014-05-14 シャープ株式会社 画像形成装置のレジスト調整方法及び画像形成装置
KR20130053193A (ko) * 2011-11-15 2013-05-23 엘지전자 주식회사 질화물계 반도체 이종접합 반도체 소자 및 그 제조방법
US8669591B2 (en) * 2011-12-27 2014-03-11 Eta Semiconductor Inc. E-mode HFET device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI733881B (zh) * 2016-09-30 2021-07-21 美商英特爾股份有限公司 具有二維電子氣體（２ｄｅｇ）底部電極的單翻轉式諧振器裝置

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