TWI715665B - 積體電路的背側隔離 - Google Patents

積體電路的背側隔離 Download PDF

Info

Publication number
TWI715665B
TWI715665B TW105136716A TW105136716A TWI715665B TW I715665 B TWI715665 B TW I715665B TW 105136716 A TW105136716 A TW 105136716A TW 105136716 A TW105136716 A TW 105136716A TW I715665 B TWI715665 B TW I715665B
Authority
TW
Taiwan
Prior art keywords
substrate
transistor
item
patent application
area
Prior art date
Application number
TW105136716A
Other languages
English (en)
Other versions
TW201732940A (zh
Inventor
艾倫 理萊克
里沙 梅安卓
哈洛德 肯拿
保羅 費雪
史蒂芬 希亞
Original Assignee
美商英特爾股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商英特爾股份有限公司 filed Critical 美商英特爾股份有限公司
Publication of TW201732940A publication Critical patent/TW201732940A/zh
Application granted granted Critical
Publication of TWI715665B publication Critical patent/TWI715665B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/14335—Digital signal processor [DSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Abstract

本發明的實施例描述用於積體電路(IC)之裝置的背側隔離的技術。IC可包含形成在半導體基板上的複數個裝置(例如，電晶體)。半導體基板可包含基板區域，一或更多裝置形成在基板區域上。溝槽可被設置在半導體基板上的裝置之間。半導體基板之基板區域之間的部分可被移除，以便暴露相應的溝槽以及形成隔離區域。絕緣材料可形成在隔離區域中。其他實施例可被描述及/或主張。

Description

積體電路的背側隔離
本發明之實施例大致是關於積體電路領域，且更具體而言，是關於積體電路中的背側隔離之技術，以及相關配置。
在積體電路(IC)中，許多電晶體及/或其他裝置被形成在半導體基板上。然而，在裝置之間可能存在通過基板的漏電流。漏電流可能損害IC的性能及/或增加IC的功率消耗。
10‧‧‧晶圓形式
11‧‧‧晶圓
100‧‧‧單一形式
102‧‧‧晶粒
102a‧‧‧半導體基板
102b‧‧‧裝置層
102c‧‧‧互連層
103a‧‧‧晶粒
103b‧‧‧晶粒
104‧‧‧電晶體結構
106‧‧‧晶粒級互連結構
110‧‧‧墊片
112‧‧‧焊球
121‧‧‧封裝基板
122‧‧‧電路板
200‧‧‧IC組合
300‧‧‧製程
302‧‧‧方塊
304‧‧‧方塊
306‧‧‧方塊
308‧‧‧方塊
310‧‧‧方塊
400‧‧‧IC
402‧‧‧電晶體
404‧‧‧基板
406‧‧‧鰭
408‧‧‧閘極端
410‧‧‧溝槽
412‧‧‧抗蝕材料
414‧‧‧基板區域
416‧‧‧隔離區域
418‧‧‧隔離材料
600‧‧‧遮罩
602‧‧‧遮罩區域
1000‧‧‧計算裝置
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
1008‧‧‧外殼
S1‧‧‧主動側
S2‧‧‧非活動側
藉由以下詳細說明結合所附的圖式，將易於瞭解實施例。為便於說明，相似的元件符號表示相似的結構元件。實施例僅用以舉例說明，而不用以限制於所附的圖式之圖中。
圖1示意性地說明依據一些實施例的晶圓形式和單一形式的範例晶粒的俯視圖。
圖2示意性地說明依據一些實施例的積體電路(IC)組合的截面側視圖。
圖3是說明依據一些實施例的IC的半導體基板的電性隔離基板區域之製程的流程圖。
圖4A、5A、7A、8A及9A示意性地說明依據一些實施例，在圖3之製程的多個階段中的IC在第一平面上的截面側視圖。
圖4B、5B、7B、8B及9B示意性地說明依據一些實施例，在圖3之製程的多個階段中的圖4A、5A、7A、8A及9A的IC在正交於第一平面的第二平面上的截面側視圖。
圖6示意性地說明遮罩的俯視圖，此遮罩用於沉積抗蝕材料在圖4A-B、5A-B、7A-B、8A-B及9A-B之IC的半導體基板的背側上。
圖10示意性地說明依據一些實施例的範例系統，如本文所述，可包含IC裝置。
【發明內容及實施方式】
本發明的實施例描述用於積體電路(IC)之裝置的背側隔離的技術。IC可包含形成在半導體基板上的複數個裝置(例如，電晶體)。半導體基板可包含基板區域，一或更多裝置形成在基板區域上。溝槽可設置在半導體基板上的裝置之間。半導體基板之基板區域之間的部分可被移除，以便暴露相應的溝槽以及形成隔離區域。絕 緣材料可形成在隔離區域中。隔離區域可防止或減少不同基板區域的裝置之間的漏電流，因而能夠改善IC的操作及/或降低IC的功率消耗。
在以下詳細描述中，部分參考所附的圖式而作成，其中，相似的數字皆表示相似的部件，並且，其中藉由說明實施例的方式之表示而能夠實現本發明之標的。應理解的是，可以利用其他實施例，且可作成結構或邏輯上的改變而不偏離本發明的範圍。因此，以下詳細描述不應具有限制意義，且實施例之範圍由附加的申請專利範圍及其等同範圍定義。
為本發明之目的，「A及/或B」用語表示(A)、(B)或(A及B)。為本發明之目的，「A、B及/或C」用語表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)或(A、B及C)。
描述可使用基於視角之描述，例如頂部/底部、側面、之上/之下等。這些描述僅用以促進討論，無意將本文描述的實施例之應用限制為任何特定方向。
描述可使用「在一實施例中」或「在實施例中」之用語，其可指一或多個相同或相異的實施例。此外，「包括」、「包含」、「具有」等用詞，對於本發明實施例使用上而言是同義的。
本文可使用「耦接至」用詞連同其衍生詞。「耦接」可表示以下之一或多個。「耦接」可表示二或多個元件直接物理或電接觸。然而，「耦接」亦可表示二或 多個元件相互間接接觸，但仍相互合作或互動，並可表示一或多個其他元件耦接或連接在所述相互耦接的元件之間。「直接耦接」用詞可表示二或多個元件直接接觸。
在多個實施例中，「第一特徵形成、沉積或以其他方式設置在第二特徵上」之用語可表示第一特徵為形成、沉積或設置在第二特徵之上，且至少部分第一特徵可直接接觸(例如，直接物理及/或電接觸)或間接接觸(例如，第一特徵與第二特徵之間具有一或多個其他特徵)至少部分第二特徵。
如本文中所使用，「電路」用詞可指部分或包含專用積體電路(Application Specific Integrated Circuit；ASIC)、電子電路、處理器(共用、專用或群組)及/或執行一或多個軟體或韌體程式之記憶體(共用、專用或群組)、組合邏輯電路及/或提供所描述功能性之其他適當的組件。
圖1示意性地說明依據一些實施例的晶圓形式10和單一形式100的範例晶粒102的俯視圖。在一些實施例中，晶粒102可以是由半導體材料組成的晶圓11之複數個晶粒(例如，晶粒102、103a、103b)之一者，半導體材料例如為矽或其他適當的材料。複數個晶粒可以形成在晶圓11的表面上。如本文所述，每個晶粒可能是包含一或更多IC(例如，IC 400及/或使用方法300形成的IC)的半導體產品的重複單元。舉例而言，晶粒102可包含具有電晶體結構104的電路，例如，一或多個通道 體(例如，鰭結構、奈米線、平面體等)。如此提供用於一或更多電晶體裝置或源極/汲極區域的移動電荷載子的通道路徑。電晶體電極組合(例如，終端觸點)可形成在一或多個電晶體結構104上或耦接至一或多個電晶體結構104，以便路由電能至或自電晶體結構104。舉例而言，終端觸點可以電耦接至通道體，以便提供用於輸送臨界電壓及/或源極/汲極電流的閘極電極，以便提供用於電晶體裝置之操作的移動電荷載子。雖然為簡單起見，在圖1中，電晶體結構104描述為以一個接一個的方式橫跨晶粒102的實質上的部分，應理解的是，在其他實施例中，電晶體結構104可以被配置為晶粒102上的各種的其他適當的排列中的任一種，包括，舉例而言，具有比所描述的小很多的尺寸的垂直和水平特徵。
在包含在晶粒中的半導體產品之製造程序完成後，晶圓11可經過切割程序，在此程序中，每個晶粒(例如，晶粒102)相互分離，以便提供半導體產品的分離的「晶片」。晶圓11可以是任何多樣化的尺寸。在一些實施例中，晶圓11具有自約25.4mm至約450mm之範圍的直徑。在其他實施例中，晶圓11可包含其他尺寸及/或其他形狀。根據多個實施例，電晶體結構104可設置在晶圓形式10或單一形式100的半導體基板上。本文所述的電晶體結構104可併入用於邏輯或記憶體，或其組合的晶粒102中。在一些實施例中，電晶體結構104可以是系統上晶片(SoC)組合之部分。
圖2示意性地說明依據一些實施例的IC組合200的截面側視圖。在一些實施例中，IC組合200可包含一或多個晶粒(以下稱為「晶粒102」)，電及/或物理地耦接至封裝基板121。在一些實施例中，封裝基板121可以電耦接至電路板122，如所示。在一些實施例中，IC組合200可包含一或更多晶粒102、封裝基板121及/或電路板122，根據多個實施例。根據多個實施例，本文所述的IC結構的實施例可以任何適當的IC裝置實現。
晶粒102可表示以半導體材料(例如，矽)製成的分離的產品，使用半導體製造技術，例如薄膜沉積、微影、蝕刻等，用以形成CMOS裝置。在一些實施例中，晶粒102可以包含處理器、記憶體、系統上晶片或ASIC，或是為處理器、記憶體、系統上晶片或ASIC之部分。在一些實施例中，電絕緣材料，例如，舉例而言，模製原料或底部填充材料(圖未示)可封裝晶粒102及/或晶粒級互連結構106的至少部分。
晶粒102可附接至封裝基板121，根據多樣的適當的配置，舉例而言，包含以倒裝晶片配置而直接耦接至封裝基板121，如所述。以覆晶配置，晶粒102的主動側S1包含電路且使用晶粒級互連結構106附接至封裝基板121的表面，晶粒級互連結構106，例如凸塊、柱體或其他適當的結構，也可電耦接晶粒102與封裝基板121。晶粒102的主動側S1可包含主動裝置，例如，舉例而言，電晶體裝置。非活動側S2可設置為與主動側S1相 對，如圖所示。
晶粒102一般可包含半導體基板102a、一或更多裝置層(以下稱為「裝置層102b」)以及一或更多互連層(以下稱為「互連層102c」)。半導體基板102a可實質上由大塊半導體材料組成，例如，在一些實施例中例如為矽。依據多個實施例，半導體基板102a可包含複數個基板區域，具有隔離區域設置在基板區域之間。在一些實施例中，隔離材料可設置在隔離區域中。
裝置層102b可表示一區域，其中例如為電晶體裝置的主動裝置形成在半導體基板上。裝置層102b舉例而言，可包含電晶體結構，例如電晶體裝置的通道體及/或源極/汲極區域。互連層102c可包含互連結構，架構用於路由電信號至或自裝置層102b中的主動裝置。舉例而言，互連層102c可包含水平線(例如，溝槽)及/或垂直插接(例如，通孔)或其他適當的特徵，以便提供電路由及/或接觸。在多個實施例中，互連層102c的一或更多層可包含以下將進一步描述的替代ILD。
在一些實施例中，晶粒級互連結構106可電耦合至互連層102c，並且架構用於路由晶粒102與其他電裝置之間的電信號。舉例而言，電信號可包含輸入/輸出(I/O)信號及/或功率/接地信號，用於與晶粒102的操作有關的使用。
在一些實施例中，封裝基板121為環氧基層壓基板，具有核心及/或建立層，例如，舉例而言，阿基 諾莫脫建立膜(Ajinomoto Build-up Film；ABF)基板。在其他實施例中，封裝基板121可包含其他適當類型的基板，舉例而言，由玻璃、陶瓷或半導體材料形成的基板。
封裝基板121可包含電路由特徵，架構用於路由電信號至或自晶粒102。舉例而言，電路由特徵可包含設置在封裝基板121的一或更多表面的墊片或走線(圖未示)及/或內部路由特徵(圖未示)，例如，舉例而言，溝槽、通孔或其他互連結構，以便路由電信號通過封裝基板121。舉例而言，在一些實施例中，封裝基板121可包含電路由特徵，例如墊片(圖未示)，架構用於接收相應的晶粒102的晶粒級互連結構106。
電路板122可以是由電絕緣材料組成的印刷電路板(PCB)，電絕緣材料例如為環氧層壓板。舉例而言，電路板122可包含電絕緣層，舉例而言，電絕緣層例如可由聚四氟乙烯、酚醛棉紙材料(例如阻燃劑4(FR-4))、FR-1、棉紙和環氧材料(例如CEM-1或CEM-3)或使用環氧樹脂預浸材料層壓在一起的玻璃織物材料之材料組成。互連結構(圖未示)例如走線、溝槽或通孔可被形成通過電絕緣層，以便路由晶粒102的電信號通過電路板122。在其他實施例中，電路板122可由其他適當的材料組成。在一些實施例中，電路板122是主機板(例如，圖10中的主機板1002)。
舉例而言，封裝級互連，例如焊球112，可耦接至封裝基板121上及/或電路板122上的一或更多墊片 (以下稱為「墊片110」)，以便形成架構用於進一步路由封裝基板121與電路板122間之電信號的相應的焊接點。墊片110可由任何適當的導電材料組成，例如金屬，舉例而言，包含鎳(Ni)、鈀(Pd)、金(Au)、銀(Ag)、銅(Cu)以及以上的組合物。其他物理及/或電耦接封裝基板121與電路板122的適當的技術可以在其他實施例中被使用。
在其他實施例中，IC組合200可包含多種的其他適當的配置，舉例而言，例如覆晶及/或打線接合之配置、內插件、多晶封裝配置(包含系統級封裝(system-in-package；SIP)及/或堆疊式封裝(package-on-package；PoP)配置)之適當的組合。其他用於路由晶粒102與IC組合200之其他組件之間的電信號的適當的技術可用於一些實施例。
圖3是依據多個實施例，可實施以便將IC的半導體基板的不同基板區域彼此電隔離的背側隔離製程300(以下稱為「製程300」)的說明流程圖。在一些實施例中，一些或全部的製程300可實施在包含複數個IC設置在其上的半導體晶圓上。
圖4A、4B、5A、5B、7A、7B、8A、8B、9A及9B示意性地說明依據多個實施例的在製程300的多個階段中的IC 400的截面側視圖。因此，製程300將參考圖4A、4B、5A、5B、7A、7B、8A、8B、9A及9B而在以下進行描述。圖4A、5A、7A、8A及9A說明IC 400在 第一平面上的截面側視圖，以及圖4B、5B、7B、8B及9B說明IC 400在正交於第一平面的第二平面上的截面側視圖。
在方塊302，製程300可包含形成第一電晶體在半導體基板的第一半導體區域上，並且形成第二電晶體在半導體基板的第二半導體區域上。在一些實施例中，第一及第二電晶體可以是鰭式場效電晶體(finFET)，包含形成在相應半導體區域的半導體鰭。或者，第一及第二電晶體可以是平面電晶體。第一及第二電晶體可形成在相應的半導體區域的第一側(例如，前側)上。
在一些實施例中，第一電晶體可以是第一基板區域上唯一的電晶體。或者，一或更多附加的電晶體可形成在第一基板區域上。也就是，製程300可用於將各個裝置(例如，電晶體)彼此隔離及/或將裝置群組與其他裝置群組隔離。
在方塊304，製程300可包含在第一及第二電晶體之間形成溝槽。若第一及第二電晶體是finFET，溝槽可設置在第一及第二電晶體的鰭之間。溝槽可包含絕緣材料，例如氧化物、氮化物及/或其他適當的材料。
圖4A及4B說明依據多個實施例的IC 400。IC 400包含形成在半導體基板404之不同基板區域上的複數個電晶體402。個別的電晶體402包含自基板404延伸的鰭406。鰭406可由半導體材料所形成，例如基板404的半導體材料。個別的電晶體402可進一步包含耦接至相 應的鰭406的閘極端408。閘極端408可由例如為金屬的導體形成。
IC 400可進一步包括設置在電晶體402之間的溝槽410。在一些實施例中，溝槽410可設置在鰭406的較低部位之間，並且閘極端408可設置在溝槽410上。溝槽410可由絕緣材料形成，例如氧化物、氮化物及/或其他適當的材料。舉例而言，溝槽410的適當絕緣材料可包含但不限於矽氧化物(SiO2)、氧氮化矽(SiOxNy)、氮化矽(SixNy)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉿鋁(HfAlxOy)、氧化鉿矽(HfSixOy)、氧化鋯(ZrO2)、氧化鋯矽(ZrSixOy)、氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鑭鋁(LaAlxOy)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、鈦酸鍶鋇(BaSrTixOy)、鈦酸鋇(BaTixOy)、鈦酸鍶(SrTixOy)、氧化鉛鈧鉭(PbScxTayOz)、或鈮酸鉛鋅(PbZnxNbyOz)、碳摻雜氧化物(CDO)、氮化矽(SiN)，或以上的組合，其中，x、y及z表示相應的元素的適當的量。
雖然本文所述的背側隔離技術參考finFET來描述，但依據多個實施例，背側隔離技術可應用於包括其它類型的電晶體的IC。舉例而言，在一些實施例中，IC可包含平面電晶體。這樣的IC可包含分離半導體區域的淺溝槽隔離(shallow trench isolation；STI)區域。可藉由蝕刻到基板裡以形成凹陷並且以隔離氧化物填充該凹陷，進而形成STI在半導體基板中。半導體區域可以是摻 雜的半導體阱，例如，n型摻雜阱(例如，用以形成p型電晶體)或是p型摻雜阱(例如，用以形成n型電晶體)。可移除STI區域之下的半導體基板，如本文所述。
再次參考圖3，在方塊306，製程300可包含薄化半導體基板(例如，移除半導體基板的部分以便減少半導體基板的厚度)。可使用一或更多技術薄化半導體基板，例如機械研磨、蝕刻(例如，濕蝕刻)及/或化學機械平坦化(CMP)。在一些實施例中，薄化之後，半導體基板可具有10奈米至200奈米的厚度。
在一些實施例中，在方塊306之薄化半導體基板之前，IC的晶圓可被翻轉，並且晶圓的頂側(例如，IC的頂側)可接合至承載晶圓。IC的頂側製程(例如，在方塊302形成第一及第二電晶體及/或在方塊304形成溝槽)可實施在頂側面向上的半導體基板上，並且IC的晶圓可接著被翻轉，且以頂側面向下的與承載晶圓接合。
承載晶圓可以是任何適當的材料，例如矽、砷化鎵(GaAs)、玻璃及/或其他材料。承載晶圓可藉由任何適當的機制而接合至IC的晶圓的頂側，例如氧化物熔合接合、金屬接合、黏著接合。此外，承載晶圓可暫時地或永久地接合至IC。藉由暫時地接合意味著在實施製程300之後移除承載晶圓。藉由永久地接合意味著承載晶圓仍然接合在IC之最終型態(例如，當IC被結合到諸如IC封裝200的IC封裝中時)。在一些實施例中，承載晶 圓可包含路由特徵以便路由IC裝置410與一或更多裝置之間的電信號。
圖5A及5B說明在IC 400被翻轉且接合至承載晶圓(圖未示)之後的IC 400，以及經薄化的半導體基板404。應注意的是，在圖4A-B及圖5A-B中，基板404的厚度沒有按照比例繪製。藉由薄化製程，基板404的厚度可能比圖4A-B及圖5A-B所示的還要更顯著地減少。
在方塊308，製程300可包含移除半導體基板之在第一及第二基板區域之間的部分，以便暴露溝槽以及形成在第一及第二基板區域之間的隔離區域。舉例而言，一或更多材料(例如，抗蝕材料)可被沉積在第一及第二基板區域的背側上，接著半導體基板之在第一及第二基板區域之間的部分可藉由蝕刻製程而被移除。除了抗蝕材料之外或代替抗蝕材料，沉積在第一及第二基板區域之背側的一或更多材料可包含一或更多的抗反射層、蝕刻停止層及/或硬遮罩層。在一些實施例中，溝槽可做為用於蝕刻製程的蝕刻停止層。抗蝕材料可以耐蝕刻製程，因而防止在抗蝕材料之下的基板區域被移除。舉例而言，蝕刻製程可包含將蝕刻劑施加到IC的背側，其中與抗蝕材料及溝槽材料相比，蝕刻劑對於基板材料是選擇性的。因此，蝕刻製程可移除第一及第二基板區域之間的基板材料，以便暴露溝槽且形成隔離區域。
在多個實施例中，使用遮罩，抗蝕材料可以在第一及第二基板區域之背側上被圖案化。舉例而言，圖 6說明可用於將抗蝕材料圖案化到IC 400的半導體基板404的半導體部分上的遮罩600的俯視圖。遮罩600包含對應於其上形成有抗蝕材料的半導體基板404的半導體部分的遮罩區域602。
圖7A及7B說明帶有形成在基板404的半導體區域的背側上的抗蝕材料412的IC 400。圖8A及8B說明基板區域414之間的半導體基板之部分被移除以形成隔離區域416的IC 400。隔離區域416可自溝槽410延伸至基板區域414的第二側(例如，背側)。
再次參考圖3，在方塊310，製程300可包含形成隔離材料在隔離區域(例如，在溝槽上且接觸溝槽)中。隔離材料可以是絕緣材料，例如氧化物、氮化物及/或其他適當的材料。舉例而言，隔離材料的適當絕緣材料可包含但不限於矽氧化物(SiO2)、氧氮化矽(SiOxNy)、氮化矽(SixNy)、氧化鋁(Al2O3)、氧化鉿(HfO2)、氧化鉿鋁(HfAlxOy)、氧化鉿矽(HfSixOy)、氧化鋯(ZrO2)、氧化鋯矽(ZrSixOy)、氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鑭鋁(LaAlxOy)、氧化鉭(Ta2O5)、氧化鈦(TiO2)、鈦酸鍶鋇(BaSrTixOy)、鈦酸鋇(BaTixOy)、鈦酸鍶(SrTixOy)、氧化鉛鈧鉭(PbScxTayOz)、或鈮酸鉛鋅(PbZnxNbyOz)、碳摻雜氧化物(CDO)、氮化矽(SiN)，或以上的組合，其中，x、y及z表示相應的元素的適當的量。隔離材料可以是與溝槽相同的材料或是相異的材料。
圖9A及9B說明帶有設置在隔離區域416中並與溝槽410接觸的隔離材料418的IC 400。隔離材料418及/或隔離區域416可防止或減少透過半導體基板404的電晶體402a-f之間的漏電流。減少洩漏可改善性能及/或提供較低功率消耗給IC 400。
在其他實施例中，隔離材料可不沉積在隔離區域416中。因此，隔離區域416可被空氣填充。空氣可以用作絕緣體，以防止或減少半導體區域之間的電流。可以在基板區域414上形成覆蓋層以困住隔離區域416中的空氣。
在一些實施例中，在形成隔離區域之後，可形成進一步的結構在IC 400的背側上。舉例而言，在一些實施例中，在形成隔離區域之後，一或更多互連層可形成在IC的背側上。
在一些實施例中，例如承載晶圓是暫時地晶圓的實施例，在形成隔離區域之後，IC 400的背側可接合到永久地晶圓。永久地晶圓可以是任何適當的材料，且可以是或可以不是半導體。舉例而言，永久地晶圓可以是矽、玻璃及/或其他適當的材料。
多個操作被以最有助於理解所要保護的標的之方式依序描述為多個分離的操作。然而，描述的順序不應被解釋為意味這些操作必須是順序相關的。本發明之實施例可實現於使用依期望配置的任何適當的硬體及/或軟體的系統中。
圖10示意性地說明依據一些實施例的範例系統(例如，計算裝置1000)，如本文所述，可包含IC(例如，IC 400)。計算裝置1000之組件可被容置於包殼(例如，外殼1008)。主機板1002可包含數個組件，包含但不限於處理器1004以及至少一通訊晶片1006。處理器1004可物理性及電性耦接至主機板1002。在一些實施例中，至少一通訊晶片1006也可物理性及電性耦接至主機板1002。在進一步的實施方式中，通訊晶片1006可以是處理器1004的部分。
根據其應用，計算裝置1000可包含其他組件，其可為或可不為物理或電耦接至主機板1002。這些其他組件可包含，但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速器、陀螺儀、揚聲器、相機以及大量儲存裝置(例如硬碟機、光碟(CD)、數位光碟(DVD)等)。
通訊晶片1006使得用於至計算裝置1000或來自計算裝置1000之資料傳送之無線通訊能夠實現。用詞「無線」連同其衍生詞可用於描述電路、裝置、系統、方法、技術、通訊通道等，其可透過使用通過非固態介質的調變電磁輻射傳遞資料。此用詞不必然意味關聯的裝置 不含有任何的導線，儘管在一些實施例中其可能沒有導線。通訊晶片1006可實現任何數目的無線標準或協定，包含但不限於電機電子工程師學會(IEEE)標準，包含Wi-Fi(IEEE 802.11家族)、IEEE 802.16標準(例如，IEEE 802.16-2005修正)、長期演進(LTE)計畫及其任何修正更新、及/或修訂(例如，進階LTE計畫、超行動寬頻(UMB)計畫(也被稱為「3GPP2」等)。與IEEE 802.16相容的寬頻無線存取(BWA)網路通常被稱為WiMAX網絡，WiMAX網路是全球互通微波存取(Worldwide Interoperability for Microwave Access)的縮寫，WiMAX是通過針對IEEE 802.16標準的一致性和互操作性測試的產品的認證標記。通訊晶片1006可依據行動通訊全球系統(GSM)、通用封包無線服務(GPRS)、通用行動電信系統(UMTS)、高速封包存取(HSPA)、演進高速封包存取(E-HSPA)或長期演進網路而操作。通訊晶片1006可依據行動通訊全球系統增強型數據演進技術(EDGE)、GSM EDGE無線存取網路(GERAN)、通用陸地無線存取網路(UTRAN)、演進通用陸地無線存取網路(E-UTRAN)而操作。通訊晶片1006可依據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強無線電信(DECT)、演進資料最佳化(EV-DO)、及其衍生物，以及任何其他指定用作3G、4G、5G及在此之後之技術的無線協定而操作。在其他實施例中，通訊晶片1006可依據其他無線協定而操 作。
計算裝置1000可包含複數個通訊晶片1006。舉例而言，第一通訊晶片1006可專用於較短範圍的無線通訊，例如Wi-Fi和藍牙，而第二通訊晶片1006可專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO及其他。
計算裝置1000的處理器1004可以包含如本文所述的具有IC(例如，IC 400及/或使用製程300製造的IC)的晶粒(例如，圖1及2的晶粒102)。舉例而言，圖2的晶粒102可安裝於封裝組合(例如，封裝組合200)中，封裝組合安裝於電路板上，電路板例如為主機板1002。用詞「處理器」可以指處理來自暫存器及/或記憶體的電子資料以便將該電子資料轉變成其他可儲存在暫存器及/或記憶體中的電子資料的任何裝置或裝置的部分。
通訊晶片1006亦可包含如本文所述的具有IC(例如，IC 400及/或使用製程300製造的IC)的晶粒(例如，晶粒102)。在進一步的實施方式中，容置於計算裝置1000中的其他組件(例如，記憶體裝置或其他積體電路裝置)可含有具有IC(例如，IC 400及/或使用製程300製造的IC)的晶粒(例如，晶粒102)，如本文所述。
在不同的實施方式中，計算裝置1000可以是行動計算裝置、膝上型電腦、連網小筆電、筆記型電腦、 超薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超行動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機頂盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步的實施方式中，計算裝置1000可以是任何其他的處理資料的電子裝置。
以下提供各種實施例的一些非限制性範例。
範例1是一種積體電路，包括：由半導體形成的且具有第一側及第二側的複數個基板區域；形成在各個基板區域的第一側上的一或更多電路裝置；設置在不同的基板區域的電路裝置之間的溝槽；以及設置在複數個基板區域之間且自溝槽延伸至複數個基板區域的第二側的隔離區域。
範例2是範例1的積體電路，其中，隔離區域包含絕緣隔離材料。
範例3是範例1或範例2的積體電路，其中，複數個電路裝置包含複數個電晶體。
範例4是範例3的積體電路，其中，複數個電晶體包含複數個鰭式場效電晶體(finFET)，複數個鰭式場效電晶體具有自各個基板區域向上延伸的半導體鰭。
範例5是範例3的積體電路，其中，複數個電晶體包含複數個平面電晶體。
範例6是範例3的積體電路，其中，複數個電晶體形成在複數個基板區域的個別基板區域上。
範例7是範例3的積體電路，其中，複數個基板區域的一或更多基板區域僅包含一個電晶體形成在其上。
範例8是範例1的積體電路，其中，隔離區域在複數個基板區域之間形成氣袋。
範例9是一種製造積體電路的方法，包括：形成第一電晶體在半導體基板的第一基板區域上；形成第二電晶體在半導體基板的第二基板區域上；形成溝槽在第一電晶體與第二電晶體之間；以及移除半導體基板之在第一基板區域與第二基板區域之間的部分，以便暴露溝槽以及形成在第一基板區域與第二基板區域之間的隔離區域。
範例10是範例9的方法，更包括形成絕緣隔離材料在接觸溝槽的隔離區域中。
範例11是範例9的方法，更包括形成複數個電晶體在第一基板區域上，複數個電晶體包含第一電晶體。
範例12是範例9的方法，進一步包括，在移除半導體基板的部分之前薄化半導體基板。
範例13是範例9至12中任一個的方法，其中，形成第一電晶體包含：形成半導體鰭在第一基板區域上；以及形成閘極在半導體鰭上。
範例14是一種計算裝置，包括：電路板；以及耦接至電路板的晶粒。晶粒包含：第一電晶體，形成在半導體基板的第一基板區域上；第二電晶體，形成在半導 體基板的第二基板區域上；溝槽，設置在第一電晶體及第二電晶體之間；以及隔離材料，設置在第一基板區域及第二基板區域之間且接觸溝槽，其中，絕緣材料將第一基板區域及第二基板區域完全分離。
範例15是範例14的計算裝置，其中，隔離材料是絕緣體。
範例16是範例14的計算裝置，其中，溝槽接觸第一電晶體及第二電晶體。
範例17是範例14的計算裝置，其中，第一電晶體包含：半導體鰭，自第一基板區域向上延伸；以及閘極端，耦接至半導體鰭。
範例18是範例14的計算裝置，其中，第一電晶體及第二電晶體是平面電晶體。
範例19是範例14的計算裝置，其中，複數個電晶體形成在第一基板區域上，複數個電晶體包含第一電晶體。
範例20是範例14的計算裝置，其中，第一電晶體是形成在該第一基板區域上的唯一電晶體。
範例21是範例14至20中任一個的計算裝置，其中：晶粒是處理器；以及計算裝置是行動計算裝置，行動計算裝置包含一或更多的天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速器、陀螺儀、揚聲器以及相機。
多個實施例可包含以上所述之實施例之任何適當的組合，包含以上以結合形式(及)描述的實施例的替代(或)實施例(例如，「及」可以是「及/或」)。除此之外，一些實施例可包含一或更多具有指令儲存在其上的製品(例如，非揮發性電腦可讀取媒體)，當執行該製品時導致上述實施例中的任一者的動作。此外，一些實施例可包含具有用於執行上述實施例的各種操作的任何適當的手段的設備或系統。
以上說明實施方式的描述，包含在摘要中的描述，並非意圖耗盡或限制本發明之實施例至所揭露的精確態樣。本文所描述的精確的實施方式及範例用於說明目地，因而相關領域具有通常知識者將認可，各種等同的修改可以落入本發明之範圍。
根據以上詳細描述，可以對本發明的實施例進行這些修改。以下申請專利範圍中使用的術語不應當被理解為限制本發明之多個實施例在說明書和申請專利範圍中所揭露的具體實施方式。相反的，本發明的範圍完全是由以下申請專利範圍來判斷，並且是依據申請專利範圍解釋的既定原則來理解。
102‧‧‧晶粒
102a‧‧‧半導體基板
102b‧‧‧裝置層
102c‧‧‧互連層
106‧‧‧晶粒級互連結構
110‧‧‧墊片
112‧‧‧焊球
121‧‧‧封裝基板
122‧‧‧電路板
200‧‧‧IC組合
S1‧‧‧主動側
S2‧‧‧非活動側

Claims (19)

  1. 一種積體電路，包括：由半導體形成的複數個基板區域，該複數個基板區域具有第一側及第二側；形成在該複數個基板區域中的個別基板區域的該第一側上的一或更多電路裝置；設置在不同的該個別基板區域的該一或更多電路裝置之間的溝槽；以及設置在該複數個基板區域之間且從該溝槽延伸到該複數個基板區域的該第二側的隔離區域，其中，該隔離區域包含與該溝槽接觸的絕緣隔離材料，且該絕緣隔離材料與在各個該基板區域的在該第一側與該第二側之間延伸的側壁接觸，其中，該絕緣隔離材料不延伸跨越該個別基板區域的該第二側。
  2. 根據申請專利範圍第1項之積體電路，其中，該一或更多電路裝置包含複數個電晶體。
  3. 根據申請專利範圍第2項之積體電路，其中，該複數個電晶體包含複數個鰭式場效電晶體(finFET)，該複數個鰭式場效電晶體具有自各個該基板區域向上延伸的半導體鰭。
  4. 根據申請專利範圍第2項之積體電路，其中，該複數個電晶體包含複數個平面電晶體。
  5. 根據申請專利範圍第2項之積體電路，其中，該複數個電晶體包含在該複數個基板區域的至少一該個別基 板區域上的多個電晶體。
  6. 根據申請專利範圍第2項之積體電路，其中，該複數個基板區域的一或更多基板區域僅包含一個電晶體形成在其上。
  7. 根據申請專利範圍第1項之積體電路，其中，該絕緣隔離材料是空氣。
  8. 一種製造積體電路的方法，包括：形成第一電晶體在半導體基板的第一基板區域上，其中，該半導體基板具有第一側及第二側；形成第二電晶體在該半導體基板的第二基板區域上；形成溝槽在該第一電晶體與該第二電晶體之間；移除該半導體基板之在該第一基板區域與該第二基板區域之間的部分，以便暴露該溝槽以及形成在該第一基板區域與該第二基板區域之間的隔離區域；以及形成絕緣隔離材料在接觸該溝槽的該隔離區域中，其中，該絕緣隔離材料與在該第一基板區域及該第二基板區域之間且在該第一側與該第二側之間延伸的側壁接觸，且其中，該絕緣隔離材料不延伸跨越該半導體基板的該第二側。
  9. 根據申請專利範圍第8項之方法，更包括形成複數個電晶體在該第一基板區域上，該複數個電晶體包含該第一電晶體。
  10. 根據申請專利範圍第8項之方法，進一步包括，在該移除該半導體基板的該部分之前薄化該半導體基板。
  11. 根據申請專利範圍第8項之方法，其中，形成該第一電晶體包含：形成半導體鰭在該第一基板區域上；以及形成閘極在該半導體鰭上。
  12. 一種計算裝置，包括：電路板；以及晶粒，耦接至該電路板，該晶粒包含：第一電晶體，形成在半導體基板的第一基板區域上，其中，該半導體基板具有第一側及第二側；第二電晶體，形成在該半導體基板的第二基板區域上；溝槽，設置在該第一電晶體與該第二電晶體之間；以及隔離材料，設置在該第一基板區域與該第二基板區域之間且接觸該溝槽，其中，該隔離材料與在該第一基板區域及該第二基板區域之間且在該第一側與該第二側之間延伸的側壁接觸，且其中，該隔離材料不延伸跨越該半導體基板的該第二側。
  13. 根據申請專利範圍第12項之計算裝置，其中，該隔離材料是絕緣體。
  14. 根據申請專利範圍第12項之計算裝置，其中，該溝槽接觸該第一電晶體及該第二電晶體。
  15. 根據申請專利範圍第12項之計算裝置，其中，該第一電晶體包含： 半導體鰭，自該第一基板區域向上延伸；以及閘極端，耦接至該半導體鰭。
  16. 根據申請專利範圍第12項之計算裝置，其中，該第一電晶體及該第二電晶體是平面電晶體。
  17. 根據申請專利範圍第12項之計算裝置，其中，複數個電晶體形成在該第一基板區域上，該複數個電晶體包含該第一電晶體。
  18. 根據申請專利範圍第12項之計算裝置，其中，該第一電晶體是形成在該第一基板區域上的唯一電晶體。
  19. 根據申請專利範圍第12項之計算裝置，其中：該晶粒是處理器；以及該計算裝置是行動計算裝置，該行動計算裝置包含一或更多的天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速器、陀螺儀、揚聲器以及相機。
TW105136716A 2015-12-17 2016-11-10 積體電路的背側隔離 TWI715665B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/US2015/066501 WO2017105471A1 (en) 2015-12-17 2015-12-17 Backside isolation for integrated circuit
WOPCT/US15/66501 2015-12-17

Publications (2)

Publication Number Publication Date
TW201732940A TW201732940A (zh) 2017-09-16
TWI715665B true TWI715665B (zh) 2021-01-11

Family

ID=59057358

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105136716A TWI715665B (zh) 2015-12-17 2016-11-10 積體電路的背側隔離

Country Status (5)

Country Link
US (1) US10573715B2 (zh)
EP (1) EP3391416A4 (zh)
CN (1) CN108292670A (zh)
TW (1) TWI715665B (zh)
WO (1) WO2017105471A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448168B1 (en) * 1997-09-30 2002-09-10 Intel Corporation Method for distributing a clock on the silicon backside of an integrated circuit
US20060118906A1 (en) * 2003-09-01 2006-06-08 Jung-Cheng Kao High power radio frequency integrated circuit capable of impeding parasitic current loss
US20090057812A1 (en) * 2007-08-27 2009-03-05 Denso Corporation Semiconductor device having multiple element formation regions and manufacturing method thereof
US20090160050A1 (en) * 2005-08-26 2009-06-25 Honda Motor Co., Ltd. Semiconductor device manufacturing method, semiconductor device and wafer
US20140367777A1 (en) * 2013-06-18 2014-12-18 Semiconductor Manufacturing International (Shanghai) Corporation Double-side process silicon mos and passive devices for rf front-end modules

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07104240B2 (ja) 1992-03-31 1995-11-13 工業技術院長 磁場方向可変型材料力学特性評価装置
US9236476B2 (en) 2011-12-28 2016-01-12 Intel Corporation Techniques and configuration for stacking transistors of an integrated circuit device
KR102013842B1 (ko) * 2013-02-08 2019-08-26 삼성전자주식회사 반도체 소자의 제조 방법
US8895446B2 (en) * 2013-02-18 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Fin deformation modulation
EP3422415B1 (en) 2014-02-28 2023-08-02 LFoundry S.r.l. Semiconductor device comprising a laterally diffused mos transistor

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448168B1 (en) * 1997-09-30 2002-09-10 Intel Corporation Method for distributing a clock on the silicon backside of an integrated circuit
US20060118906A1 (en) * 2003-09-01 2006-06-08 Jung-Cheng Kao High power radio frequency integrated circuit capable of impeding parasitic current loss
US20090160050A1 (en) * 2005-08-26 2009-06-25 Honda Motor Co., Ltd. Semiconductor device manufacturing method, semiconductor device and wafer
US20090057812A1 (en) * 2007-08-27 2009-03-05 Denso Corporation Semiconductor device having multiple element formation regions and manufacturing method thereof
US20140367777A1 (en) * 2013-06-18 2014-12-18 Semiconductor Manufacturing International (Shanghai) Corporation Double-side process silicon mos and passive devices for rf front-end modules

Also Published As

Publication number Publication date
CN108292670A (zh) 2018-07-17
EP3391416A1 (en) 2018-10-24
US20180331183A1 (en) 2018-11-15
US10573715B2 (en) 2020-02-25
TW201732940A (zh) 2017-09-16
EP3391416A4 (en) 2019-07-10
WO2017105471A1 (en) 2017-06-22

Similar Documents

Publication Publication Date Title
TWI647856B (zh) 用於積體電路之元件和方法、以及計算裝置
US11469213B2 (en) Systems, methods, and apparatuses for implementing reduced height semiconductor packages for mobile electronics
JP6428788B2 (ja) ウェハ接合のための表面封入
JP2017527975A (ja) グラフェンを絶縁体、及びデバイスと統合するためのグラフェンのフッ素化
US20230360973A1 (en) Techniques and configurations to reduce transistor gate short defects
EP3709343A1 (en) Stacked transistors having device strata with different channel widths
CN106663667B (zh) 用于用多个金属层填充高纵横比的窄结构的技术以及相关联的配置
US11594452B2 (en) Techniques for revealing a backside of an integrated circuit device, and associated configurations
TWI715665B (zh) 積體電路的背側隔離
TWI697109B (zh) 在虛擬基板上形成絕緣體上矽（ｓｏｉ）裝置的技術以及關聯的結構
US10811354B2 (en) Fuse array for integrated circuit