CN106663667B - 用于用多个金属层填充高纵横比的窄结构的技术以及相关联的配置 - Google Patents

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Abstract

本公开内容的实施例描述了一种用于用多个金属层来填充高纵横比的窄结构的技术以及相关联的配置。在一个实施例中，一种装置包括：包括半导体材料的晶体管结构；具有被限定在晶体管结构上方的凹陷部的电介质材料，凹陷部在第一方向上具有高度；被设置在凹陷部中并与晶体管结构耦合电极端子，其中，电极端子的第一部分包括与晶体管结构直接接触的第一金属，并且电极端子的第二部分包括设置在第一部分上的第二金属，并且其中，第一部分与第二部分之间的界面是平面的并且在第二方向上延伸跨过凹陷部，第二方向实质上垂直于第一方向。可以描述和/或请求保护其它实施例。

Description

用于用多个金属层填充高纵横比的窄结构的技术以及相关联 的配置
技术领域
本公开内容的实施例总体上涉及集成电路的领域，并且更具体而言，涉及用于用多个金属层来填充高纵横比的窄结构的技术以及相关联的配置。
背景技术
晶体管结构的尺寸在新兴技术中持续缩小至较小尺寸。例如，向晶体管结构传送电能的金属接触部的临界尺寸可以缩小到其中用于在窄结构中沉积金属的传统技术可能由于技术或成本原因而不可行的程度。
附图说明
通过结合附图的以下具体实施方式，将容易理解实施例。为了便于描述，类似的附图标记指代类似的结构元件。在附图的图中，通过示例的方式而不是通过限制的方式例示了实施例。
图1示意性地例示了根据一些实施例的以晶圆形式和以单体化形式的示例管芯的顶视图。
图2示意性地例示了根据一些实施例的集成电路(IC)组件的横截面侧视图。
图3示意性地例示了根据一些实施例的第一透视图和第二透视图中的晶体管电极组件的横截面侧视图。
图4A-图4G示意性地例示了根据一些实施例的在各个制造阶段期间的第一透视图和第二透视图中的晶体管电极组件的横截面侧视图。
图5示意性地例示了根据一些实施例的用于制造晶体管电极组件的方法的流程图。
图6示意性地例示了根据一些实施例的可以包括如本文中所描述的晶体管电极组件的示例系统。
具体实施方式
本公开内容的实施例描述了用于用多个金属层来填充高纵横比的窄结构的技术以及相关联的配置。在以下具体实施方式中，参照形成本文的一部分的附图，其中贯穿附图类似的附图标记标识类似的部件，并且在附图中通过其中可以实施本公开内容的主题的例示实施例的方式而示出。将理解的是，在不脱离本公开内容的范围的情况下可以利用其它实施例并且可以作出结构或逻辑改变。因此，以下具体实施方式并非在限制意义上被采用，并且实施例的范围由所附权利要求以及它们的等效形式来限定。
出于本公开内容的目的，短语“A和/或B”表示(A)、(B)、或(A和B)。出于本公开内容的目的，短语“A、B、和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。
本说明书可以使用诸如顶部/底部、侧部、上方/下方、等等之类的基于视角的描述。这些描述仅用于便于讨论，而并非旨在将本文中所描述的实施例的应用限制于任何具体范围。
说明书可以使用短语“在一个实施例中”、或‘在实施例中’，它们均可以指代相同或不同实施例中的一个或多个实施例。此外，如关于本公开内容的实施例所使用的，术语“包括”、“包含”、“具有”、等等是同义词。
术语“与……耦合”连同其派生词可以用在本文中。“耦合”可以表示以下含义中的一个或多个含义。“耦合”可以表示两个或更多个元件直接物理或电接触。然而，“耦合”还可以表示两个或更多个元件彼此间接接触，但仍彼此协作或相互作用，并可以表示一个或多个其它元件耦合或连接在被称为彼此耦合的元件之间。术语“直接耦合”可以表示两个或更多个元件直接接触。
在各个实施例中，短语“第一特征形成、沉积、或以其它方式设置在第二特征上”可以表示第一特征形成、沉积、或设置在第二特征上方，并且第一特征的至少一部分可以与第二特征的至少一部分直接接触(例如，直接物理和/或电接触)或间接接触(例如，在第一特征与第二特征之间具有一个或多个其它特征)。
如本文中使用的，术语“模块”可以指代专用集成电路(ASIC)、电子电路、处理器(共享、专用、或组)和/或执行一个或多个软件或固件程序的存储器(共享、专用、或组)、组合逻辑电路、和/或提供所描述的功能的其它适当的部件，术语“模块”可以是它们的部分，或者可以包括它们。
图1示意性地例示了根据一些实施例的以晶圆形式10和以单体化形式100的示例管芯102的顶视图。在一些实施例中，管芯102可以是由半导体材料(举例而言，例如硅或其它适当的材料)构成的晶圆11的多个管芯(例如，管芯102、103a、103b)中的一个管芯。多个管芯可以形成在晶圆11的表面上。管芯中的每个都可以是包括如本文中所描述的一个或多个晶体管电极组件(例如，图3中的晶体管电极组件300a-300b或图4A-图4G中的400a-400b)的半导体产品的重复单元。例如，管芯102可以包括具有晶体管结构104(举例而言，例如，为一个或多个晶体管器件或源极/漏极区的移动电荷载流子提供沟道通路的一个或多个沟道体(例如，鳍状物结构、纳米线、平面本体、等等))的电路。电互连结构(举例而言，例如晶体管电极组件(例如，端子接触部))可以形成在一个或多个晶体管结构104上并与该一个或多个晶体管结构104耦合，以便将电能路由到晶体管结构104或者从晶体管结构104路由电能。例如，端子接触部可以与沟道体电耦合，以提供栅极电极以用于传送阈值电压和/或源极/漏极电流以为晶体管器件的操作提供移动电荷载流子。尽管为了简单起见，按照横贯图1中的管芯102的主要部分的行描绘了晶体管结构104，但是应当理解的是，在其它实施例中，可以在管芯102上以各种各样其它适当的布置中的任何布置来配置晶体管结构104，包括例如具有比所描绘的小得多的尺寸的垂直和水平特征。
在具体化在管芯中的半导体产品的制造过程完成之后，晶圆11可以经受单体化工艺，在该工艺中，管芯中的每个(例如，管芯102)被彼此分隔开以提供半导体产品的分立“芯片”。晶圆11可以具有多个尺寸中的任何尺寸。在一些实施例中，晶圆11具有范围从大约25.4mm到大约450mm的直径。在其它实施例中，晶圆11可以包括其它尺寸和/或其它形状。根据各个实施例，晶体管结构104可以以晶圆形式10或单体化形式100被设置在半导体衬底上。本文中描述的晶体管结构104可以被并入用于逻辑单元或存储器、或者它们的组合的管芯102中。在一些实施例中，晶体管结构104可以是片上系统(SoC)组件的部分。
图2示意性地例示了根据一些实施例的集成电路(IC)组件200的横截面侧视图。在一些实施例中，IC组件200可以包括与封装基板121电气耦合和/或物理耦合的一个或多个管芯(下文中的“管芯102”)。在一些实施例中，封装基板121可以与电路板122电耦合，如可以看到的。在一些实施例中，根据各个实施例，集成电路(IC)组件200可以包括管芯102、封装基板121和/或电路板122中的一个或多个。根据各个实施例，本文中针对晶体管电极组件所描述的实施例可以在任何适当的IC器件中实施。
管芯102可以表示使用半导体制造技术(例如，薄膜沉积、光刻、蚀刻和结合形成CMOS器件所使用的那些技术)来由半导体材料(例如，硅)制成的分立产品。在一些实施例中，管芯102可以是处理器、存储器、SoC或ASIC，管芯102可以包括它们或者可以是它们的一部分。在一些实施例中，电绝缘材料(举例而言例如，模塑化合物或底填材料(未示出))可以包封管芯102和/或管芯级互连结构106的至少一部分。
根据各种各样适当的配置，管芯102可以附接到封装基板121，包括例如，在倒装芯片配置中与封装基板121直接耦合，如所描绘的。在倒装芯片配置中，包括电路的管芯102的有源侧S1使用管芯级互连结构106(例如，凸块、柱形物、或其它适当的结构，它们也可以将管芯102与封装基板121电耦合)附接到封装基板121的表面。管芯102的有源侧S1可以包括有源器件，举例而言，例如晶体管器件。无源侧S2可以被设置为与有源侧S1相对，如可以看到的。
管芯102可以总体上包括半导体衬底102a、一个或多个器件层(下文中的“器件层102b”)和一个或多个互连层(下文中的“互连层102c”)。在一些实施例中，半导体衬底102a可以基本上由举例而言诸如硅之类的体半导体材料构成。器件层102b可以表示其中有源器件(例如，晶体管器件)形成在半导体衬底上的区域。器件层102b例如可以包括诸如沟道体和/或晶体管器件的源极/漏极区之类的晶体管结构。互连层102c可以包括被配置为往来于器件层102b中的有源器件来路由电信号的互连结构(例如，电极端子)。例如，互连层102c可以包括水平线(例如，沟槽)和/或垂直插塞(例如，过孔)或其它适当的特征以提供电路由和/或接触部。
在一些实施例中，管芯级互连结构106可以与互连层102c电耦合，并且被配置为在管芯102与其它电器件之间路由电信号。电信号可以包括例如与管芯102的操作结合使用的输入/输出(I/O)信号和/或电源/地信号。
在一些实施例中，封装基板121是具有核和/或层积层的基于环氧树脂的层叠基板(举例而言，例如，味之素层积膜(ABF)基板)。在其它实施例中，封装基板121可以包括其它适当类型的基板，包括例如由玻璃、陶瓷、或半导体材料构成的基板。
封装基板121可以包括被配置为将电信号路由到管芯102或从管芯102路由电信号的电路由特征。电路由特征可以包括例如被设置在封装基板121的一个或多个表面上的焊盘或迹线(未示出)和/或内部路由特征(未示出)(举例而言，例如将电信号路由通过封装基板121的沟槽、过孔或其它互连结构)。例如，在一些实施例中，封装基板121可以包括被配置用于接收管芯102的相应管芯级互连结构106的诸如焊盘(未示出)之类的电路由特征。
电路板122可以是由诸如环氧树脂层叠体之类的电绝缘材料构成的印刷电路板(PCB)。例如，电路板122可以包括电绝缘材料，其举例而言例如由以下材料构成：聚四氟乙烯、诸如阻燃剂4(FR-4)、FR-1、棉纸之类的酚醛树脂棉纸材料、诸如CEM-1或CEM-3之类的环氧树脂材料或者使用环氧树脂预浸材料来层叠在一起的编织玻璃材料。诸如迹线、沟槽、或过孔之类的互连结构(未示出)可以被形成为穿过电绝缘层，以便将管芯102的电信号路由通过电路板122。在其它实施例中，电路板122可以由其它适当的材料构成。在一些实施例中，电路板122是母板(例如，图6中的母板602)。
封装级互连件(举例而言，例如焊球112)可以耦合到封装基板121上和/或电路板122上的一个或多个焊盘(下文中的“焊盘110”)以形成相对应的焊接点，这些焊接点被配置为进一步在封装基板121与电路板122之间路由电信号。焊盘110可以由任何适当的导电材料(例如金属，包括例如镍(Ni)、铂(Pd)、金(Au)、银(Ag)、铜(Cu)、及其它们的组合)构成。在其它实施例中，可以使用用于将封装基板121与电路板122物理耦合和/或电耦合的其它适当的技术。
在其它实施例中，IC组件200可以包括各种各样其它适当的配置，包括例如倒装芯片和/或线接合配置、内插器、包括系统级封装(SiP)和/或封装堆叠(PoP)配置的多芯片封装配置。在一些实施例中，可以使用用于在IC组件200的管芯102与其它部件之间路由电信号的其它适当的技术。
图3示意性地例示了根据一些实施例的第一透视图中的晶体管电极组件300a和第二透视图中的晶体管电极组件300b的横截面侧视图。例如，晶体管电极组件300a可以是沿着一个或多个鳍状物结构(例如，晶体管结构130)的纵向方向L并平行于该纵向方向L的横截面描绘，并且晶体管电极组件300b可以是在方向W上跨(across)一个或多个鳍状物结构(例如，晶体管结构130)的纵向方向并垂直于该纵向方向的横截面描绘。
根据各个实施例，晶体管电极组件300a、300b包括晶体管结构130、设置在晶体管结构130上并具有被限定在晶体管结构130上方的凹陷部134的电介质材料132、以及设置在凹陷部134中并与晶体管结构130耦合的电极端子142。电极端子142可以包括与晶体管结构130直接接触的第一部分138以及设置在第一部分138上的第二部分140，如可以看到的。
第一部分138可以包括例如设置在晶体管结构130上的一种或多种金属。例如，第一部分138可以包括与晶体管结构130直接接触的界面金属。在其中晶体管结构130是晶体管的栅极的实施例中，界面金属可以是具有被配置为设置晶体管的沟道中的阈值电压(VTH)的厚度的功函数金属(WFM)。在其中晶体管结构130是晶体管的源极区或漏极区的实施例中，界面金属可以是接触金属。在其它实施例中，第一部分138和第二部分140可以被配置为用于其它功能。例如，在一些实施例中，第一部分138可以是导体金属并且第二部分140可以是功函数金属。
在所描绘的实施例中，晶体管结构130是具有栅极电介质136(较粗的线)的栅极，该栅极电介质136被设置在晶体管结构130上，并且在一些情形中，被设置在凹陷部134中的电介质材料132的侧壁上，如可以看到的。尽管所描绘的实施例示出了其中电极端子142形成在栅极上的情形，但是在其它实施例中，可以使用类似的原理或配置以在晶体管的源极/漏极区上形成电极端子142。例如，可以使用结合在图4A-图4G中形成电极端子142所描述的类似原理来在栅极的电极端子142的相对侧上形成源极/漏极接触部。
晶体管结构130(例如，栅极或源极/漏极)可以由任何适当的材料构成，该材料包括半导体材料(举例而言，例如硅)。在所描绘的实施例中，晶体管结构130包括一个或多个鳍状物结构。一个或多个鳍状物结构通常可以在纵向方向L上延伸并可以在一个或多个鳍式FET(场效应晶体管)器件(例如，双栅极、三栅极或其它基于鳍状物的晶体管)的制造中由半导体衬底130a的半导体材料形成。
可以沉积金属以便以在顶部表面处提供基本上平面的界面的方式形成第一部分138，该顶部表面与第二部分140的材料直接接触，如可以看到的。也就是说，第一部分138与第二部分140之间的平面界面可以在箭头所指示的方向L和/或W上延伸跨过整个凹陷部134。凹陷部134可以具有高度H，并且第一部分138可以仅填充凹陷部134的高度H的一部分，如可以看到的。在一些实施例中，第一部分138覆盖晶体管结构130的表面，该晶体管结构包括凹陷部134内的鳍状物结构，如可以看到的。结合图4A-图4G进一步描述了用于沉积一种或多种金属以形成第一部分138的技术。
可以由凹陷部134或电极端子142的高度H相对于垂直于高度H的凹陷部134或电极端子的另一个尺寸(举例而言，例如凹陷部134或电极端子142的临界尺寸(CD))的比率来定义纵横比。因此，较窄的CD可以提供较高的纵横比。在一些实施例中，电极端子142的窄凹陷部134的CD可以为15纳米(nm)或更小。由于凹陷部134或电极端子142的CD持续缩小，用金属填充凹陷部134以形成第一部分138和第二部分140可以变得更加具有挑战性。在一些实施例中，纵横比可以大于或等于1(1:1)。在一个实施例中，凹陷部的高度相对于临界尺寸的纵横比大于或等于2:1。尽管本文中的技术可以尤其非常适合于填充窄CD结构，但是根据各个实施例，该技术可用于填充较宽的CD结构(例如，大于15nm的CD)。
一种或多种金属可以沉积在凹陷部134中的第一部分138上以形成第二部分140。第二部分140可以包括例如低电阻率填充金属。被沉积以形成第二部分140的金属中的至少一种可以具有与被沉积以形成第一部分138的金属不同的化学组分。
用于形成电极端子142的材料可以包括各种各样适当的导电材料，包括例如一种或多种金属。在一些实施例中，电极端子142可以包括铜(Cu)、金(Au)、钨(W)、钛(Ti)、钽(Ta)、铂(Pt)、镍(Ni)、钴(Co)、铑(Rh)、钌(Ru)、钯(Pd)、铪(Hf)、锆(Zr)、或铝(Al)、或者它们的组合。在一些实施例中，电极端子142可以包括金属氮化物，举例而言例如氮化钛(TiN)、氮化钨(WN)、或碳化钽(TaN)、或者它们的组合。在一些实施例中，电极端子142可以包括金属硅化物，举例而言例如硅化钛(TiSi)、硅化钨(WSi)、硅化钽(TaSi)、硅化钴(CoSi)、硅化铂(PtSi)、硅化镍(NiSi)、或者它们的组合。在一些实施例中，电极端子142可以包括金属硅氮化物，举例而言例如氮化硅钛(TiSiN)、或氮化硅钽(TaSiN)、或者它们的组合。在一些实施例中，电极端子142可以包括金属碳化物，举例而言例如碳化钛(TiC)、碳化锆(ZrC)、碳化钽(TaC)、氮化铪(HfC)、或碳化铝(AlC)、或者它们的组合。在一些实施例中，电极端子142可以包括金属碳氮化物，举例而言例如碳氮化钽(TaCN)、碳氮化钛(TiCN)、或者它们的组合。在一些实施例中，电极端子142可以包括导电金属氧化物(例如，氧化钌)。取决于晶体管是P型还是N型晶体管，材料还可以包括P型功函数或N型功函数材料。在一些实施例中，多层不同材料可用于形成电极端子142。在其它实施例中，电极端子142可以包括其它适当的材料。在一些实施例中，电极端子142(例如，第二部分140)可以包括电介质材料以便于形成自对准的接触结构。
在其中电极端子142是栅极端子的实施例中，电极端子142可具有相对于源极/漏极的电极端子142较为矩形形状的轮廓。也就是说，在一些实施例中，栅极的电极端子142可具有相对于源极/漏极的电极端子142较为锥形的轮廓。栅极的电极端子142的轮廓可以由于可用于形成电极端子142的图案化工艺而更为矩形。例如，替代金属栅极(RMG)工艺可用于形成凹陷部134，以使得虚设栅极首先使用牺牲材料形成，该牺牲材料随后被去除并用另一种栅极材料替代。
在其中电极端子142是栅极端子的实施例中，一对间隔体(未示出)可以包围电极端子142。间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、和氮氧化硅之类的材料形成。用于形成间隔体的工艺在本领域是公知的，并通常包括沉积和蚀刻工艺步骤。
在其中电极端子142是用于晶体管的源极/漏极的接触端子的实施例中，电极端子142可具有锥形的轮廓形状，该形状在顶部处具有较宽的尺寸并且在底部处具有较窄的尺寸。电极端子142的顶部处的较宽尺寸可以减小相关联的晶体管的寄生外部电阻(Rext)，并且底部处的较窄尺寸可以通过为晶体管提供更多空间而有助于在晶体管区域中缩放至较小尺寸。电极端子142的轮廓可以例如通过湿法/干法蚀刻图案化工艺来实现，该工艺在通过图案化工艺所形成的接触沟槽中提供倾斜的侧壁。
栅极电介质136可以包括各种适当的电介质材料，该电介质材料包括高k材料。在一些实施例中，栅极电介质136可以包括例如氧化硅(SiO2)、氮氧化硅(SiOxNy)、氮化硅(SixNy)、氧化铝(Al2O3)、氧化铪(HfO2)、氧化铪铝(HfAlxOy)、氧化铪硅(HfSixOy)、氧化锆(ZrO2)、氧化锆硅(ZrSixOy)、氧化镧(La2O3)、氧化钇(Y2O3)、氧化镧铝(LaAlxOy)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化钡锶钛(BaSrTixOy)、氧化钡钛(BaTixOy)、氧化锶钛(SrTixOy)、氧化铅钪钽(PbScxTayOz)、铌锌酸铅(PbZnxNbyOz)、或者它们的组合，其中，x、y和z表示相应元素的适当的量。在一些实施例中，退火工艺可以在栅极电介质136上执行，以便在使用高k材料时提高其质量。在其它实施例中，其它材料可用于栅极电介质136。
电介质材料132可以包括各种适当的电绝缘材料中的任何材料，这些材料包括例如层间电介质(ILD)材料。电介质材料132可以使用因其在集成电路结构中的适用性而公知的电介质材料来形成，例如低k电介质材料。可以使用的电介质材料的示例包括但不限于氧化硅(SiO2)、碳掺杂的氧化物(CDO)、氮化硅、诸如八氟环丁烷或聚四氟乙烯之类的有机聚合物、氟硅酸盐玻璃(FSG)、以及诸如倍半硅氧烷、硅氧烷、或有机硅酸盐玻璃之类的有机硅酸盐。电介质材料132可以包括小孔或其它孔隙以进一步减小它们的介电常数。在其它实施例中，电介质材料132可以包括其它适当的材料。
图4A-图4G示意性地例示了根据一些实施例的第一透视图中的晶体管电极组件400a的横截面侧视图以及第二透视图中的晶体管电极组件400b的横截面侧视图。根据各个实施例，晶体管电极组件400a、400b可以与结合图3中的晶体管电极组件300a、300b描述的实施例一致，反之亦然。
参考图4A，描绘了在形成晶体管结构130、在晶体管结构130上方沉积电介质材料132、以及在电介质材料中形成凹陷部134以暴露出晶体管结构130之后的晶体管电极组件400a、400b。根据一些实施例，凹陷部134可以通过在晶体管结构130上形成牺牲虚设栅极电极并随后作为替代金属栅极(RMG)工艺的部分而去除虚设栅极电极的牺牲材料来形成。在一些实施例中，牺牲材料可以通过蚀刻工艺来去除。在其中晶体管结构130是沟道体的栅极区的情形下，例如可以使用RMG工艺。在这些情形下，栅极电介质(例如，图3中的栅极电介质136)可以在形成凹陷部134之后被沉积到晶体管结构130的表面以及凹陷部134中的侧壁上。根据其它实施例，凹陷部134可以通过借助于诸如光刻和/或蚀刻工艺之类的图案化工艺去除电介质材料132的部分来形成。例如在其中晶体管结构130是晶体管的源极区或漏极区的情形下，可以使用这种技术。
参考图4B，描绘了在晶体管结构130上沉积电极端子(例如，图3中的电极端子142)的第一部分(例如，图3中的第一部分138)的第一金属138a之后的晶体管电极组件400a、400b。在其中栅极电介质作为晶体管结构130的部分而形成的情形下，第一金属138a可以沉积在栅极电介质上。第一金属138a可以是界面金属，在一些实施例中，其可以包括功函数金属。根据各个实施例，使用共形沉积工艺(举例而言，例如化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD))来沉积第一金属138a，以便在晶体管电极组件400a、400b的暴露出的表面上沉积基本上均匀厚度的第一金属138a，如可以看到的。均匀共形沉积可以减少在凹陷部134的开口的顶部处截断(pinch off)的可能性，或防止在凹陷部134的开口的顶部处截断。截断可能导致孔隙或其它缺陷。
参考图4C，描绘了在沉积掩模材料144以仅填充凹陷部134的一部分之后的晶体管电极组件400a、400b，如可以看到的。凹陷部134内的掩模材料144的高度可以大约与凹陷部134内的第一部分的高度相对应。在一些实施例中，掩模材料144可以使用任何适当的工艺来沉积，包括例如旋涂工艺(例如，旋涂玻璃(SOG))。掩模材料144例如可以包括诸如碳硬掩模(CHM)之类的光致抗蚀剂或硬掩模材料。掩模材料144可以包括其它适当的材料，并且在其它实施例中可以使用其它适当的技术来沉积。在一些实施例中，在沉积之后蚀刻掩模材料144，以便在凹陷部134内提供期望水平高度的掩模材料144。
参考图4D，描绘了在去除第一金属138a的未被掩模材料144覆盖或未受其保护的部分之后的晶体管电极组件400a、400b。例如，电介质材料132上的第一金属138a的位于凹陷部134外部的部分被去除，并且第一金属138a的位于凹陷部134内并且未被掩模材料144覆盖的部分被去除，如可以看到的。在一些实施例中，第一金属138a的部分通过各向同性湿法蚀刻工艺来去除。在其它实施例中，可以使用其它适当的技术以选择性地去除第一金属138a的部分。
参考图4E，描绘了在去除掩模材料144之后的晶体管电极组件400a、400b。掩模材料144可以使用任何适当的技术(包括例如蚀刻工艺)来去除。根据各个实施例，结合图4B-图4E所描述的动作可以重复一次或多次，以共形地沉积金属的一个或多个另外的薄膜。通常，例如，可以执行连续的ALD金属沉积和金属膜凹陷步骤，以便用第一部分138填充凹陷部134的底部。
参考图4F，描绘了在下层金属(例如，第一金属138a)上沉积电极端子(例如，图3中的电极端子142)的第一部分(例如，图3中的第一部分138)的第二金属138b之后的晶体管电极组件400a、400b。根据各个实施例，第二金属138b可以通过选择性沉积工艺来沉积。例如，在一些实施例中，第二金属138b可以通过电镀、无电镀或选择性CVD工艺来沉积。在一些实施例中，一种或多种其它金属还可以通过选择性沉积被沉积在第二金属138b上。在其中使用选择性沉积工艺的情形下，那么第二金属138b可以填充凹陷部至第一金属138a的最高水平高度，而不需要额外的掩模和/或蚀刻工艺来去除第二金属138b的部分。
参考图4G，描绘了在去除第二金属138b的位于其中第一金属138b在凹陷部134中终止的区域上方的部分之后的晶体管电极组件400a、400b。在一些实施例中，可以使用掩模和/或各向同性湿法蚀刻工艺来去除第二金属138b的部分。在其它实施例中，可以使用其它适当的技术来去除第二金属138b的部分。第二金属138b的部分的去除可以提供跨凹陷部134的第一金属138a和第二金属138b的基本上平面的上部表面，如可以看到的。在一些实施例中，第一金属138a可以共形地沉积在晶体管结构130的表面上。第二金属138b可以被配置为与被沉积以在第一部分(例如，图3中的第一部分138)与第二部分之间的界面处形成第二部分(例如，图3中的第二部分140)的金属直接接触。根据各个实施例，电极端子的第一部分(例如，图3中的第一部分138)可以包括第一金属138a和第二金属138b。助粘剂和/或抗氧化材料可以应用于第一金属138a和/或第二金属138b以增加随后材料的粘性或者以保护其免受氧化。
在一些实施例中，凹陷部134的上部部分可以填充有一种或多种金属(举例而言，例如低电阻率金属)以形成电极端子(例如，图3中的电极端子142)的第二部分(例如，图3中的第二部分140)。在一些实施例中，可以使用CVD、ALD、PVD、无电镀、电镀、或这些沉积技术的适当组合来沉积材料以形成第二部分。材料的沉积之后可以是平坦化或抛光工艺(例如，化学机械抛光(CMP))以去除凹陷部134外部的任何不必要的材料。
尽管已经参照晶体管结构描述了本文中的技术，但是在除了所描绘的配置之外的其它配置中类似的沉积原理可用于在窄凹陷部中沉积金属。例如，图2中的互连层102c的互连结构(例如，沟槽或过孔)可以使用本文中所描述的沉积技术来形成。例如，在一些实施例中，第一部分(例如，图3中的第一部分138)可以由低电阻率金属构成，并且第二部分(例如，图4中的第二部分140)可以由电介质材料构成。
图5示意性地例示了根据一些实施例的制造晶体管电极组件(例如，图3中的晶体管电极组件300a、300b或图4中的400a、400b)的方法500的流程图。方法500可以与结合图1-图4G所描述的实施例一致，反之亦然。
在502处，方法500可以包括提供半导体衬底(例如，图3、图4A-图4G中的半导体衬底130a)。例如，半导体衬底可以包括以晶圆形式的基于硅的管芯。
在504处，方法500可以包括在半导体衬底上形成晶体管结构(例如，图3、图4A-图4G中的晶体管结构130)。在一些实施例中，晶体管结构可以由半导体材料构成。在一些实施例中，晶体管结构可以是晶体管的栅极、源极或漏极。在一些实施例中，晶体管结构可以包括一个或多个鳍状物结构。晶体管结构可以包括通过电极端子的方式耦合到电能的有源器件的任何其它适当的结构。
在506处，方法500可以包括在晶体管结构上方沉积电介质材料(例如，图3、图4A-图4G中的电介质材料132)。电介质材料可以包括ILD材料。
在508处，方法500可以包括在电介质材料中形成凹陷部(例如，图3、图4A-图4G中的凹陷部134)以暴露出晶体管结构。在一些实施例中，凹陷部可以通过根据公知的工艺去除牺牲材料(例如，多晶硅)来形成，该牺牲材料可以形成在晶体管结构上。例如，牺牲材料可以使用蚀刻工艺去除。在其它实施例中，电介质材料可以使用图案化工艺去除以形成凹陷部。
在510处，方法500可以包括在凹陷部中的晶体管结构上形成电极端子(例如，图3中的电极端子142)。电极端子可以包括第一部分(例如，图3中的第一部分138)和第二部分(例如，图3中的第二部分140)。第一部分与第二部分之间的界面可以是平面的并且可以延伸跨过凹陷部。
在一些实施例中，电极端子的第一部分可以根据结合图4A-图4G所描述的技术来形成。例如，第一金属(例如，图4B中的第一金属138a)可以共形地沉积在晶体管结构上以及凹陷部中的电介质材料的侧壁上。掩模材料(例如，图4C中的掩模材料144)可以被沉积以覆盖被沉积在晶体管结构上的第一金属并且部分地填充凹陷部的高度。第一金属的未被掩模材料覆盖的部分可以如结合图4D所描述地被去除，并且掩模材料可以如结合图4E所描述地被去除。在一些实施例中，形成第一部分还可以包括在第一金属上选择性地沉积另一种金属(例如，图4F中的第二金属138b)，以及去除另一种金属的位于第一金属在该处终止的凹陷部中的点上方的部分，如结合图4G所描述的。
电极端子的第二部分可以通过在第一部分的基本平面的表面上沉积另一种金属或适当的材料来形成。第二部分的过量材料可以使用抛光工艺来去除。
在512处，方法500还可以包括在电极端子上形成一个或多个互连层(例如，图2中的互连层102c)。互连层可以包括被配置用于往来于电极端子来路由电能的导电结构。
各个操作依次以最有助于理解所请求保护的主题的方式被描述为多个分立操作。然而，描述的顺序不应当被理解为暗示这些操作必须是依赖于顺序的。可以使用任何适当的硬件和/或软件根据期望配置来将本公开内容的实施例实现成系统。
图6示意性地例示了根据一些实施例的可以包括如本文中所描述的晶体管电极组件(例如，图3中的晶体管电极组件300a、300b或图4中的400a、400b)的示例系统(例如，计算设备600)。计算设备600的部件可以容纳在外壳(例如，壳体608)中。母板602可以包括多个部件，包括但不限于处理器604和至少一个通信芯片606。处理器604可以物理耦合和电气地耦合到母板602。在一些实施方式中，至少一个通信芯片606也可以物理耦合和电气地耦合到母板602。在另外的实施方式中，通信芯片606可以是处理器604的部分。
取决于其应用，计算设备600可以包括其它部件，这些部件可以物理耦合和电气耦合到板602，也可以不存在这样的耦合。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码协处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、盖革计数器、加速度计、陀螺仪、扬声器、照相机、以及大容量储存设备(例如，硬盘驱动、压缩盘(CD)、数字多功能盘(DVD)等等)。
通信芯片606可以实现无线通信，以便将数据传送到计算设备600以及从计算设备600传送数据。术语“无线”及其派生词可用于描述可通过使用经调制的电磁辐射经由非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关联的设备不包含任何引线，尽管在一些实施例中它们可能不含有。通信芯片606可以实施多种无线标准或协议中的任何无线标准或协议，这些无线标准或协议包括但不限于电气电子工程师学会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修改)、长期演进(LTE)项目及其任何修改、更新、和/或修订(例如，高级LET项目、超移动宽带(UMB)项目(也被称为“3GPP2”)、等等)。IEEE 802.16兼容的宽带无线访问(BWA)网络通常被称为WiMAX网络，代表微波存取全球互通(Worldwide Interoperability forMicrowave Access)的首字母略缩词，其是用于通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片606可以根据以下来操作：全球移动通信系统(GSM)、通用分组无线服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进型HSPA(E-HSPA)或LTE网络。通信芯片606可以根据以下来操作：增强型数据GSM演进(EDGE)、GSM EDGE无线接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或者演进型UTRAN(E-UTRAN)。通信芯片606可以根据以下进行操作：码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进数据优化(EV-DO)及其派生物，以及指定为3G、4G、5G及以上的任何其它的无线协议。在其它实施例中，通信芯片606可以根据其它无线协议来进行操作。
计算设备600可以包括多个通信芯片606。例如，第一通信芯片606可以专用于较短距离无线通信(例如，Wi-Fi和蓝牙)，并且第二通信芯片606可以专用于较长距离无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它)。
计算设备600的处理器604可以包括具有如本文中所描述的晶体管电极组件(例如，图3中的晶体管电极组件300a、300b或图4中的400a、400b)的管芯(例如，图1-图2中的管芯102)。例如，图1-图2中的管芯102可以安装在封装组件中，该封装组件安装在诸如母板602之类的电路板上。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
通信芯片606还可以包括具有如本文中所描述的晶体管电极组件(例如，图3中的晶体管电极组件300a、300b或图4中的400a、400b)的管芯(例如，图1-图2中的管芯102)。在另外的实施方式中，容纳在计算设备600内的另一个部件(例如，存储器设备或其它集成电路设备)具有如本文中所描述的晶体管电极组件(例如，图3中的晶体管电极组件300a、300b或图4中的400a、400b)。
在各个实施方式中，计算设备600可以是移动计算设备、膝上计算机、上网本、笔记本、超极本、智能电话、平板设备、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在另外的实施方式中，计算设备600可以是处理数据的任何其它电子设备。
示例
根据各个实施例，本公开内容描述了一种装置(例如，晶体管电极组件)。装置的示例1可以包括：晶体管结构，该晶体管结构包括半导体材料；电介质材料，该电介质材料具有限定在晶体管结构上方的凹陷部，凹陷部在第一方向上具有高度；电极端子，该电极端子设置在凹陷部中并与晶体管结构耦合，其中，电极端子的第一部分包括与晶体管结构直接接触的第一金属，并且电极端子的第二部分包括设置在第一部分上的第二金属，并且其中，第一部分与第二部分之间的界面是平面的并且在第二方向上延伸跨过凹陷部，第二方向实质上垂直于第一方向。示例2可以包括示例1的装置，其中，晶体管结构包括栅极，栅极包括半导体材料和栅极电介质，栅极电介质形成在栅极上，其中，第一金属与栅极电介质直接接触。示例3可以包括示例2的装置，其中，第一金属是功函数金属并且第二金属具有与第一金属不同的化学组分。示例4可以包括示例1的装置，其中，晶体管结构包括源极或漏极。示例5可以包括示例1-4中任何示例的装置，其中，晶体管结构包括一个或多个鳍状物结构。示例6可以包括示例5的装置，其中，电极端子的第一部分覆盖凹陷部内的一个或多个鳍状物结构的表面。示例7可以包括示例1-4中任何示例的装置，其中，第一金属共形地设置在晶体管结构的表面上，第一部分包括设置在第一金属上的第三金属，并且第三金属在第一部分与第二部分之间的界面处与第二金属直接接触。示例8可以包括示例1-4中任何示例的装置，其中，在第二方向上的跨凹陷部的临界尺寸小于或等于15纳米(nm)，并且凹陷部的高度相对于临界尺寸的纵横比大于或等于2:1。
根据各个实施例，本公开内容描述了一种方法(例如，制造IC结构的方法)。示例9的方法可以包括：形成包括半导体材料的晶体管结构；在晶体管结构上方形成电介质材料；在电介质材料中形成凹陷部以暴露出晶体管结构，凹陷部在第一方向上具有高度；以及在凹陷部中形成电极端子，电极端子与晶体管结构耦合，其中，电极端子的第一部分包括与晶体管结构直接接触的第一金属，并且电极端子的第二部分包括设置在第一部分上的第二金属，并且其中，第一部分与第二部分之间的界面是平面的并且在第二方向上延伸跨过凹陷部，第二方向实质上垂直于第一方向。示例10可以包括示例9的方法，其中，形成晶体管结构包括形成栅极、源极或漏极。示例11可以包括示例9的方法，其中，形成晶体管结构包括形成一个或多个鳍状物结构。示例12可以包括示例9-11中任何示例的方法，其中，在电介质材料中形成凹陷部包括去除被设置在晶体管结构上的牺牲材料。示例13可以包括示例9-11中任何示例的方法，其中，形成电极端子包括通过以下步骤来形成第一部分：在晶体管结构上并且在凹陷部中的电介质材料的侧壁上沉积第一金属，沉积掩模材料以覆盖被设置在晶体管结构上的第一金属并且部分地填充凹陷部的高度，去除第一金属的未被掩模材料覆盖的部分，以及去除掩模材料；以及通过以下步骤来形成第二部分：在第一部分上沉积第二金属。示例14可以包括示例13的方法，其中，形成第一部分还包括在第一金属上选择性地沉积第三金属以及去除第三金属的部分，其中，沉积第一金属包括在晶体管结构上并且在侧壁上共形地沉积第一金属。示例15可以包括示例9-11中任何示例的方法，还包括使用抛光工艺去除第二部分的过量材料。
根据各个实施例，本公开内容描述了一种系统(例如，计算设备)。示例16的计算设备可以包括电路板以及与电路板耦合的管芯，管芯包括：晶体管结构，该晶体管结构包括半导体材料；电介质材料，该电介质材料具有限定在晶体管结构上方的凹陷部，凹陷部在第一方向上具有高度；电极端子，该电极端子设置在凹陷部中并与晶体管结构耦合，其中，电极端子的第一部分包括与晶体管结构直接接触的第一金属，并且电极端子的第二部分包括设置在第一部分上的第二金属，并且其中，第一部分与第二部分之间的界面是平面的并且在第二方向上延伸跨过凹陷部，第二方向实质上垂直于第一方向。示例17可以包括示例16的计算设备，其中，晶体管结构包括一个或多个鳍状物结构。示例18可以包括示例16的计算设备，其中，第一金属共形地沉积在晶体管结构的表面上，第一部分包括设置在第一金属上的第三金属，并且第三金属在第一部分与第二部分之间的界面处与第二金属直接接触。示例19可以包括示例16的计算设备，其中，在第二方向上的跨凹陷部的临界尺寸小于或等于15纳米(nm)，并且凹陷部的高度相对于临界尺寸的纵横比大于或等于2:1。示例20可以包括示例16-19中任何示例的计算设备，其中，管芯是处理器并且计算设备是移动计算设备，该移动计算设备包括以下各项中的一项或多项：天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、盖革计数器、加速度计、陀螺仪、扬声器、以及照相机。
各个实施例可以包括上述实施例的任何适当的组合，上述实施例包括以上(和)以结合的形式描述的实施例的替代(或)实施例(例如，“和”可以是“和/或”)。此外，一些实施例可以包括其上存储有指令的一个或多个制品(例如，非暂时性计算机可读介质)，当该指令被执行时引起上面描述的实施例中的任何实施例的动作。此外，一些实施例可以包括具有用于实现上述实施例的各个操作的任何适当单元的装置或者系统。
所例示的实施方式的以上描述(包括在摘要中所描述的内容)并非旨在是详尽的或将本公开内容的实施例限制于所公开的精确形式。虽然本文出于说明性的目的描述了特定的实施方式和示例，但如本领域技术人员将认识到的，在本公开内容的范围内各种等效修改是可能的。
根据上面的详细描述，可以对本公开内容的实施例作出这些修改。在所附权利要求中使用的术语不应当被解释为将本公开内容的各个实施例限制于说明书和权利要求中所公开的特定实施方式。相反，完全由所附权利要求来确定保护范围，其中根据已确立的权利要求的解释原则来解释权利要求。

Claims (20)

1.一种装置，包括：
晶体管结构，所述晶体管结构包括半导体材料；
第一电介质材料，所述第一电介质材料具有被限定在所述晶体管结构上方的凹陷部，所述凹陷部在第一方向上具有高度；以及
电极端子，所述电极端子被整个地设置在所述第一电介质材料的所述凹陷部中并与所述晶体管结构耦合，其中，所述电极端子的第一部分包括与所述晶体管结构直接接触的第一金属，并且所述电极端子的第二部分包括被设置在所述第一部分上的第二金属，并且其中，所述第一部分与所述第二部分之间的界面是平面的，并且所述第一部分与所述第二部分之间的界面在第二方向上延伸跨过所述凹陷部，所述第二方向实质上垂直于所述第一方向。
2.根据权利要求1所述的装置，其中，所述晶体管结构包括：
栅极，所述栅极包括所述半导体材料；以及
栅极电介质，所述栅极电介质形成在所述栅极上，其中，所述第一金属与所述栅极电介质直接接触。
3.根据权利要求2所述的装置，其中，所述第一金属是功函数金属并且所述第二金属具有与所述第一金属不同的化学组分。
4.根据权利要求1所述的装置，其中，所述晶体管结构包括源极或漏极。
5.根据权利要求1-4中任一项所述的装置，其中，所述晶体管结构包括一个或多个鳍状物结构。
6.根据权利要求5所述的装置，其中，所述电极端子的所述第一部分覆盖所述凹陷部内的所述一个或多个鳍状物结构的表面。
7.根据权利要求1-4中任一项所述的装置，其中：
所述第一金属共形地设置在所述晶体管结构的表面上；
所述第一部分包括设置在所述第一金属上的第三金属；并且
所述第三金属在所述第一部分与所述第二部分之间的界面处与所述第二金属直接接触。
8.根据权利要求1-4中任一项所述的装置，其中：
在所述第二方向上的跨所述凹陷部的临界尺寸小于或等于15纳米(nm)；并且
所述凹陷部的所述高度相对于所述临界尺寸的纵横比大于或等于2:1。
9.一种用于制造集成电路(IC)结构的方法，所述方法包括：
形成包括半导体材料的晶体管结构；
在所述晶体管结构上方沉积第一电介质材料；
在所述第一电介质材料中形成凹陷部以暴露出所述晶体管结构，所述凹陷部在第一方向上具有高度；以及
在所述第一电介质材料的所述凹陷部中形成整个电极端子，所述电极端子与所述晶体管结构耦合，其中，所述电极端子的第一部分包括与所述晶体管结构直接接触的第一金属，并且所述电极端子的第二部分包括被设置在所述第一部分上的第二金属，并且其中，所述第一部分与所述第二部分之间的界面是平面的，并且所述第一部分与所述第二部分之间的界面在第二方向上延伸跨过所述凹陷部，所述第二方向实质上垂直于所述第一方向。
10.根据权利要求9所述的方法，其中，形成所述晶体管结构包括形成栅极、源极或漏极。
11.根据权利要求9所述的方法，其中，形成所述晶体管结构包括形成一个或多个鳍状物结构。
12.根据权利要求9-11中任一项所述的方法，其中，在所述第一电介质材料中形成所述凹陷部包括去除被设置在所述晶体管结构上的牺牲材料。
13.根据权利要求9-11中任一项所述的方法，其中，形成所述电极端子包括：
通过以下步骤来形成所述第一部分：
在所述晶体管结构上并且在所述凹陷部中的所述第一电介质材料的侧壁上沉积所述第一金属；
沉积掩模材料以覆盖被设置在所述晶体管结构上的所述第一金属并且部分地填充所述凹陷部的所述高度；
去除所述第一金属的未被所述掩模材料覆盖的部分；以及
去除所述掩模材料；以及
通过以下步骤来形成所述第二部分：
在所述第一部分上沉积所述第二金属。
14.根据权利要求13所述的方法，其中，形成所述第一部分还包括：
在所述第一金属上选择性地沉积第三金属；以及
去除所述第三金属的部分，其中，沉积所述第一金属包括在所述晶体管结构上并且在所述侧壁上共形地沉积所述第一金属。
15.根据权利要求9-11中任一项所述的方法，还包括：
使用抛光工艺来去除所述第二部分的过量材料。
16.一种计算设备，包括：
电路板；以及
管芯，所述管芯与所述电路板耦合，所述管芯包括：
晶体管结构，所述晶体管结构包括半导体材料；
第一电介质材料，所述第一电介质材料具有被限定在所述晶体管结构上方的凹陷部，所述凹陷部在第一方向上具有高度；
电极端子，所述电极端子被整个地设置在所述第一电介质材料的所述凹陷部中并与所述晶体管结构耦合，其中，所述电极端子的第一部分包括与所述晶体管结构直接接触的第一金属，并且所述电极端子的第二部分包括被设置在所述第一部分上的第二金属，并且其中，所述第一部分与所述第二部分之间的界面是平面的，并且所述第一部分与所述第二部分之间的界面在第二方向上延伸跨过所述凹陷部，所述第二方向实质上垂直于所述第一方向。
17.根据权利要求16所述的计算设备，其中，所述晶体管结构包括一个或多个鳍状物结构。
18.根据权利要求16所述的计算设备，其中：
所述第一金属共形地设置在所述晶体管结构的表面上；
所述第一部分包括被设置在所述第一金属上的第三金属；并且
所述第三金属在所述第一部分与所述第二部分之间的界面处与所述第二金属直接接触。
19.根据权利要求16所述的计算设备，其中：
在所述第二方向上的跨所述凹陷部的临界尺寸小于或等于15纳米(nm)；并且
所述凹陷部的所述高度相对于所述临界尺寸的纵横比大于或等于2:1。
20.根据权利要求16-19中任一项所述的计算设备，其中：
所述管芯是处理器；并且
所述计算设备是移动计算设备，所述移动计算设备包括以下各项中的一项或多项：天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、盖革计数器、加速度计、陀螺仪、扬声器、以及照相机。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10937783B2 (en) * 2016-11-29 2021-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP7268939B2 (ja) * 2018-02-08 2023-05-08 インテル・コーポレーション 集積回路デバイス、トランジスタ構造を製造する方法およびシステム
US11107907B2 (en) * 2018-10-30 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US11469139B2 (en) * 2019-09-20 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-up formation of contact plugs
US11056404B1 (en) * 2019-12-18 2021-07-06 Applied Materials Israel Ltd. Evaluating a hole formed in an intermediate product

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6042866A (ja) * 1983-08-19 1985-03-07 Toshiba Corp 半導体装置及びその製造方法
US8689265B2 (en) * 1999-03-30 2014-04-01 Tivo Inc. Multimedia mobile personalization system
JP3759909B2 (ja) * 2002-02-22 2006-03-29 松下電器産業株式会社 半導体装置及びその製造方法
US7282766B2 (en) * 2005-01-17 2007-10-16 Fujitsu Limited Fin-type semiconductor device with low contact resistance
JP4921755B2 (ja) * 2005-09-16 2012-04-25 株式会社東芝 半導体装置
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
US8193641B2 (en) * 2006-05-09 2012-06-05 Intel Corporation Recessed workfunction metal in CMOS transistor gates
JP2008117853A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 半導体装置およびその製造方法
US7859081B2 (en) * 2007-03-29 2010-12-28 Intel Corporation Capacitor, method of increasing a capacitance area of same, and system containing same
US20080296674A1 (en) * 2007-05-30 2008-12-04 Qimonda Ag Transistor, integrated circuit and method of forming an integrated circuit
DE102008047591B4 (de) * 2007-09-18 2019-08-14 Samsung Electronics Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung mit reduzierter Dicke
KR101374323B1 (ko) * 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
US8440517B2 (en) * 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
JP2011192800A (ja) * 2010-03-15 2011-09-29 Elpida Memory Inc 半導体装置及びその製造方法
US8420476B2 (en) 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
US8860107B2 (en) * 2010-06-03 2014-10-14 International Business Machines Corporation FinFET-compatible metal-insulator-metal capacitor
US9318431B2 (en) * 2011-11-04 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit having a MOM capacitor and method of making same
US8872284B2 (en) * 2012-03-20 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with metal gate stressor
US8629511B2 (en) * 2012-05-15 2014-01-14 International Business Machines Corporation Mask free protection of work function material portions in wide replacement gate electrodes
US8921218B2 (en) * 2012-05-18 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate finFET device and method of fabricating thereof
WO2014027691A1 (ja) * 2012-08-17 2014-02-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US8748309B2 (en) * 2012-09-14 2014-06-10 GlobalFoundries, Inc. Integrated circuits with improved gate uniformity and methods for fabricating same
KR102059526B1 (ko) * 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US8890262B2 (en) * 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
KR102003276B1 (ko) * 2013-02-14 2019-07-24 삼성전자 주식회사 반도체 소자 제조 방법
KR20140121634A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9515163B2 (en) * 2013-09-09 2016-12-06 Globalfoundries Inc. Methods of forming FinFET semiconductor devices with self-aligned contact elements using a replacement gate process and the resulting devices
US9059164B2 (en) * 2013-10-22 2015-06-16 International Business Machines Corporation Embedded interlevel dielectric barrier layers for replacement metal gate field effect transistors
US9252273B2 (en) * 2014-01-03 2016-02-02 Globalfoundries Inc. Gate stack and contact structure
US9412822B2 (en) * 2014-03-07 2016-08-09 Globalfoundries Inc. Methods of forming stressed channel regions for a FinFET semiconductor device and the resulting device
US9142651B1 (en) * 2014-03-26 2015-09-22 Globalfoundries Inc. Methods of forming a FinFET semiconductor device so as to reduce punch-through leakage currents and the resulting device
US9379185B2 (en) * 2014-04-24 2016-06-28 International Business Machines Corporation Method of forming channel region dopant control in fin field effect transistor
US9478636B2 (en) * 2014-05-16 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor device including source/drain contact having height below gate stack
US20160049487A1 (en) * 2014-08-15 2016-02-18 Qualcomm Incorporated Device including cavity and self-aligned contact and method of fabricating the same
US9634013B2 (en) * 2014-10-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for semiconductor fabrication

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