KR102265718B1 - 고 종횡비의 좁은 구조체들을 다수의 금속 층들로 채우기 위한 기술 및 관련 구성들 - Google Patents

고 종횡비의 좁은 구조체들을 다수의 금속 층들로 채우기 위한 기술 및 관련 구성들 Download PDF

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Abstract

본 개시내용의 실시예들은 고 종횡비의 좁은 구조체들을 다수의 금속 층들로 채우기 위한 기술들 및 관련 구성들을 기술한다. 일 실시예에서, 장치는 반도체 재료를 포함하는 트랜지스터 구조체, 트랜지스터 구조체 위에 정의되는 리세스를 갖는 유전체 재료- 리세스는 제1 방향으로의 높이를 가짐 -, 및 리세스 내에 배치되고 트랜지스터 구조체와 연결되는 전극 단자- 전극 단자의 제1 부분은 트랜지스터 구조체와 직접 접촉하는 제1 금속을 포함하고, 전극 단자의 제2 부분은 제1 부분 상에 배치되는 제2 금속을 포함하며, 제1 부분과 제2 부분 사이의 계면은 평탄하고, 제1 방향에 실질적으로 수직인 제2 방향으로 리세스를 가로질러 연장됨 -를 포함한다. 다른 실시예들이 설명 및/또는 청구될 수 있다.

Description

고 종횡비의 좁은 구조체들을 다수의 금속 층들로 채우기 위한 기술 및 관련 구성들{TECHNIQUE FOR FILLING HIGH ASPECT RATIO, NARROW STRUCTURES WITH MULTIPLE METAL LAYERS AND ASSOCIATED CONFIGURATIONS}
본 개시내용의 실시예들은 일반적으로 집적 회로들의 분야에 관한 것으로, 보다 구체적으로는, 고 종횡비의 좁은 구조체들을 다수의 금속 층들로 채우기 위한 기술들 및 관련 구성들에 관한 것이다.
트랜지스터 구조체들의 치수들은 최신 기술들에서 더 작은 크기들로 줄어들고 있다. 예를 들어, 트랜지스터 구조체들에 전기 에너지를 전달하는 금속 콘택트들의 임계 치수는 좁은 구조체들에서 금속을 퇴적하기 위한 종래의 기술들이 기술적인 또는 비용상의 이유들로 실현될 수 없을 정도로 줄어들 수 있다.
실시예들은 첨부 도면들과 함께 하기의 상세한 설명에 의해 용이하게 이해될 것이다. 이러한 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구성요소들을 지정한다. 실시예들은 첨부 도면들의 도해들에서 제한으로가 아니라 예시로 도시된다.
도 1은 일부 실시예들에 따른, 웨이퍼 형태로 그리고 싱귤레이트된(singulated) 형태로 예시적 다이의 상면도를 개략적으로 도시한다.
도 2는 일부 실시예들에 따른, IC(integrated circuit) 어셈블리의 단면도를 개략적으로 도시한다.
도 3은 일부 실시예들에 따른, 트랜지스터 전극 어셈블리의 제1 관점 및 제2 관점으로부터의 단면도를 개략적으로 도시한다.
도 4a 내지 도 4g는 일부 실시예들에 따른, 트랜지스터 전극 어셈블리의 다양한 제조 단계 동안의 제1 관점 및 제2 관점으로부터의 단면도를 개략적으로 도시한다.
도 5는 일부 실시예들에 따른, 트랜지스터 전극 어셈블리를 제조하는 방법에 대한 흐름도를 개략적으로 도시한다.
도 6은 일부 실시예들에 따른, 본 명세서에서 설명되는 바와 같은 트랜지스터 전극 어셈블리를 포함할 수 있는 예시적인 시스템을 개략적으로 도시한다.
본 개시내용의 실시예들은 고 종횡비의 좁은 구조체들을 다수의 금속 층들로 채우기 위한 기술들 및 관련 구성들을 설명한다. 이하의 상세한 설명에서는, 유사한 참조 번호들이 유사한 부분들을 전반적으로 지정하고, 본 개시내용의 주제가 실시될 수 있는 실시예들이 예시로서 도시되어 있는, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어진다. 다른 실시예들이 사용될 수 있고 본 개시내용의 범위를 벗어나지 않고 구조적 및 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 따라서, 이하의 상세한 설명은 제한적인 의미로 취해져서는 안 되며, 실시예들의 범위는 첨부된 청구항들 및 그 균등물들에 의해 정의된다.
본 개시내용의 목적들을 위해, "A 및/또는 B"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적들을 위해, "A, B, 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 설명은 상부/하부, 측부, 위에/아래에 등과 같은 관점 기반의 설명들을 사용할 수 있다. 이러한 설명들은, 단지 논의를 용이하게 하는데 사용되며, 본 명세서에 설명되는 실시예들의 적용을 임의의 특정 방향으로 제한하고자 의도되는 것은 아니다.
본 설명은 "실시예에서" 또는 "실시예들에서"라는 문구들을 사용할 수 있으며, 이들 각각은 동일한 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 더욱이, 본 개시내용의 실시예들과 관련하여 사용되는 바와 같은, "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등이라는 용어들은 동의어들이다.
"와 연결되는(coupled with)"이라는 용어가, 그 파생어들과 함께, 본 명세서에서 사용될 수 있다. "연결되는"은 다음 중 하나 이상을 의미할 수 있다. "연결되는"은, 2개 이상의 구성요소들이 직접 물리적으로 또는 전기적으로 접촉하는 것을 의미할 수 있다. 그러나, "연결되는"은 2개 이상의 구성요소들이 서로 간접적으로 접촉하지만, 여전히 서로 협조하거나 상호작용한다는 것을 또한 의미할 수 있고, 하나 이상의 다른 구성요소들이 서로 연결되는 것으로 언급되는 구성요소들 사이에 연결되거나 또는 접속되는 것을 의미할 수 있다. "직접 연결되는"이라는 용어는 2개 이상의 구성요소들이 직접 접촉하는 것을 의미할 수 있다.
다양한 실시예들에서, "제2 피처 상에 형성되거나, 퇴적되거나, 또는 다른 방식으로 배치되는 제1 피처"라는 문구는 제1 피처가 제2 피처 위에 형성되거나, 퇴적되거나, 또는 배치되는 것을 의미할 수 있고, 제1 피처의 적어도 일부는 제2 피처의 적어도 일부와 직접 접촉(예를 들어, 직접 물리적 및/또는 전기적 접촉)하거나 또는 간접 접촉(예를 들어, 제1 피처와 제2 피처 사이에 하나 이상의 다른 피처들을 가짐)할 수 있다.
본 명세서에 사용되는 바와 같이, "모듈"이라는 용어는 ASIC(Application Specific Integrated Circuit), 전자 회로, 하나 이상의 소프트웨어 또는 펌웨어 프로그램들을 실행하는 (공유된, 전용의, 또는 그룹) 프로세서 및/또는 (공유된, 전용의, 또는 그룹) 메모리, 조합 논리 회로, 및/또는 설명되는 기능성을 제공하는 다른 적합한 컴포넌트들을 지칭하거나, 이것들의 일부이거나, 이것들을 포함할 수 있다.
도 1은 일부 실시예들에 따른, 웨이퍼 형태(10)로 그리고 싱귤레이트된 형태(100)로 예시적인 다이(102)의 상면도를 개략적으로 도시한다. 일부 실시예들에서, 다이(102)는, 예를 들어, 실리콘이나 다른 적합한 재료와 같은 반도체 재료로 구성되는 웨이퍼(11)의 복수의 다이들(예를 들어, 다이들(102, 103a, 103b)) 중 하나일 수 있다. 복수의 다이들은 웨이퍼(11)의 표면상에 형성될 수 있다. 다이들 각각은 본 명세서에 설명되는 바와 같이 하나 이상의 트랜지스터 전극 어셈블리들(예를 들어, 도 3의 트랜지스터 전극 어셈블리(300a-b) 또는 도 4a 내지 도 4g의 트랜지스터 전극 어셈블리(400a-b))을 포함하는 반도체 제품의 반복 단위일 수 있다. 예를 들어, 다이(102)는, 예를 들어, 하나 이상의 트랜지스터 디바이스들 또는 소스/드레인 영역들의 이동 전하 캐리어들에 대한 채널 경로를 제공하는 하나 이상의 채널 본체들(예를 들어, 핀 구조체들, 나노 와이어들, 평면형 본체들 등)과 같은 트랜지스터 구조체들(104)을 갖는 회로를 포함할 수 있다. 트랜지스터 구조체들(104)로 또는 이들로부터 전기 에너지를 경로화하도록, 예를 들어, 트랜지스터 전극 어셈블리들(예를 들어, 단자 콘택트들)과 같은 전기적 인터커넥트 구조체들이 하나 이상의 트랜지스터 구조체들(104) 상에 형성되어 이들과 연결될 수 있다. 트랜지스터 디바이스의 동작을 위한 이동 전하 캐리어들을 제공하기 위해 임계 전압 및/또는 소스/드레인 전류의 전달을 위한 게이트 전극을 제공하도록 단자 콘택트들이 채널 본체와 전기적으로 연결될 수 있다. 간략함을 위해 도 1에서는 다이(102)의 실질적인 부분을 횡단하는 행들로 트랜지스터 구조체들(104)이 도시되지만, 다른 실시예들에서는, 예를 들어, 도시된 것보다 훨씬 더 적은 치수들을 갖는 수직 및 수평 피처들을 포함하는, 다이(102) 상의 매우 다양한 다른 적합한 배열들 중 임의의 것으로 트랜지스터 구조체들(104)이 구성될 수 있다는 점이 이해되어야 한다.
다이들에 구현되는 반도체 제품의 제조 공정의 완료 후, 웨이퍼(11)는, 반도체 제품의 개별 "칩들"을 제공하도록 다이들 각각(예를 들어, 다이(102))이 서로로부터 분리되는 싱귤레이션 공정을 겪을 수 있다. 웨이퍼(11)는 다양한 크기들 중 임의의 것일 수 있다. 일부 실시예들에서, 웨이퍼(11)는 약 25.4㎜ 내지 약 450㎜의 범위인 직경을 갖는다. 웨이퍼(11)는 다른 실시예들에서 다른 크기들 및/또는 다른 형상들을 포함할 수 있다. 다양한 실시예들에 따르면, 트랜지스터 구조체들(104)은 웨이퍼 형태(10)로 또는 싱귤레이트된 형태(100)로 반도체 기판상에 배치될 수 있다. 본 명세서에 설명되는 트랜지스터 구조체들(104)은 로직 또는 메모리, 또는 이들의 조합들을 위해 다이(102) 내에 통합될 수 있다. 일부 실시예들에서, 트랜지스터 구조체들(104)은 SoC(system-on-chip) 어셈블리의 일부일 수 있다.
도 2는 일부 실시예들에 따른, IC(integrated circuit) 어셈블리(200)의 단면도를 개략적으로 도시한다. 일부 실시예들에서, IC 어셈블리(200)는 패키지 기판(121)과 전기적으로 및/또는 물리적으로 연결되는 하나 이상의 다이들(이하, "다이(102)")을 포함할 수 있다. 일부 실시예들에서, 패키지 기판(121)은, 도시된 바와 같이, 회로 보드(122)와 전기적으로 연결될 수 있다. 일부 실시예들에서, IC(integrated circuit) 어셈블리(200)는 다양한 실시예들에 따라 다이(102), 패키지 기판(121) 및/또는 회로 보드(122) 중 하나 이상을 포함할 수 있다. 트랜지스터 전극 어셈블리에 대해 본 명세서에서 설명되는 실시예들은 다양한 실시예들에 따른 임의의 적합한 IC 디바이스 내에 구현될 수 있다.
다이(102)는 CMOS 디바이스들을 형성하는 것과 관련하여 사용되는 박막 퇴적, 리소그래피, 에칭 등과 같은 반도체 제조 기술들을 사용하여 반도체 재료(예를 들어, 실리콘)로부터 제조되는 개별 제품을 나타낼 수 있다. 일부 실시예들에서, 다이(102)는 프로세서, 메모리, SoC 또는 ASIC이거나, 이를 포함하거나, 또는 그 일부일 수 있다. 일부 실시예들에서, 예를 들어, 몰딩 화합물 또는 언더필 재료(도시되지 않음)와 같은 전기 절연성 재료는 다이(102) 및/또는 다이 레벨 인터커넥트 구조체들(106)의 적어도 일부를 캡슐화할 수 있다.
다이(102)는, 예를 들어, 도시되는 바와 같이, 플립-칩 구성으로 패키지 기판(121)과 직접 연결되는 것을 포함하여 매우 다양한 적합한 구성들에 따라 패키지 기판(121)에 부착될 수 있다. 플립-칩 구성에서, 회로를 포함하는 다이(102)의 활성 측면(S1)은, 범프들(bumps), 필러들(pillars), 또는 다이(102)를 패키지 기판(121)과 또한 전기적으로 연결할 수 있는 다른 적합한 구조체들과 같은 다이 레벨 인터커넥트 구조체들(106)을 사용하여 패키지 기판(121)의 표면에 부착된다. 다이(102)의 활성 측면(S1)은, 예를 들어, 트랜지스터 디바이스들과 같은 액티브 디바이스들을 포함할 수 있다. 도시되는 바와 같이, 비활성 측면(S2)이 활성 측면(S1)에 대향하여 배치될 수 있다.
다이(102)는 반도체 기판(102a), 하나 이상 디바이스 층들(이하 "디바이스 층(102b)") 및 하나 이상의 인터커넥트 층들(이하 "인넥커넥트 층(102c)")을 일반적으로 포함할 수 있다. 반도체 기판(102a)은 일부 실시예들에서, 예를 들어, 실리콘과 같은 벌크 반도체 재료로 실질적으로 구성될 수 있다. 디바이스 층(102b)은 트랜지스터 디바이스들과 같은 액티브 디바이스들이 반도체 기판 상에 형성되는 영역을 나타낼 수 있다. 디바이스 층(102b)은, 예를 들어, 트랜지스터 디바이스들의 채널 본체들 및/또는 소스/드레인 영역들과 같은 트랜지스터 구조체들을 포함할 수 있다. 인터커넥트 층(102c)은 디바이스 층(102b)에서 액티브 디바이스들로 또는 이들로부터의 전기 신호를 경로화하도록 구성되는 인터커넥트 구조체들(예를 들어, 전극 단자들)을 포함할 수 있다. 예를 들어, 인터커넥트 층(102c)은 수평 라인들(예를 들어, 트렌치들(trenches)) 및/또는 수직 플러그들(예를 들어, 비아들(vias)), 또는 전기적 경로화 및/또는 콘택트들을 제공하기에 적합한 다른 피처들을 포함할 수 있다.
일부 실시예들에서, 다이 레벨 인터커넥트 구조체들(106)은 인터커넥트 층(102c)과 전기적으로 연결되고, 다이(102)와 다른 전기 디바이스들 사이에 전기 신호들을 경로화하도록 구성될 수 있다. 전기 신호들은, 예를 들어, 다이(102)의 동작과 관련하여 사용되는 I/O(input/output) 신호들 및/또는 전원/접지 신호들을 포함할 수 있다.
일부 실시예들에서, 패키지 기판(121)은, 예를 들어, ABF(Ajinomoto Build-up Film) 기판과 같은, 코어 및/또는 빌드-업 층들을 갖는 에폭시 기반 라미네이트 기판이다. 패키지 기판(121)은, 예를 들어, 유리, 세라믹, 또는 반도체 재료로부터 형성되는 기판들을 포함하는 다른 적합한 타입들의 기판들을 다른 실시예들에서 포함할 수 있다.
패키지 기판(121)은 다이(102)로 또는 이로부터 전기 신호들을 경로화하도록 구성되는 전기적 경로화 피처들을 포함할 수 있다. 전기적 경로화 피처들은, 예를 들어, 패키지 기판(121)의 하나 이상의 표면상에 배치되는 패드들 또는 트레이스들(도시되지 않음), 및/또는, 예를 들어, 패키지 기판(121)을 통해 전기 신호들을 경로화하기 위한 트렌치들, 비아들 또는 다른 인터커넥트 구조체들과 같은 내부 경로화 피처들(도시되지 않음)을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 패키지 기판(121)은 다이(102)의 각각의 다이 레벨 인터커넥트 구조체들(106)을 수용하도록 구성되는 패드들(도시되지 않음)과 같은 전기적 경로화 피처들을 포함할 수 있다.
회로 보드(122)는 에폭시 라미네이트와 같은 전기 절연성 재료로 구성되는 PCB(printed circuit board)일 수 있다. 예를 들어, 회로 보드(122)는, 예를 들어, 폴리테트라플루오로에틸렌(polytetrafluoroethylene), FR-4(Flame Retardant 4), FR-1과 같은 페놀 코튼지(phenolic cotton paper) 재료들, CEM-1 또는 CEM-3와 같은 코튼지 및 에폭시 재료들, 또는 에폭시 수지 프리프레그(prepreg) 재료를 사용하여 함께 라미네이트되는 직조 유리 재료들과 같은 재료들로 구성되는 전기적 절연 층들을 포함할 수 있다. 회로 보드(122)를 통해 다이(102)의 전기 신호들을 경로화하도록 트레이스들, 트렌치들, 또는 비아들과 같은 인터커넥트 구조체들(도시되지 않음)이 전기 절연성 층들을 통해 형성될 수 있다. 회로 보드(122)는 다른 실시예들에서 다른 적합한 재료들로 구성될 수 있다. 일부 실시예들에서, 회로 보드 122는 마더보드(예를 들어, 도 6의 마더보드(602))이다.
예를 들어, 솔더 볼들(112)과 같은 패키지 레벨 인터커넥트들이, 패키지 기판(121)과 회로 보드(122) 사이에 전기 신호들을 더욱 경로화하도록 구성되는 대응 솔더 조인트들(solder joints)을 형성하도록, 패키지 기판(121) 상의 및/또는 회로 보드(122) 상의 하나 이상의 패드들(이하, "패드들(110)")에 연결될 수 있다. 패드들(110)은, 예를 들어, 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu), 및 이들의 조합들을 포함하는 금속과 같은 임의의 적합한 전기적 도전성 재료로 구성될 수 있다. 패키지 기판(121)을 회로 보드(122)와 물리적으로 및/또는 전기적으로 연결하기에 적합한 다른 기술들이 다른 실시예들에서 사용될 수 있다.
IC 어셈블리(200)는, 예를 들어, 플립 칩 및/또는 와이어 본딩 구성들, 인터포저들(interposers), SiP(system-in-package) 및/또는 PoP(package-on-package) 구성들을 포함하는 멀티-칩 패키지 구성들의 적합한 조합들을 포함하는, 다른 실시예들에서의 매우 다양한 다른 적합한 구성들을 포함할 수 있다. 다이(102)와 IC 어셈블리(200)의 다른 컴포넌트들 사이에 전기 신호들을 경로화하기에 적합한 다른 기술들이 일부 실시예들에서 사용될 수 있다.
도 3은 일부 실시예들에 따른, 제1 관점에서의 트랜지스터 전극 어셈블리(300a) 및 제2 관점에서의 트랜지스터 전극 어셈블리(300b)의 단면도를 개략적으로 도시한다. 예를 들어, 트랜지스터 전극 어셈블리(300a)는 하나 이상의 핀 구조체들(예를 들어, 트랜지스터 구조체(130))의 길이 방향 L을 따르고 이에 평행한 단면 묘사일 수 있고, 트랜지스터 전극 어셈블리(300b)는 방향 W로 하나 이상의 핀 구조체들(예를 들어, 트랜지스터 구조체(130))의 길이 방향을 가로지르고 이에 수직인 단면 묘사일 수 있다.
다양한 실시예들에 따르면, 트랜지스터 전극 어셈블리(300a, 300b)는 트랜지스터 구조체(130), 트랜지스터 구조체(130) 상에 배치되고 트랜지스터 구조체(130) 위에 정의되는 리세스(134)를 갖는 유전체 재료(132), 및 리세스(134) 내에 배치되고 트랜지스터 구조체(130)와 연결되는 전극 단자(142)를 포함한다. 전극 단자(142)는 도시되는 바와 같이 트랜지스터 구조체(130)와 직접 접촉하는 제1 부분(138) 및 제1 부분(138) 상에 배치되는 제2 부분(140)을 포함할 수 있다.
제1 부분(138)은, 예를 들어, 트랜지스터 구조체(130) 상에 퇴적되는 하나 이상의 금속들을 포함할 수 있다. 예를 들어, 제1 부분(138)은 트랜지스터 구조체(130)와 직접 접촉하는 계면 금속을 포함할 수 있다. 트랜지스터 구조체(130)가 트랜지스터의 게이트인 실시예에서, 계면 금속은 트랜지스터의 채널에 VTH(threshold voltage)을 설정하도록 구성되는 두께를 갖는 WFM(workfunction metal)일 수 있다. 트랜지스터 구조체(130)가 트랜지스터의 소스 또는 드레인 영역인 실시예에서, 계면 금속은 콘택트 금속일 수 있다. 다른 실시예들에서, 제1 부분(138) 및 제2 부분(140)은 다른 기능들을 서비스하도록 구성될 수 있다. 예를 들어, 일부 실시예들에서, 제1 부분(138)은 도체 금속일 수 있고, 제2 부분(140)은 일함수 금속일 수 있다.
도시되는 실시예에서, 트랜지스터 구조체(130)는, 도시되는 바와 같이, 트랜지스터 구조체(130) 상에 그리고, 일부 경우들에서는, 리세스(134) 내의 유전체 재료(132)의 측벽들 상에 배치되는 게이트 유전체(136)(더 어두운 라인)를 갖는 게이트이다. 도시되는 실시예는 게이트 상에 전극 단자(142)가 형성되는 경우를 도시하더라도, 유사한 원리들 또는 구성들이 다른 실시예들에서 트랜지스터의 소스/드레인 영역 상에 전극 단자(142)를 형성하는데 사용될 수 있다. 예를 들어, 소스/드레인 콘택트들은 도 4a 내지 도 4g에서 전극 단자(142)의 형성과 관련하여 설명되는 유사한 원리들을 사용하여 게이트의 전극 단자(142)의 대향 측면들 상에 형성될 수 있다.
트랜지스터 구조체(130)(예를 들어, 게이트 또는 소스/드레인)는, 예를 들어, 실리콘과 같은 반도체 재료를 포함하는 임의의 적합한 재료로 구성될 수 있다. 도시되는 실시예에서, 트랜지스터 구조체(130)는 하나 이상의 핀 구조체들을 포함한다. 하나 이상의 핀 구조체들은 길이 방향 L로 일반적으로 연장될 수 있고, 듀얼 게이트, 트라이 게이트 또는 다른 핀 기반 트랜지스터들과 같은 하나 이상의 핀 FET(field-effect transistor) 디바이스들의 제조에서 반도체 기판(130a)의 반도체 재료로부터 형성될 수 있다.
금속(들)은, 도시되는 바와 같이, 제2 부분(140)의 재료와 직접 접촉하는 상부 표면에서 실질적으로 평면 계면을 제공하는 방식으로 제1 부분(138)을 형성하도록 퇴적될 수 있다. 즉, 제1 부분(138)과 제2 부분(140) 사이의 평면 계면은 화살표들로 표시되는 방향들 L 및/또는 W로 전체 리세스(134)를 가로질러 연장될 수 있다. 도시되는 바와 같이, 리세스(134)는 높이 H를 가질 수 있고, 제1 부분(138)은 리세스(134)의 높이 H의 일부만을 채울 수 있다. 일부 실시예들에서, 도시되는 바와 같이, 제1 부분(138)은 리세스(134) 내의 핀 구조체들을 포함하는 트랜지스터 구조체(130)의 표면을 덮는다. 제1 부분(138)을 형성하기 위해 하나 이상의 금속들을 퇴적하기 위한 기술들이 도 4a 내지 도 4g와 관련하여 더 설명된다.
종횡비는 리세스(134) 또는 전극 단자(142)의 높이 H 대비, 예를 들어, 리세스(134) 또는 전극 단자(142)의 CD(critical dimension)와 같은, 높이 H에 수직인 리세스(134) 또는 전극 단자의 다른 치수의 비율에 의해 정의될 수 있다. 따라서, 더 좁은 CD는 더 높은 종횡비를 제공할 수 있다. 좁은 리세스(134) 또는 전극 단자(142)의 CD는 일부 실시예들에서 15 nm(nanometers) 이하일 수 있다. 리세스(134) 또는 전극 단자(142)의 CD가 계속 줄어듦에 따라, 제1 부분(138) 및 제2 부분(140)을 형성하도록 리세스(134)를 금속으로 채우는 것은 더욱 어려워질 수 있다. 일부 실시예들에서, 종횡비는 1(1:1) 이상일 수 있다. 일 실시예에서, 리세스의 높이 대비 임계 치수의 종횡비는 2:1 이상이다. 본 명세서에의 기술들은 좁은 CD 구조체들을 채우기에 특히 적절할 수 있지만, 이러한 기술들은 다양한 실시예들에 따라 더 넓은 CD 구조체들(예를 들어, 15 nm보다 더 큰 CD)를 채우는데 사용될 수 있다.
제2 부분(140)을 형성하도록 하나 이상의 금속들이 리세스(134) 내의 제1 부분(138) 상에 퇴적될 수 있다. 제2 부분(140)은, 예를 들어, 저 저항률 채움 금속들을 포함할 수 있다. 제2 부분(140)을 형성하도록 퇴적되는 금속들 중 적어도 하나는 제1 부분(138)을 형성하도록 퇴적되는 금속과 상이한 화학 조성을 가질 수 있다.
전극 단자(142)를 형성하기 위한 재료들은, 예를 들어, 하나 이상의 금속들을 포함하는 매우 다양한 적합한 전기 도전성 재료들을 포함할 수 있다. 일부 실시예들에서, 전극 단자(142)는 구리(Cu), 금(Au), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 니켈(Ni), 코발트(Co), 로듐(Rh), 루테늄(Ru), 팔라듐(Pd), 하프늄(Hf), 지르코늄(Zr), 또는 알루미늄(Al), 또는 이들의 조합들을 포함할 수 있다. 일부 실시예들에서, 전극 단자(142)는, 예를 들어, 티타늄 질화물(TiN), 텅스텐 질화물(WN), 또는 탄탈륨 질화물(TaN)과 같은 금속 질화물, 또는 이들의 조합들을 포함할 수 있다. 일부 실시예들에서, 전극 단자(142)는, 예를 들어, 티타늄 실리사이드(TiSi), 텅스텐 실리사이드(WSi), 탄탈륨 실리사이드(TaSi), 코발트 실리사이드(CoSi), 백금 실리사이드(PtSi), 니켈 실리사이드(NiSi), 또는 이들의 조합 들과 같은 금속 실리사이드를 포함할 수 있다. 일부 실시예들에서, 전극 단자(142)는, 예를 들어, 티타늄 실리콘 질화물(TiSiN), 또는 탄탈륨 실리콘 질화물(TaSiN)과 같은 금속 실리콘 질화물, 또는 이들의 조합들을 포함할 수 있다. 일부 실시예들에서, 전극 단자(142)는, 예를 들어, 티타늄 탄화물(TiC), 지르코늄 탄화물(ZrC), 탄탈륨 탄화물(TaC), 하프늄 탄화물(HfC), 또는 알루미늄 탄화물(AlC)과 같은 금속 탄화물, 또는 이들의 조합들을 포함할 수 있다. 일부 실시예들에서, 전극 단자(142)는, 예를 들어, 탄탈륨 탄소 질화물(TaCN), 티타늄 탄소 질화물(TiCN), 또는 이들의 조합들과 같은 금속 탄소 질화물을 포함할 수 있다. 일부 실시예들에서, 전극 단자(142)는 도전성 금속 산화물들(예를 들어, 루테늄 산화물)을 포함할 수 있다. 이러한 재료들은 트랜지스터가 P형 트랜지스터인지 N형 트랜지스터인지에 따라 P형 일함수 또는 N형 일함수 재료들을 더 포함할 수 있다. 일부 실시예들에서, 상이한 재료들의 다수의 층들이 전극 단자(142)를 형성하는데 사용될 수 있다. 전극 단자(142)는 다른 실시예들에서 다른 적합한 재료들을 포함할 수 있다. 일부 실시예들에서, 전극 단자(142)(예를 들어, 제2 부분(140))는 자체 정렬 콘택트 구조체의 형성을 용이하게 하는 유전체 재료를 포함할 수 있다.
전극 단자(142)가 게이트 단자인 실시예에서, 전극 단자(142)는 소스/드레인의 전극 단자(142)에 비해 보다 직사각형인 윤곽을 가질 수 있다. 즉, 일부 실시예들에서, 게이트의 전극 단자(142)는 소스/드레인의 전극 단자(142)에 비해 보다 테이퍼되는 윤곽을 가질 수 있다. 게이트의 전극 단자(142)의 윤곽은 전극 단자(142)를 형성하는데 사용될 수 있는 패터닝 공정의 결과로서 보다 직사각형일 수 있다. 예를 들어, 후속하여 제거되고 다른 게이트 재료로 대체되는 희생 재료를 사용하여 더미 게이트가 먼저 형성되도록 하는 RMG(replacement metal gate) 공정이 리세스(134)를 형성하는데 사용될 수 있다.
전극 단자(142)가 게이트 단자인 실시예에서, 한 쌍의 스페이서들(도시되지 않음)이 전극 단자(142)를 브래킷(bracket)할 수 있다. 이러한 스페이서들은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 금속 재료로부터 형성될 수 있다. 스페이서들을 형성하기 위한 공정들은 관련분야에 공지되어 있으며, 퇴적 및 에칭 공정 단계들을 일반적으로 포함한다.
전극 단자(142)가 트랜지스터의 소스/드레인에 대한 콘택트 단자인 실시예에서, 전극 단자(142)는 상부에서 치수가 더 넓고 하부에서 치수가 더 좁은 테이퍼형 윤곽 형상을 가질 수 있다. 전극 단자(142)의 상부에서 더 넓은 치수는 관련 트랜지스터의 기생 외부 저항(Rext)을 감소시킬 수 있고, 하부에서 더 좁은 치수는 트랜지스터들을 위한 더 많은 공간을 제공하는 것에 의해 트랜지스터 영역들에서 더 작은 크기들로 스케일링하는 것을 용이하게 할 수 있다. 전극 단자(142)의 윤곽은, 예를 들어, 패터닝 공정에 의해 형성되는 콘택트 트렌치 내에 경사진 측벽들을 제공하는 습식/건식 에치 패터닝 공정에 의해 달성될 수 있다.
게이트 유전체(136)는 하이-k 재료들을 포함하는 다양한 적합한 유전체 재료들을 포함할 수 있다. 일부 실시예들에서, 게이트 유전체(136)는, 예를 들어, 실리콘 산화물(SiO2), 실리콘 산 질화물(SiOxNy), 실리콘 질화물(SixNy) 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 실리콘 산화물((HfSixOy), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 란타늄 산화물(La2O3), 이트륨 산화물(Y2O3), 란타늄 알루미늄 산화물(LaAlxOy), 탄탈륨 산화물(Ta2O5), 티타늄 산화물(TiO2), 바륨 스트론튬 티타늄 산화물(BaSrTixOy), 바륨 티타늄 산화물(BaTixOy), 스트론튬 티타늄 산화물(SrTixOy), 납 스칸듐 탄탈륨 산화물(PbScxTayOz), 또는 납 아연 니오베이트(PbZnxNbyOz), 또는 이들의 조합들을 포함할 수 있으며, 여기서 x, y, 및 z는 각각의 원소들의 적합한 양들을 나타낸다. 일부 실시예들에서, 하이-k 재료가 사용될 때 그 품질을 향상시키도록 게이트 유전체(136) 상에 어닐링 공정이 수행될 수 있다. 다른 실시예들에서는 게이트 유전체(136)에 대해 다른 재료들이 사용될 수 있다.
유전체 재료(132)는, 예를 들어, ILD(interlayer dielectric) 재료들을 포함하는 매우 다양한 적합한 전기적 절연 재료들 중 임의의 것을 포함할 수 있다. 유전체 재료(132)는 로우-k 유전체 재료들과 같은 집적 회로 구조체들에서의 그들의 적용 가능성이 알려진 유전체 재료들을 사용하여 형성될 수 있다. 사용될 수 있는 유전체 재료들의 예들은, 이에 제한되는 것은 아니지만, 실리콘 산화물(SiO2), CDO(carbon doped oxide), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오르에틸렌(polytetrafluoroethylene)과 같은 유기 폴리머들, FSG(fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 유기실리케이트 유리(organosilicate glass)와 같은 유기실리케이트들(organosilicates)을 포함한다. 유전체 재료(132)는 유전 상수를 더 감소시키도록 공극들(pores) 또는 다른 보이드들(voids)을 포함할 수 있다. 유전체 재료(132)는 다른 실시예들에서 다른 적합한 재료들을 포함할 수 있다.
도 4a 내지 도 4g는 일부 실시예들에 따른, 다양한 제조 단계들 동안의 제1 관점으로부터의 트랜지스터 전극 어셈블리(400a)의 그리고 제2 관점으로부터의 트랜지스터 전극 어셈블리(400b)의 단면도를 개략적으로 도시한다. 트랜지스터 전극 어셈블리들(400a, 400b)은 다양한 실시예들에 따라, 도 3의 트랜지스터 전극 어셈블리들(300a, 300b)과 관련하여 설명되는 실시예들과 부합할 수 있고, 그 역도 가능하다.
도 4a를 참조하면, 트랜지스터 구조체(130)를 형성하고, 트랜지스터 구조체(130) 위에 유전체 재료(132)를 퇴적하고, 트랜지스터 구조체(130)를 노출시키도록 유전체 재료에 리세스(134)를 형성한 다음의 트랜지스터 전극 어셈블리들(400a, 400b)이 도시된다. 일부 실시예들에 따르면, 트랜지스터 구조체(130) 상에 희생 더미 게이트 전극을 형성하고, 다음으로 RMG(replacement metal gate) 공정의 일부로서 더미 게이트 전극의 희생 재료를 후속하여 제거하는 것에 의해 리세스(134)가 형성될 수 있다. 일부 실시예들에서, 희생 재료는 에칭 공정에 의해 제거될 수 있다. RMG 공정은, 예를 들어, 트랜지스터 구조체(130)가 채널 본체의 게이트 영역인 경우에 사용될 수 있다. 이러한 경우들에서, 게이트 유전체(예를 들어, 도 3의 게이트 유전체(136))는 리세스(134)를 형성하는 것에 후속하여 트랜지스터 구조체(130)의 표면들 및 리세스(134) 내의 측벽들 상에 퇴적될 수 있다. 다른 실시예들에 따르면, 리세스(134)는 리소그래피 및/또는 에칭 공정들과 같은 패터닝 공정들에 의해 유전체 재료(132)의 부분들을 제거하는 것에 의해 형성될 수 있다. 이러한 기술은, 예를 들어, 트랜지스터 구조체(130)가 트랜지스터의 소스 또는 드레인 영역인 경우들에서 사용될 수 있다.
도 4b를 참조하면, 트랜지스터 구조체(130) 상에 전극 단자(예를 들어, 도 3의 전극 단자(142))의 제1 부분(예를 들어, 도 3의 제1 부분(138))의 제1 금속(138a)를 퇴적한 다음의 트랜지스터 전극 어셈블리들(400a, 400b)이 도시된다. 트랜지스터 구조체(130)의 일부로서 게이트 유전체가 형성되는 경우, 제1 금속(138a)은 게이트 유전체 상에 퇴적될 수 있다. 제1 금속(138a)은 계면 금속일 수 있으며, 이는 일부 실시예들에서 일함수 금속을 포함할 수 있다. 다양한 실시예들에 따르면, 도시되는 바와 같이, 트랜지스터 전극 어셈블리들(400a, 400b)의 노출되는 표면들 상에 실질적으로 균일한 두께의 제1 금속(138a)을 퇴적하도록, 제1 금속(138a)은, 예를 들어, CVD(chemical vapor deposition), ALD(atomic layer deposition) 또는 PVD(physical vapor deposition)와 같은 등각 퇴적 공정을 사용하여 퇴적된다. 균일한 등각 퇴적은 리세스(134)의 개구의 상부에서의 핀칭 오프(pinching off)의 가능성을 감소시키거나 이를 방지할 수 있다. 핀칭 오프는 보이드들 또는 다른 결함들을 초래할 수 있다.
도 4c를 참조하면, 도시되는 바와 같이, 리세스(134)의 일부분만을 채우도록 마스킹 재료(144)를 퇴적한 다음의 트랜지스터 전극 어셈블리들(400a, 400b)이 도시된다. 리세스(134) 내의 마스킹 재료(144)의 높이는 리세스(134) 내의 제1 부분의 높이와 대략 대응할 수 있다. 일부 실시예들에서, 마스킹 재료(144)는, 예를 들어, SOG(spin-on glass)와 같은 스핀-온 공정을 포함하는 임의의 적합한 공정을 사용하여 퇴적될 수 있다. 마스킹 재료(144)는, 예를 들어, CHM(carbon hardmask)와 같은 포토레지스트 또는 하드마스크 재료를 포함할 수 있다. 다른 실시예들에서, 마스킹 재료(144)는 다른 적합한 재료를 포함할 수 있고, 다른 적합한 기술들을 사용하여 퇴적될 수 있다. 일부 실시예들에서는, 리세스(134) 내에 마스킹 재료(144)의 원하는 레벨을 제공하는 퇴적 다음에 마스킹 재료(144)가 에칭된다.
도 4d를 참조하면, 마스킹 재료(144)에 의해 덮히거나 또는 보호되지 않은 제1 금속(138a)의 부분들을 제거한 다음의 트랜지스터 전극 어셈블리들(400a, 400b)이 도시된다. 예를 들어, 도시되는 바와 같이, 리세스(134) 외부의 유전체 재료(132) 상의 제1 금속(138a)의 부분들이 제거되고, 리세스(134) 내의 그리고 마스킹 재료(144)에 의해 덮이지 않은 제1 금속(138a)의 부분들이 제거된다. 일부 실시예들에서는, 등방성 습식 에칭 공정에 의해 제1 금속(138a)의 부분들이 제거된다. 다른 실시예들에서는, 제1 금속(138a)의 부분들을 선택적으로 제거하는데 다른 적합한 기술들이 사용될 수 있다.
도 4e를 참조하면, 마스킹 재료(144)를 제거한 다음의 트랜지스터 전극 어셈블리들(400a, 400b)이 도시된다. 마스킹 재료(144)는, 예를 들어, 에칭 공정들을 포함하는 임의의 적합한 기술을 사용하여 제거될 수 있다. 다양한 실시예들에 따르면, 도 4b 내지 4e와 관련하여 설명되는 조치들은 금속의 하나 이상의 추가 박막들을 등각으로 퇴적하도록 1회 이상 반복될 수 있다. 일반적으로, 예를 들어, 리세스(134)의 하부를 제1 부분(138)으로 채우도록 순차적 ALD 금속 퇴적 및 금속 막 리세스 단계들이 수행될 수 있다.
도 4f를 참조하면, 제1 금속(138a)과 같은 하부 금속 상에 전극 단자(예를 들어, 도 3의 전극 단자(142))의 제1 부분(예를 들어, 도 3의 제1 부분(138))의 제2 금속(138b)을 퇴적한 다음의 트랜지스터 전극 어셈블리들(400a, 400b)이 도시된다. 다양한 실시예들에 따르면, 제2 금속(138b)은 선택적 퇴적 공정에 의해 퇴적될 수 있다. 예를 들어, 일부 실시예들에서, 제2 금속(138b)은 전기 도금, 무전해 또는 선택적 CVD 공정들에 의해 퇴적될 수 있다. 일부 실시예들에서는 선택적 퇴적에 의해 하나 이상의 다른 금속들이 제2 금속(138b) 상에 추가로 퇴적될 수 있다. 선택적 퇴적 공정이 사용되는 경우에, 제2 금속(138b)은 제2 금속(138b)의 부분들을 제거하기 위한 추가적인 마스킹 및/또는 에칭 공정들 필요없이 제1 금속(138a)의 가장 높은 레벨까지 리세스를 채울 수 있다.
도 4g를 참조하면, 리세스(134)에서 제1 금속(138b)이 종결되는 영역 위에 있는 제2 금속(138b)의 부분들을 제거한 다음의 트랜지스터 전극 어셈블리들(400a, 400b)이 도시된다. 일부 실시예들에서는, 제2 금속(138b)의 부분들을 제거하는데 마스킹 및/또는 등방성 습식 에칭 공정이 사용될 수 있다. 다른 실시예들에서는 제2 금속(138b)의 부분을 제거하기 위한 다른 적합한 기술들이 사용될 수 있다. 제2 금속(138b)의 부분들의 제거는, 도시되는 바와 같이, 리세스(134)를 가로질러 제1 금속(138a) 및 제2 금속(138b)의 실질적으로 평탄한 상부 표면을 제공할 수 있다. 일부 실시예들에서, 제1 금속(138a)은 트랜지스터 구조체(130)의 표면들 상에 등각으로 배치될 수 있다. 제2 금속(138b)은 제1 부분(예를 들어, 도 3의 제1 부분(138))과 제2 부분 사이의 계면에서 제2 부분(예를 들어, 도 3의 제2 부분(140))을 형성하도록 퇴적되는 금속과 직접 접촉하도록 구성될 수 있다. 다양한 실시예들에 따르면, 전극 단자의 제1 부분(예를 들어, 도 3의 제1 부분(138))은 제1 금속(138a) 및 제2 금속(138b)을 포함할 수 있다. 후속 재료들의 접착력을 증가시키거나 또는 산화를 방지도록 접착 촉진제들 및/또는 산화 방지 재료들이 제1 금속(138a) 및/또는 제2 금속(138b)에 도포될 수 있다
일부 실시예들에서, 전극 단자(예를 들어, 도 3의 전극 단자(142))의 제2 부분(예를 들어, 도 3의 제2 부분(140))을 형성하도록, 리세스(134)의 상부는, 예를 들어, 저 저항성 금속과 같은 하나 이상의 금속들로 채워질 수 있다 . 일부 실시예들에서는, 제2 부분을 형성하도록 CVD, ALD, PVD, 무전해, 전기 도금 또는 이러한 퇴적 기술들의 적합한 조합을 사용하여 재료가 퇴적될 수 있다. 재료의 퇴적 후에는 리세스(134) 외부의 임의의 외부 재료를 제거하도록 CMP(chemical-mechanical polish)와 같은 평탄화 또는 연마 공정이 뒤따를 수 있다.
본 명세서에서의 기술들이 트랜지스터 구조체를 참조하여 설명되었지만, 유사한 퇴적 원리들이 도시된 것 이외의 다른 구성들에서 좁은 리세스들 내에 금속들을 퇴적시키는데 사용될 수 있다. 예를 들어, 본 명세서에 설명되는 퇴적 기술들을 사용하여 도 2의 인터커넥트 층(102c)의 인터커넥트 구조체들(예를 들어, 트렌치들 또는 비아들)이 형성될 수 있다. 예를 들어, 일부 실시예들에서, 제1 부분(예를 들어, 도 3의 제1 부분(138))은 저 저항성 금속으로 구성될 수 있고, 제2 부분(예를 들어, 도 4의 제2 부분(140))은 유전체 재료로 구성될 수 있다.
도 5는 일부 실시예들에 따른, 트랜지스터 전극 어셈블리(예를 들어, 도 3의 트랜지스터 전극 어셈블리들(300a, 300b) 또는 도 4의 트랜지스터 전극 어셈블리들(400a, 400b))를 제조하는 방법(500)의 흐름도를 개략적으로 도시한다. 방법(500)은 도 1 내지 도 4g와 관련하여 설명되는 실시예들과 부합할 수 있고 그 역도 가능하다.
502에서, 방법(500)은 반도체 기판(예를 들어, 도 3, 도 4a 내지 도 4g의 반도체 기판(130a))을 제공하는 단계를 포함할 수 있다. 예를 들어, 반도체 기판은 웨이퍼 형태의 실리콘 기반의 다이를 웨이퍼 형태로 포함할 수 있다.
504에서, 방법(500)은 반도체 기판 상에 트랜지스터 구조체(예를 들어, 도 3, 도 4a 내지 도 4g의 트랜지스터 구조체(130))를 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 트랜지스터 구조체는 반도체 재료로 구성될 수 있다. 일부 실시예들에서, 트랜지스터 구조체는 트랜지스터의 게이트, 소스 또는 드레인일 수 있다. 일부 실시예들에서, 트랜지스터 구조체는 하나 이상의 핀 구조체들을 포함할 수 있다. 트랜지스터 구조체는 전극 단자를 통해 전기 에너지에 연결되는 액티브 디바이스의 임의의 다른 적합한 구조체를 포함할 수 있다.
506에서, 방법(500)은 트랜지스터 구조체 위에 유전체 재료(예를 들어, 도 3, 도 4a 내지 도 4g의 유전체 재료(132))를 퇴적하는 단계를 포함할 수 있다. 유전체 재료는 ILD 재료를 포함할 수 있다.
508에서, 방법(500)은 트랜지스터 구조체를 노출시키도록 유전체 재료 내에 리세스(예를 들어, 도 3, 도 4a 내지 도 4g의 리세스(134))를 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 리세스는 트랜지스터 구조체 상에 형성될 수 있는 희생 재료(예를 들어, 폴리실리콘)를 공지된 공정들에 따라 제거하는 것에 의해 형성될 수 있다. 예를 들어, 희생 재료는 에칭 공정을 사용하여 제거될 수 있다. 다른 실시예들에서, 유전체 재료는 리세스를 형성하도록 패터닝 공정을 사용하여 제거될 수 있다.
510에서, 방법(500)은 리세스 내의 트랜지스터 구조체 상에 전극 단자(예를 들어, 도 3의 전극 단자(142))를 형성하는 단계를 포함할 수 있다. 전극 단자는 제1 부분(예를 들어, 도 3의 제1 부분(138)) 및 제2 부분(예를 들어, 도 3의 제2 부분(140))을 포함할 수 있다. 제1 부분과 제2 부분 사이의 계면은 평탄할 수 있고 리세스를 가로 질러 연장될 수 있다.
일부 실시예들에서, 전극 단자의 제1 부분은 도 4a 내지 도 4g와 관련하여 설명되는 기술들에 따라 형성될 수 있다. 예를 들어, 제1 금속(예를 들어, 도 4b의 제1 금속(138a))은 트랜지스터 구조체 상에 그리고 리세스 내의 유전체 재료의 측벽들 상에 등각으로 퇴적될 수 있다. 트랜지스터 구조체 상에 배치되는 제1 금속을 덮도록 그리고 리세스의 높이를 일부 채우도록 마스킹 재료(예를 들어, 도 4c의 마스킹 재료(144))가 퇴적될 수 있다. 마스킹 재료에 의해 덮이지 않은 제1 금속의 부분들은 도 4d와 관련하여 설명되는 바와 같이 제거될 수 있고, 마스킹 재료는 도 4e와 관련하여 설명되는 바와 같이 제거될 수 있다. 일부 실시예들에서, 제1 부분을 형성하는 단계는 제1 금속 상에 다른 금속(예를 들어, 도 4f의 제2 금속(138b))을 선택적으로 퇴적하는 단계, 및 제1 금속이 종결되는 리세스 내의 지점 위에 있는 다른 금속의 부분들을 도 4g와 관련하여 설명되는 바와 같이 제거하는 단계를 더 포함할 수 있다.
전극 단자의 제2 부분은 제1 부분의 실질적으로 평탄한 표면 상에 다른 금속 또는 적합한 재료를 퇴적하는 것에 의해 형성될 수 있다. 제2 부분의 잉여 재료는 연마 공정을 사용하여 제거될 수 있다.
512에서, 방법(500)은 전극 단자 상에 하나 이상의 인터커넥트 층들(예를 들어, 도 2의 인터커넥트 층(102c))을 형성하는 단계를 더 포함할 수 있다. 인터커넥트 층은 전기 에너지를 전극 단자로 또는 전극 단자로부터 경로화하도록 구성되는 전기 도전성 구조체들을 포함할 수 있다.
청구되는 주제를 이해하는데 있어서 가장 도움이 되는 방식으로 다양한 동작들이 다수의 별개의 동작으로서 차례로 설명된다. 그러나, 이러한 동작들이 반드시 순서에 의존함을 의미하는 것으로 설명의 순서가 해석되어서는 안 된다. 요구되는 바와 같이 구성하기에 적합한 임의의 하드웨어 및/또는 소프트웨어를 사용하는 시스템 내에 본 개시내용의 실시예들이 구현될 수 있다.
도 6은 일부 실시예들에 따른, 본 명세서에 설명되는 바와 같은 트랜지스터 전극 어셈블리(예를 들어, 도 3의 트랜지스터 전극 어셈블리(300a, 300b) 또는 도 4의 트랜지스터 전극 어셈블리(400a, 400b))를 포함할 수 있는 예시적인 시스템(예를 들어, 컴퓨팅 디바이스 600))를 개략적으로 도시한다. 컴퓨팅 디바이스(600)의 컴포넌트들은 인클로저(예를 들어, 하우징(608)) 내에 수용될 수 있다. 마더보드(602)는, 이에 제한되는 것은 아니지만 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하는 다수의 컴포넌트를 포함할 수 있다. 프로세서(604)는 마더보드(602)에 물리적으로 그리고 전기적으로 연결될 수 있다. 일부 구현들에서는, 적어도 하나의 통신 칩(606)이 또한 마더보드(602)에 물리적으로 그리고 전기적으로 연결될 수 있다. 추가의 구현들에서, 통신 칩(606)은 프로세서(604)의 일부일 수 있다.
그 응용들에 따라, 컴퓨팅 디바이스(600)는, 마더보드(602)에 물리적으로 그리고 전기적으로 연결될 수도 있고 연결되지 않을 수도 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 계수기(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함할 수 있다.
통신 칩(606)은 컴퓨팅 디바이스(600)로의 그리고 컴퓨팅 디바이스로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는, 비-고체 매체를 통한 변조된 전자기 방사의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이러한 용어는, 일부 실시예들에서는 그렇지 않을 수도 있지만, 관련 디바이스들이 배선을 전혀 포함하지 않는다는 것을 의미하지는 않는다. 통신 칩(606)은 이에 제한되는 것은 아니지만, 임의의 보정들, 업데이트들, 및 변경사항들(예를 들어, 진보된 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"라고도 함) 등)과 함께 Wi-Fi(IEEE 802.11 계열), IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 Amendment), LTE(Long-Term Evolution) 프로젝트를 포함하는 IEEE(Institute for Electrical and Electronic Engineers) 표준들을 포함하는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 BWA(broadband wireless access) 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 부합성 및 상호 동작성 평가들을 통과한 제품들을 위한 인증 마크인, Worldwide Interoperability for Microwave Access를 의미하는 약어인 WiMAX 네트워크들이라 불린다. 통신 칩(606)은, GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(606)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(606)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 그들의 파생물들뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로서 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(606)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(600)는 복수의 통신 칩들(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 Bluetooth와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(600)의 프로세서(604)는 본 명세서에 설명되는 바와 같이 트랜지스터 전극 어셈블리(예를 들어, 도 3의 트랜지스터 전극 어셈블리(300a, 300b) 또는 도 4의 트랜지스터 전극 어셈블리(400a, 400b))를 갖는 다이(예를 들어, 도 1-2의 다이(102))를 포함할 수 있다. 예를 들어, 도 1-2의 다이(102)는 마더보드(602)와 같은 회로 보드 상에 탑재되는 패키지 어셈블리 내에 탑재될 수 있다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(606)은 본 명세서에 설명되는 바와 같이 트랜지스터 전극 어셈블리(예를 들어, 도 3의 트랜지스터 전극 어셈블리(300a, 300b) 또는 도 4의 트랜지스터 전극 어셈블리(400a, 400b))를 갖는 다이(예를 들어, 도 1-2의 다이(102))를 또한 포함할 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(600) 내에 수용되는 다른 컴포넌트(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이)는 본 명세서에 설명되는 바와 같이 트랜지스터 전극 어셈블리(예를 들어, 도 3의 트랜지스터 전극 어셈블리(300a, 300b) 또는 도 4의 트랜지스터 전극 어셈블리(400a, 400b))를 갖는 다이(예를 들어, 도 1-2의 다이(102))를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(600)는 모바일 컴퓨팅 디바이스, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스(600)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들
다양한 실시예들에 따르면, 본 개시내용은 장치(예를 들어, 트랜지스터 전극 어셈블리)를 설명한다. 장치의 예 1은, 반도체 재료를 포함하는 트랜지스터 구조체, 트랜지스터 구조체 위에 정의되는 리세스를 갖는 유전체 재료- 리세스는 제1 방향으로의 높이를 가짐 -; 및 리세스 내에 배치되고 트랜지스터 구조체와 연결되는 전극 단자- 전극 단자의 제1 부분은 트랜지스터 구조체와 직접 접촉하는 제1 금속을 포함하고, 전극 단자의 제2 부분은 제1 부분 상에 배치되는 제2 금속을 포함하며, 제1 부분과 제2 부분 사이의 계면은 평탄하고, 제1 방향에 실질적으로 수직인 제2 방향으로 리세스를 가로질러 연장됨 -를 포함할 수 있다. 예 2는 예 1의 장치를 포함할 수 있고, 트랜지스터 구조체는, 반도체 재료를 포함하는 게이트, 및 게이트 상에 형성되는 게이트 유전체- 제1 금속은 게이트 유전체와 직접 접촉함 -를 포함할 수 있다. 예 3은 예 2의 장치를 포함할 수 있고, 제1 금속은 일함수 금속이고, 제2 금속은 제1 금속과 상이한 화학 조성을 갖는다. 예 4는 예 1의 장치를 포함할 수 있고, 트랜지스터 구조체는 소스 또는 드레인을 포함한다. 예 5는 예들 1-4 중 임의의 것의 장치를 포함할 수 있고, 트랜지스터 구조체는 하나 이상의 핀 구조체들을 포함한다. 예 6은 예 5의 장치를 포함할 수 있고, 전극 단자의 제1 부분은 리세스 내에서 하나 이상의 핀 구조체들의 표면들을 덮는다. 예 7은 예들 1-4 중 임의의 것의 장치를 포함할 수 있고, 제1 금속은 트랜지스터 구조체의 표면들 상에 등각으로 배치되고, 제1 부분은 제1 금속 상에 배치되는 제3 금속을 포함하고, 제3 금속은 제1 부분과 제2 부분 사이의 계면에서 제2 금속과 직접 접촉한다. 예 8은 예들 1-4 중 임의의 것의 장치를 포함할 수 있고, 제2 방향으로 리세스를 가로지르는 임계 치수는 15 나노미터(nm) 이하이고, 리세스의 높이 대비 임계 치수의 종횡비는 2:1 이상이다.
다양한 실시예들에 따르면, 본 개시내용은 (예를 들어, IC 구조체를 제조하는) 방법을 설명한다. 방법의 예 9는 반도체 재료를 포함하는 트랜지스터 구조체를 형성하는 단계, 트랜지스터 구조체 위에 유전체 재료를 퇴적하는 단계, 트랜지스터 구조체를 노출시키도록 유전체 재료 내에 리세스를 형성하는 단계- 리세스는 제1 방향으로 높이를 가짐 -, 및 리세스 내에 전극 단자를 형성하는 단계- 전극 단자는 트랜지스터 구조체와 연결되며, 전극 단자의 제1 부분은 트랜지스터 구조체와 직접 접촉하는 제1 금속을 포함하고, 전극 단자의 제2 부분은 제1 부분 상에 배치되는 제2 금속을 포함하고, 제1 부분과 제2 부분 사이의 계면은 평탄하고, 제1 방향에 실질적으로 수직인 제2 방향으로 리세스를 가로질러 연장됨 -를 포함할 수 있다. 예 10은 예 9의 방법을 포함할 수 있고, 트랜지스터 구조체를 형성하는 단계는 게이트, 소스 또는 드레인을 형성하는 단계를 포함한다. 예 11은 예 9의 방법을 포함할 수 있고, 트랜지스터 구조체를 형성하는 단계는 하나 이상의 핀 구조체들을 형성하는 단계를 포함한다. 예 12는 예들 9-11 중 임의의 것의 방법을 포함할 수 있고, 유전체 재료 내에 리세스를 형성하는 단계는 트랜지스터 구조체 상에 배치되는 희생 재료를 제거하는 단계를 포함한다. 예 13은 예들 9-11 중 임의의 것의 방법을 포함할 수 있고, 전극 단자를 형성하는 단계는, 트랜지스터 구조체 상에 그리고 리세스 내의 유전체 재료의 측벽들 상에 제1 금속을 퇴적하는 단계, 트랜지스터 구조체 상에 배치되는 제1 금속을 덮도록 그리고 리세스의 높이를 일부 채우도록 마스킹 재료를 퇴적하는 단계, 마스킹 재료에 의해 덮이지 않은 제1 금속의 부분들을 제거하는 단계, 및 마스킹 재료를 제거하는 단계에 의해 제1 부분을 형성하는 단계, 및 제1 부분 상에 제2 금속을 퇴적시키는 단계에 의해 제2 부분을 형성하는 단계를 포함한다. 예 14는 예 13의 방법을 포함할 수 있고, 제1 부분을 형성하는 단계는, 제1 금속 상에 제3 금속을 선택적으로 퇴적하는 단계, 및 제3 금속의 부분들을 제거하는 단계- 제1 금속을 퇴적하는 단계는 트랜지스터 구조체 상에 그리고 측벽들 상에 제1 금속을 등각으로 퇴적하는 단계를 포함함 -를 더 포함한다. 예 15는 예들 9-11 중 임의의 것의 방법을 포함할 수 있고, 연마 공정을 이용하여 제2 부분의 잉여 재료를 제거하는 단계를 더 포함한다.
다양한 실시예들에 따르면, 본 개시내용은 시스템(예를 들어 컴퓨팅 디바이스)를 설명한다. 컴퓨팅 디바이스의 예 16은 회로 보드, 및 회로 보드와 연결되는 다이(die)를 포함하고, 이러한 다이는, 반도체 재료를 포함하는 트랜지스터 구조체, 트랜지스터 구조체 위에 정의되는 리세스를 갖는 유전체 재료- 리세스는 제1 방향으로의 높이를 가짐 -, 및 리세스 내에 배치되고 트랜지스터 구조체와 연결되는 전극 단자- 전극 단자의 제1 부분은 트랜지스터 구조체와 직접 접촉하는 제1 금속을 포함하고, 전극 단자의 제2 부분은 제1 부분 상에 배치되는 제2 금속을 포함하며, 제1 부분과 제2 부분 사이의 계면은 평탄하고, 제1 방향에 실질적으로 수직인 제2 방향으로 리세스를 가로질러 연장됨 -를 포함한다. 예 17은 예 16의 컴퓨팅 디바이스를 포함할 수 있고, 트랜지스터 구조체는 하나 이상의 핀 구조체들을 포함한다. 예 18은 예 16의 컴퓨팅 디바이스를 포함할 수 있고, 제1 금속은 트랜지스터 구조체의 표면들 상에 등각으로 배치되고, 제1 부분은 제1 금속 상에 배치되는 제3 금속을 포함하고, 제3 금속은 제1 부분과 제2 부분 사이의 계면에서 제2 금속과 직접 접촉한다. 예 19는 예 16의 컴퓨팅 디바이스를 포함할 수 있고, 제2 방향으로 리세스를 가로지르는 임계 치수는 15 나노미터(nm) 이하이고, 리세스의 높이 대비 임계 치수의 종횡비는 2:1 이상이다. 예 20은 예들 16-19 중 임의의 것의 컴퓨팅 디바이스를 포함할 수 있고, 다이는 프로세서이고, 컴퓨팅 디바이스는 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 계수기(Geiger counter), 가속도계, 자이로스코프, 스피커, 및 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스이다.
다양한 실시예들은 결부되는 형태로 (그리고) 위에(예를 들어, "및/또는"일 수 있음) 설명된 실시예들의 대안적인 (또는) 실시예들 포함하는 위에 설명된 실시예들의 임의의 적합한 조합을 포함할 수 있다. 또한, 일부 실시예들은, 실행될 때 위에 설명된 실시예들 중 임의의 것의 조치들을 초래하는 명령어들을 저장하고 있는 하나 이상의 제조 물품들(예를 들어, 비 일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예들은 위에 설명된 실시예들의 다양한 동작들을 수행하기에 적합한 임의의 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 설명되는 것을 포함하여, 도시되는 구현들의 위 설명은 배타적인 것으로 또는 본 개시내용의 실시예들을 개시된 정확한 형태들로 제한하는 것으로 의되되는 것은 아니다. 구체적인 구현들 및 예들이 설명의 목적들로 본 명세서에 설명되었지만, 관련분야에서의 숙련된 자들이 인식할 수 있는 바와 같이, 본 개시내용의 범위 내에서 다양한 균등한 수정들이 가능하다.
이러한 수정들은 위에 설명된 설명에 비추어 본 개시내용의 실시예들에 대해 행해질 수 있다. 이하의 청구항들에서 사용되는 용어는 본 개시내용의 다양한 실시예들을 명세서 및 청구항들에 개시되는 구체적인 구현들로 제한하는 것으로 해석되어서는 안 된다. 오히려, 그 범위는 이하의 청구항들에 의해 전적으로 결정되어야 하며, 이들은 청구항 해석의 확립되는 원칙들에 따라 해석되어야 한다.

Claims (20)

  1. 장치로서,
    반도체 재료를 포함하는 트랜지스터 구조체;
    상기 트랜지스터 구조체 위에 정의되는 리세스(recess)를 갖는 유전체 재료- 상기 리세스는 제1 방향으로의 높이를 가짐 -; 및
    상기 리세스 내에 배치되고 상기 트랜지스터 구조체와 연결되는 전극 단자- 상기 전극 단자의 제1 부분은 상기 트랜지스터 구조체와 직접 접촉하는 제1 금속을 포함하고, 상기 전극 단자의 제2 부분은 상기 제1 부분 상에 배치되는 제2 금속을 포함하며, 상기 제1 부분과 상기 제2 부분 사이의 계면은 평탄하고, 상기 제1 방향에 실질적으로 수직인 제2 방향으로 상기 리세스를 가로질러 연장됨 -
    를 포함하고,
    상기 트랜지스터 구조체는 하나 이상의 핀 구조체들을 포함하고,
    상기 전극 단자의 상기 제1 부분은 상기 리세스 내에서 상기 하나 이상의 핀 구조체들의 표면들을 덮는, 장치.
  2. 제1항에 있어서,
    상기 트랜지스터 구조체는,
    상기 반도체 재료를 포함하는 게이트; 및
    상기 게이트 상에 형성되는 게이트 유전체- 상기 제1 금속은 상기 게이트 유전체와 직접 접촉함 -
    를 포함하는 장치.
  3. 제2항에 있어서,
    상기 제1 금속은 일함수 금속(workfunction metal)이고, 상기 제2 금속은 상기 제1 금속과 상이한 화학 조성을 갖는 장치.
  4. 제1항에 있어서,
    상기 트랜지스터 구조체는 소스 또는 드레인을 포함하는 장치.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 제1 금속은 상기 트랜지스터 구조체의 표면들 상에 등각으로(conformally) 배치되고;
    상기 제1 부분은 상기 제1 금속 상에 배치되는 제3 금속을 포함하고;
    상기 제3 금속은 상기 제1 부분과 상기 제2 부분 사이의 계면에서 상기 제2 금속과 직접 접촉하는 장치.
  8. 제1항에 있어서,
    상기 제2 방향으로 상기 리세스를 가로지르는 임계 치수(critical dimension)는 15 나노미터(nm) 이하이고;
    상기 리세스의 높이 대비 상기 임계 치수의 종횡비(aspect ratio)는 2:1 이상인 장치.
  9. IC(integrated circuit) 구조체를 제조하는 방법으로서,
    반도체 재료를 포함하는 트랜지스터 구조체를 형성하는 단계;
    상기 트랜지스터 구조체 위에 유전체 재료를 퇴적하는 단계;
    상기 트랜지스터 구조체를 노출시키도록 상기 유전체 재료 내에 리세스를 형성하는 단계- 상기 리세스는 제1 방향으로의 높이를 가짐 -; 및
    상기 리세스 내에 전극 단자를 형성하는 단계- 상기 전극 단자는 상기 트랜지스터 구조체와 연결되며, 상기 전극 단자의 제1 부분은 상기 트랜지스터 구조체와 직접 접촉하는 제1 금속을 포함하고, 상기 전극 단자의 제2 부분은 상기 제1 부분 상에 배치되는 제2 금속을 포함하고, 상기 제1 부분과 상기 제2 부분 사이의 계면은 평탄하고, 상기 제1 방향에 실질적으로 수직인 제2 방향으로 상기 리세스를 가로질러 연장됨 -
    를 포함하고,
    상기 트랜지스터 구조체를 형성하는 단계는 하나 이상의 핀 구조체들을 형성하는 단계를 포함하고,
    상기 전극 단자의 상기 제1 부분은 상기 리세스 내에서 상기 하나 이상의 핀 구조체들의 표면들을 덮는, 방법.
  10. 제9항에 있어서,
    상기 트랜지스터 구조체를 형성하는 단계는 게이트, 소스 또는 드레인을 형성하는 단계를 포함하는 방법.
  11. 삭제
  12. 제9항에 있어서,
    상기 유전체 재료 내에 리세스를 형성하는 단계는 상기 트랜지스터 구조체 상에 배치되는 희생 재료를 제거하는 단계를 포함하는 방법.
  13. 제9항에 있어서,
    상기 전극 단자를 형성하는 단계는,
    상기 트랜지스터 구조체 상에 그리고 상기 리세스 내의 상기 유전체 재료의 측벽들 상에 상기 제1 금속을 퇴적하는 단계;
    상기 트랜지스터 구조체 상에 배치되는 상기 제1 금속을 덮도록 그리고 상기 리세스의 높이를 일부 채우도록 마스킹 재료를 퇴적하는 단계;
    상기 마스킹 재료에 의해 덮이지 않은 상기 제1 금속의 부분들을 제거하는 단계; 및
    상기 마스킹 재료를 제거하는 단계
    에 의해 상기 제1 부분을 형성하는 단계; 및
    상기 제1 부분 상에 상기 제2 금속을 퇴적시키는 단계
    에 의해 상기 제2 부분을 형성하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 부분을 형성하는 단계는,
    상기 제1 금속 상에 제3 금속을 선택적으로 퇴적하는 단계; 및
    상기 제3 금속의 부분들을 제거하는 단계- 상기 제1 금속을 퇴적하는 단계는 상기 트랜지스터 구조체 상에 그리고 상기 측벽들 상에 상기 제1 금속을 등각으로 퇴적하는 단계를 포함함 -
    를 더 포함하는 방법.
  15. 제9항에 있어서,
    연마 공정(polishing process)을 이용하여 상기 제2 부분의 잉여 재료(excess material)를 제거하는 단계
    를 더 포함하는 방법.
  16. 컴퓨팅 디바이스로서,
    회로 보드; 및
    상기 회로 보드와 연결되는 다이(die)
    를 포함하고, 상기 다이는,
    반도체 재료를 포함하는 트랜지스터 구조체;
    상기 트랜지스터 구조체 위에 정의되는 리세스를 갖는 유전체 재료- 상기 리세스는 제1 방향으로의 높이를 가짐 -; 및
    상기 리세스 내에 배치되고 상기 트랜지스터 구조체와 연결되는 전극 단자- 상기 전극 단자의 제1 부분은 상기 트랜지스터 구조체와 직접 접촉하는 제1 금속을 포함하고, 상기 전극 단자의 제2 부분은 상기 제1 부분 상에 배치되는 제2 금속을 포함하며, 상기 제1 부분과 상기 제2 부분 사이의 계면은 평탄하고, 상기 제1 방향에 실질적으로 수직인 제2 방향으로 상기 리세스를 가로질러 연장됨 -
    를 포함하고,
    상기 트랜지스터 구조체는 하나 이상의 핀 구조체들을 포함하고,
    상기 전극 단자의 상기 제1 부분은 상기 리세스 내에서 상기 하나 이상의 핀 구조체들의 표면들을 덮는, 컴퓨팅 디바이스.
  17. 삭제
  18. 제16항에 있어서,
    상기 제1 금속은 상기 트랜지스터 구조체의 표면들 상에 등각으로 배치되고;
    상기 제1 부분은 상기 제1 금속 상에 배치되는 제3 금속을 포함하고;
    상기 제3 금속은 상기 제1 부분과 상기 제2 부분 사이의 계면에서 상기 제2 금속과 직접 접촉하는 컴퓨팅 디바이스.
  19. 제16항에 있어서,
    상기 제2 방향으로 상기 리세스를 가로지르는 임계 치수는 15 나노미터(nm) 이하이고;
    상기 리세스의 높이 대비 상기 임계 치수의 종횡비는 2:1 이상인 컴퓨팅 디바이스.
  20. 제16항에 있어서,
    상기 다이는 프로세서이고;
    상기 컴퓨팅 디바이스는 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 나침반, 가이거 계수기(Geiger counter), 가속도계, 자이로스코프, 스피커, 및 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스인 컴퓨팅 디바이스.
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