KR102245667B1 - 집적 회로 디바이스의 금속들 간의 선택적 확산 장벽 - Google Patents

집적 회로 디바이스의 금속들 간의 선택적 확산 장벽 Download PDF

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패트리시오 이. 로메로
스코트 비. 클렌데닝
크리스토퍼 제이. 예제프스키
라마난 브이. 체비암
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Abstract

본 개시내용의 실시예들은 집적 회로(IC) 디바이스의 금속들 간의 선택적 확산 장벽과, 연관된 기술들 및 구성들을 기술한다. 일 실시예에서, 장치는 유전성 재료, 유전성 재료에 배치되는 제1 금속을 포함하는 제1 인터커넥트 구조체, 유전성 재료에 배치되고 제1 인터커넥트 구조체와 전기적으로 결합되는 제2 금속을 포함하는 제2 인터커넥트 구조체, 및 제1 인터커넥트 구조체와 제2 인터커넥트 구조체 사이의 계면에 배치되는 확산 장벽을 포함하고, 제1 금속 및 제2 금속은 상이한 화학적 조성을 가지며, 확산 장벽의 재료 및 제2 금속은 상이한 화학적 조성을 가지고, 확산 장벽의 재료는 제2 금속과 유전성 재료 사이에 바로 배치되지 않는다. 다른 실시예들이 설명되고/되거나 청구된다.

Description

집적 회로 디바이스의 금속들 간의 선택적 확산 장벽{SELECTIVE DIFFUSION BARRIER BETWEEN METALS OF AN INTEGRATED CIRCUIT DEVICE}
본 개시 내용의 실시예들은 일반적으로 집적 회로들의 분야에 관한 것으로, 보다 구체적으로는, 집적 회로(integrated circuit)(IC) 디바이스의 금속들 간의 선택적 확산 장벽과, 연관된 기술들 및 구성들에 관한 것이다.
집적 회로(IC) 디바이스의 최근에 만들어진 인터커넥트 구조체들은 전기적 성능을 강화하기 위해 상이한 금속들을 통합할 수 있다. 그러나 상이한 금속들은 백엔드 프로세싱과 관련하여 전형적으로 이용되는 온도(예를 들어, 최대 약 400℃)에서 서로 용해될 수 있다. 상이한 금속들의 확산은 금속들에 보이드(void)들을 초래할 수 있으며, 이들은 전기적 성능에 악영향을 미치거나 전기적 개방 회로들과 같은 결함들을 유발하거나, 또는 금속들이 유전성 재료에 확산될 수 있고, 이것은 전기 누설, 절연 파괴, 디바이스 고장으로 이어지는 단락 또는 마이그레이션(migration)을 초래할 수 있다.
실시예들은 첨부된 도면과 결합하여 하기의 상세한 설명으로부터 용이하게 이해할 것이다. 본 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조 요소들을 지시한다. 실시예들은 첨부된 도면에서 예로써 예시된 것이지 제한으로 예시된 것이 아니다.
도 1은 일부 실시예들에 따른, 웨이퍼 형태 및 싱귤레이트된(singulated) 형태의 예시적 다이의 상면도를 개략적으로 예시한다.
도 2는 일부 실시예들에 따른, 집적 회로(IC) 어셈블리의 단면 측면도를 개략적으로 예시한다.
도 3a-b는 일부 실시예들에 따른, 다양한 제조 스테이지들 동안 인터커넥트 어셈블리의 단면 측면도를 개략적으로 예시한다.
도 4는 일부 실시예들에 따른, 확산 장벽의 선택적 퇴적을 위한 금속 전구체(metal precursor)를 개략적으로 예시한다.
도 5a-b는 일부 실시예들에 따른, 다양한 제조 스테이지들 동안 다른 인터커넥트 어셈블리의 단면 측면도를 개략적으로 예시한다.
도 6은 일부 실시예들에 따른, 인터커넥트 어셈블리를 제조하는 방법을 위한 흐름도를 개략적으로 예시한다.
도 7은 일부 실시예들에 따른, 본 명세서에 기술된 바와 같은 인터커넥트 어셈블리를 포함할 수 있는 예시적인 시스템을 개략적으로 예시한다.
본 개시내용의 실시예들은 집적 회로(IC) 디바이스의 금속들 간의 선택적 확산 장벽과, 연관된 기술들 및 구성들을 기술한다. 이하의 상세한 설명에서는, 유사한 참조 번호들이 유사한 부분들을 전반적으로 지시하고, 본 개시내용의 주제가 실시될 수 있는 실시예들이 예시로서 도시되어 있는, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어진다. 다른 실시예들이 이용될 수 있고 본 개시내용의 범위에서 일탈하지 않고 구조적 또는 논리적 변경들이 이루어질 수 있다는 것을 이해해야 한다. 그러므로, 이하의 상세한 설명은 제한적인 의미를 갖는 것이 아니며, 실시예들의 범위는 첨부된 청구항들 및 그 동등물에 의해 정의된다.
본 개시내용의 목적을 위해, "A 및/또는 B"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적들을 위해, 문구 "A, B, 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 설명은 상부/하부, 측면, 위/아래 등과 같은 관점 기반 설명들을 이용할 수 있다. 이러한 설명들은, 논의를 용이하게 하는데 사용될 뿐, 본 명세서에 설명된 실시예들의 적용을 임의의 특정 방향으로 제한하고자 의도된 것은 아니다.
본 설명은 "실시예에서" 또는 "실시예들에서"라는 문구들을 이용할 수 있으며, 이들 각각은 동일 또는 상이한 실시예들 중 하나 이상을 지칭할 수 있다. 더구나, 본 개시 내용의 실시예들과 관련하여 사용되는 바와 같은 "구성하는", "포함하는", "갖는" 등의 용어들은 동의어이다.
"와 결합된(coupled with)"이라는 용어가 그것의 파생어와 함께 본 명세서에서 이용될 수 있다. "결합된"은 다음 중 하나 이상을 의미할 수 있다. "결합된"은 2 이상의 요소가 직접적으로 물리적 또는 전기적으로 접촉하는 것을 의미할 수 있다. 그러나, "결합된"은 또한, 2 이상의 요소가 서로 간접적으로 접촉하지만, 여전히 계속 서로 협력하거나 상호작용함을 의미할 수 있고, 하나 이상의 다른 요소가 서로 결합되는 것으로 언급되는 요소들 사이에서 결합되거나 접속되는 것을 의미할 수 있다. "직접 결합된"이란 용어는 2 이상의 요소가 직접 접촉하는 것을 의미할 수 있다.
다양한 실시예들에서, "제2 피처(feature) 상에 형성되거나, 퇴적되거나, 달리 배치되는 제1 피처"라는 문구는 제1 피처가 제2 피처 위에 형성되거나, 퇴적되거나, 배치되고, 제1 피처 중 적어도 일부가 제2 피처의 적어도 일부와 직접 접촉(예를 들어, 직접적으로 물리적 및/또는 전기적 접촉)하거나 간접 접촉(예를 들어, 제1 피처와 제2 피처 사이에 하나 이상의 다른 피처를 가짐)할 수 있다는 것을 의미할 수 있다.
본 명세서에서 이용되는 바와 같이, 용어 "모듈"은 주문형 집적회로(Application Specific Integrated Circuit)(ASIC), 전자 회로, 하나 이상의 소프트웨어 또는 펌웨어 프로그램들을 실행하는 (공유된, 전용의, 또는 그룹) 프로세서 및/또는 (공유된, 전용의, 또는 그룹) 메모리, 조합 논리 회로, 및/또는 설명된 기능성을 제공하는 다른 적절한 컴포넌트들을 지칭하거나, 이것들의 일부이거나, 이것들을 포함할 수 있다.
도 1은 일부 실시예들에 따른, 웨이퍼 형태(10) 및 싱귤레이트된 형태(100)의 예시적인 다이(102)의 상면도를 개략적으로 예시한다. 일부 실시예들에서, 다이(102)는, 예를 들어 실리콘이나 다른 적합한 재료와 같은 반도체 재료로 구성된 웨이퍼(11)의 복수의 다이(예를 들어, 다이들(102, 103a, 103b)) 중 하나일 수 있다. 복수의 다이는 웨이퍼(11)의 표면상에 형성될 수 있다. 다이들 각각은 본 명세서에 기술된 바와 같이 인터커넥트 어셈블리(예를 들어, 도 3a-b의 인터커넥트 어셈블리(300))를 포함하는 반도체 제품의 반복 단위일 수 있다. 예를 들어, 다이(102)는, 예를 들어 하나 이상의 트랜지스터 디바이스의 이동 전하 캐리어들에게 채널 경로를 제공하는 하나 이상의 채널 바디들(104)(예를 들어, 핀 구조들, 나노 와이어들 등)와 같은 트랜지스터 요소들을 갖는 회로를 포함할 수 있다. 인터커넥트들(104)은 하나 이상의 트랜지스터 디바이스 상에 형성되고 이와 결합될 수 있다. 예를 들어, 인터커넥트들(104)은 임계 전압의 전달을 위한 게이트 전극을 제공하고/하거나 트랜지스터 디바이스의 동작을 위한 이동 전하 캐리어들을 제공하기 위해 채널 바디와 전기적으로 결합될 수 있다. 인터커넥트들(104)이 간략함을 위해 도 1에서 다이(102)의 실질적인 부분을 횡단하는 행들로 도시되었지만, 인터커넥트들(104)이 다른 실시예에서, 도시된 것보다 훨씬 더 적은 치수들을 갖는 수직 및 수형 피처들을 포함하는, 다이(102) 상의 매우 다양한 다른 적합한 배열들 중 어느 하나로 구성될 수 있음을 이해해야 한다.
다이들에 구현되는 반도체 제품의 제조 프로세스가 완료된 후, 웨이퍼(11)는, 반도체 제품의 개별 "칩들"을 제공하도록 다이들 각각(예를 들어, 다이(102))이 서로 분리되는 싱귤레이션 프로세스를 거칠 수 있다. 웨이퍼(11)는 다양한 크기들 중 임의의 것일 수 있다. 일부 실시예들에서, 웨이퍼(11)는 약 25.4㎜ 내지 약 450㎜의 범위의 직경을 갖는다. 웨이퍼(11)는 다른 실시예들에서 다른 크기들 및/또는 다른 형상들을 포함할 수 있다. 다양한 실시예에 따르면, 인터커넥트들(104)은 웨이퍼 형태(10) 또는 싱귤레이트된 형태(100)로 반도체 기판상에 배치될 수 있다. 본 명세서에 기술된 인터커넥트들(104)은 로직 또는 메모리, 또는 이들의 조합을 위해 다이(102)에 통합될 수 있다. 일부 실시예들에서, 인터커넥트들(104)은 시스템 온 칩(SoC) 어셈블리의 일부일 수 있다. 인터커넥트들(104)은 본 명세서에 기술된 바와 같이 인터커넥트 어셈블리(예를 들어, 도 3a-b 또는 도 5a-b의 인터커넥트 어셈블리(300 또는 500))를 포함할 수 있다.
도 2는 일부 실시예들에 따른, 집적 회로(IC) 어셈블리(200)의 단면 측면도를 개략적으로 예시한다. 일부 실시예들에서, IC 어셈블리(200)는 패키지 기판(121)에 전기적 및/또는 물리적으로 결합되는 하나 이상의 다이(이하, 다이(102))를 포함할 수 있다. 일부 실시예들에서, 패키지 기판(121)은 보이는 바와 같이, 회로 보드(122)와 전기적으로 결합될 수 있다. 일부 실시예에서, 집적 회로(IC) 디바이스는 다양한 실시예에 따르는, 다이(102), 패키지 기판(121) 그리고/또는 회로 보드(122) 중 하나 이상을 포함할 수 있다. 선택적 확산 장벽을 제공하기 위해 본 명세서에 기술된 실시예들은 다양한 실시예에 따라 임의의 적합한 IC 디바이스에서 구현될 수 있다.
다이(102)는 CMOS 디바이스들을 형성하는 것과 관련하여 사용되는 박막 퇴적, 리소그래피, 에칭 등과 같은 반도체 제조 기술들을 이용하여 반도체 재료(예로서, 실리콘)로부터 제조된 개별 제품을 나타낼 수 있다. 일부 실시예들에서, 다이(102)는 프로세서, 메모리, SoC 또는 ASIC이거나, 이를 포함하거나 그 일부일 수 있다. 일부 실시예들에서, 예를 들어 몰딩 화합물 또는 언더필 재료(도시 안됨)와 같은 전기 절연성 재료는 다이(102) 및/또는 다이 레벨 인터커넥트 구조체들(106)의 적어도 일부를 캡슐화할 수 있다.
다이(102)는 도시된 바와 같이, 예를 들어 플립-칩 구성으로 패키지 기판(121)과 직접 결합되는 것을 포함하는 매우 다양한 적합한 구성들에 따라 패키지 기판(121)에 부착될 수 있다. 플립-칩 구성에서, 회로를 포함하는, 다이(102)의 활성 측면(S1)은, 예를 들어 범프들, 필러들, 또는 다이(102)를 패키지 기판(121)과 전기적으로 또한 결합할 수 있는 다른 적합한 구조체들과 같은 다이 레벨 인터커넥트 구조체들(106)을 이용하여 패키지 기판(121)의 표면에 부착된다. 다이(102)의 활성 측면(S1)은, 예를 들어 트랜지스터 디바이스들과 같은 활성 디바이스들을 포함할 수 있다. 보이는 바와 같이, 비활성 측면(S2)은 활성 측면(S1)에 대향하여 배치될 수 있다.
다이(102)는 일반적으로 반도체 기판(102a), 하나 이상 디바이스 층(이하 "디바이스 층(102b)") 및 하나 이상의 인터커넥트 층(이하 "인넥커넥트 층(102c)")을 포함할 수 있다. 반도체 기판(102a)은 일부 실시예에서, 실질적으로, 예를 들어 실리콘과 같은 벌크 반도체 재료로 구성될 수 있다. 디바이스 층(102b)은 트랜지스터 디바이스와 같은 활성 디바이스가 반도체 기판상에 형성되는 영역을 나타낼 수 있다. 디바이스 층(102b)은, 예를 들어 트랜지스터 디바이스의 소스/드레인 영역들 및/또는 채널 바디들과 같은 구조체들을 포함할 수 있다. 인터커넥트 층(102c)은 디바이스 층(102b)에서 활성 디바이스들로 또는 활성 디바이스들로부터 전기 신호들을 라우팅하도록 구성되는 인터커넥트 구조체들(예를 들어, 도 1의 인터커넥트들(104) 또는 도 3a-b, 도 5a-b 각각의 인터커넥트 어셈블리(300, 500))을 포함할 수 있다. 예를 들어, 인터커넥트 층(102c)은 수평 라인들(예를 들어, 트렌치들(trenches)) 및/또는 수직 플러그들(예를 들어, 비아들(vias)), 또는 전기적 라우팅 및/또는 접촉들을 제공하기 위한 다른 적합한 피처들을 포함할 수 있다.
일부 실시예들에서, 다이 레벨 인터커넥트 구조체들(106)은 인터커넥트 층(102c)과 전기적으로 결합되고, 다이(102)와 다른 전기 디바이스들 사이에서 전기 신호들을 라우팅하도록 구성될 수 있다. 전기 신호들은, 예를 들어 다이(102)의 동작과 관련하여 사용되는 입/출력(I/O) 신호들 및/또는 전력/접지 신호들을 포함할 수 있다.
일부 실시예들에서, 패키지 기판(121)은, 예를 들어 ABF(Ajinomoto Build-up Film) 기판과 같은, 코어 및/또는 빌드-업 층들을 갖는 에폭시 기반 라미네이트 기판이다. 패키지 기판(121)은 다른 실시예에서, 예를 들어, 유리, 세라믹 또는 반도체 재료들로 형성된 기판들을 포함하는 다른 적합한 유형의 기판들을 포함할 수 있다.
패키지 기판(121)은 다이(102)로 또는 다이로부터 전기 신호들을 라우팅하도록 구성된 전기적 라우팅 피처들을 포함할 수 있다. 전기적 라우팅 피처들은, 예를 들어 패키지 기판(121)의 하나 이상의 표면상에 배치된 패드들 또는 트레이스들(도시 안됨), 및/또는 예를 들어 패키지 기판(121)을 통해 전기 신호들을 라우팅하기 위한 트렌치들, 비어들 또는 다른 인터커넥트 구조체들과 같은 내부 라우팅 피처들(도시 안됨)을 포함할 수 있다. 예를 들어, 일부 실시예에서, 패키지 기판(121)은 다이(102)의 각각의 다이 레벨 인터커넥트 구조체들(106)을 수용하도록 구성된 패드들(도시 안됨)과 같은 전기적 라우팅 피처들을 포함할 수 있다.
회로 보드(122)는 에폭시 라미네이트와 같은 전기 절연성 재료로 구성된 인쇄 회로 보드(PCB)일 수 있다. 예를 들어, 회로 보드(122)는, 예로서 폴리테트라플루오로에틸렌(polytetrafluoroethylene), FR-4(Flame Retardant 4), FR-1과 같은 페놀 코튼지(phenolic cotton paper) 재료들, CEM-1 또는 CEM-3과 같은 코튼지 및 에폭시 재료들, 또는 에폭시 수지 프리프레그 재료를 이용하여 함께 라미네이트되는 직조 유리 재료들과 같은 재료들로 구성되는 전기 절연성 층들을 포함할 수 있다. 트레이스들, 트렌치들 또는 비아들과 같은 인터커넥트 구조체들(도시 안됨)은 회로 보드(122)를 통해 다이(102)의 전기 신호들을 라우팅하기 위해 전기 절연성 층들을 통해 형성될 수 있다. 회로 보드(122)는 다른 실시예들에서 다른 적합한 재료들로 구성될 수 있다. 일부 실시예들에서, 회로 보드(122)는 마더보드(예를 들어, 도 7의 마더보드(702))이다.
예를 들어, 솔더 볼들(112)과 같은 패키지 레벨 인터커넥트들은, 패키지 기판(121)과 회로 보드(122) 사이에서 전기 신호들을 추가로 라우팅하도록 구성되는 대응하는 솔더 조인트들(solder joints)을 형성하도록, 패키지 기판(121) 및/또는 회로 보드(122) 상의 하나 이상의 패드들(이하, "패드들(110)")에 결합될 수 있다. 패드들(110)은, 예를 들어 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag), 구리(Cu) 및 이들의 조합들을 포함한 금속과 같은 임의의 적절한 전기 도전성 재료로 구성될 수 있다. 패키지 기판(121)을 회로 보드(122)와 물리적 및/또는 전기적으로 결합하기 위한 다른 적합한 기술들이 다른 실시예들에서 이용될 수 있다.
IC 어셈블리(200)는, 예를 들어 플립 칩 및/또는 와이어 본딩 구성들, 인터포저들(interposers), 시스템-인-패키지(system-in-package)(SiP) 및/또는 패키지-온-패키지(package-on-package)(PoP) 구성들을 포함하는 멀티-칩 패키지 구성들의 적절한 조합들을 포함하는, 다른 실시예들에서의 매우 다양한 다른 적합한 구성들을 포함할 수 있다. 다이(102)와 IC 어셈블리(200)의 다른 컴포넌트들 사이에서 전기 신호들을 라우팅하기 위한 다른 적합한 기술들이 일부 실시예들에서 이용될 수 있다.
도 3a-3b는 일부 실시예들에 따른, 다양한 제조 스테이지들 동안 인터커넥트 어셈블리(300)의 단면 측면도를 개략적으로 예시한다. 도 3a를 참조하면, 유전성 재료(332)와 같은 전기 절연성 재료에 제1 인터커넥트 구조체(330)를 형성하고 그 제1 인터커넥트 구조체(330) 상에 확산 장벽(338)을 형성한 이후의 인터커넥트 어셈블리(300)가 도시된다.
일부 실시예들에서, 유전성 재료(332)는 반도체 기판(예를 들어, 도 2의 반도체 기판(102a)) 상에 퇴적될 수 있다. 예를 들어, 유전성 재료(332)는 디바이스 층(예를 들어, 도 2의 디바이스 층(102b)) 상에 인터커넥트 층들(예를 들어, 도 2의 인터커넥트 층(102c))의 형성의 일부로서 퇴적될 수 있다. 유전성 재료(332)는, 예를 들어, 실리콘 산화물(SiO2), 하이-k 유전성 재료들, 로우-k 유전성 재료들, 탄소 도핑된 실리콘 산화물, 다공성 유전체 및 유사한 재료들을 포함하는 다양한 적합한 재료들로 구성될 수 있다. 일부 실시예들에서, 유전성 재료(332)는 한 층으로 퇴적될 수 있고, 이것은 일부 실시예에서 층간 유전체(interlayer dielectric)(ILD)로서 지칭될 수 있다.
일부 실시예들에서, 제1 인터커넥트 구조체(330)는 개구부(예를 들어, 트렌치)를 유전성 재료(332) 내에 형성하고 확산 장벽(334)을 트렌치의 표면들(예를 들어, 측벽들 및 트렌치의 하부) 상에 형성함으로써 형성될 수 있다. 금속은 실질적으로 트렌치를 충전하고 제1 인터커넥트 구조체(330)를 형성하도록 퇴적될 수 있다. 확산 장벽(334)은 제1 인터커넥트 구조체(330)의 금속이 유전성 재료(332) 내로 확산되는 것을 방지하거나 감소시킬 수 있다. 예를 들어, 일부 실시예에서 제1 인터커넥트 구조체(330)의 금속은 구리로 구성될 수 있으며, 확산 장벽(334)은, 예를 들어 티타늄 질화물(TiN) 및/또는 탄탈 질화물(TaN) 등의 금속 질화물과 같은 구리 확산 장벽으로 구성될 수 있다. 제1 인터커넥트 구조체(330) 및 확산 장벽(334)은 다른 실시예에서 다른 적합한 금속들로 구성될 수 있다. 일부 실시예들에서, 인터커넥트 어셈블리(300)는 확산 장벽(334)을 포함하지 않을 수 있다.
에칭 스톱막(336)은 제1 인터커넥트 구조체(330) 상에 형성될 수 있다. 에칭 스톱막(336)은 제2 인터커넥트 구조체(예를 들어, 도 3b의 제2 인터커넥트 구조체(340))을 위한 개구부(339)(예를 들어, 비아)를 형성하는 데 사용될 수 있는 에칭 프로세스를 위한 에치 스톱을 제공할 수 있다. 일부 실시예들에서, 에칭 스톱막(336)은 유전성 재료(332)와는 상이한 에치 선택도(etch selectivity)를 가진 재료로 구성될 수 있다. 예를 들어, 일부 실시예에서 에칭 스톱막(336)은 실리콘 질화물(SiN) 또는 유사한 재료로 구성될 수 있다. 일부 실시예들에서, 에칭 스톱막(336)은 제1 인터커넥트 구조체(330)를 형성하기 위해 금속을 퇴적한 이후에 제1 인터커넥트 구조체(330) 상에 퇴적될 수 있다. 유전성 재료(332)는 에칭 스톱막(336) 상에 퇴적될 수 있고, 패터닝 프로세스(예를 들어, 리소그래피 및/또는 에치)는 제1 인터커넥트 구조체(330)를 노출시키기 위해 퇴적된 유전성 재료(332)를 통해 개구부(339)를 형성하도록 수행될 수 있다. 일부 실시예들에서, 에칭 스톱막(336)은 또한, 제1 인터커넥트 구조체(330)의 금속과, 에칭 스톱막(336) 상에 퇴적된 유전성 재료(332) 사이에서 확산 장벽의 역할을 할 수 있다. 일부 실시예들에서, 인터커넥트 어셈블리(300)는 에칭 스톱막(336)을 포함하지 않을 수 있다.
일부 실시예들에서, 개구부(339)는 제1 인터커넥트 구조체(330)의 상부 표면 상에 금속이 노출되도록 형성될 수 있다. 일부 실시예에서, 개구부(339)의 측벽들은 개구부(339)를 형성하는 데 사용되는 에칭 프로세스로 인하여 테이퍼진 프로필(tapered profile)을 가질 수 있다.
다양한 실시예들에 따르면, 확산 장벽(338)은 제1 인터커넥트 구조체(330)의 금속과, 개구부(339)에 형성될 제2 인터커넥트 구조체(예를 들어, 도 3b의 제2 인터커넥트 구조체(340))의 다른 상이한 금속 사이에서 확산을 감소시키거나 방지하기 위해 제1 인터커넥트 구조체(330)의 금속 상에 선택적으로 퇴적될 수 있다. 확산 장벽(338)은 확산 장벽(338)의 금속을 개구부(339)의 측벽들 상에 직접 퇴적함이 없이 제1 인터커넥트 구조체(330)의 금속 상에 금속(또는 금속 화합물)을 선택적으로 퇴적함으로써 형성될 수 있다. 예를 들어, 도 3a 및 도 3b의 양쪽을 참고하면, 확산 장벽(338)의 금속은 일부 실시예에서, 제2 인터커넥트 구조체(340)의 금속과 유전성 재료(332) 사이에서 개구부(339)의 측벽들 상에 바로 배치되지 않을 수 있다. 확산 장벽(338)의 금속은 보이는 바와 같이, 개구부(339)의 하부에서, 제1 인터커넥트 구조체(330)의 금속과 제2 인터커넥트 구조체(340)의 금속 사이의 계면에 선택적으로 퇴적될 수 있다. 일부 실시예들에서, 확산 장벽(338)은 에칭 스톱막(336)의 재료와 결합(예를 들어, 직접 접촉)될 수 있다. 일부 실시예들에서, 확산 장벽(338)은 20나노미터(nm) 이하의 두께를 가질 수 있다. 일 실시예에서, 확산 장벽(338)은 5nm 이하의 두께를 가질 수 있다. 확산 장벽(338)은 다른 실시예에서 다른 적합한 두께들을 가질 수 있다.
일부 실시예들에서, 확산 장벽(338)은 수소(H2) 또는 암모니아(NH3)와 같은 공동 반응물을 이용하거나 이용하지 않고, 원자층 퇴적(atomic layer deposition)(ALD) 또는 화학 기상 증착(chemical vapor deposition)(CVD)에 의해 퇴적될 수 있다. 일부 실시예들에서, 퇴적 프로세스는 동종리간드성(homoleptic) N,N'-디알킬(dialkyl)-디아자부타디엔(diazabutadiene) 금속 전구체를 이용할 수 있다. 도 4는 일부 실시예에 따른, 확산 장벽(예를 들어, 도 3a-b의 확산 장벽(338))의 선택적 퇴적을 위한 금속 전구체(400)를 개략적으로 예시한다. 금속 전구체(400)는 금속 디아자부타디엔 ALD 전구체의 일반적 구조를 나타낼 수 있으며, 여기서 R은 알킬단(alkyl group)을 나타내고, M은 제1 행 전이 금속을 나타낼 수 있다.
다시 도 3a-3b를 참고하면, 일부 실시예에서, 확산 장벽(338)은 무전해 퇴적에 의해 퇴적될 수 있다. 예를 들어, X가 텅스텐(W), 붕소(B), 인(P), 니켈(Ni), 레늄-주석(ReSn), 아연(Zn), 망간(Mn), 로듐(Rh), 루테늄(Ru), 크롬(Cr), 백금(Pt), 오스뮴(Os), 이리듐(Ir) 중 하나를 나타내는 Ni, Ni/B, Co/W 또는 Co-X 또는 Ni-X, 또는 다른 적합한 재료들은 개구부(339) 내의 측벽들 상의 유전성 재료(332)가 아니라, 제1 인터커넥트 구조체(330)의 금속(예를 들어, Cu 또는 Co) 상에 무전해 퇴적에 의해 선택적으로 퇴적될 수 있다. 일부 실시예들에서, 표면 개질 처리는 확산 장벽(338)의 퇴적의 선택도를 향상시키거나 달성하기 위해 제1 인터커넥트 구조체(330)의 금속의 표면에 적용될 수 있다. 예를 들어, 디아자부타디엔 리간드(diazabutadiene ligand)들을 포함하는 전구체들 외의 전구체들과의 ALD 및/또는 CVD 선택도는 Ru, MnN 및 Mn에서 입증되었다. 일부 실시예들에서, 표면 개질 처리는 비스(bis)(디메틸아미노(dimethylamino))디메틸실란, (N,N-디메틸아미노)트라이메틸실란(trimethylsilane), 부틸디메틸(butyldimethy)(디메틸아미노)실란, 및/또는 디(di)-N-부틸디메톡시실란(butyldimethoxysilane), 및 유사한 재료들을 포함할 수 있다. 일부 실시예들에서, 확산 장벽(338)의 선택적으로 퇴적된 금속은 장벽 속성들을 개선하기 위해, 붕소(B), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 질소(N), 인(P), 황(S), 셀레늄(Se), 텔루륨(Te), W, Ni, Re, Zn, Mn, Rh, Ru, Cr, Pt, Os, Ir 중 하나 이상, 또는 다른 적합한 도펀트로 주입되거나 도핑될 수 있다. 예를 들어, 확산 장벽(338)은 디보란, 실란, 디실란, 암모니아, 히드라진(hydrazine), 포스핀(phosphine), 수소 황화물(hydrogen sulfide), 수소 셀레화물(hydrogen selenide) 또는 다이에틸텔루라이드를 이용하는 도펀트, 또는 확산 장벽(338)의 퇴적 동안 또는 퇴적 이전의 별도의 상이한 온도 처리에서의 다른 적합한 가스들로 도핑될 수 있다. 일 실시예에서, Si는 확산 장벽(338)을 실란 또는 디실란에 소킹(soaking)함으로써 선택적으로 퇴적된 확산 장벽(338)에 추가될 수 있다. 붕소는 확산 장벽(338)을 디보란에 소킹함으로써 유사하게 추가될 수 있다. 일부 실시예들에서, 확산 장벽(338)은 비정질이 아닌 재료들에 비해 주어진 두께에서 더 양호한 장벽 속성들을 제공하기 위한 비정질 재료일 수 있다. 일부 실시예들에서, 확산 장벽(338)은 다수의 층을 퇴적함으로써 형성될 수 있다. 예를 들어, 일부 실시예에서 확산 장벽(338)은 Ni/W/Ni/W 등과 같은 상이한 금속들의 교호 층들을 포함할 수 있다. 일부 실시예들에서, 확산 장벽(338)은 ALD 또는 CVD 합금으로서 퇴적될 수 있다.
도 3b를 참고하면, 확산 장벽(338) 상에 제2 인터커넥트 구조체(340)를 형성하기 위해 도 3a의 개구부(339) 내로 금속을 퇴적한 이후의 인터커넥트 어셈블리(300)가 도시되어 있다. 제2 인터커넥트 구조체(340)의 금속은, 예를 들어 CVD, ALD, 물리 기상 증착(PVD) 또는 무전해 퇴적을 포함하는 임의의 적절한 프로세스를 이용하여 퇴적될 수 있다.
다양한 실시예에 따르면, 제1 인터커넥트 구조체(330)는 제2 인터커넥트 구조체(340)의 금속과 상이한 화학적 조성을 갖는 금속 화합물 또는 금속으로 구성될 수 있다. 일부 실시예들에서, 확산 장벽(338)은 제1 인터커넥트 구조체(330) 및/또는 제2 인터커넥트 구조체(340)와 상이한 화학적 조성을 가질 수 있다. 일부 실시예들에서, 확산 장벽(338)은 확산 장벽(334) 및/또는 에칭 스톱막(336)과 상이한 화학적 조성을 가질 수 있다. 예를 들어, 일부 실시예에서 제1 인터커넥트 구조체(330)는 구리(Cu)로 구성될 수 있고, 확산 장벽(338)은, 예를 들어 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 철(Fe), 코발트(Co), 망간(Mn) 또는 지르코늄(Zr)과 같은 금속, 또는 상기 금속이 상기 리스트의 예들 중 하나일 수 있는 금속 실리사이드 또는 금속 질화물로 구성될 수 있고, 제2 인터커넥트 구조체(340)는, 예를 들어 코발트(Co)와 같은 금속으로 구성될 수 있다. 일부 실시예들에서, 확산 장벽(338)은 전구체, 공동 반응물 및 프로세스의 적절한 선택을 이용하여, 예를 들어 텅스텐 질화물(WN), 니켈 실리사이드(NiSi), Ni/Mn 또는 Fe/Mn과 같은 혼합물, 화합물 또는 합금으로 구성될 수 있다. 일부 실시예들에서, 제1 인터커넥트 구조체(330)는 Co로 구성될 수 있고, 제2 인터커넥트 구조체(340)은 Cu로 구성될 수 있다. 다른 실시예들에서, 제1 인터커넥트 구조체(330) 및/또는 제2 인터커넥트 구조체(340)는 Cu 또는 Co와 다른 금속으로 구성될 수 있다. 예를 들어, 일부 실시예에서 제1 인터커넥트 구조체(330)는 Cu로 구성될 수 있고, 제2 인터커넥트 구조체(340)는 Co와 다른 비-Cu 금속, 예를 들어 Mo, W, Re, Fe, Ru, Os, Rh, Ir, Ni, Pd 또는 Pt 또는 금속 실리사이드(예를 들어, 니켈 실리사이드 또는 코발트 실리사이드)로 구성될 수 있다. 일 실시예에서, 게르마늄화 구리는 제1 인터커넥트 구조체(330) 또는 제2 인터커넥트 구조체(340) 중 하나를 형성하는 데 이용될 수 있다. 다른 예를 제공하기 위해, 일부 실시예에서 제1 인터커넥트 구조체(330)는, 예를 들어 Mo, W, Re, Fe, Ru, Os, Rh, Ir, Ni, Pd 또는 Pt, 또는 금속 실리사이드(예를 들어, 니켈 실리사이드 또는 코발트 실리사이드)와 같은 비-Cu 금속으로 구성될 수 있고, 제2 인터커넥트 구조체(340)는 Cu로 구성될 수 있다.
일부 실시예들에서, 제1 인터커넥트 구조체(330)는 트렌치 구조체일 수 있고, 제2 인터커넥트 구조체(340)는 비아 구조체일 수 있다. 비어 구조체는 일부 실시예에서 60nm 이하의 임계 치수(CD)를 가질 수 있다. 다양한 실시예에 따르면, 인터커넥트 구조체(300)는 비-Cu 금속(예를 들어, Co)를 이용하여 비아 구조체(예를 들어, 제2 인터커넥트 구조체(340))의 형성을 허용할 수 있으며, 여기서는 비아 구조체의 금속과 유전성 재료(332) 사이에 확산 장벽이 배치되지 않는다(예를 들어, 개구부(339)의 측벽들 상에는 확산 장벽이 없다). 인터커넥트 어셈블리(300)와 관련하여 설명된 기술들 및 구성들은 인터커넥트 피처들의 금속화, 특히 더 좁은 비아 구조체가 좁은 임계 치수 및 높은 종횡비에서 가능하게 할 수 있다. 트렌치 구조체(예를 들어, 도 3b의 제1 인터커넥트 구조체(330))에서 분리된 비아 구조체(예를 들어, 도 3b의 제2 인터커넥트 구조체(340))를 충전하는 프로세스들은 더 많은 충전 옵션들을 통해 가능해 질 수 있다. 확산 장벽(예를 들어, Cu 확산 장벽)을 비아 구조체의 측벽들 상에 형성하는 것은, 비아 구조체의 충전을 더 어렵게 만드는 더 작은 개구부(예를 들어, 도 3a의 개구부(339))를 제공할 수 있기 때문에, 바람직하지 않을 수 있다. 게다가, 확산 장벽을 비아 구조체의 측벽들 상에 형성하는 것은 비아 구조체 전체의 저항을 증가시킬 수 있다(예를 들어, TaN 및 TiN은 Co보다 더 저항성이다). 그러므로, 제2 인터커넥트 구조체(340)의 금속 주위에서 확산 장벽을 제거하는 것은 금속에 의해 충전되는 단면적을 증가시킬 수 있고, 제2 인터커넥트 구조체(340)의 저항을 증가시키면서 제2 인터커넥트 구조체(340)의 높이-대-폭 종횡비를 감소시킬 수 있다. 선택적으로 퇴적된 확산 장벽(338)은 인접한 인터커넥트 구조체들의 상이한 금속들의 혼합을 방지할 수 있고, 이것은 다수의 보이드, 전기적 개방 회로 및/또는 단락 회로를 감소시킬 수 있을 뿐만 아니라, 2개의 금속의 움직임을 제한함으로써 누설을 줄일 수 있다. 확산 장벽(338)은 Cu와 같은 금속이 유전성 재료(332)로 확산되고 그 후 IC 디바이스의 디바이스 층으로 확산할 때 발생할 수 있는 디바이스 열화를 추가로 감소시킬 수 있다.
도 5a-b는 일부 실시예들에 따른, 다양한 제조 스테이지들 동안 다른 인터커넥트 어셈블리(500)의 단면 측면도를 개략적으로 예시한다. 인터커넥트 어셈블리(500)는, 인터커넥트 어셈블리(500)가 듀얼-다마신 프로세스(dual damascene process)를 이용하여 형성되는 듀얼-다마신 구조체(540)를 포함하는 것을 제외하곤, 인터커넥트 어셈블리(300)와 관련하여 설명된 실시예와 일반적으로 부합할 수 있다.
도 5a를 참고하면, 도 3a와 관련하여 설명된 기술에 따른, 확산 장벽(334), 제1 인터커넥트 구조체(330), 에칭 스톱막(336), 개구부(539) 및/또는 확산 장벽(338)을 형성한 이후의 인터커넥트 어셈블리(500)가 도시되어 있다. 개구부(539)는 듀얼-다마신 인터커넥트 구조체의 형성을 허용하도록 구성될 수 있다. 즉, 개구부(539)의 제1 개구부(539a)와 대응하는 비아 구조체 및 개구부(539)의 제2 개부구(539b)와 대응하는 트렌치 구조체는 일부 실시예에서 동일 퇴적 프로세스 동안 동시에 충전될 수 있다. 일부 실시예들에서, 제2 개구부(539b)는 패터닝 프로세스들을 이용하여 제1 인터커넥트 구조체(330) 위의 유전성 재료(332)에 형성될 수 있고, 제1 개구부(539a)는 제1 인터커넥트 구조체(330)를 노출시키기 위해 패터닝 프로세스들을 이용하여 제2 개구부(539b)에 그 다음에 형성될 수 있다. 제1 개구부(539a)를 형성한 다음에, 확산 장벽(338)은 제1 인터커넥트 구조체(330) 상에 형성될 수 있다.
도 5b를 참고하면, 듀얼-다마신 구조체(540)를 형성하기 위해 금속을 퇴적한 이후의 인터커넥트 어셈블리(500)가 도시되어 있다. 일부 실시예들에서, 금속은 제2 및 제3 인터커넥트 구조체(540a, 540b)를 각각 형성하기 위해 제1 및 제2 개구부들(539a, 539b)을 동시에 충전하도록 퇴적될 수 있다. 일부 실시예에서, 제2 인터커넥트 구조체(540a)는 비아 구조체일 수 있고, 제3 인터커넥트 구조체(540b)는 트렌치 구조체일 수 있다. 듀얼-다마신 구조체(540)의 금속은 도 3의 제2 인터커넥트 구조체(340)를 위한 금속과 관련하여 설명된 실시예와 부합할 수 있다.
도 6은 일부 실시예에 따른, 인터커넥트 어셈블리(예를 들어, 도 3a-b의 인터커넥트 어셈블리(300) 또는 도 5a-b의 인터커넥트 어셈블리(500))를 제조하는 방법(600)을 위한 흐름도를 개략적으로 예시한다. 본 방법(600)은 도 1-5와 관련하여 설명된 실시예들과 부합할 수 있으며 그 역도 성립한다.
602에서, 방법(600)은 반도체 기판(예를 들어, 도 2의 반도체 기판(102a))을 제공하는 단계를 포함할 수 있다. 반도체 기판은 일부 실시예에서 웨이퍼 형태의 다이를 포함할 수 있다.
604에서, 방법(600)은 반도체 기판 상에 유전성 재료(예를 들어, 도 3a-b 또는 도 5a-b의 유전성 재료(332))를 퇴적하는 단계를 포함할 수 있다. 예를 들어, 유전성 재료는 다이의 디바이스 층(예를 들어, 도 2의 디바이스 층(102b)) 상에 인터커넥트 층(예를 들어, 도 2의 인터커넥트 층(102c))을 형성하도록 퇴적될 수 있다.
606에서, 방법(600)은 제1 금속을 포함하는 제1 인터커넥트 구조체(예를 들어, 도 3a-b 또는 도 5a-b의 제1 인터커넥트 구조체(330))를 형성하는 단계를 포함할 수 있다. 제1 인터커넥트 구조체는 도 3a-b의 제1 인터커넥트 구조체(330)와 관련하여 설명된 기술에 따라 형성될 수 있다. 일부 실시예에서, 제1 인터커넥트 구조체를 형성하는 단계는 유전성 재료에 개구부를 형성하는 단계, 및 제1 금속을 개구부 내에 퇴적하는 단계를 포함할 수 있다. 제1 금속은 도 3a-b의 제1 인터커넥트 구조체(330)의 금속과 관련하여 설명된 실시예과 부합할 수 있다. 일부 실시예에서, 제1 인터커넥트 구조체를 형성하는 단계는 트렌치 구조체를 형성하는 단계를 포함한다.
608에서, 방법(600)은 제1 인터커넥트 구조체 상에 확산 장벽(예를 들어, 도 3a-b 또는 도 5a-b의 확산 장벽(338))를 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 확산 장벽의 제3 금속은 제1 인터커넥트 구조체의 제1 금속 상에 선택적으로 퇴적될 수 있다. 예를 들어, 제3 금속은 확산 장벽 상에 형성되도록 제1 인터커넥트 구조체와 제2 인터커넥트 구조체 사이의 계면에 퇴적될 수 있다. 선택적 퇴적은 유전성 재료(332) 상에 퇴적함이 없이 제1 금속 상에 제3 금속을 퇴적할 수 있고, 따라서 확산 장벽의 제3 금속은 확산 장벽 상에 제2 금속을 퇴적한 이후에 제2 인터커넥트 구조체의 제2 금속과 유전성 재료 사이에 바로 배치되지 않는다(예를 들어, 제3 금속은 도 3a의 개구부(339)의 측벽들 상에 배치되지 않는다).
확산 장벽의 제3 금속은 도 3a-b의 확산 장벽(338)의 금속과 관련하여 설명된 실시예와 부합할 수 있다. 일부 실시예들에서, 제3 금속은 ALD 또는 CVD에 의해 퇴적될 수 있다. 일부 실시예에서, 확산 장벽을 형성하는 단계는, 붕소(B), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 질소(N), 인(P), 황(S), 셀레늄(Se), 또는 텔루륨(Te) 중 하나 이상으로 제3 금속을 도핑하는 단계를 포함한다. 일부 실시예에서, 제3 금속을 선택적으로 퇴적하는 단계는 동종리간드성 N,N'-디알킬-디아자부타디엔 금속 전구체를 이용하는 단계를 포함할 수 있다. 일부 실시예에서, 확산 장벽을 형성하는 단계는 다수의 층을 형성하는 단계를 포함할 수 있다.
610에서, 방법(600)은 제2 금속을 포함하는 제2 인터커넥트 구조체(예를 들어, 도 3a-b의 제2 인터커넥트 구조체(340) 또는 도 5a-b의 듀얼-다마신 구조체(540))를 확산 장벽 상에 형성하는 단계를 포함할 수 있다. 일부 실시예들에서, 제1 금속 및 제2 금속은 상이한 화학적 조성을 가질 수 있다. 제2 금속 및 확산 장벽(예를 들어, 도 3a-b 또는 도 5a-b의 확산 장벽(338))의 재료는 상이한 화학적 조성을 가질 수 있다. 일부 실시예들에서, 제2 인터커넥트 구조체는 비아 구조체이다. 다른 실시예들에서, 제2 인터커넥트 구조체는 듀얼-다마신 구조체일 수 있다.
다양한 동작들은 청구된 발명 대상을 이해하는데 있어서 가장 도움이 되는 방식으로 다수의 별개의 동작으로서 차례로 설명된다. 그러나 설명의 순서는, 이러한 동작들이 반드시 순서에 의존함을 의미하는 것으로 해석되어서는 안 된다. 본 개시내용의 실시예들은 요구된 바와 같이 구성하기 위해 임의의 적합한 하드웨어 및/또는 소프트웨어를 이용하여 시스템 내에 구현될 수 있다.
도 7은 일부 실시예에 따른, 본 명세서에 설명된 바와 같은 인터커넥트 어셈블리(예를 들어, 도 3a-b의 인터커넥트 어셈블리(300) 또는 도 5a-b의 인터커넥트 어셈블리(500))를 포함할 수 있는 예시적인 시스템(예를 들어, 컴퓨팅 디바이스(700))을 개략적으로 예시한다. 컴퓨팅 디바이스(700)의 컴포넌트들은 인클로저(예를 들어, 하우징(708))에 하우징될 수 있다. 머더보드(702)는 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하지만 이들에 제한되지 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(704)는 머더보드(702)에 물리적 및 전기적으로 결합될 수 있다. 일부 구현들에서, 적어도 하나의 통신 칩(706)은 또한 머더보드(702)에 물리적 및 전기적으로 결합될 수 있다. 추가 구현들에서, 통신 칩(706)은 프로세서(704)의 일부일 수 있다.
그 응용들에 의존하여, 컴퓨팅 디바이스(700)는 머더보드(702)에 물리적 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 콤팩트디스크(CD), DVD(digital versatile disk) 등)를 포함할 수 있지만, 이에 제한되지는 않는다.
통신 칩(706)은 컴퓨팅 디바이스(700)로/로부터의 데이터의 전송을 위한 무선 통신을 가능케 할 수 있다. 용어 "무선(wireless)" 및 그 파생어들은, 논-솔리드 매체를 통한 변조된 전자기 복사(electromagnetic radiation)를 이용하여 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 이용될 수 있다. 그 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않음을 내포하지 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩(706)은 Wi-Fi(IEEE(Institute for Electrical and Electronic Engineers) 802.11 패밀리); IEEE 802.16 표준들(예를 들어, IEEE 802.16-2005 보정); 임의의 보정들, 업데이트들 및/또는 수정들(예를 들어, 어드밴스드 LTE(Long-Term Evolution) 프로젝트, 울트라 모바일 광대역(ultra mobile broadband)(UMB) 프로젝트(또한 "3GPP2"로 지칭됨) 등)을 갖는 LTE 프로젝트를 포함하는, IEEE 표준들을 포함하지만 이에 제한되지 않는 복수의 무선 표준 또는 프로토콜 중 어느 하나를 구현할 수 있다. IEEE 802.16 호환 광대역 무선 액세스(broadband wireless access)(BWA) 네트워크들은 일반적으로, IEEE 802.16 표준들에 대한 적합성 및 상호 동작성 평가들을 통과한 제품들을 위한 인증 마크인, Worldwide Interoperability for Microwave Access를 의미하는 약어인 WiMAX 네트워크라 불린다. 통신 칩(706)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA), 또는 LTE 네트워크에 따라 동작할 수 있다. 통신 칩(706)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network), 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 통신 칩(706)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized), 이것들의 파생물들 뿐만 아니라, 3G, 4G, 5G, 및 이를 넘어선 것들로서 지정되는 임의의 다른 무선 프로토콜들에 따라 동작할 수 있다. 통신 칩(706)은 다른 실시예들에서 다른 무선 프로토콜들에 따라 동작할 수 있다.
컴퓨팅 디바이스(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있고, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용일 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 본 명세서에 기술된 바와 같은, 인터커넥트 어셈블리(예를 들어, 도 3a-b의 인터커넥트 어셈블리(300) 또는 도 5a-b의 인터커넥트 어셈블리(500))를 갖는 다이(예를 들어, 도 1-2의 다이(102))를 포함할 수 있다. 예를 들어, 도 1-2의 다이(102)는 머더보드(702)와 같은 회로 보드 상에 장착되는 패키지 어셈블리에 장착될 수 있다. "프로세서"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(706)은 본 명세서에 기술된 바와 같은, 인터커넥트 어셈블리(예를 들어, 도 3a-b의 인터커넥트 어셈블리(300) 또는 도 5a-b의 인터커넥트 어셈블리(500))를 갖는 다이(예를 들어, 도 1-2의 다이(102))를 또한 포함할 수 있다. 추가 구현에서, 컴퓨팅 디바이스(700) 내에 하우징된 다른 컴포넌트(예를 들어, 메모리 디바이스 또는 다른 집적 회로 디바이스)는 본 명세서에 기술된 바와 같은 인터커넥트 어셈블리(예를 들어, 도 3a-b의 인터커넥트 어셈블리(300) 또는 도 5a-b의 인터커넥트 어셈블리(500))를 갖는 다이(예를 들어, 도 1-2의 다이(102))를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(700)는 모바일 컴퓨팅 디바이스, 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
예들
다양한 실시예들에 따라, 본 개시내용은 장치(예를 들어, 인터커넥트 어셈블리)를 기술한다. 장치의 예 1은 유전성 재료, 유전성 재료에 배치되는 제1 금속을 포함하는 제1 인터커넥트 구조체, 제1 인터커넥트 구조체와 전기적으로 결합되고 유전성 재료에 배치되는 제2 금속을 포함하는 제2 인터커넥트 구조체, 및 제1 인터커넥트 구조체와 제2 인터커넥트 구조체 사이의 계면에 배치되는 확산 장벽을 포함할 수 있고, 제1 금속 및 제2 금속은 상이한 화학적 조성을 가지며, 제2 금속 및 확산 장벽의 재료는 상이한 화학적 조성을 가지고, 확산 장벽의 재료는 제2 금속과 유전성 재료 사이에 바로 배치되지 않는다. 예 2는 예 1의 장치를 포함할 수 있으며, 제1 금속은 구리(Cu)를 포함하고, 제2 금속은 코발트(Co)를 포함한다. 예 3은 예 1의 장치를 포함할 수 있으며, 확산 장벽은 금속, 금속 규화물 또는 금속 질화물을 포함한다. 예 4는 예 3의 장치를 포함할 수 있으며, 확산 장벽은 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 철(Fe), 코발트(Co), 망간(Mn) 또는 지르코늄(Zr)을 포함한다. 예 5는 예 1-4 중 어느 하나의 장치를 포함할 수 있으며, 제1 인터커넥트 구조체는 트렌치 구조체를 포함하고, 제2 인터커넥트 구조체는 비아 구조체 또는 듀얼-다마신 구조체를 포함한다. 예 6은 예 1-4 중 어느 하나의 장치를 포함할 수 있으며, 제1 금속과 유전성 재료 사이에 배치된 추가 확산 장벽을 더 포함하고, 추가 확산 장벽의 재료는 확산 장벽의 재료와 다른 화학적 조성을 갖는다. 예 7은 예 1-4 중 어느 하나의 장치를 포함할 수 있으며, 제2 인터커넥트 구조체 상에 배치되고 확산 장벽과 결합되는 에칭 스톱막을 더 포함한다. 예 8은 예 1-4 중 어느 하나의 장치를 포함할 수 있으며, 확산 장벽은 다수의 층을 포함한다. 예 9는 예 1-4 중 어느 하나의 장치를 포함할 수 있으며, 확산 장벽은 붕소(B), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 질소(N), 인(P), 황(S), 셀레늄(Se), 텔루륨(Te), 텅스텐(W), 니켈(Ni), 레늄(Re), 주석(Sn), 아연(Zn), 망간(Mn), 로듐(Rh), 루테늄(Ru), 크롬(Cr), 백금(Pt), 오스뮴(Os), 이리듐(Ir) 중 하나 이상으로 도핑된 금속을 포함한다.
다양한 실시예에 따라, 본 개시내용은 (예를 들어, 인터커넥트 어셈블리를 제조하는) 방법을 기술한다. 방법의 예 10은 제1 금속을 포함하는 제1 인터커넥트 구조체를 형성하는 단계, 확산 장벽을 제1 인터커넥트 구조체 상에 형성하는 단계, 및 제2 금속을 포함하는 제2 인터커넥트 구조체를 확산 장벽 상에 형성하는 단계를 포함할 수 있으며, 확산 장벽은 제1 인터커넥트 구조체와 제2 인터커넥트 구조체 사이의 계면에 배치되고, 제1 금속 및 제2 금속은 상이한 화학적 조성을 가지며, 확산 장벽의 재료 및 제2 금속은 상이한 화학적 조성을 가지며, 제1 인터커넥트 구조체 및 제2 인터커넥트 구조체는 유전성 재료에 배치되고, 확산 장벽의 재료는 제2 금속과 유전성 재료 사이에 바로 배치되지 않는다. 예 11은 예 10의 방법을 포함할 수 있으며, 제1 인터커넥트 구조체를 형성하는 단계는 제1 금속을 퇴적하는 단계를 포함하고, 제2 인터커넥트 구조체를 형성하는 단계는 제2 금속을 퇴적하는 단계를 포함하고, 제1 금속은 구리(Cu)를 포함하고, 제2 금속은 코발트(Co)를 포함한다. 예 12는 예 10의 방법을 포함할 수 있으며, 확산 장벽을 형성하는 단계는 제3 금속을 제1 인터커넥트 구조체의 제1 금속 상에 선택적으로 퇴적하는 단계를 포함한다. 예 13은 예 12의 방법을 포함할 수 있으며, 확산 장벽을 형성하는 단계는 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 철(Fe), 코발트(Co) 또는 망간(Mn)을 선택적으로 퇴적하는 단계를 포함한다. 예 14는 예 12의 방법을 포함할 수 있으며, 확산 장벽을 형성하는 단계는 붕소(B), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 질소(N), 인(P), 황(S), 셀레늄(Se), 텔루륨(Te), 텅스텐(W), 니켈(Ni), 레늄(Re), 주석(Sn), 아연(Zn), 망간(Mn), 로듐(Rh), 루테늄(Ru), 크롬(Cr), 백금(Pt), 오스뮴(Os), 또는 이리듐(Ir) 중 하나 이상으로 제3 금속을 도핑하는 단계를 포함한다. 예 15는 예 12의 방법을 포함할 수 있으며, 제3 금속을 선택적으로 퇴적하는 단계는 원자층 퇴적(ALD) 또는 화학 기상 증착(CVD)에 의해 수행된다. 예 16은 예 12의 방법을 포함할 수 있으며, 제3 금속을 선택적으로 퇴적하는 단계는 동종리간드성(homoleptic) N,N'-디알킬(dialkyl)-디아자부타디엔(diazabutadiene) 금속 전구체를 이용하는 단계를 포함한다. 예 17은 예 10-16 중 어느 하나의 방법을 포함할 수 있으며, 제1 인터커넥트 구조체를 형성하는 단계는 트렌치 구조체를 형성하는 단계를 포함하고, 제2 인터커넥트 구조체를 형성하는 단계는 비아 구조체를 형성하는 단계를 포함한다. 예 18은 제10-16 중 어느 하나의 방법을 포함할 수 있으며, 확산 장벽을 형성하는 단계 이전에 추가 확산 장벽을 형성하는 단계를 더 포함하고, 추가 확산 장벽은 제2 금속과 유전성 재료 사이에 배치되고, 추가 확산 장벽의 재료는 확산 장벽의 재료와 상이한 화학적 조성을 갖는다. 예 19는 제10-16 중 어느 하나의 방법을 포함할 수 있으며, 확산 장벽을 형성하는 단계 이전에 제2 인터커넥트 구조체 상에 에칭 스톱막을 형성하는 단계를 더 포함하고, 확산 장벽을 형성하는 단계 이후에, 에칭 스톱막이 확산 장벽과 결합된다. 예 20은 제10-16 중 어느 하나의 방법을 포함할 수 있으며, 확산 장벽을 형성하는 단계는 다수의 층을 형성하는 단계를 포함한다.
다양한 실시예들에 따라, 본 개시 내용은 시스템(예를 들어, 컴퓨팅 디바이스)을 기술한다. 컴퓨팅 디바이스의 예 21은 회로 보드, 및 회로 보드와 결합된 다이를 포함할 수 있으며, 다이는 반도체 기판, 반도체 기판 상에 배치되는 유전성 재료, 유전성 재료에 배치되는 제1 금속을 포함하는 제1 인터커넥트 구조체, 제1 인터커넥트 구조체에 전기적으로 결합되고 유전성 재료에 배치되는 제2 금속을 포함하는 제2 인터커넥트 구조체, 및 제1 인터커넥트 구조체와 제2 인터커넥트 구조체 사이의 계면에 배치되는 확산 장벽을 포함하고, 제1 금속 및 제2 금속은 상이한 화학적 조성을 가지며, 제2 금속 및 확산 장벽의 재료는 상이한 화학적 조성을 가지고, 확산 장벽의 재료는 제2 금속과 유전성 재료 사이에 바로 배치되지 않는다. 예 22는 예 21의 장치를 포함할 수 있으며, 제1 금속은 구리(Cu)를 포함하고, 제2 금속은 코발트(Co)를 포함한다. 예 23은 예 21-22 중 어느 하나의 장치를 포함할 수 있으며, 제2 인터커넥트 구조체는 듀얼-다마신 구조체(dual-damascene structure)이다. 예 24는 예 21-22 중 어느 하나의 컴퓨팅 디바이스를 포함할 수 있고, 다이는 프로세서이고, 컴퓨팅 디바이스는, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system)(GPS) 디바이스, 나침반, 가이거 카운터, 가속도계, 자이로스코프, 스피커, 및 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스이다.
다양한 실시예들은 접속사 형태(및) 그 이상으로(예를 들어, "및"은 "및/또는"일 수도 있음) 설명되는 실시예들의 대안적(또는) 실시예들을 포함하는 상술한 실시예들의 임의의 적절한 조합을 포함할 수 있다. 또한, 일부 실시예는 실행될 때 상술한 실시예들 중 어느 하나의 액션들을 초래하는 명령어들이 저장되어 있는 하나 이상의 제조물(예를 들어, 비일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예는 상술한 실시예들의 다양한 동작들을 수행하기 위한 임의의 적합한 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 설명되는 것을 포함하는 예시된 구현들의 상기 설명은 모든 것을 망라하는 것으로 또는 개시된 정확한 형태로 본 개시 내용의 실시예들을 제한하는 것으로 의도되지 않는다. 특정 구현들 및 예들은 예시의 목적으로 본 명세서에 설명되었지만, 관련 기술분야의 통상의 기술자가 인식하는 바와 같이, 본 개시 내용의 범위 내에서 다양한 등가의 수정들이 가능하다.
이러한 수정들은 상기 상세한 설명에 비추어 본 개시 내용의 실시예들에 대해 이루어질 수 있다. 다음의 청구항들에 이용되는 용어들은 본 개시 내용의 다양한 실시예들을 본 명세서 및 청구항들에 개시된 특정 구현들로 제한하는 것으로 해석해서는 안 된다. 오히려, 그 범위는 전적으로, 청구범위 해석에 관하여 확립된 원칙에 따라 해석될 이하의 청구항들에 의해 결정되어야 한다.

Claims (24)

  1. 인터커넥트 어셈블리로서,
    유전성 재료;
    상기 유전성 재료에 배치되는 제1 금속을 포함하는 제1 인터커넥트 구조체;
    상기 제1 인터커넥트 구조체와 전기적으로 결합되고 상기 유전성 재료에 배치되는 제2 금속을 포함하는 제2 인터커넥트 구조체;
    상기 제1 인터커넥트 구조체와 상기 제2 인터커넥트 구조체 사이의 계면에 배치되는 확산 장벽 - 상기 제1 금속 및 상기 제2 금속은 상이한 화학적 조성을 가지고, 상기 제2 금속 및 상기 확산 장벽의 재료는 상이한 화학적 조성을 가지며, 상기 확산 장벽의 재료는 상기 제2 금속과 상기 유전성 재료 사이에 바로 배치되지 않음 - ; 및
    상기 제1 인터커넥트 구조체 상에 배치되고 상기 확산 장벽과 결합되는 에칭 스톱막 - 상기 확산 장벽은 상이한 금속들의 교호 층들을 포함함 -
    을 포함하는 인터커넥트 어셈블리.
  2. 제1항에 있어서,
    상기 제1 금속은 구리(Cu)를 포함하고;
    상기 제2 금속은 코발트(Co)를 포함하는 인터커넥트 어셈블리.
  3. 제1항에 있어서, 상기 확산 장벽은 금속, 금속 규화물 또는 금속 질화물을 포함하는 인터커넥트 어셈블리.
  4. 제3항에 있어서, 상기 확산 장벽은 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 철(Fe), 코발트(Co), 망간(Mn) 또는 지르코늄(Zr)을 포함하는 인터커넥트 어셈블리.
  5. 제1항에 있어서,
    상기 제1 인터커넥트 구조체는 트렌치 구조체를 포함하고;
    상기 제2 인터커넥트 구조체는 비아 구조체(via structure) 또는 듀얼-다마신 구조체(dual-damascene structure)를 포함하는 인터커넥트 어셈블리.
  6. 제1항에 있어서,
    상기 제1 금속과 상기 유전성 재료 사이에 배치되는 추가 확산 장벽을 더 포함하고, 상기 추가 확산 장벽의 재료는 상기 확산 장벽의 재료와는 상이한 화학적 조성을 갖는 인터커넥트 어셈블리.
  7. 삭제
  8. 삭제
  9. 제1항에 있어서, 상기 확산 장벽은, 붕소(B), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 질소(N), 인(P), 황(S), 셀레늄(Se), 텔루륨(Te), 텅스텐(W), 니켈(Ni), 레늄(Re), 주석(Sn), 아연(Zn), 망간(Mn), 로듐(Rh), 루테늄(Ru), 크롬(Cr), 백금(Pt), 오스뮴(Os), 또는 이리듐(Ir) 중 하나 이상으로 도핑된 금속을 포함하는 인터커넥트 어셈블리.
  10. 인터커넥트 어셈블리를 제조하기 위한 방법으로서,
    제1 금속을 포함하는 제1 인터커넥트 구조체를 형성하는 단계;
    상기 제1 인터커넥트 구조체 상에 확산 장벽을 형성하는 단계;
    제2 금속을 포함하는 제2 인터커넥트 구조체를 상기 확산 장벽 상에 형성하는 단계 - 상기 확산 장벽은 상기 제1 인터커넥트 구조체와 상기 제2 인터커넥트 구조체 사이의 계면에 배치되고, 상기 제1 금속 및 상기 제2 금속은 상이한 화학적 조성을 가지고, 상기 제2 금속 및 상기 확산 장벽의 재료는 상이한 화학적 조성을 가지며, 상기 제1 인터커넥트 구조체 및 상기 제2 인터커넥트 구조체는 유전성 재료에 배치되고, 상기 확산 장벽의 재료는 상기 제2 금속과 상기 유전성 재료 사이에 바로 배치되지 않음 - ; 및
    상기 확산 장벽을 형성하는 단계 이전에 상기 제1 인터커넥트 구조체 상에 에칭 스톱막을 형성하는 단계 - 상기 확산 장벽을 형성하는 단계 이후에 상기 에칭 스톱막은 상기 확산 장벽과 결합되고, 상기 확산 장벽을 형성하는 단계는 상이한 금속들의 교호 층들을 형성하는 단계를 포함함 -
    를 포함하는 인터커넥트 어셈블리를 제조하기 위한 방법.
  11. 제10항에 있어서,
    상기 제1 인터커넥트 구조체를 형성하는 단계는 상기 제1 금속을 퇴적하는 단계를 포함하고;
    상기 제2 인터커넥트 구조체를 형성하는 단계는 상기 제2 금속을 퇴적하는 단계를 포함하고;
    상기 제1 금속은 구리(Cu)를 포함하고;
    상기 제2 금속은 코발트(Co)를 포함하는, 인터커넥트 어셈블리를 제조하기 위한 방법.
  12. 제10항에 있어서, 상기 확산 장벽을 형성하는 단계는 제3 금속을 상기 제1 인터커넥트 구조체의 상기 제1 금속 상에 선택적으로 퇴적하는 단계를 포함하는, 인터커넥트 어셈블리를 제조하기 위한 방법.
  13. 제12항에 있어서, 상기 확산 장벽을 형성하는 단계는 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 철(Fe), 코발트(Co) 또는 망간(Mn)을 선택적으로 퇴적하는 단계를 포함하는, 인터커넥트 어셈블리를 제조하기 위한 방법.
  14. 제12항에 있어서, 상기 확산 장벽을 형성하는 단계는, 붕소(B), 실리콘(Si), 게르마늄(Ge), 주석(Sn), 질소(N), 인(P), 황(S), 셀레늄(Se), 텔루륨(Te), 텅스텐(W), 니켈(Ni), 레늄(Re), 주석(Sn), 아연(Zn), 망간(Mn), 로듐(Rh), 루테늄(Ru), 크롬(Cr), 백금(Pt), 오스뮴(Os), 또는 이리듐(Ir) 중 하나 이상으로 상기 제3 금속을 도핑하는 단계를 포함하는, 인터커넥트 어셈블리를 제조하기 위한 방법.
  15. 제12항에 있어서, 상기 제3 금속을 선택적으로 퇴적하는 단계는 원자층 퇴적(atomic layer deposition; ALD) 또는 화학 기상 증착(chemical vapor deposition; CVD)에 의해 수행되는, 인터커넥트 어셈블리를 제조하기 위한 방법.
  16. 제12항에 있어서, 상기 제3 금속을 선택적으로 퇴적하는 단계는 동종리간드성(homoleptic) N,N'-디알킬(dialkyl)-디아자부타디엔(diazabutadiene) 금속 전구체를 이용하는 단계를 포함하는, 인터커넥트 어셈블리를 제조하기 위한 방법.
  17. 제10항에 있어서,
    상기 제1 인터커넥트 구조체를 형성하는 단계는 트렌치 구조체를 형성하는 단계를 포함하고;
    상기 제2 인터커넥트 구조체를 형성하는 단계는 비아 구조체를 형성하는 단계를 포함하는, 인터커넥트 어셈블리를 제조하기 위한 방법.
  18. 제10항에 있어서,
    상기 확산 장벽을 형성하는 단계 이전에 추가 확산 장벽을 형성하는 단계를 더 포함하고, 상기 추가 확산 장벽은 상기 제2 금속과 상기 유전성 재료 사이에 배치되고, 상기 추가 확산 장벽의 재료는 상기 확산 장벽의 재료와 상이한 화학적 조성을 갖는, 인터커넥트 어셈블리를 제조하기 위한 방법.
  19. 삭제
  20. 삭제
  21. 컴퓨팅 디바이스로서,
    회로 보드; 및
    상기 회로 보드와 결합된 다이
    를 포함하고, 상기 다이는
    반도체 기판;
    상기 반도체 기판 상에 배치되는 유전성 재료;
    상기 유전성 재료에 배치되는 제1 금속을 포함하는 제1 인터커넥트 구조체;
    상기 제1 인터커넥트 구조체에 전기적으로 결합되고 상기 유전성 재료에 배치되는 제2 금속을 포함하는 제2 인터커넥트 구조체;
    상기 제1 인터커넥트 구조체와 상기 제2 인터커넥트 구조체 사이의 계면에 배치되는 확산 장벽 - 상기 제1 금속 및 상기 제2 금속은 상이한 화학적 조성을 가지고, 상기 제2 금속 및 상기 확산 장벽의 재료는 상이한 화학적 조성을 가지며, 상기 확산 장벽의 재료는 상기 제2 금속과 상기 유전성 재료 사이에 바로 배치되지 않음 - ; 및
    상기 제1 인터커넥트 구조체 상에 배치되고 상기 확산 장벽과 결합되는 에칭 스톱막 - 상기 확산 장벽은 상이한 금속들의 교호 층들을 포함함 -
    을 포함하는 컴퓨팅 디바이스.
  22. 제21항에 있어서,
    상기 제1 금속은 구리(Cu)를 포함하고;
    상기 제2 금속은 코발트(Co)를 포함하는 컴퓨팅 디바이스.
  23. 제21항에 있어서,
    상기 제2 인터커넥트 구조체는 듀얼-다마신 구조체인 컴퓨팅 디바이스.
  24. 제21항에 있어서,
    상기 다이는 프로세서이고;
    상기 컴퓨팅 디바이스는, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system; GPS) 디바이스, 나침반, 가이거 카운터(Geiger counter), 가속도계, 자이로스코프, 스피커, 및 카메라 중 하나 이상을 포함하는 모바일 컴퓨팅 디바이스인 컴퓨팅 디바이스.
KR1020167031168A 2014-06-16 2014-06-16 집적 회로 디바이스의 금속들 간의 선택적 확산 장벽 KR102245667B1 (ko)

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