CN113851455A - 用于nmos接触电阻改善的卤素处理 - Google Patents

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Abstract

本发明涉及一种用于NMOS接触电阻改善的卤素处理。本文公开的实施例包括具有包括阻挡层的源极/漏极互连的半导体器件。在实施例中，半导体器件包括源极区和漏极区。在实施例中，半导体沟道在源极区与漏极区之间，并且栅极电极在半导体沟道之上。在实施例中，半导体器件还包括至源极区和漏极区的互连。在实施例中，互连包括阻挡层、金属层和填充金属。

Description

用于NMOS接触电阻改善的卤素处理
技术领域
本公开的实施例涉及半导体器件，并且更具体地涉及用于接触电阻改善的卤素处理和阻挡层。
背景技术
在过去的几十年中，集成电路中特征的缩放一直是不断发展的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限的芯片面积上增加功能单元的密度。例如，缩小的晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而有助于制造具有增大的容量的产品。但是，对越来越大容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。
晶体管的一个限制是互连与源极/漏极(S/D)区之间的界面处的接触电阻。在使用钛互连时，硅化钛的形成通过将费米能级钉扎在远离导带边缘处而增大接触电阻。另外，钛容易与氧发生反应。这可能导致接触界面处的氧污染，这也降低了接触电阻。
附图说明
图1是根据实施例的形成硅化钛的到源极/漏极(S/D)区的互连的横截面图。
图2是根据实施例的具有减小互连的接触电阻的阻挡层的互连的横截面图。
图3是根据实施例的描绘具有阻挡层的不同水平的卤素处理的各种互连的电阻的曲线图。
图4A是根据实施例的具有带有阻挡层的互连的三栅极晶体管的横截面图。
图4B是根据实施例的图4A中的三栅极晶体管沿线B-B’的横截面图。
图5A是根据实施例的具有带有阻挡层的互连的全环栅(GAA)晶体管的横截面图。
图5B是根据实施例的图5A中的GAA晶体管沿线B-B’的横截面图。
图6是根据实施例的具有带有阻挡层的互连的平面晶体管的横截面图。
图7示出了根据本公开的实施例的一种实施方式的计算设备。
图8是实施本公开的一个或多个实施例的内插件。
具体实施方式
根据各种实施例，本文描述了用于接触电阻改善的卤素处理和阻挡层。在下面的描述中，将使用本领域技术人员通常采用的术语来描述说明性实施方式的各个方面，以向本领域其他技术人员传达其工作的实质。然而，对于本领域技术人员将显而易见的是，可以仅利用所描述的方面中的一些方面来实践本发明。为了解释的目的，阐述了具体的数字、材料和构造以便提供对说明性实施方式的透彻理解。然而，对于本领域技术人员显而易见的是，可以在没有具体细节的情况下实践本发明。在其他实例中，省略或简化了公知的特征，以免使说明性实施方式难以理解。
将以对理解本发明最有帮助的方式将各种操作依次描述为多个分立的操作，然而，描述的顺序不应被解释为暗示这些操作必定是顺序相关的。特别地，这些操作不需要按照呈现的顺序执行。
如上所述，互连与源极/漏极(S/D)区之间的接触电阻是晶体管器件缩放的限制因素。特别是，现有的互连架构易受硅化钛的形成和界面处的氧的存在的影响。硅化钛通过将费米能级钉扎在远离导带边缘处而增大接触电阻，并且接触界面处的氧污染也降低了接触电阻。
图1中示出了具有这种互连的器件100的示例。在图1中，通过穿过绝缘层106的多层互连110接触S/D区105。S/D区105可以是半导体材料，例如硅。多层互连110可以包括第一层111、第二层112和填充层113。第一层111可以包括钛，并且第二层112可以包括钛和氮(例如，TiN)。填充层113可以包括钨等。由于存在与硅接触的钛，因此硅化钛107可以形成。硅化钛107增大了互连的接触电阻。另外，由于钛容易与氧发生反应，所以在界面处也可能存在氧。
因此，本文公开的实施例包括还包括阻挡层的互连。阻挡层可以具有小的厚度(例如，大约1nm或更小)。小的厚度可以防止阻挡层设置互连的功函数。在特定实施例中，阻挡层包括钛、铝和碳(例如，TiAlC)。尽管钛可以存在于阻挡层中，但是当阻挡层组合物与S/D区的硅接触时，阻挡层组合物自身不利于硅化钛的形成。
此外，本文公开的实施例可以包括对阻挡层的卤素处理。相对于硅化物的钛-硅键的创建，卤素处理(例如，使用氟)有利地驱动钛-氟键的形成。除了减小钛-硅键的浓度外，使用氟处理还可以减小界面处的氧的存在。这是因为氟可以蚀刻掉界面处的氧污染。
现在参考图2，示出了根据实施例的具有互连210的器件200的横截面图。在实施例中，器件200可以包括S/D区205。S/D区205可以是半导体材料。在特定实施例中，S/D区205可以是高掺杂的外延生长的硅。绝缘层206可以设置在S/D区205之上。在实施例中，沟槽220穿过绝缘层206。沟槽220的部分221可以继续进入S/D区205的顶表面。在实施例中，沟槽220和部分221的侧壁可以具有锥形轮廓。
在实施例中，互连210设置在沟槽220和S/D区205内的部分221中。互连210可以包括阻挡层215。阻挡层215可以具有厚度T。在特定实施例中，厚度T可以约为1nm或更小。减小阻挡层215的厚度T提供了对互连210的功函数的最小影响，并且不会显著增大互连210的接触电阻。
在实施例中，阻挡层215可以包括钛的合金。在特定实施例中，阻挡层215包括钛、铝和碳。例如，阻挡层215包括TiAlC。在实施例中，阻挡层215使用共形沉积工艺设置在沟槽220和部分221中。例如，共形沉积工艺可以包括原子层沉积(ALD)。使用共形沉积工艺导致阻挡层215衬在沟槽220和S/D区205内的部分221的表面上。在实施例中，阻挡层215可以具有基本上“U形”的横截面。如本文所使用的，“U形”可以指包括底部部分、并且具有在底部部分的相对端从底部部分向上的延伸部的形状。例如，阻挡层的底部部分在部分221的底部与S/D区205直接接触，并且从底部部分向上的延伸部可以衬在部分221和沟槽220的侧壁上。
在实施例中，阻挡层215可以经受卤素处理。例如，阻挡层215可以暴露于卤素，例如但不限于氟。卤素处理可以包括在升高的温度下将阻挡层215暴露于卤素气体。在一些实施例中，卤素处理还可以包括使用卤素源气体的等离子体处理。等离子体处理的使用允许卤素在低温下集成到阻挡层215中。卤素处理的使用可能导致钛-卤素键(例如，钛-氟键)的形成。相对于形成钛-硅键，使用卤素处理导致有利地形成钛-卤素键。这样，本文公开的实施例可以包括在阻挡层215与S/D区205之间的界面，该界面基本上没有增大互连210的接触电阻的钛-硅键(例如，硅化钛)。
在实施例中，可以在阻挡层215的组合物中检测到卤素的存在。例如，跨阻挡层的二次离子质谱(SIMS)扫描可以导致检测到阻挡层215中的卤素的存在。另外，可以使用X射线光电子能谱法(XPS)来确定钛-卤素键的存在。
在实施例中，卤素处理也可以通过减小在互连210与S/D区205之间的界面处的氧的浓度来降低接触电阻。特别地，卤素可以用作蚀刻剂，其选择性地攻击界面处的氧。因此，实施例可以包括互连210，该互连210在与S/D区205的界面处基本上不存在氧。
在实施例中，互连210可以包括多个其他层以填充沟槽220的其余部分和S/D区205内的部分221。在实施例中，互连210还可以包括第一层211、第二层212和填充层213。第一层211可以是用于设置互连210的功函数的材料。在一些实施例中，第一层211可以包括钛。在实施例中，第二层212可以包括钛和氮(例如，TiN)，并且填充层213可以包括钨。在实施例中，第一层211和第二层212可以被共形地沉积并且具有U形横截面。在实施例中，可以用非共形工艺来沉积填充层213。如图所示，填充层213具有梯形横截面。
现在参考图3，示出了用于各种卤素处理的沟道长度Lg相比于电阻的曲线图。在曲线图中，提供了趋势线341-344。每个趋势线代表单一水平的卤素处理，其中趋势线341是最低的处理剂量，并且趋势线344是最高的处理剂量。绘制的电阻值是晶体管两端的电阻。然而，通过向下至0.0的沟道长度Lg推断趋势线，可以获得互连的接触电阻的测量。如图所示，随着卤素处理剂量增大，接触电阻减小。
在许多不同类型的晶体管中，本文公开的实施例可以包括与图2中描述的相似的具有阻挡层的互连。例如，本文公开的阻挡层可以用于非平面晶体管(例如，三栅极晶体管或全环栅(GAA)晶体管)或平面晶体管中。图4A-图6提供了在各种类型的晶体管中使用的具有阻挡层的互连的各种说明性示例。
现在参考图4A和图4B，分别示出了根据实施例的三栅极晶体管400的横截面图和沿图4A中的线B-B’的切面。在实施例中，三栅极晶体管400设置在衬底401之上。在实施例中，衬底401可以是在下面的半导体衬底之上的绝缘层。在实施例中，下面的半导体衬底代表用于制造集成电路的普通工件对象。半导体衬底通常包括晶片或者由硅或另一种半导体材料构成的其他零部件。合适的半导体衬底包括但不限于单晶硅、多晶硅和绝缘体上硅(SOI)、以及由其他半导体材料形成的类似衬底，例如包括锗、碳或III-V族材料的衬底。
在实施例中，晶体管400包括在半导体鳍状物451的相对端上的S/D区405。可以通过蚀刻与栅极堆叠体相邻的凹陷来形成S/D区。然后可以使用选择性外延沉积工艺用硅合金填充这些凹陷。在一些实施方式中，硅合金可以是原位掺杂的硅锗、原位掺杂的碳化硅或原位掺杂的硅。在替代实施方式中，可以使用其他硅合金。在一些实施方式中，化学气相沉积(CVD)工艺可以用于沉积。
如图4B所示，半导体鳍状物451可以在至少三个表面上被栅极堆叠体围绕。例如，栅极电介质453和栅极电极455覆盖半导体鳍状物451的相对的垂直侧壁和半导体鳍状物的顶表面。
在实施例中，栅极电介质453可以是例如任何合适的氧化物，例如二氧化硅或高k栅极电介质材料。高k栅极电介质材料的示例包括例如氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些实施例中，当使用高k材料时，可以在栅极电介质层上执行退火工艺以改善其质量。
在所示的实施例中，栅极电极455被示为单一材料层。然而，应当理解，栅极电极455可以包括在栅极电介质453之上的功函数金属和填充金属。当功函数金属将用作N型功函数金属时，功函数金属优选地具有在大约3.9eV与大约4.2eV之间的功函数。可以用于形成功函数金属的N型材料包括但不限于铪、锆、钛、钽、铝和包括这些元素的金属碳化物，即碳化钛、碳化锆、碳化钽、碳化铪和碳化铝。当功函数金属将用作P型功函数金属时，功函数金属优选地具有在大约4.9eV与大约5.2eV之间的功函数。可以用于形成功函数金属的P型材料包括但不限于钌、钯、铂、钴、镍和导电金属氧化物，例如氧化钌。在实施例中，填充金属可以包括宽范围的材料，例如多晶硅、氮化硅、碳化硅或各种合适的金属或金属合金，例如铝、钨、钛、钽、铜、氮化钛、或氮化钽。栅极电极455和栅极电介质453可以设置在图4A所示的间隔体452之间的鳍状物451之上。
在实施例中，绝缘层406设置在晶体管400之上。在实施例中，绝缘层406可以包括层间电介质(ILD)材料。ILD材料由电介质或绝缘材料层组成或包括电介质或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(SiO2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料、及其组合。层间电介质材料可以通过诸如CVD、物理气相沉积(PVD)的技术或通过其他沉积方法来形成。
在实施例中，互连410穿过绝缘层406以接触S/D区405。互连410可以类似于以上关于图2描述的互连210。例如，互连410可以包括阻挡层415，其衬在沟槽上并直接接触S/D区405。例如，阻挡层415可以被共形地沉积，使得其包括U形横截面。
在实施例中，阻挡层415可以包括钛、铝和碳(例如，TiAlC)。在一些实施例中，阻挡层415也可以用诸如氟的卤素处理来处理。这样，阻挡层415还可以包括氟或其他卤素。为了限制接触电阻的增大，阻挡层415可以具有近似1nm或更小的厚度。
在实施例中，互连410还可以包括第一层411、第二层412和填充金属413。在实施例中，第一层411包括钛，并且第二层412包括氮化钛。在实施例中，填充金属413包括钨。第一层411和第二层412可以被共形地沉积并且具有U形横截面。可以利用非共形沉积工艺来沉积填充金属413。
现在参考图5A和图5B，分别示出了根据实施例的GAA晶体管500的横截面图和沿图5A中的线B-B’的切面。在实施例中，晶体管500设置在衬底501之上。在实施例中，S/D区505设置在衬底501之上。在S/D区505之间的垂直堆叠体中提供多个半导体沟道556。在实施例中，半导体沟道556是纳米带或纳米线沟道。半导体沟道556可以穿过间隔体552以接触S/D区505。
如图5B所示，栅极堆叠体(其包括栅极电介质553和栅极电极555)完全围绕半导体沟道556中的每者。在实施例中，栅极电介质553和栅极电极555可以包括与以上针对图4A和图4B中的晶体管400所描述的材料类似的材料。
在实施例中，互连510可以穿过绝缘层506以提供到S/D区505的接触部。互连510可以类似于以上关于图2描述的互连210。例如，互连510可以包括阻挡层515，其衬在沟槽上并且直接接触S/D区505。例如，阻挡层515可以被共形地沉积，使得其包括U形横截面。
在实施例中，阻挡层515可以包括钛、铝和碳(例如，TiAlC)。在一些实施例中，阻挡层515也可以用诸如氟的卤素处理来处理。这样，阻挡层515还可以包括氟或其他卤素。为了限制接触电阻的增大，阻挡层515可以具有近似1nm或更小的厚度。
在实施例中，互连510还可以包括第一层511、第二层512和填充金属513。在实施例中，第一层511包括钛，并且第二层512包括氮化钛。在实施例中，填充金属513包括钨。第一层511和第二层512可以被共形地沉积并且具有U形横截面。可以利用非共形沉积工艺来沉积填充金属513。
在图4A-图5B中，示出了非平面晶体管400、500。然而，应理解，平面晶体管也可以受益于本文公开的互连架构。图6是这种晶体管600的示例。
现在参考图6，示出了根据实施例的具有互连610的平面晶体管600的横截面图。在实施例中，晶体管600提供在半导体衬底601上。半导体衬底601可以包括沟道区657和S/D区605。在实施例中，栅极电极655通过栅极电介质653与沟道区657分开。在实施例中，栅极电极655和栅极电介质653的材料可以类似于上述材料。
在实施例中，互连610可以穿过绝缘层606以接触S/D区605。互连610可以类似于以上关于图2描述的互连210。例如，互连610可以包括阻挡层615，其衬在沟槽上并且直接接触S/D区605。例如，阻挡层615可以被共形地沉积，使得其包括U形横截面。
在实施例中，阻挡层615可以包括钛、铝和碳(例如，TiAlC)。在一些实施例中，阻挡层615也可以用诸如氟的卤素处理来处理。这样，阻挡层615还可以包括氟或其他卤素。为了限制接触电阻的增大，阻挡层615可以具有近似1nm或更小的厚度。
在实施例中，互连610还可以包括第一层611、第二层612和填充金属613。在实施例中，第一层611包括钛，并且第二层612包括氮化钛。在实施例中，填充金属613包括钨。第一层611和第二层612可以被共形地沉积并且具有U形横截面。可以用非共形沉积工艺来沉积填充金属613。
图7示出了根据本公开的实施例的一种实施方式的计算设备700。计算设备700容纳板702。板702可以包括多个部件，包括但不限于处理器704和至少一个通信芯片706。处理器704物理和电耦合到板702。在一些实施方式中，至少一个通信芯片706也物理和电耦合到板702。在其他实施方式中，通信芯片706是处理器704的一部分。
取决于其应用，计算设备700可以包括可以或可以不物理和电耦合到板702的其他部件。这些其他部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、相机和大容量存储设备(例如硬盘驱动器、紧凑盘(CD)、数字通用盘(DVD)等)。
通信芯片706实现了用于向和从计算设备700传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固体介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能没有导线。通信芯片706可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G及更高版本的任何其他无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于较短范围的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片706可以专用于较长范围的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算设备700的处理器704包括封装在处理器704内的集成电路管芯。在实施例中，处理器的集成电路管芯可以包括至S/D区的包括具有卤素处理的TiAlC的阻挡层的互连，例如本文所述的那些。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的部分。
通信芯片706也包括封装在通信芯片706内的集成电路管芯。在实施例中，通信芯片的集成电路管芯可以包括至S/D区的包括具有卤素处理的TiAlC的阻挡层的互连，例如本文所述的那些。
在其他实施方式中，容纳在计算设备700内的另一部件可以包括至S/D区的包括具有卤素处理的TiAlC的阻挡层的互连，例如本文所述的那些。
在各种实施方式中，计算设备700可以是膝上型计算机、上网本、笔记本、超级本、智能手机、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式机计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字录像机。在其他实施方式中，计算设备700可以是处理数据的任何其他电子设备。
图8示出了包括本公开的一个或多个实施例的内插件800。内插件800是用于将第一衬底802桥接到第二衬底804的居间衬底。第一衬底802可以是例如集成电路管芯。第二衬底804可以是例如存储器模块、计算机母板或另一集成电路管芯。在实施例中，第一衬底802和第二衬底804中的一个可以包括根据本文所述的实施例的至S/D区的包括具有卤素处理的TiAlC的阻挡层的互连。通常，内插件800的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，内插件800可以将集成电路管芯耦合到球栅阵列(BGA)806，该球栅阵列可以随后耦合到第二衬底804。在一些实施例中，第一和第二衬底802/804附接到内插件800的相对侧。在其他实施例中，第一和第二衬底802/804附接到内插件800的同一侧。并且在其他实施例中，三个或更多衬底通过内插件800互连。
内插件800可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在其他实施方式中，内插件800可以由替代的刚性或柔性材料形成，所述刚性或柔性材料可以包括上述用于半导体衬底中的相同的材料，例如硅、锗以及其他III-V族和IV族材料。
内插件800可以包括金属互连808和过孔810，包括但不限于穿硅过孔(TSV)812。内插件800还可以包括嵌入式器件814，包括无源和有源器件两者。这种器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(ESD)器件。诸如射频(RF)器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂的器件也可以形成在内插件800上。根据本公开的实施例，本文公开的装置或工艺可以用于制造内插件800。
因此，本公开的实施例可以包括至S/D区的包括具有卤素处理的TiAlC的阻挡层的互连、以及所得的结构。
本发明的所例示的实施方式的以上描述，包括摘要中描述的内容，并非旨在穷举或将本发明限制于所公开的精确形式。尽管本文出于说明性目的描述了本发明的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本发明的范围内，各种等效修改都是可能的。
可以根据以上具体实施方式对本发明进行这些修改。所附权利要求中使用的术语不应被解释为将本发明限制于说明书和权利要求中公开的具体实施方式。相反，本发明的范围将完全由所附权利要求确定，所附权利要求将根据权利要求解释的既定原则来解释。
示例1：一种半导体器件，包括：源极区；漏极区；在源极区与漏极区之间的半导体沟道；在半导体沟道之上的栅极电极；以及至源极区和漏极区的互连，其中，所述互连包括：阻挡层；金属层；以及填充金属。
示例2：示例1所述的半导体器件，其中阻挡层具有近似1nm或更小的厚度。
示例3：示例1或示例2所述的半导体器件，其中，阻挡层包括钛、铝和碳。
示例4：示例1-3所述的半导体器件，其中，阻挡层还包括卤素。
示例5：示例4所述的半导体器件，其中卤素是氟。
示例6：示例5所述的半导体器件，其中氟键合到钛。
示例7：示例1-6所述的半导体器件，其中在阻挡层与源极区或漏极区之间的界面基本上没有硅化钛。
示例8：示例1-7所述的半导体器件，其中，所述互连凹陷到源极区和漏极区中。
示例9：示例1-8所述的半导体器件，其中所述阻挡层具有U形横截面。
示例10：示例9所述的半导体器件，其中金属层和填充金属在U形横截面的侧壁内。
示例11：示例1-10所述的半导体器件，其中半导体器件是三栅极晶体管器件。
示例12：示例1-10所述的半导体器件，其中半导体器件是全环栅(GAA)晶体管器件。
示例13：示例1-10所述的半导体器件，其中半导体器件是平面晶体管。
示例14：一种互连，包括：半导体层；以及半导体层之上的绝缘层，其中沟槽穿过绝缘层并进入半导体层中；衬在沟槽中的阻挡层，其中阻挡层具有近似1nm或更小的厚度；在阻挡层之上的第一金属层；以及填充沟槽的第二金属。
示例15：示例14所述的互连，其中，阻挡层包括钛、铝和碳。
示例16：示例15所述的互连，其中，阻挡层还包括卤素。
示例17：示例16所述的互连，其中卤素是氟，并且其中氟键合到钛。
示例18：示例14-17所述的互连，其中第一金属层包括钛，并且其中在阻挡层与半导体层之间的界面基本上没有硅化钛。
示例19：一种电子系统，包括：板；连接到板的电子封装；以及电耦合到电子封装的管芯，其中，管芯包括：源极区；漏极区；在源极区与漏极区之间的半导体沟道；在半导体沟道之上的栅极电极；以及至源极区和漏极区的互连，其中互连包括：阻挡层，其中阻挡层的厚度近似为1nm或更小，并且其中阻挡层包括钛、铝和碳；金属层；以及填充金属。
示例20：示例19所述的电子系统，其中，所述阻挡层还包括键合到钛的卤素。

Claims (20)

1.一种半导体器件，包括：
源极区；
漏极区；
在所述源极区与所述漏极区之间的半导体沟道；
在所述半导体沟道之上的栅极电极；以及
至所述源极区和所述漏极区的互连，其中，所述互连包括：
阻挡层；
金属层；以及
填充金属。
2.根据权利要求1所述的半导体器件，其中，所述阻挡层具有近似1nm或更小的厚度。
3.根据权利要求1或2所述的半导体器件，其中，所述阻挡层包括钛、铝和碳。
4.根据权利要求1或2所述的半导体器件，其中，所述阻挡层还包括卤素。
5.根据权利要求4所述的半导体器件，其中，所述卤素是氟。
6.根据权利要求5所述的半导体器件，其中，所述氟键合至所述钛。
7.根据权利要求1或2所述的半导体器件，其中，在所述阻挡层与所述源极区或所述漏极区之间的界面基本上没有硅化钛。
8.根据权利要求1或2所述的半导体器件，其中，所述互连凹陷到所述源极区和所述漏极区中。
9.根据权利要求1或2所述的半导体器件，其中，所述阻挡层具有U形横截面。
10.根据权利要求9所述的半导体器件，其中，所述金属层和所述填充金属在所述U形横截面的侧壁内。
11.根据权利要求1或2所述的半导体器件，其中，所述半导体器件是三栅极晶体管器件。
12.根据权利要求1或2所述的半导体器件，其中，所述半导体器件是全环栅(GAA)晶体管器件。
13.根据权利要求1或2所述的半导体器件，其中，所述半导体器件是平面晶体管。
14.一种互连，包括：
半导体层；
在所述半导体层之上的绝缘层，其中，沟槽穿过所述绝缘层并进入所述半导体层中；
衬在所述沟槽上的阻挡层，其中，所述阻挡层具有近似1nm或更小的厚度；
在所述阻挡层之上的第一金属层；以及
填充所述沟槽的第二金属。
15.根据权利要求14所述的互连，其中，所述阻挡层包括钛、铝和碳。
16.根据权利要求15所述的互连，其中，所述阻挡层还包括卤素。
17.根据权利要求16所述的互连，其中，所述卤素是氟，并且其中，所述氟键合至所述钛。
18.根据权利要求14、15、16或17所述的互连，其中，所述第一金属层包括钛，并且其中，在所述阻挡层与所述半导体层之间的界面基本上没有硅化钛。
19.一种电子系统，包括：
板；
耦合到所述板的电子封装；以及
电耦合到所述电子封装的管芯，其中，所述管芯包括：
源极区；
漏极区；
在所述源极区与所述漏极区之间的半导体沟道；
在所述半导体沟道之上的栅极电极；以及
至所述源极区和所述漏极区的互连，其中，所述互连包括：
阻挡层，其中，所述阻挡层的厚度近似为1nm或更小，并且其中，所述阻挡层包括钛、铝和碳；
金属层；以及
填充金属。
20.根据权利要求19所述的电子系统，其中，所述阻挡层还包括键合至所述钛的卤素。
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