KR20230043689A - 그래핀 접촉부를 갖는 집적 회로 구조체 - Google Patents

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Abstract

본 개시의 실시예는 진보된 집적 회로(IC) 구조체 제조, 특히, 그래핀 접촉부를 갖는 IC 구조체에 관한 것이다. 다른 실시예가 개시되거나 청구될 수 있다.

Description

그래핀 접촉부를 갖는 집적 회로 구조체{INTEGRATED CIRCUIT STRUCTURES WITH GRAPHENE CONTACTS}
본 개시의 실시예는 진보된 집적 회로(IC) 구조체 제조, 특히, 그래핀 접촉부를 갖는 IC 구조체의 분야에 속한다.
지난 수십 년 동안, 집적 회로에서 특징부의 스케일링은 계속 성장하는 반도체 산업의 원동력이 되었다. 점점 더 작은 특징부로의 스케일링은 반도체 칩의 제한된 공간에서 기능 유닛의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 크기를 줄이면 칩에 더 많은 수의 메모리 또는 로직 디바이스를 통합할 수 있으므로 증가된 용량을 갖는 제품의 제조를 초래한다. 그러나, 점점 더 큰 용량의 추구에 문제가 없는 것은 아니다. 각 디바이스의 성능을 최적화해야 할 필요성이 점점 더 중요해지고 있다. 본 개시의 실시예들은 이러한 문제 및 다른 문제를 해결한다.
도 1a 및 도 1b는 본 개시의 다양한 실시예에 따른 IC 구조의 예의 단면도를 도시한다.
도 1c는 본 개시의 다양한 실시예에 따른 그래핀 접촉부의 예를 도시한다.
도 1d 및 도 1e는 본 개시의 다양한 실시예에 따른 IC 구조의 예의 추가적 단면도를 도시한다.
도 2는 본 개시의 다양한 실시예에 따른 컴퓨팅 디바이스의 예를 도시한다.
도 3은 본 개시의 하나 이상의 실시예를 포함하는 인터포저의 예를 도시한다.
다음 개시에서는, 그래핀 접촉부를 갖는 ID 구조가 설명된다. 다음 설명에서는, 본 개시의 실시예의 완전한 이해를 제공하기 위해 특정 통합 및 재료 체계와 같은 수많은 특정 세부사항이 설명된다. 당업자에게는 본 개시의 실시예가 이러한 특정 세부사항 없이 실시될 수 있음이 명백할 것이다. 다른 사례에서, 집적 회로 설계 레이아웃과 같은 잘 알려진 특징은 본 개시의 실시예를 불필요하게 모호하게 하지 않기 위해 상세하게 설명되지 않는다. 또한, 도면에 도시된 다양한 실시예는 예시적인 표현이며 반드시 축척에 맞게 그려진 것은 아님이 이해되어야 한다.
다음의 상세한 설명은 기본적으로 예시적인 것일 뿐이며, 청구대상의 실시예 또는 이러한 실시예의 적용 및 용도를 제한하고자 하는 것이 아니다. 본 명세서에 사용될 때, "예시적인"이라는 단어는 "예, 사례 또는 예시로서의 역할을 하는"을 의미한다. 본 명세서에서 예시적인 것으로 설명된 임의의 구현은 반드시 다른 구현보다 바람직하거나 유리한 것으로 해석되어서는 안 된다. 또한, 선행 기술 분야, 배경, 간략한 요약 또는 다음의 상세한 설명에 제시된 어떠한 명시적 또는 묵시적 이론에도 구속될 의도는 없다.
본 명세서는 "일 실시예" 또는 "실시예"에 대한 언급을 포함한다. "일 실시예에서" 또는 "실시예에서"라는 문구의 출현은 반드시 동일한 실시예를 지칭하는 것은 아니다. 특정 특징, 구조 또는 특성은 본 개시와 일치하는 임의의 적절한 방식으로 조합될 수 있다.
용어 - 다음 단락은 본 개시(첨부된 청구범위를 포함함)에서 발견되는 용어에 대한 정의 또는 맥락을 제공한다:
"포함하는" - 이 용어는 개방형이다. 첨부된 청구범위에 사용될 때, 이 용어는 추가 구조 또는 동작을 금지하지 않는다.
"구성되는" - 다양한 유닛 또는 구성요소는 작업 또는 작업들을 수행하도록 "구성되는" 것으로 설명되거나 주장될 수 있다. 이러한 맥락에서, "구성되는"은 유닛 또는 구성요소가 동작 중에 해당 작업 또는 작업들을 수행하는 구조를 포함하는 것을 나타냄으로써 구조를 내포하는 데 사용된다. 이와 같이, 유닛 또는 구성요소는 지정된 유닛 또는 구성요소가 현재 동작 상태가 아닌 경우(예컨대, 켜져 있지 않거나 활성 상태가 아님)에도 작업을 수행하도록 구성된다고 할 수 있다. 유닛, 회로 또는 구성요소가 하나 이상의 작업을 수행하도록 "구성되는" 것을 기재하는 것은 해당 유닛 또는 구성요소에 대해 35 U.S.C.§112의 제6항을 호출하지 않도록 명시적으로 의도된 것이다.
"제1", "제2" 등 - 본 명세서에서 사용될 때, 이러한 용어는 뒤에 오는 명사에 대한 레이블로 사용되며 임의의 유형의 순서(예컨대, 공간적, 시간적, 논리적 등)를 암시하지 않는다.
"결합되는" - 다음 설명은 함께 "결합되는" 요소 또는 노드 또는 특징을 언급한다. 본 명세서에 사용될 때, 달리 명시적으로 언급되지 않는 한, "결합되는"은 하나의 요소 또는 노드 또는 특징이 다른 요소 또는 노드 또는 특징에 직접 또는 간접적으로 연결되는(또는 이와 직접 또는 간접적으로 통신하는) 것을 의미하며, 반드시 기계적으로 연결되는 것은 아니다.
또한, 특정 용어는 다음 설명에서 참조의 목적으로만 사용될 수 있으며, 따라서 제한하려는 의도가 아니다. 예를 들어, "상부", "하부", "위" 및 "아래"와 같은 용어는 참조가 이루어지는 도면에서의 방향을 지칭한다. "전면", "후면", "후방", "측면", "외측" 및 "내측"과 같은 용어는 일관성 있지만 임의적인 기준 프레임 내에서 구성요소의 부분들의 방향 또는 위치 또는 둘 다를 설명하는데, 이는 논의 중인 구성요소를 설명하는 텍스트 및 관련 도면을 참조함으로써 명확해진다. 이러한 용어는 위에서 구체적으로 언급된 단어, 그 파생어 및 유사한 의미의 단어를 포함할 수 있다.
"억제한다": 본 명세서에서 사용될 때, 억제한다는 감소 또는 최소화하는 효과를 설명하는 데 사용된다. 구성요소 또는 특징이 행동, 거동 또는 조건을 억제하는 것으로 설명될 때, 이는 결과 또는 결실 또는 장래의 상태를 완전히 방지할 수 있다. 또한, "억제한다"는 그렇지 않으면 발생할 수 있는 결실, 성과 또는 효과의 감소 또는 완화를 의미할 수도 있다. 따라서, 구성요소, 요소 또는 특징이 결과 또는 상태를 억제하는 것으로 언급될 때, 이는 결과 또는 상태를 완전히 방지하거나 제거할 필요는 없다.
본 명세서에 설명된 실시예는 FEOL(front-end-of-line) 반도체 처리 및 구조에 관한 것일 수 있다. FEOL은 개별 디바이스(예컨대, 트랜지스터, 커패시터, 저항기 등)가 반도체 기판 또는 층에 패턴화되는 집적 회로(IC) 제조의 제1 부분이다. FEOL은 일반적으로 금속 상호접속 층의 증착까지(그러나 이를 포함하지는 않음)의 모든 것을 커버한다. 마지막 FEOL 동작 후, 그 결과는 일반적으로 절연된 트랜지스터를 갖는(예컨대, 어떠한 와이어도 없는) 웨이퍼이다.
본 명세서에 설명된 실시예는 BEOL(back-end-of-line) 반도체 처리 및 구조에 관한 것일 수 있다. BEOL은 개별 디바이스(예컨대, 트랜지스터, 커패시터, 저항기 등)가 웨이퍼 상의 배선(예컨대, 금속화 층 또는 층들)과 상호접속되는 IC 제조의 제2 부분이다. BEOL은 칩-패키지 접속을 위한 접촉부, 절연층(유전체), 금속 레벨, 및 본딩 사이트를 포함한다. 제조 단계의 BEOL 부분에서, 접촉부(패드), 상호접속 와이어, 비아 및 유전체 구조가 형성된다. 최신 IC 공정의 경우, BEOL에 10개 초과의 금속 층이 추가될 수 있다.
후술하는 실시예는 FEOL 처리 및 구조, 또는 BEOL 처리 및 구조, 또는 FEOL과 BEOL 모두의 처리 및 구조에 적용될 수 있다. 특히, FEOL 처리 시나리오를 사용하여 예시적인 처리 방식이 설명될 수 있지만, 이러한 접근법은 BEOL 처리에도 적용될 수 있다. 마찬가지로, 예시적인 처리 방식이 BEOL 처리 시나리오를 사용하여 설명될 수 있지만, 이러한 접근법은 FEOL 처리에도 적용될 수 있다.
하나 이상의 실시예는 장래 기술의 노드의 SoC에서의 백엔드 로직과 메모리의 모놀리식 통합을 잠재적으로 증가시키기 위해 3D 강유전성 RAM(ferroelectric RAM: FRAM, FeRAM, 또는 F-RAM)을 실현하도록 구현될 수 있다. 맥락을 제공하자면, FRAM은 구성이 DRAM과 유사하지만 비휘발성을 달성하기 위해 유전체 층 대신 강유전체 층을 사용하는 랜덤 액세스 메모리이다. 일반적으로 FRAM과 DRAM은 모두 하나의 트랜지스터(1T)/하나의 커패시터(1C) 셀 어레이인데, 여기서 각 셀은 단일 커패시터에 결합된 프런트 엔드의 액세스 트랜지스터를 포함한다. 커패시터는 반도체 백 엔드의 스택에서 더 높은 비트라인(COB)에 결합될 수 있다.
위에 소개된 바와 같이, 집적 회로에서 더 작은 특징부로의 스케일링은 많은 도전에 직면해 있다. 특히 7nm 미만의 Lg에서 실리콘은 고장나기 시작하지만 TMD와 같은 2D 재료는 번성하기 시작하므로, 2차원(2D) 재료는 차세대 기술에서 짧은 Lg에 대한 하나의 잠재적 솔루션을 제공한다. 그러나, 한 가지 문제는 이러한 2D 재료와 접촉할 때의 높은 접촉 저항이다.
아래에 더 상세히 설명되는 바와 같이, 본 개시의 실시예는 2D TMD에 우수한 2D 접촉부를 제공하기 위해 그래핀을 활용함으로써 이러한 문제 및 다른 문제를 해결한다.
도 1a는 그래핀 접촉부를 제공하기 위한 상이한 처리 단계를 통한 IC 구조(100)의 단면의 예를 도시한다. 이 예에서, IC 구조는 SiO2를 포함하는 베이스(102), 및 베이스(102)의 적어도 일부를 통해 연장되는 Cu를 포함하는 제1 전도체(104) 및 제2 전도체(106)를 포함한다. 베이스(102)와 제1 전도체(104) 사이에는 제1 장벽(108)이 있고, 제2 전도체(106)와 베이스(102) 사이에는 제2 장벽(110)이 있다.
"그래핀 성장" 공정 후에, IC 구조는, 도시된 바와 같이, 제1 전도체(104)에 결합된 제1 측면 및 제1 측면에 수직인 제2 측면(112의 가장 왼쪽 수직 에지)을 갖는 제1 그래핀 층(112)을 추가로 포함한다. 유사하게, 제2 그래핀 층(114)은 제2 전도체(106)에 결합된 제1 측면 및 제1 측면에 수직인 제2 측면(114의 가장 왼쪽 수직 에지)을 갖는다.
일부 실시예에서, 제1 및 제2 그래핀 층(112, 114)은 그래핀 층의 제1 측면의 맞은편에서 그에 평행한 제3 측면(도 1a에서 112, 114의 최상단 수평 측면)과, 5nm 미만인 그래핀 층의 제1 측면과 그래핀 층의 제3 측면 사이의 두께를 갖는다. 일부 실시예에서, 그래핀 층의 두께는 3Å 내지 1.4nm이다.
"2D 성장" 공정 후에, 베이스(102) 및 제1 그래핀 층(112)의 제2 측면에는 제1 2차원(2D) 전이 금속 디칼코게나이드(transition metal dichalcogenide: TMD) 층(116)이 결합된다. 유사하게, 베이스(102) 및 제2 그래핀 층(114)의 제2 측면에는 제2 2D TMD 층(118)이 결합된다. 도 1a는 또한, 제2 2D TMD 층(118)이 제1 및 제2 그래핀 층(112, 114) 사이에 있으면서 제3 2D TMD 층(120)이 제2 2D TMD 층(118)의 반대 측에서 베이스(102)에 결합되는 것을 도시한다. 이러한 방식으로, 그래핀 층(112, 114)은 베이스(102)를 통해 노출된 전도체(104, 106)의 부분과 접촉하는 반면, TMD 층은 그래핀 층(112, 114)에 의해 덮이지 않은 영역에서 베이스와 접촉하지만, 2D TMD 층은 전도체와 접촉하지 않는다. "S/D 패드" 공정 후에, 그래핀 층(112, 114)의 맞은편의 전도체(104, 106)에 소스/드레인 패드(122, 124)가 추가되어, 전도체(104, 106)는 그래핀 층(112, 114)과 패드(122, 124) 사이에 각각 존재하게 된다. 대안적 실시예에서, 패드는 그래핀 층에 결합될 수 있다. 패드는 Au와 같은 임의의 적합한 재료(들)를 포함할 수 있다.
2D TMD 층(116, 118, 120)은 임의의 적합한 재료 또는 재료의 조합을 포함할 수 있다. 예를 들어, 일부 실시예에서 2D TMD 층(116, 118, 120)은 MoS2, WS2, MoSe2, WSe2, InSe, MoTe2, 또는 WTe2를 포함할 수 있다. 마찬가지로 장벽(108, 110)은 Cu 확산을 방지하기 위한 장벽을 제공하는 데 사용될 수 있는 TaN 또는 TaMnO와 같은 임의의 적합한 재료 또는 재료의 조합을 포함할 수 있다. 일부 실시예에서, 장벽(108, 110)는 Co를 포함하는 라이너(liner)를 포함할 수 있다.
일부 실시예에서, 2D TMD 층(116, 118, 120)은 각각 베이스(102)에 결합된 제1 측면, 각각의 2D TMD 층의 제1 측면의 맞은편에서 그에 평행한 제2 측면, 및 5nm 미만인 각각의 2D TMD 층의 제1 측면과 각각의 2D TMD 층의 제2 측면 사이의 두께를 가질 수 있다. 일부 실시예에서, 2D TMD 층의 두께는 5Å 내지 1.4nm이다.
도 1b, 도 1c, 도 1d 및 도 1e에 도시된 구성요소는 도 1a의 대응하는 구성요소와 동일하거나 유사한 특성, 치수 및 조성을 가질 수 있다. 예를 들어, 도 1c는 장벽 층(108) 및 베이스(102)에 대해 전도체(104)에 결합된 그래핀 층(112)의 예를 보여주는 확대도를 도시한다.
도 1a, 도 1b, 도 1d 및 도 1e는 일부 실시예에서 불포화 결합(dangling bonds)이 이용될 수 있는 2D 재료의 에지를 사용하여 선택적 성장이 수행되는 예를 도시한다. 이러한 경우에, 2D TMD 재료를 제거하면 2D TMD 재료의 에지에 불포화 결합이 생성되어 에지로부터 그래핀이 우선적으로 성장할 수 있다. 그래핀은 일부 실시예에서 600℃ 미만의 온도에서, 바람직하게는 일부 실시예에서 400℃ 미만의 온도에서 성장될 수 있는데, 이는 그래핀이 2D TMD 재료를 손상시키지 않으면서 2D TMD 재료로부터 성장하도록 하는 데 도움이 된다. 무엇보다도, 이것은 낮은 접촉을 가능하게 하는 데 도움이 된다.
도 1b는 도 1a와 유사한 대안적 실시예를 도시한다. 이 예에서, 전도체(134, 136)는 베이스(102)로 부분적으로 연장되고, 장벽(138, 140)에 의해 둘러싸인다. "그래핀 성장" 공정은 앞서 설명한 바와 같이 전도체(134, 136)의 상단에 그래핀 층(142, 144)을 제공하고, "2D 성장" 공정은 그래핀 층(142, 144) 사이의 베이스(102) 상에 2D TMD 층(146, 148, 150)을 제공한다. 이 예에서, "S/D 패드" 공정은 그래핀 층(142 및 144)에 각각 결합된 소스/드레인 패드(152 및 154)를 제공한다.
도 1d는, 2D 성장, 패터닝 및 에칭/제거 공정 후의 베이스(102) 상의 2D TMD 층(162, 164, 166)의 예를 도시한다. "그래핀 성장" 공정 후에, 도시된 바와 같이, 2D TMD 층(162, 164, 166) 사이에서 베이스(102)에 그래핀 층(168 및 170)이 결합된다. "S/D 패드" 공정 후에, 그래핀 층(168 및 170)에는 패드(172 및 174)가 각각 결합된다.
도 1e는, 그래핀 성장, 패터닝 및 에칭/제거 공정 후의 베이스(102)에 결합된 그래핀 층(182, 184, 186)의 예를 도시한다. "2D 성장" 공정 후에, 도시된 바와 같이, 그래핀 층(182, 184, 186) 사이에서 베이스(102)에 2D TMD 층(188, 190)이 결합된다. "S/D 패드"공정 후에, 그래핀 층(182, 184, 186)에는 패드(192, 194, 196)가 각각 결합된다.
본 발명의 실시예의 구현은 반도체 기판과 같은 기판 상에서 형성되거나 수행될 수 있다. 일 구현에서, 반도체 기판은 벌크 실리콘 또는 실리콘-온-절연체 하부구조를 사용하여 형성된 결정질 기판일 수 있다. 다른 구현에서, 반도체 기판은, 게르마늄, 인듐 안티몬화물, 납 텔루르화물, 인듐 비화물, 인듐 인화물, 갈륨 비소, 인듐 갈륨 비소, 갈륨 안티몬화물, 또는 III-V족 또는 IV족 재료의 다른 조합을 포함하지만 이에 제한되지 않는, 실리콘과 결합될 수 있거나 결합되지 않을 수 있는 대안적 재료를 사용하여 형성될 수 있다. 기판이 형성될 수 있는 재료의 몇 가지 예가 여기에서 설명되지만, 반도체 디바이스가 구축될 수 있는 기초로서의 역할을 할 수 있는 임의의 재료는 본 발명의 사상 및 범위에 속한다.
금속 산화물 반도체 전계 효과 트랜지스터(MOSFET 또는 간단히 MOS 트랜지스터)와 같은 복수의 트랜지스터가 기판 상에서 제조될 수 있다. 본 발명의 다양한 구현에서, MOS 트랜지스터는 평면 트랜지스터, 비평면 트랜지스터, 또는 이들 양쪽의 조합일 수 있다. 비평면 트랜지스터는 이중 게이트 트랜지스터 및 삼중 게이트 트랜지스터와 같은 FinFET 트랜지스터와 나노리본 및 나노와이어 트랜지스터와 같은 랩-어라운드(wrap-around) 또는 올-어라운드(all-around) 게이트 트랜지스터를 포함한다. 여기에 설명된 구현은 평면 트랜지스터만을 도시할 수 있지만, 본 발명은 비평면 트랜지스터를 사용하여 수행될 수도 있다는 점에 유의해야 한다.
각각의 MOS 트랜지스터는 적어도 2개의 층, 즉, 게이트 유전체 층 및 게이트 전극 층으로 형성된 게이트 스택을 포함한다. 게이트 유전체 층은 하나의 층 또는 층의 스택을 포함할 수 있다. 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물(SiO2) 및/또는 하이-k(high-k) 유전체 재료를 포함할 수 있다. 하이-k 유전체 재료는 하프늄, 실리콘, 산소, 티타늄, 탄탈륨, 란탄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀 및 아연과 같은 원소를 포함할 수 있다. 게이트 유전체 층에 사용될 수 있는 하이-k 재료의 예는 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 및 납 아연 니오브산을 포함하지만 이에 제한되지는 않는다. 일부 실시예에서, 하이-k 재료가 사용될 때 게이트 유전체 층에 대해 어닐링 공정이 수행되어 그 품질을 개선할 수 있다.
게이트 전극 층은 게이트 유전체 층 상에 형성되며, 트랜지스터가 PMOS 트랜지스터인지 아니면 NMOS 트랜지스터인지에 따라 적어도 하나의 P형 일함수(workfunction) 금속 또는 N형 일함수 금속으로 구성될 수 있다. 일부 구현에서, 게이트 전극 층은 2개 이상의 금속 층의 스택으로 구성될 수 있는데, 여기서 하나 이상의 금속 층은 일함수 금속 층이고, 적어도 하나의 금속 층은 충전 금속 층이다.
PMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물(예컨대, 루테늄 산화물)을 포함하지만 이에 제한되지는 않는다. P형 금속층은 약 4.9eV 내지 약 5.2eV의 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터의 경우, 게이트 전극에 사용될 수 있는 금속은, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 이들 금속의 합금, 및 이들 금속의 탄화물(예컨대, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈륨 탄화물 및 알루미늄 탄화물)을 포함할 수 있지만 이에 제한되지는 않는다. N형 금속 층은 약 3.9eV 내지 약 4.2eV의 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
일부 구현에서, 게이트 전극은 기판의 표면에 실질적으로 평행한 하단 부분 및 기판의 상단 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"형 구조로 구성될 수 있다. 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순하게 기판의 상단 표면에 실질적으로 수직인 측벽 부분을 포함하지 않으면서 기판의 상단 표면에 실질적으로 평행한 평면 층일 수 있다. 본 발명의 추가 구현에서, 게이트 전극은 U형 구조와 평면 비-U형 구조의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면 비-U형 층 위에 형성된 하나 이상의 U형 금속 층으로 구성될 수 있다.
본 발명의 일부 구현에서, 게이트 스택의 대향 측면들 상에는 게이트 스택을 브래킷하는 한 쌍의 측벽 스페이서가 형성될 수 있다. 측벽 스페이서는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물, 및 실리콘 산질화물과 같은 재료로 형성될 수 있다. 측벽 스페이서를 형성하기 위한 공정은 당업계에 잘 알려져 있으며, 일반적으로 증착 및 에칭 공정 단계를 포함한다. 대안적인 구현에서는 복수의 스페이서 쌍이 사용될 수 있는데, 예를 들어, 두 쌍, 세 쌍 또는 네 쌍의 측벽 스페이서가 게이트 스택의 대향 측면들 상에 형성될 수 있다.
당업계에 잘 알려진 바와 같이, 소스 및 드레인 영역은 각 MOS 트랜지스터의 게이트 스택에 인접한 기판 내에 형성된다. 소스 및 드레인 영역은 일반적으로 주입/확산 공정 또는 에칭/증착 공정을 사용하여 형성된다. 주입/확산 공정에서는, 붕소, 알루미늄, 안티몬, 인 또는 비소와 같은 도펀트가 기판에 이온 주입되어 소스 및 드레인 영역을 형성할 수 있다. 일반적으로는, 도펀트를 활성화하고 도펀트가 기판으로 더 확산되도록 하는 어닐링 공정이 이온 주입 공정에 이어진다. 에칭/증착 공정에서는, 먼저, 소스 및 드레인 영역의 위치에 리세스를 형성하도록 기판이 에칭될 수 있다. 그런 다음, 소스 및 드레인 영역을 제조하는 데 사용되는 재료로 리세스를 채우도록 에피택셜 증착 공정이 수행될 수 있다. 일부 구현에서, 소스 및 드레인 영역은 실리콘 게르마늄 또는 실리콘 탄화물와 같은 실리콘 합금을 사용하여 제조될 수 있다. 일부 구현에서, 에피택셜 증착된 실리콘 합금은 제자리에서 붕소, 비소 또는 인과 같은 도펀트를 사용하여 도핑될 수 있다. 추가 실시예에서, 소스 및 드레인 영역은 게르마늄 또는 III-V족 재료 또는 합금과 같은 하나 이상의 대안적 반도체 재료를 사용하여 형성될 수 있다. 그리고 추가 실시예에서, 금속 및/또는 금속 합금의 하나 이상의 층이 소스 및 드레인 영역을 형성하기 위해 사용될 수 있다.
MOS 트랜지스터 위에는 하나 이상의 층간 유전체(interlayer dielectrics: ILD)가 증착된다. ILD 층은 로우-k(low-k) 유전체 재료와 같은 집적 회로 구조에 적용할 수 있는 것으로 알려진 유전체 재료를 사용하여 형성될 수 있다. 사용될 수 있는 유전체 재료의 예는, 실리콘 산화물(SiO2), 탄소 도핑된 산화물(carbon doped oxide: CDO), 실리콘 질화물, 유기 중합체(예컨대, 퍼플루오로사이클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)), 플루오로실리케이트 유리(fluorosilicate glass: FSG), 및 오르가노실리케이트(organosilicates)(예컨대, 실세스퀴옥산(silsesquioxane), 실록산(siloxane) 또는 오르가노실리케이트 유리(organosilicate glass))를 포함하지만 이에 제한되지는 않는다. ILD 층은 유전 상수를 추가로 감소시키기 위해 기공(pores) 또는 에어 갭을 포함할 수 있다.
도 2는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(200)를 도시한다. 컴퓨팅 디바이스(200)는 보드(202)를 수용한다. 보드(202)는 프로세서(204) 및 적어도 하나의 통신 칩(206)을 포함하지만 이에 제한되지 않는 다수의 구성요소를 포함할 수 있다. 프로세서(204)는 보드(202)에 물리적으로 및 전기적으로 결합된다. 일부 구현에서, 적어도 하나의 통신 칩(206)은 또한 보드(202)에 물리적으로 및 전기적으로 결합된다. 추가 구현에서, 통신 칩(206)은 프로세서(204)의 일부이다.
그 애플리케이션에 따라, 컴퓨팅 디바이스(200)는 보드(202)에 물리적으로 및 전기적으로 결합되거나 결합되지 않을 수 있는 다른 구성요소를 포함할 수 있다. 이러한 다른 구성요소는 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만 이에 제한되지는 않는다.
통신 칩(206)은 컴퓨팅 디바이스(200)로의 그리고 그로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비-고체 매체를 통해 변조된 전자기 복사를 사용하여 데이터를 통신할 수 있는, 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 일부 실시예에서는 그렇지 않을 수도 있지만, 이 용어는 연관된 디바이스가 어떠한 와이어도 포함하지 않는 것을 암시하지 않는다. 통신 칩(206)은, Wi-Fi(IEEE 202.11 제품군), WiMAX(IEEE 202.16 제품군), IEEE 202.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그 파생물 및 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜를 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(200)는 복수의 통신 칩(206)을 포함할 수 있다. 예를 들어, 제1 통신 칩(206)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(206)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(200)의 프로세서(204)는 프로세서(204) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현에서, 프로세서의 집적 회로 다이는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다. "프로세서"라는 용어는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 해당 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(206)은 또한 통신 칩(206) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함한다.
추가 구현에서, 컴퓨팅 디바이스(200) 내에 수용된 다른 구성요소는 본 발명의 구현에 따라 구축된 MOS-FET 트랜지스터와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현에서, 컴퓨팅 디바이스(200)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라-모바일 PC, 모바일 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현에서, 컴퓨팅 디바이스(200)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 3은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(300)를 도시한다. 인터포저(300)는 제1 기판(302)을 제2 기판(304)에 브리지하는데 사용되는 개재 기판이다. 제1 기판(302)은 예를 들어 집적 회로 다이일 수 있다. 제2 기판(304)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(300)의 목적은 접속을 더 넓은 피치로 확산시키거나 접속을 다른 접속으로 재라우팅하는 것이다. 예를 들어, 인터포저(300)는 제2 기판(304)에 후속적으로 결합될 수 있는 볼 그리드 어레이(ball grid array: BGA)(306)에 집적 회로 다이를 결합시킬 수 있다. 일부 실시예에서, 제1 및 제2 기판(302/304)은 인터포저(300)의 대향 측면들에 부착된다. 다른 실시예에서, 제1 및 제2 기판(302/304)은 인터포저(300)의 동일한 측면에 부착된다. 그리고 추가 실시예에서는, 3개 이상의 기판이 인터포저(300)를 통해 상호접속된다.
인터포저(300)는 에폭시 수지, 유리섬유 강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 고분자 재료로 형성될 수 있다. 추가 구현에서, 인터포저(300)는, 실리콘, 게르마늄, 및 다른 III-V족 및 IV족 재료와 같은, 반도체 기판에 사용하기 위한 위에서 설명된 동일한 재료를 포함할 수 있는 대안적인 강성 또는 가요성 재료로 형성될 수 있다.
인터포저(300)는 TSV(through-silicon vias)(312)를 포함하지만 이에 제한되지는 않는 비아(310) 및 금속 상호접속(308)을 포함할 수 있다. 인터포저(300)는 수동 및 능동 디바이스를 모두 포함하는 내장형 디바이스(314)를 더 포함할 수 있다. 이러한 디바이스는 커패시터, 디커플링 커패시터, 저항기, 인덕터, 퓨즈, 다이오드, 변압기, 센서, 및 정전기 방전(ESD) 디바이스를 포함하지만 이에 제한되지는 않는다. 무선 주파수(RF) 디바이스, 전력 증폭기, 전력 관리 디바이스, 안테나, 어레이, 센서, 및 MEMS 디바이스와 같은 더 복잡한 디바이스가 인터포저(300) 상에 형성될 수도 있다. 본 발명의 실시예에 따르면, 본 명세서에 개시된 장치 또는 공정은 인터포저(300)의 제조에 사용될 수 있다.
특정 실시예가 위에서 설명되었지만, 이러한 실시예는 특정 특징과 관련하여 단일 실시예만이 설명된 경우에도 본 개시의 범위를 제한하도록 의도되지 않는다. 본 개시에 제공된 특징의 예는 달리 언급되지 않는 한 제한적이기보다는 예시적인 것으로 의도된다. 위에서의 설명은 본 개시의 이점을 갖는 당업자에게 명백할 그러한 대안, 수정 및 균등물을 커버하도록 의도된다.
본 개시의 범위는 본 명세서에서 다루어진 문제들 중 임의의 것 또는 전부를 완화하는지 여부에 관계없이 (명시적으로 또는 묵시적으로) 본 명세서에 개시된 임의의 특징 또는 특징들의 조합, 또는 이들의 임의의 일반화를 포함한다. 따라서, 본 출원(또는 이에 대해 우선권을 주장하는 출원)의 추진 중에 임의의 그러한 특징들의 조합에 대해 새로운 청구항이 공식화될 수 있다. 특히, 첨부된 청구범위를 참조하면, 종속 청구항의 특징은 독립 청구항의 특징과 결합될 수 있고, 각각의 독립 청구항의 특징은 첨부된 청구범위에 열거된 특정 조합뿐만 아니라 임의의 적절한 방식으로 조합될 수 있다.
다음 실시예는 추가 실시예에 관한 것이다. 상이한 실시예의 다양한 특징은 다양한 상이한 애플리케이션에 적합하도록 포함된 일부 특징 및 배제된 다른 특징과 다양하게 조합될 수 있다.
예시적 실시예 1은, 집적 회로 구조체로서, SiO2를 포함하는 베이스와, 베이스의 적어도 일부를 통해 연장되는 Cu를 포함하는 전도체와, 베이스와 전도체 사이의 장벽과, 전도체에 결합된 제1 측면 및 제1 측면에 수직인 제2 측면을 포함하는 그래핀 층과, 베이스 및 그래핀 층의 제2 측면에 결합된 2차원(2D) 전이 금속 디칼코게나이드(transition metal dichalcogenide: TMD) 층을 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 2는, 예시적 실시예 1 또는 본 명세서의 어떤 다른 예에 있어서, 2D TMD층은 전도체와 접촉하지 않는, 집적 회로 구조체를 포함한다.
예시적 실시예 3은, 예시적 실시예 1 또는 2 또는 본 명세서의 어떤 다른 예에 있어서, 2D TMD 층은 MoS2, WS2, MoSe2, WSe2, InSe, MoTe2, 또는 WTe2를 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 4는, 예시적 실시예 1 내지 3 중 어느 한 실시예 또는 본 명세서의 어떤 다른 예에 있어서, 장벽은 TaN 또는 TaMnO를 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 5는, 예시적 실시예 1 또는 본 명세서의 어떤 다른 예에 있어서, 그래핀 층은 그래핀 층의 제1 측면의 맞은편에서 제1 측면에 평행한 제3 측면, 및 5nm 미만인 그래핀 층의 제1 측면과 그래핀의 제3 측면 사이의 두께를 갖는, 집적 회로 구조체를 포함한다.
예시적 실시예 6은, 예시적 실시예 5 또는 본 명세서의 어떤 다른 예에 있어서, 그래핀 층의 두께는 3Å 내지 1.4nm인, 집적 회로 구조체를 포함한다.
예시적 실시예 7은, 예시적 실시예 1 또는 본 명세서의 어떤 다른 예에 있어서, 2D TMD 층은 베이스에 결합된 제1 측면, 2D TMD 층의 제1 측면의 맞은편에서 2D TMD 층의 제1 측면에 평행한 제2 측면, 및 5nm 미만인 2D TMD 층의 제1 측면과 2D TMD 층의 제2 측면 사이의 두께를 갖는, 집적 회로 구조체를 포함한다.
예시적 실시예 8은, 예시적 실시예 7 또는 본 명세서의 어떤 다른 예에 있어서, 2D TMD 층의 두께는 5Å 내지 1.4nm인, 집적 회로 구조체를 포함한다.
예시적 실시예 9는, 예시적 실시예 1 내지 8 중 어느 한 실시예 또는 본 명세서의 어떤 다른 예에 있어서, 전도체 또는 그래핀 층에 결합된 패드를 더 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 10은, 예시적 실시예 9 또는 본 명세서의 어떤 다른 예에 있어서, 패드는 Au를 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 11은, 예시적 실시예 1 또는 본 명세서의 어떤 다른 예에 있어서, 전도체는 제1 전도체이고, 장벽은 제1 장벽이고, 그래핀 층은 제1 그래핀 층이고, 2D TMD 층은 제1 2D TMD 층이며, 집적 회로 구조체는, 베이스의 적어도 일부를 통해 연장되는 Cu를 포함하는 제2 전도체와, 베이스와 제2 전도체 사이의 제2 장벽과, 제2 그래핀 층 ― 제2 그래핀 층은 제2 전도체에 결합된 제1 측면 및 제2 그래핀 층의 제1 측면에 수직인 제2 측면을 포함함 ― 과, 베이스 및 제2 그래핀 층의 제2 측면에 결합된 제2 2D TMD 층을 더 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 12는, 집적 회로 구조체로서, SiO2를 포함하는 베이스와, 베이스에 결합된 제1 측면 및 제1 측면에 수직인 제2 측면을 포함하는 그래핀 층과, 베이스 및 그래핀 층의 제2 측면에 결합된 2차원(2D) 전이 금속 디칼코게나이드(TMD) 층을 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 13은, 예시적 실시예 12 또는 본 명세서의 어떤 다른 예에 있어서, 2D TMD 층은 MoS2, WS2, MoSe2, WSe2, InSe, MoTe2, 또는 WTe2를 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 14는, 예시적 실시예 12 또는 본 명세서의 어떤 다른 예에 있어서, 그래핀 층은 그래핀 층의 제1 측면의 맞은편에서 제1 측면에 평행한 제3 측면, 및 5nm 미만인 그래핀 층의 제1 측면과 그래핀의 제3 측면 사이의 두께를 갖는, 집적 회로 구조체를 포함한다.
예시적 실시예 15는, 예시적 실시예 14 또는 본 명세서의 어떤 다른 예에 있어서, 그래핀 층의 두께는 3Å 내지 1.4nm인, 집적 회로 구조체를 포함한다.
예시적 실시예 16은, 예시적 실시예 12 또는 본 명세서의 어떤 다른 예에 있어서, 2D TMD 층은 베이스에 결합된 제1 측면, 2D TMD 층의 제1 측면의 맞은편에서 2D TMD 층의 제1 측면에 평행한 제2 측면, 및 5nm 미만인 2D TMD 층의 제1 측면과 2D TMD 층의 제2 측면 사이의 두께를 갖는, 집적 회로 구조체를 포함한다.
예시적 실시예 17은, 예시적 실시예 16 또는 본 명세서의 어떤 다른 예에 있어서, 2D TMD 층의 두께는 5Å 내지 1.4nm인, 집적 회로 구조체를 포함한다.
예시적 실시예 18은, 예시적 실시예 12 내지 17 중 어느 한 실시예 또는 본 명세서의 어떤 다른 예에 있어서, 그래핀 층에 결합된 패드를 더 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 19는, 예시적 실시예 18 또는 본 명세서의 어떤 다른 예에 있어서, 패드는 Au를 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 20은, 예시적 실시예 12 또는 본 명세서의 어떤 다른 예에 있어서, 그래핀 층은 제1 그래핀 층이고, 2D TMD 층은 제1 2D TMD 층이며, 집적 회로 구조체는, 제2 그래핀 층 ― 제2 그래핀 층은 베이스에 결합된 제1 측면 및 제2 그래핀 층의 제1 측면에 수직인 제2 측면을 포함함 ― 과, 베이스 및 제2 그래핀 층의 제2 측면에 결합된 제2 2D TMD 층을 더 포함하는, 집적 회로 구조체를 포함한다.
예시적 실시예 21은, 컴퓨팅 디바이스로서, 보드와, 보드에 결합되고 집적 회로 구조체를 포함하는 구성요소를 포함하되, 집적 회로 구조체는, SiO2를 포함하는 베이스와, 베이스의 적어도 일부를 통해 연장되는 Cu를 포함하는 전도체와, 베이스와 전도체 사이의 장벽과, 전도체에 결합된 제1 측면 및 제1 측면에 수직인 제2 측면을 포함하는 그래핀 층과, 베이스 및 그래핀 층의 제2 측면에 결합된 2차원(2D) 전이 금속 디칼코게나이드(TMD) 층을 포함하는, 컴퓨팅 디바이스를 포함한다.
예시적 실시예 22는, 예시적 실시예 21 또는 본 명세서의 어떤 다른 예에 있어서, 보드에 결합된 프로세서, 보드에 결합된 통신 칩, 또는 보드에 결합된 카메라를 더 포함하는, 컴퓨팅 디바이스를 포함한다.
예시적 실시예 23은, 예시적 실시예 21 또는 22 또는 본 명세서의 어떤 다른 예에 있어서, 구성요소는 패키징된 집적 회로 다이인, 컴퓨팅 디바이스를 포함한다.
예시적 실시예 24는, 컴퓨팅 디바이스로서, 보드와, 보드에 결합되고 집적 회로 구조체를 포함하는 구성요소를 포함하되, 집적 회로 구조체는, SiO2를 포함하는 베이스와, 베이스에 결합된 제1 측면 및 제1 측면에 수직인 제2 측면을 포함하는 그래핀 층과, 베이스 및 그래핀 층의 제2 측면에 결합된 2차원(2D) 전이 금속 디칼코게나이드(TMD) 층을 포함하는, 컴퓨팅 디바이스를 포함한다.
예시적 실시예 25는, 예시적 실시예 24 또는 본 명세서의 어떤 다른 예에 있어서, 보드에 결합된 프로세서, 보드에 결합된 통신 칩, 또는 보드에 결합된 카메라를 더 포함하는, 컴퓨팅 디바이스를 포함한다.

Claims (25)

  1. 집적 회로 구조체로서,
    SiO2를 포함하는 베이스와,
    상기 베이스의 적어도 일부를 통해 연장되는 Cu를 포함하는 전도체와,
    상기 베이스와 상기 전도체 사이의 장벽과,
    상기 전도체에 결합된 제1 측면 및 상기 제1 측면에 수직인 제2 측면을 포함하는 그래핀 층과,
    상기 베이스 및 상기 그래핀 층의 제2 측면에 결합된 2차원(2D) 전이 금속 디칼코게나이드(transition metal dichalcogenide: TMD) 층을 포함하는,
    집적 회로 구조체.
  2. 제1항에 있어서,
    상기 2D TMD층은 상기 전도체와 접촉하지 않는,
    집적 회로 구조체.
  3. 제1항 또는 제2항에 있어서,
    상기 2D TMD 층은 MoS2, WS2, MoSe2, WSe2, InSe, MoTe2, 또는 WTe2를 포함하는,
    집적 회로 구조체.
  4. 제1항 또는 제2항에 있어서,
    상기 장벽은 TaN 또는 TaMnO를 포함하는,
    집적 회로 구조체.
  5. 제1항에 있어서,
    상기 그래핀 층은 상기 그래핀 층의 제1 측면의 맞은편에서 상기 제1 측면에 평행한 제3 측면, 및 5nm 미만인 상기 그래핀 층의 제1 측면과 상기 그래핀의 제3 측면 사이의 두께를 갖는,
    집적 회로 구조체.
  6. 제5항에 있어서,
    상기 그래핀 층의 두께는 3Å 내지 1.4nm인,
    집적 회로 구조체.
  7. 제1항에 있어서,
    상기 2D TMD 층은 상기 베이스에 결합된 제1 측면, 상기 2D TMD 층의 제1 측면의 맞은편에서 상기 2D TMD 층의 제1 측면에 평행한 제2 측면, 및 5nm 미만인 상기 2D TMD 층의 제1 측면과 상기 2D TMD 층의 제2 측면 사이의 두께를 갖는,
    집적 회로 구조체.
  8. 제7항에 있어서,
    상기 2D TMD 층의 두께는 5Å 내지 1.4nm인,
    집적 회로 구조체.
  9. 제1항 또는 제2항에 있어서,
    상기 전도체 또는 상기 그래핀 층에 결합된 패드를 더 포함하는,
    집적 회로 구조체.
  10. 제9항에 있어서,
    상기 패드는 Au를 포함하는,
    집적 회로 구조체.
  11. 제1항에 있어서,
    상기 전도체는 제1 전도체이고, 상기 장벽은 제1 장벽이고, 상기 그래핀 층은 제1 그래핀 층이고, 상기 2D TMD 층은 제1 2D TMD 층이며, 상기 집적 회로 구조체는,
    상기 베이스의 적어도 일부를 통해 연장되는 Cu를 포함하는 제2 전도체와,
    상기 베이스와 상기 제2 전도체 사이의 제2 장벽과,
    제2 그래핀 층 ― 상기 제2 그래핀 층은 상기 제2 전도체에 결합된 제1 측면 및 상기 제2 그래핀 층의 제1 측면에 수직인 제2 측면을 포함함 ― 과,
    상기 베이스 및 상기 제2 그래핀 층의 제2 측면에 결합된 제2 2D TMD 층을 더 포함하는,
    집적 회로 구조체.
  12. 집적 회로 구조체로서,
    SiO2를 포함하는 베이스와,
    상기 베이스에 결합된 제1 측면 및 상기 제1 측면에 수직인 제2 측면을 포함하는 그래핀 층과,
    상기 베이스 및 상기 그래핀 층의 제2 측면에 결합된 2차원(2D) 전이 금속 디칼코게나이드(TMD) 층을 포함하는,
    집적 회로 구조체.
  13. 제12항에 있어서,
    상기 2D TMD 층은 MoS2, WS2, MoSe2, WSe2, InSe, MoTe2, 또는 WTe2를 포함하는,
    집적 회로 구조체.
  14. 제12항에 있어서,
    상기 그래핀 층은 상기 그래핀 층의 제1 측면의 맞은편에서 상기 제1 측면에 평행한 제3 측면, 및 5nm 미만인 상기 그래핀 층의 제1 측면과 상기 그래핀의 제3 측면 사이의 두께를 갖는,
    집적 회로 구조체.
  15. 제14항에 있어서,
    상기 그래핀 층의 두께는 3Å 내지 1.4nm인,
    집적 회로 구조체.
  16. 제12항에 있어서,
    상기 2D TMD 층은 상기 베이스에 결합된 제1 측면, 상기 2D TMD 층의 제1 측면의 맞은편에서 상기 2D TMD 층의 제1 측면에 평행한 제2 측면, 및 5nm 미만인 상기 2D TMD 층의 제1 측면과 상기 2D TMD 층의 제2 측면 사이의 두께를 갖는,
    집적 회로 구조체.
  17. 제16항에 있어서,
    상기 2D TMD 층의 두께는 5Å 내지 1.4nm인,
    집적 회로 구조체.
  18. 제12항 내지 제17항 중 어느 한 항에 있어서,
    상기 그래핀 층에 결합된 패드를 더 포함하는,
    집적 회로 구조체.
  19. 제18항에 있어서,
    상기 패드는 Au를 포함하는,
    집적 회로 구조체.
  20. 제12항에 있어서,
    상기 그래핀 층은 제1 그래핀 층이고, 상기 2D TMD 층은 제1 2D TMD 층이며, 상기 집적 회로 구조체는,
    제2 그래핀 층 ― 상기 제2 그래핀 층은 상기 베이스에 결합된 제1 측면 및 상기 제2 그래핀 층의 제1 측면에 수직인 제2 측면을 포함함 ― 과,
    상기 베이스 및 상기 제2 그래핀 층의 제2 측면에 결합된 제2 2D TMD 층을 더 포함하는,
    집적 회로 구조체.
  21. 컴퓨팅 디바이스로서,
    보드와,
    상기 보드에 결합되고 집적 회로 구조체를 포함하는 구성요소를 포함하되,
    상기 집적 회로 구조체는,
    SiO2를 포함하는 베이스와,
    상기 베이스의 적어도 일부를 통해 연장되는 Cu를 포함하는 전도체와,
    상기 베이스와 상기 전도체 사이의 장벽과,
    상기 전도체에 결합된 제1 측면 및 상기 제1 측면에 수직인 제2 측면을 포함하는 그래핀 층과,
    상기 베이스 및 상기 그래핀 층의 제2 측면에 결합된 2차원(2D) 전이 금속 디칼코게나이드(TMD) 층을 포함하는,
    컴퓨팅 디바이스.
  22. 제21항에 있어서,
    상기 보드에 결합된 프로세서, 상기 보드에 결합된 통신 칩, 또는 상기 보드에 결합된 카메라를 더 포함하는,
    컴퓨팅 디바이스.
  23. 제21항 또는 제22항에 있어서,
    상기 구성요소는 패키징된 집적 회로 다이인,
    컴퓨팅 디바이스.
  24. 컴퓨팅 디바이스로서,
    보드와,
    상기 보드에 결합되고 집적 회로 구조체를 포함하는 구성요소를 포함하되,
    상기 집적 회로 구조체는,
    SiO2를 포함하는 베이스와,
    상기 베이스에 결합된 제1 측면 및 상기 제1 측면에 수직인 제2 측면을 포함하는 그래핀 층과,
    상기 베이스 및 상기 그래핀 층의 제2 측면에 결합된 2차원(2D) 전이 금속 디칼코게나이드(TMD) 층을 포함하는,
    컴퓨팅 디바이스.
  25. 제24항에 있어서,
    상기 보드에 결합된 프로세서, 상기 보드에 결합된 통신 칩, 또는 상기 보드에 결합된 카메라를 더 포함하는,
    컴퓨팅 디바이스.
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