TWI647856B - 用於積體電路之元件和方法、以及計算裝置 - Google Patents

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塔何 甘尼
胡瑞珍
伊恩 波斯特
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Abstract

本發明之實施例描述多臨限電壓裝置及相關的技術和組態。於一實施例中，一種元件包括半導體基底、配置於該半導體基底上之通道體、與該通道體耦合而具有第一厚度之第一閘極電極及與該通道體耦合而具有第二厚度之第二閘極電極，其中該第一厚度係大於該第二厚度。其他實施例被描述及/或主張權利。

Description

用於積體電路之元件和方法、以及計算裝置
本發明之實施例一般係有關積體電路之領域，而更特別地，係有關多臨限電壓裝置及相關的技術和組態。
電晶體洩漏及切換速度可由電晶體之臨限電壓(Vth)來調變。新式電路可利用具有多臨限電壓之電晶體以最佳化功率耗損及時脈頻率。例如，侷限電路性能之次電路可使用較低Vth電晶體來增加切換速度，而不會侷限電路性能之次電路可使用較高Vth電晶體來減少功率耗損。調變電晶體之臨限電壓的傳統方法可根據摻雜具有不同雜質量之通道區。例如，假如較多數量的p型摻雜物被植入通道，則n型裝置可具有較高的Vth。當不同電晶體被植入以不同位準的通道摻雜物時，則可實現不同的臨限電壓。然而，摻雜通道(例如，藉由植入)可能不當地影響針對一既定洩漏位準之電晶體的切換速度。摻雜物原子可分散移動電荷載子而減少載子電荷移動率。此外，電晶 體性能變化可能隨著增加摻雜物位準而增加。例如，Vth之變化可能隨著增加的摻雜物位準(由於隨機的摻雜物波動)而增加。
10‧‧‧晶圓形式
11‧‧‧晶圓
100‧‧‧單片化形式
102、102a、102b‧‧‧晶粒
104‧‧‧通道體
106‧‧‧晶粒級互連結構
110‧‧‧墊
112‧‧‧焊球
121‧‧‧封裝基底
122‧‧‧電路板
200‧‧‧積體電路(IC)組合
300‧‧‧範例帶圖
440‧‧‧電介質材料
442‧‧‧閘極電介質
444‧‧‧電極材料
446‧‧‧另一電極材料
550‧‧‧圖案轉移層
600‧‧‧範例帶圖
740‧‧‧犧牲材料
744‧‧‧另一電極材料
880‧‧‧圖案轉移層
900‧‧‧範例帶圖
1044‧‧‧電極材料
1200‧‧‧計算裝置
1202‧‧‧主機板
1204‧‧‧處理器
1206‧‧‧通訊晶片
實施例將藉由以下配合後附圖形之詳細描述而被輕易地瞭解。為了協助此描述，類似的參考數字係指定類似的結構元件。實施例係藉由範例而非藉由後附圖形之圖中的限制來闡明。
圖1概略地闡明晶圓形式及單片化形式之範例晶粒的頂部視圖，依據某些實施例。
圖2概略地闡明一積體電路(IC)組合之橫斷面側視圖，依據某些實施例。
圖3概略地闡明具有各個臨限電壓之電晶體裝置的範例帶圖，依據某些實施例。
圖4概略地闡明於各個製造階段期間具有各個臨限電壓之電晶體裝置的橫斷面側視圖，依據某些實施例。
圖5概略地闡明一種用以形成圖4之電晶體裝置的範例圖案化技術，依據某些實施例。
圖6概略地闡明具有各個臨限電壓之電晶體裝置的另一範例帶圖，依據某些實施例。
圖7概略地闡明於各個製造階段期間具有各個臨限電壓之電晶體的橫斷面側視圖，依據某些實施例。
圖8概略地闡明一種用以形成圖7之電晶體裝置的範 例圖案化技術，依據某些實施例。
圖9概略地闡明具有各個臨限電壓之電晶體裝置的另一範例帶圖，依據某些實施例。
圖10概略地闡明於各個製造階段期間具有各個臨限電壓之電晶體的橫斷面側視圖，依據某些實施例。
圖11概略地闡明一種製造具有各個臨限電壓的電晶體裝置之方法的流程圖，依據某些實施例。
圖12概略地闡明一種可包括如文中所述之具有各個臨限電壓的電晶體裝置的範例系統，依據某些實施例。
【發明內容及實施方式】
本發明之實施例描述多臨限電壓裝置及相關的技術和組態。於以下詳細描述中，參考其形成描述之部分的後附圖形，其中類似的數字係指定遍及全文之類似部件，且其中係藉由可實現本發明之請求標的的說明性實施例來顯示。應理解其他實施例可被利用，且結構或邏輯改變可被實行而不背離本發明之範圍。因此，下列詳細描述並非被取其限制性意義，且實施例之範圍係由後附申請專利範圍及其同等物來界定。
為了本發明之目的，用語「A及/或B」表示(A)、(B)、或(A及B)。為了本發明之目的，用語「A、B及/或C」表示(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
描述可使用透視圖為基的描述，諸如頂部/底部、側 面、上/下，等等。此等描述僅被用以協助討論而不想要將文中所述之實施例的應用限制於任何特定定向。
描述可使用用語「於一實施例中」、或「於實施例中」，其可指稱一或更多相同或者不同的實施例。再者，術語「包含」、「包括」、「具有」等等(如針對本發明之實施例所使用者)為同義的。
術語「耦合與」連同其衍生詞可被使用於文中。「耦合」可表示以下的一或更多者。「耦合」可表示二或更多元件係直接地物理或電氣接觸。然而，「耦合」亦可表示其二或更多元件間接地彼此接觸，但仍彼此合作或互動，且可表示其一或更多其他元件被耦合或連接於其被稱為彼此耦合的元件之間。術語「直接耦合」可表示二或更多元件係直接接觸。
於各個實施例中，用詞「形成、沈積、或者配置於第二特徵上之第一特徵」可表示其第一特徵被形成、沈積、或配置於第二特徵之上，且第一特徵之至少一部分可與第二特徵之至少一部分直接接觸(例如，直接物理及/或電氣接觸)或間接接觸(例如，具有介於第一特徵與第二特徵之間的一或更多其他特徵)。
如文中所使用，術語「模組」可指的是下列各者、下列各者之部分或者是包括：執行一或更多軟體或韌體程式之特定應用積體電路(ASIC)、電子電路、處理器(共用的、專屬的、或族群)及/或記憶體(共用的、專屬的、或族群)；組合式邏輯電路；及/或提供上述功能之 其他適當組件。
圖1概略地闡明晶圓形式10及單片化形式100之範例晶粒102的頂部視圖，依據某些實施例。於某些實施例中，晶粒102可為晶圓11的複數晶粒(例如，晶粒102、102a、102b)之一，該晶圓11係由諸如(例如)矽或其他適當材料等半導體材料所組成。複數晶粒可被形成於晶圓11之表面上。每一晶粒可為包括多臨限電壓電晶體裝置(如文中所述)之半導體產品的重複單元。例如，晶粒102可包括具有諸如(例如)一或更多通道體104(例如，鰭片結構、奈米線等等)等電晶體元件之電路，該些通道體係提供通道路徑給多臨限電壓電晶體裝置中之移動電荷載子。雖然一或更多通道體104被描繪於穿越圖1中之晶粒102的大部分之列中，但應理解其一或更多通道體104可被組態以晶粒102上之多種其他適當配置於其他實施例中。
在晶粒中所實現的半導體產品之製造程序完成後，晶圓11可經歷一種單片化程序，其中晶粒之每一者(例如，晶粒102)被彼此分離以提供半導體產品之離散「晶片」。晶圓11可為多種尺寸之任一者。於某些實施例中，晶圓11具有範圍從約25.4mm至約450mm之直徑。晶圓11可包括其他尺寸及/或其他形狀於其他實施例中。依據各個實施例，一或更多通道體104可被配置於晶圓形式10或單片化形式100之半導體基底上。文中所述之一或更多通道體104可被結合於晶粒102中以用於邏輯 或記憶體、或其組合。於某些實施例中，一或更多通道體104可為一種晶片上系統(SoC)組合之部分。
圖2概略地闡明一積體電路(IC)組合200之橫斷面側視圖，依據某些實施例。於某些實施例中，IC組合200可包括電氣地及/或物理地耦合與封裝基底121之一或更多晶粒(於下文中為「晶粒102」)。晶粒102可包括作用為多臨限電壓電晶體裝置(如文中所述者)之通道體的一或更多通道體(圖1之一或更多通道體104)。於某些實施例中，封裝基底121可被電氣地耦合與電路板122，如圖所示。
晶粒102可代表從一種半導體材料(例如，矽)所製之離散產品，其係使用半導體製造技術，諸如配合形成CMOS裝置所使用之薄膜沈積、微影、蝕刻等等。於某些實施例中，晶粒102可為，可包括(或者為以下之一部分)處理器、記憶體、SoC或ASIC，於某些實施例中。於某些實施例中，諸如(例如)模製化合物或下填材料(未顯示)等電絕緣材料可囊封晶粒102及/或晶粒級互連結構106之至少一部分。
晶粒102可依據多種適當的組態而被裝附至封裝基底121，包括(例如)於倒裝晶片組態中與封裝基底121直接地耦合，如圖所示。於倒裝晶片組態中，包括電路之晶粒102的主動側(S1)被裝附至封裝基底121之表面，其係使用晶粒級互連結構106，諸如凸塊、柱、或其他亦可將晶粒102電耦合與封裝基底121之適當結構。晶粒102之主動側S1可包括如文中所述之多臨限電壓電晶體裝置。非主動側S2可被配置相反於主動側S1，如圖所示。
於某些實施例中，晶粒級互連結構106可組態成發送電信號於晶粒102與其他電氣裝置之間。電信號可包括(例如)輸入/輸出(I/O)信號及/或電力/接地信號，其係配合晶粒102之操作而被使用。
於某些實施例中，封裝基底121是具有核心及/或建立層之環氧為基的疊層基底，諸如(例如)Ajinomoto建立膜(ABF)基底。封裝基底121可包括其他實施例中之其他適當類型的基底，包括(例如)從玻璃、陶瓷、或半導體材料所形成之基底。
封裝基底121可包括電發送特徵，組態成發送電信號至或自晶粒102。電發送特徵可包括(例如)配置於封裝基底121之一或更多表面上的墊或軌線(未顯示)及/或內部發送特徵(未顯示)，諸如(例如)用以透過封裝基底121而發送電信號之溝槽、通孔或其他互連結構。例如，於某些實施例中，封裝基底121可包括電發送特徵，諸如組態成承接晶粒102之個別晶粒級互連結構106的墊(未顯示)。
電路板122可為由諸如環氧樹脂疊層等電絕緣材料所組成之印刷電路板(PCB)。例如，電路板122可包括由以下所組成之電絕緣層：諸如(例如)聚四氟乙烯等材料；諸如阻燃4(FR-4)、FR-1、棉紙等酚棉紙材料；諸如CEM-1或CEM-3等環氧樹脂材料；或使用環氧樹脂預 浸材料而被疊層在一起的編織玻璃材料。諸如軌線、溝槽、通孔等互連結構(未顯示)可被形成通過電絕緣層以將晶粒102之電信號發送通過電路板122。電路板122可由其他適當材料所組成於其他實施例中。於某些實施例中，電路板122為主機板(例如，圖12之主機板1202)。
諸如(例如)焊球112等封裝級互連可被耦合至封裝基底121上及/或電路板122上之一或更多墊(於下文中為「墊110」)，以形成相應的焊料接合，其被組態成進一步於封裝基底121與電路板122之間發送電信號。墊110可由任何適當的導電材料所組成，諸如包括(例如)鎳(Ni)、鈀(Pd)、金(Au)、銀(Ag)、銅(Cu)等金屬、及其組合。用以實體地及/或電氣地耦合封裝基底121與電路板122之其他適當技術可被使用於其他實施例中。
IC組合200可包括其他實施例中之多種其他適當的組態，包括(例如)倒裝晶片及/或佈線接合組態、插入物、多晶片封裝組態，包括系統級封裝(SiP)及/或疊合式封裝(PoP)組態。用以於晶粒102與IC組合200的其他組件之間發送電信號的其他適當技術可被使用於某些實施例中。
圖3概略地闡明具有各個臨限電壓之電晶體裝置的範例帶圖300，依據某些實施例。帶圖300可描繪相應與介於使用矽所形成的每一複數多臨限電晶體裝置(於下文中稱為「裝置」)n0、n1、n2、p2、p1、p0之間的臨限電 壓差之工作函數能量位準(以虛線形式)。如圖所示，裝置n0(例如，最接近矽之導通帶)之臨限電壓可小於裝置n1之臨限電壓，其小於裝置n2之臨限電壓。裝置p2之臨限電壓可小於裝置p1之臨限電壓，其可小於裝置p0(例如，最接近矽之價帶)之臨限電壓。於某些實施例中，裝置n2、p2之工作函數可為相同的或實質上相同的。於某些實施例中，介於每一臨限電壓之間(例如，介於n0與n1之間，介於n1與n2、p2之間，等等)的差異係從10毫伏(mV)至200mV或更大。於一實施例中，介於每一臨限電壓之間的差異係約50mV。介於每一臨限電壓之間的差異可具有其他的適當值於其他實施例中。
裝置n0、n1、n2、p2、p1、p0之臨限電壓的變化可使用不同厚度的閘極電極材料來達成，其可改變閘極之工作函數，以取代或除了藉由摻雜來產生下方通道體費米級之差之外。例如，n型裝置之臨限電壓的變化可藉由改變p型閘極電極之厚度來達成，而p型裝置之臨限電壓的變化可藉由改變n型閘極電極之厚度來達成。於所述之實施例中，針對n型裝置陣列，層Q1、Q2、Q3及Q4可各具有一相應的箭號，其代表用以調變n0、n1、n2/p2、p1及p0之臨限電壓而形成於通道體上的p型工作函數金屬(pWFM)之不同厚度。亦即，層Q1可具有相應與裝置p0之pWFM的最大厚度，層Q2可具有相對於層Q1並相應與裝置p1之pWFM的較小厚度，層Q3可具有相對於層Q2並相應與裝置n2、p2之pWFM的較小厚度，而層 Q4可具有相應與裝置n1之pWFM的最小厚度。裝置n0可完全不具有pWFM之厚度而可具有形成於個別通道體上之n型工作函數金屬(nWFM)。pWFM與nWFM可被切換於上述範例中以提供多臨限電壓裝置給p型裝置陣列，依據各個實施例。雖然帶圖300已配合矽而被描述，但文中所述之類似原理可配合其他適當半導體材料而被使用於其他實施例中。再者，除了工作函數金屬之外的適當電極材料可被使用於其他實施例中。
圖4概略地闡明於各個製造階段期間具有各個臨限電壓之電晶體裝置的橫斷面側視圖，依據某些實施例。閘極電極材料之變化厚度可被形成於相應與裝置n0、n1、n2、p2、p1及p0之閘極電極區(於下文中稱為「區」)中，以提供變化的臨限電壓給裝置n0、n1、n2、p2、p1及p0，依據配合圖4所述之技術。該些區可包括針對每一裝置n0、n1、n2、p2、p1及p0之通道體104上方的開口，如圖所示。依據各個實施例，裝置n0、n1、n2、p2、p1及p0可相應與圖3中之類似標示的裝置n0、n1、n2、p2、p1及p0。
於400a，電晶體結構被描繪為沿著通道體104之縱向方向(例如，由箭號L所指示)，接續於：沈積和圖案化電介質材料440以形成針對裝置n0、n1、n2、p2、p1及p0之通道體104的個別區上方的開口、沈積閘極電介質442於通道體104之暴露表面上及沈積電極材料444之厚度於一相應與p0裝置之區中的通道體104上(例如， 於閘極電介質442上)。文中所使用之術語「電晶體結構」可包括一種包括多數電晶體之部分的結構，於某些實施例中。例如，於所述之實施例中，六個電晶體閘極被表示相應與裝置n0、n1、n2、p2、p1及p0。於某些實施例中，所述實施例中之通道體104可為一種配置於半導體基底(例如，大塊或矽絕緣體(SOI))上之鰭片結構，而閘極電介質442及電極材料444可被進一步配置於鰭片結構之側壁表面的至少一部分上，除了鰭片結構之頂部表面以外。閘極電介質442可包括一膜，其被配置於電極材料444與通道體104之間。電極材料444可為一種修改電晶體裝置之臨限電壓的工作函數金屬。於某些實施例中，電極材料444可被稱為工作函數修改層。
依據各個實施例，於400a，描繪電晶體結構，接續於將電極材料444之厚度沈積在相應與個別裝置n0、n1、n2、p2、p1及p0之所有區中的通道體104上並從相應與除了裝置p0外之所有裝置n0、n1、n2、p2、p1的區移除電極材料444之後。一種用以執行此沈積和移除製程於400a之範例技術係配合圖5而被描述。
圖5概略地闡明一種用以形成圖4之電晶體裝置的範例圖案化技術，依據某些實施例。於500a，描繪一電晶體結構，接續於形成開口在電介質材料440上，在相應與圖4之裝置p0及p1的區中之通道體104上方。裝置g1可代表其中已移除了電極材料之圖4中的一或更多裝置。例如，裝置g1可代表於400a之裝置n0、n1、n2、p2和 p1；於400b之裝置n0、n1、n2和p2及於400c之裝置n0和n1；及/或於400d之裝置n0的任何一或更多者。裝置g0可代表其中電極材料留存之圖4中的一或更多裝置。閘極電介質(例如，圖4之閘極電介質442)可被沈積至開口中之通道體104上，但未顯示於圖5中以利簡化。
於500b，描繪電晶體結構，接續於將電極材料444沈積至開口中之通道體104上以後。電極材料444之沈積可為保角的，如圖所示，於某些實施例中。
於500c，描繪電晶體結構，接續於將圖案轉移層550(例如，光敏材料)沈積於電極材料444上以後。
於500d，描繪電晶體結構，接續於將其中欲移除下方電極材料444之區上方的圖案轉移層550之一部分移除以後。例如，可使用諸如微影或蝕刻製程等圖案化製程以暴露並移除圖案轉移層550之選擇部分。
於500e，描繪電晶體結構，接續於蝕刻其未被圖案轉移層550所保護的電極材料444以後。於所述之實施例中，電極材料444被移除自裝置p1之區中的通道體104，但留存於裝置p0之區中的通道體104上。
於500f，圖案轉移層550可使用諸如(例如)光抗蝕劑剝除製程等任何適當技術而被移除。
再次參考圖4，於400b，描繪電晶體結構，接續於將電極材料444之厚度沈積在相應與個別裝置n0、n1、n2、p2、p1及p0之區中的通道體104上並從相應與裝置 n0、n1、n2、p2的區(但未從相應與裝置p0及p1的區)移除電極材料444以後。以此方式，於400b，電極材料444之另一厚度被沈積至於400a之裝置p0的區中之通道體104上所留存的電極材料444之厚度上，以提供比p1區中之電極材料444的厚度更大之電極材料444的厚度於p0區中。
於400b之電極材料444的沈積及移除製程可符合其配合圖5中之動作500a至500f所描述的實施例。於每一動作400a-d所沈積之電極材料444的厚度範圍可從~1埃至10埃，於某些實施例中。於一實施例中，於每一動作400a-d所沈積之電極材料444的厚度約為5埃。於此實施例中，於400b，p0區中之電極材料444的厚度約為10埃而p1區中之電極材料的厚度約為5埃。其他適當厚度可被使用於其他實施例中。
於400c，描繪電晶體結構，接續於將電極材料444之厚度沈積在相應與個別裝置n0、n1、n2、p2、p1及p0之區中的通道體104上並從相應與裝置n0及n1的區(但未從相應與裝置p0、p1、p2及n2的區)移除電極材料444以後。以此方式，於400c，電極材料444之另一厚度被沈積至於400b之裝置p0及p1的區中之通道體104上所留存的電極材料444之厚度上，以提供比p1區中之電極材料444的厚度更大之電極材料444的厚度於p0區中以及比p2、n2區中之電極材料444的厚度更大之電極材料444的厚度於p1區中，如可從圖示所見。於400c之電 極材料444的沈積及移除製程可符合其配合圖5中之動作500a至500f所描述的實施例。
於400d，描繪電晶體結構，接續於將電極材料444之厚度沈積在相應與個別裝置n0、n1、n2、p2、p1及p0之區中的通道體104上並從相應與裝置n0的區(但未從相應與裝置p0、p1、p2、n2及n1的區)移除電極材料444以後。以此方式，於400d，電極材料444之另一厚度被沈積至於400c之裝置p0、p1、p2及n2的區中之通道體104上所留存的電極材料444之厚度上，以提供比p1區中之電極材料444的厚度更大之電極材料444的厚度於p0區中；比p2、n2區中之電極材料444的厚度更大之電極材料444的厚度於p1區中；及比n1區中之電極材料444的厚度更大之電極材料444的厚度於p2、n2區中，如可從圖示所見。於400d之電極材料444的沈積及移除製程可符合其配合圖5中之動作500a至500f所描述的實施例。
於400e，描繪電晶體結構，接續於將另一電極材料446之厚度沈積於電極材料444上以後。配置於相應與裝置p0、p1、p2、n2及n1的區中之通道體104上的電極材料444具有相同的化學組成，而另一電極材料446可具有不同於電極材料444之化學組成。於某些實施例中，電極材料444可為n型或p型材料之一，而假如電極材料444為p型，則電極材料446可為n型，或者假如電極材料444為n型，則電極材料446可為p型。例如，於某些實 施例中，電極材料444可為pWFM而電極材料446可為nWFM。裝置n0之區中的通道體104上之另一電極材料446的厚度可大於裝置n1、n2、p2、p1、及p0之區中的通道體104上之電極材料444的厚度，如圖可見。於某些實施例中，電極材料446可為填充材料而於某些實施例中無法為工作函數金屬。
於某些實施例中，另一電極材料444可填充相應與裝置p0、p1、p2、n2、n1及n0之區上方的開口。可使用一種平坦化製程，諸如(例如)化學機械拋光(CMP)，以移除過量的電極材料444並提供實質上平坦的表面。
於某些實施例中，通道體104可由未摻雜的半導體材料所組成。亦即，針對電晶體(例如，裝置n0、n1、n2、p2、p1及p0)之臨限電壓的調變可僅藉由改變電極材料444之厚度而不以n型或p型雜質植入通道體104來完成，其可導致電晶體(例如，FINFET電晶體)具有針對既定洩漏位準之較大切換速度、較大的載體移動率及減少的電晶體性能變化。
於某些實施例中，電極材料444之厚度通常增加或保持相同於與通道體104之縱向(例如，由箭號L所指示者)平行的第一方向，且通常減少或保持相同於與第一方向垂直的第二方向。例如，於400c-e，裝置p1之區中的通道體104上之電極材料444可被配置於裝置p0和p2之區中的通道體104上之電極材料444之間，並可具有大於裝置p2之區中的通道體104上之電極材料444及小於裝 置p0之區中的通道體104上之電極材料444的厚度。於某些實施例中，在400e，裝置p0之電極材料444的厚度等於30埃或更小。其他適當厚度可被使用於其他實施例中。
用以提供電極材料444之厚度的變化之其他適當技術可被使用於其他實施例中，包括(例如)圖案化製程，其容許p0裝置區中之選擇性沈積在400a、p0和p1中之選擇性沈積在400b，等等。例如，遮罩或其他保護性障壁可被用以保護裝置p1、p2、n2、n1及n0之區於電極材料444之沈積期間(在400a)及用以保護裝置p2、n2、n1及n0之區於電極材料444之沈積期間(在400b)，等等。
圖6概略地闡明具有各個臨限電壓之電晶體裝置的另一範例帶圖600，依據某些實施例。帶圖600可描繪相應與介於使用矽所形成的每一複數多臨限裝置n0、n1、n2、p2、p1、p0之間的臨限電壓差之工作函數能量位準(以虛線形式)。如圖所示，裝置n0(例如，最接近矽之導通帶)之臨限電壓可小於裝置n1之臨限電壓，其小於裝置n2之臨限電壓。裝置p2之臨限電壓可小於裝置p1之臨限電壓，其可小於裝置p0(例如，最接近矽之價帶)之臨限電壓。於某些實施例中，裝置n2、p2之工作函數可為相同的或實質上相同的。於某些實施例中，介於每一臨限電壓之間(例如，介於n0與n1之間，介於n1與n2、p2之間，等等)的差異係從10毫伏(mV)至200 mV或更大。於一實施例中，介於每一臨限電壓之間的差異係約50mV。介於每一臨限電壓之間的差異可具有其他的適當值於其他實施例中。
裝置n0、n1、n2、p2、p1、p0之臨限電壓的變化可使用不同厚度的閘極電極材料來達成，其可改變閘極之工作函數，以取代或除了藉由摻雜來產生下方通道體費米級之差之外。例如，n型裝置之臨限電壓的變化可藉由改變p型閘極電極(例如，工作函數修改層)之厚度來達成，而p型裝置之臨限電壓的變化可藉由改變n型閘極電極(例如，工作函數修改層)之厚度來達成。例如，n型裝置之臨限電壓可藉由將p型工作函數金屬之薄層插入另一n型工作函數金屬堆疊(例如，n型工作函數填充材料)而被修改。
於所述之實施例中，針對n型裝置陣列，層Q1及Q2可各具有一相應的箭號，其代表用以調變n0、n1、n2/p2、p1及p0之臨限電壓而形成於通道體上的p型工作函數金屬(pWFM)之不同厚度。亦即，層Q1可代表於兩區中之pWFM的相同厚度之沈積而層Q2可代表於該兩區的單一區中之pWFM的厚度(其係大於層Q1的厚度)之沈積。層DMG完全無法具有pWFM之厚度並可代表用以提供nWFM之取代(如配合圖8所述者)的犧牲材料之層。pWFM與nWFM可被切換於上述範例中以提供多臨限電壓裝置給p型裝置陣列，依據各個實施例。雖然帶圖600已配合矽而被描述，但文中所述之類似原理可配合其 他適當半導體材料而被使用於其他實施例中。再者，除了工作函數金屬之外的適當電極材料可被使用於其他實施例中。
圖7概略地闡明於各個製造階段期間具有各個臨限電壓之電晶體裝置的橫斷面側視圖，依據某些實施例。閘極電極材料之變化厚度可被形成於相應與裝置n0、n1、n2、p2、p1及p0之區中，以提供變化的臨限電壓給裝置n0、n1、n2、p2、p1及p0，依據配合圖7所述之技術。依據各個實施例，裝置n0、n1、n2、p2、p1及p0可相應與圖6中之類似標示的裝置n0、n1、n2、p2、p1及p0。為了清晰及簡單之緣故，並非所有數字標記被重複於動作700a至700e之每一者中。
於700a，電晶體結構被描繪為沿著通道體104之縱向方向(例如，由箭號L所指示)，接續於：沈積和圖案化電介質材料440以形成針對裝置n0、n1、n2、p2、p1及p0之通道體104的個別區上方的開口及沈積閘極電介質442於通道體104之暴露表面上。於某些實施例中，所述實施例中之通道體104可為一種配置於半導體基底(例如，大塊或矽絕緣體(SOI))上之鰭片結構。通道體104之暴露表面可包括(例如)區(其中開口被形成於電介質材料440中)中之各鰭片結構的頂部表面及相對側壁表面之至少一部分。閘極電介質442可被配置於鰭片結構之側壁表面的至少一部分上，除了鰭片結構之頂部表面以外。於某些實施例中，閘極電介質442可被保角地沈積以 形成實質上均勻厚度之膜於電晶體結構之暴露表面上，包括於通道體104及電介質材料440上。閘極電介質442可適合其配合圖4所述的實施例，反之亦然。
於700b，描繪電晶體結構，接續於將電極材料444之厚度沈積於相應與裝置p2及n2之區中的通道體104上(例如，於閘極電介質442上)以後。於某些實施例中，電極材料444之厚度可被沈積在相應與個別裝置n0、n1、n2、p2、p1及p0之所有區中的通道體104上並從相應與除了裝置p2和n2外之所有裝置n0、n1、n2、p2、p1的區移除電極材料444之後。於700b之電極材料444的沈積可相應與圖6之Q1層。於700b之電極材料444的沈積及移除製程可適合其配合圖5中之動作500a至500f所描述的實施例。
於700c，描繪電晶體結構，接續於將電極材料444之厚度沈積在相應與個別裝置n0、n1、n2、p2、p1及p0之區中的通道體104上並從相應與裝置n0及p1的區(但未從相應與裝置p0、p2、n2及n1的區)移除電極材料444以後。以此方式，於700c，電極材料444之另一厚度被沈積至於700b之裝置p2、n2的區中之通道體104上所留存的電極材料444之厚度上，以提供比p0和n1區中之電極材料444的厚度更大之電極材料444的厚度於p2和n2區中。於700c之電極材料444的沈積可相應與圖6之Q2層。
於700c之電極材料444的沈積及移除製程可適合其 配合圖5中之動作500a至500f所描述的實施例。於每一動作700b及700c所沈積之電極材料444的厚度範圍可從~1埃至25埃，於某些實施例中。於某些實施例中，於每一動作700b及700c所沈積之電極材料444的厚度範圍係從3埃至10埃。於一實施例中，於每一動作700b及700c所沈積之電極材料444的厚度約為5埃。於此實施例中，於700c，p2及n2區中之電極材料444的厚度約為10埃而p0及n1區中之電極材料的厚度約為5埃。其他適當厚度可被使用於其他實施例中。
於700d，描繪電晶體結構，接續於沈積另一電極材料744在區p0和p1中以及犧牲材料740在區p2、n2、n1及n0中。於某些實施例中，沈積在相應與裝置p0、p2、n2及n1之區中的通道體104上之電極材料444可具有相同的化學組成。於某些實施例中，電極材料444可為p型材料(例如，pWFM)，而另一電極材料744可為作用為pWFM堆疊之填充材料的任何適當材料，包括(例如)其相對於電極材料444更為n型(例如，更遠離價帶邊緣)的n型或p型材料。於其中電極材料444為n型材料之情況下，另一電極材料744可為作用為nWFM堆疊之填充材料的任何適當材料，包括例如，其相對於電極材料444更為p型(例如，更接近價帶邊緣)的n型或p型材料。於某些實施例中，另一電極材料744可為一種合成材料，其提供依據該合成材料之工作函數能量位準的所欲工作函數。於某些實施例中，另一電極材料744可為如電極 材料444之相同材料，以致裝置p0與p1具有相同的工作函數。犧牲材料740可包括任何適當的犧牲材料，包括(例如)氧化矽。
用以從700c所述之電晶體結構製造700d所述之電晶體結構的範例技術係配合圖8而被描述。圖8概略地闡明一種用以形成圖7之電晶體裝置的範例圖案化技術，依據某些實施例。於800a1、800b1、800c1、800d1、800e1、800f1、800g1、800h1、800i1、800j1及800k1所描繪之電晶體結構為沿著單通道體104之縱向方向的橫斷面側視圖，而於800a2、800b2、800c2、800d2、800e2、800f2、800g2、800h2、800i2、800j2及800k2所描繪之電晶體結構為垂直於縱向方向並描繪彼此相鄰的多通道體104a之橫斷面側視圖。例如，於800a1所描繪之通道體104可為於800a2的通道體104a之一。於800a1及800a2之電晶體結構可處於製造之相同階段，同理針對800b1及800b2、800c1及800c2，等等。電晶體結構可具有較其他實施例中所述者更多或更少的通道體104。為了清晰及簡單之緣故，並非所有數字標記被重複於圖8之描繪中。
於800a1及800a2，描繪電晶體結構，接續於在相應與裝置g2和g3之區上方的電介質材料440中形成開口以及在通道體104或通道體104a之暴露表面上沈積閘極電介質442後。裝置g2可代表組態成接收犧牲材料740之任何裝置而裝置g3可代表組態成接收電極材料744之任何裝置。例如，裝置g2可代表裝置p2、n2、n1及n0， 而裝置g3可代表裝置p0及p1，於圖7之700d。於某些實施例中，裝置g3及/或g2可具有配置於個別開口中之電極材料444，於800a1及800a2。例如，於800a1及800a2之裝置g3可代表於700c之p0裝置，或者於800a1及800a2之裝置g2可代表於700c之p2、n2、n1裝置。圖8之後續動作可被執行於具有配合700c所述之電極材料444的厚度之裝置g2及/或g3上。
於800b1及800b2，描繪電晶體結構，接續於將圖案轉移層880沈積在電介質材料440上以填充裝置g2及g3之區中的開口後。於某些實施例中，圖案轉移層880可包含碳並可被稱為碳下方層。圖案轉移層可由其他適當材料所組成於其他實施例中，包括(例如)氧化矽、光抗蝕劑材料，等等。
於800c1及800c2，描繪電晶體結構，接續於從裝置g2上方之開口及/或組態成接收犧牲材料740之任何其他開口移除圖案轉移層800之材料後。圖案轉移層800可使用包括(例如)微影及/或蝕刻製程等任何適當的圖案化製程而被移除。於800c1及800c2之移除製程不會實質上移除裝置g2及g3之開口中的電極材料444(假如有的話)。
於800d1及800d2，描繪電晶體結構，接續於將犧牲材料740沈積在裝置g2上方之開口及/或其中圖案轉移層800已被移除之任何其他開口中後。
於800e1及800e2，描繪電晶體結構，接續於執行拋 光製程或其他適當製程以暴露圖案轉移層880後。拋光製程可提供犧牲材料740及圖案轉移層880之實質上平坦的表面，如圖可見。
於800f1及800f2，描繪電晶體結構，接續於移除裝置g3之區中的圖案轉移層880後。圖案轉移層可藉由任何適當的製程來移除，包括(例如)選擇性蝕刻製程，其係組態成移除圖案轉移層880之材料而留下犧牲材料740之材料。於800f1及800f2之移除製程不會實質上移除裝置g2及g3之開口中的電極材料444(假如有的話)。
於800g1及800g2，描繪電晶體結構，接續於電極材料744沈積在其中圖案轉移層880已被移除之開口中後。於某些實施例中，電極材料744可被稱為PMOS閘極堆疊材料。電極材料744可被沈積在裝置g2及g3之開口中的任何電極材料444(假如有的話)上。
於800h1及800h2，描繪電晶體結構，接續於拋光製程或其他適當製程後，其係移除已沈積的電極材料744之材料以暴露裝置g2之區中的犧牲材料740之下方材料。於800h1及800h2之電晶體結構可代表如圖7之電晶體結構700d的相同製造階段。
再次參考圖7，於700e，描繪電晶體結構，接續於以另一電極材料446取代犧牲材料740後。於某些實施例中，電極材料444可為n型或p型材料之一，而假如電極材料444為p型，則電極材料446可為n型，或者假如電極材料444為n型，則電極材料446可為p型。例如，於 某些實施例中，電極材料444可為pWFM而電極材料446可為nWFM。於某些實施例中，電極材料446可具有與電極材料744不同的化學組成。裝置n0之區中的通道體104上之另一電極材料446的厚度可大於裝置n1、n2、p2及p0之區中的通道體104上之電極材料444的厚度，如圖可見。依據各個實施例，於700e之電晶體結構可依據配合於圖8之800i1、800i2至800k1、800k2的動作所述之技術而被形成。
再次參考圖8，於800i1及800i2，描繪電晶體結構，接續於從裝置g2之區移除犧牲材料740後。犧牲材料740可使用任何適當製程而被移除，包括(例如)一種僅移除犧牲材料740之選擇性蝕刻製程。於800i1及800i2之移除製程不會實質上移除裝置g2及g3之開口中的電極材料444(假如有的話)。
於800j1及800j2，描繪電晶體結構，接續於將另一電極材料446沈積在其中犧牲材料740已被移除的裝置g2之區中後。電極材料446可被沈積在裝置g2及g3之開口中的任何電極材料444(假如有的話)上。
於800k1及800k2，描繪電晶體結構，接續於移除並平坦化電極材料446及744後。移除及平坦化可(例如)使用拋光製程或任何其他適當技術而被執行。
於某些實施例中，圖8之技術可藉由使用一種可承受電極材料之沈積的圖案轉移層880之材料而被進一步簡化。例如，於800d1及800d2，電極材料446或744可被 沈積以取代犧牲材料740，而未被沈積於800d1及800d2之電極材料446或744的另一者可被沈積於800g1及800g2，依據各個實施例。
圖9概略地闡明具有各個臨限電壓之電晶體裝置的另一範例帶圖900，依據某些實施例。帶圖900可描繪相應與介於使用矽所形成的每一複數多臨限電晶體裝置n0、n1、n2、p2、p1、p0之間的臨限電壓差之工作函數能量位準(以虛線形式)。如圖所示，裝置n0(例如，最接近矽之導通帶)之臨限電壓可小於裝置n1之臨限電壓，其小於裝置n2之臨限電壓。裝置p2之臨限電壓可小於裝置p1之臨限電壓，其可小於裝置p0(例如，最接近矽之價帶)之臨限電壓。於某些實施例中，，裝置n2、p2之工作函數可為相同的或實質上相同的。於某些實施例中，介於每一臨限電壓之間(例如，介於n0與n1之間，介於n1與n2、p2之間，等等)的差異係從10毫伏(mV)至200mV或更大。於一實施例中，介於每一臨限電壓之間的差異係約50mV。介於每一臨限電壓之間的差異可具有其他的適當值於其他實施例中。
裝置n0、n1、n2、p2、p1、p0之臨限電壓的變化可使用不同厚度的閘極電極材料來達成，其可改變閘極之工作函數，以取代或除了藉由摻雜來產生下方通道體費米級之差之外。例如，n型裝置之臨限電壓的變化可藉由改變p型閘極電極之厚度來達成，而p型裝置之臨限電壓的變化可藉由改變n型閘極電極之厚度來達成。
於所述之實施例中，針對n型裝置陣列，層Q1及Q2可各具有一相應的箭號，其代表用以調變n0、n1、n2/p2、p1及p0之臨限電壓而形成於通道體上的p型工作函數金屬(pWFM)之不同厚度。層Q1及Q3之箭號可代表pWFM之厚度的沈積而層Q2之箭號可代表nWFM之厚度的沈積。pWFM與nWFM可被切換於上述範例中以提供多臨限電壓裝置給p型裝置陣列，依據各個實施例。雖然帶圖900已配合矽而被描述，但文中所述之類似原理可配合其他適當半導體材料而被使用於其他實施例中。再者，除了工作函數金屬之外的適當電極材料可被使用於其他實施例中。
圖10概略地闡明於各個製造階段期間具有各個臨限電壓之電晶體裝置的橫斷面側視圖，依據某些實施例。於1000a及1000b，描繪電晶體結構，接續於配合於圖7之700a及700b的個別動作及/或於圖4之400a的動作所述之動作後。於1000b，描繪電晶體結構，接續於將電極材料444之厚度沈積在p0裝置之區中以後。於1000b之電極材料444的厚度可相應與圖9之層Q3。
於1000c，描繪電晶體結構，接續於將另一電極材料1044之厚度沈積在p2、n2及n0裝置之區中以後。沈積於1000c之電極材料1044的厚度可相應與圖9之層Q2。例如，於某些實施例中，電極材料1044可被沈積在所有裝置p0、p1、p2、n2、n1及n0之區中，並接著僅從p0、p1及n1裝置之區移除，依據文中所述之技術(例 如，圖5)。於某些實施例中，蝕刻製程可選擇性地移除電極材料1044而不實質上移除電極材料444。
於1000d，描繪電晶體結構，接續於將電極材料444之另一厚度沈積在p0、p1、p2及n2裝置之區中以後。沈積於1000d之電極材料1044的厚度可相應與圖9之層Q1。例如，於某些實施例中，電極材料444可被沈積在所有裝置p0、p1、p2、n2、n1及n0之區中，並接著僅從n1、n0裝置之區移除，依據文中所述之技術(例如，圖5)。於某些實施例中，蝕刻製程可選擇性地移除電極材料444而不實質上移除電極材料1044(例如，從裝置n0之區)。
於1000e，描繪電晶體結構，接續於沈積另一電極材料446以填充裝置p0、p1、p2、n2、n1及n0之區中的剩餘區(假如有的話)。於某些實施例中，電極材料444為p型材料(諸如pWFM)，電極材料446為n型材料(諸如nWFM)，而電極材料1044為n型材料。於某些實施例中，電極材料446可為一種n型或p型材料，其提供較電極材料1044更p型且較電極材料444更n型的填充材料。配合圖10所述之沈積動作的厚度之尺寸可適合其配合圖4及7所述之實施例。
圖11概略地闡明一種製造具有各個臨限電壓的電晶體裝置之方法1100的流程圖，依據某些實施例。方法1100可適合其配合圖3-8所述的各個技術及組態，反之亦然，依據各個實施例。
於1102，方法1100可包括提供一配置於半導體基底(例如，晶粒102)上之通道體(例如，圖4-5及7-8之通道體104)。通道體可包括(例如)鰭片結構或任何其他適當通道體，其可受惠自文中所述之原理。於某些實施例中，提供通道體可包括藉由(例如)圖案化及蝕刻半導體材料以形成鰭片結構在該半導體材料中來形成通道體。
於1104，方法1100可包括沈積電介質材料(例如，圖4-5及7-8之電介質材料440)於通道體上。電介質材料可包括任何適當的材料並可使用任何適當的技術而被沈積。
於1106，方法1100可包括形成開口在相應與至少第一閘極電極和第二閘極電極之電介質材料。開口可暴露通道體之部分並可相應與圖4及7之裝置n0、n1、n2、p2、p1及p0的二或更多者之區中所形成的開口。開口可使用包括圖案化(諸如微影及/或蝕刻)之任何適當技術而被形成。
於1108，方法1100可包括沈積閘極電介質(例如，閘極電介質442)於通道體上。於某些實施例中，閘極電介質被沈積於1106所形成之開口中的通道體之暴露表面上。閘極電介質可使用任何適當技術而被沈積。依據各個實施例，閘極電介質可由諸如二氧化矽(SiO2)或高k材料等材料所形成。可用於閘極電介質層之高k材料的範例包括(但不限定於)氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鈦、氧化鋇鍶鈦、 氧化鋇鈦、氧化鍶鈦、氧化釔、氧化鋁、氧化鉛鈧鉭、及鈮酸鉛鋅。於某些實施例中，退火製程可被執行在閘極電介質層上以增進其品質，當使用高k材料時。
依據各個實施例，針對PMOS電晶體，其可用於閘極電極之金屬(例如，電極材料444)包括(但不限定於)釕、鈀、鉑、鈷、鎳、及導電金屬氧化物，例如，氧化釕。p型金屬層可致能一種具有介於約4.9eV與約5.2eV間之工作函數的PMOS閘極電極之形成。針對NMOS電晶體可用於閘極電極之金屬(例如，電極材料446)包括(但不限定於)鉿、鋯、鈦、鉭、鋁、這些金屬之合金、及這些金屬之碳化物，諸如碳化鉿、碳化鋯、碳化鈦、碳化鉭、及碳化鋁。N型金屬層可致能一種具有介於約3.9eV與約4.2eV間之工作函數的NMOS閘極電極之形成。其他適當材料可被用以形成閘極電極於其他實施例中。
於1110，方法1100可包括形成與通道體耦合之第一閘極電極和第二閘極電極，其中該第一閘極電極具有第一厚度，該第二閘極電極具有第二厚度，且該第一厚度大於該第二厚度。第一閘極電極和第二閘極電極可依據配合圖3-8所述之任何技術而被形成。例如，第一閘極電極可為在裝置p0、p1、p2、n2、n1及n0之開口中所形成的工作函數電極(例如，圖4-5及7-8之電極材料444)，其具有大於在裝置p0、p1、p2、n2、n1及n0之開口中所形成的另一工作函數電極(例如，圖4-5及7-8之電極材料444)之厚度。於某些實施例中，三或更多閘極電極可依 據文中所述之技術而被形成，以提供裝置之變化的臨限電壓。
於某些實施例中，形成第一閘極電極和第二閘極電極可包括同時地將電極材料(例如，圖4-5及7-8之電極材料444)沈積在第一閘極電極之第一區以及第二閘極電極之第二區中而成為第一沈積之部分。電極材料可被選擇性地移除於第二區中，使用包括(例如)圖案化技術等任何適當技術。電極材料可被同時地沈積在第一區和第二區中而成為第二沈積之部分，接續於選擇性地移除第二區中之電極材料後。
於某些實施例中，於1110之動作可包括形成耦合與鰭片結構之第三閘極電極，該第三閘極電極具有小於第二厚度之第三厚度。於某些實施例中，於1110之動作可包括形成耦合與鰭片結構並具有第四厚度之第四閘極電極。第四厚度(例如，圖4中於n0上之電極材料446的厚度)可大於第一厚度，並可由具有與電極材料不同的化學成分之另一電極材料(例如，圖4之電極材料446)所組成。
於某些實施例中，另一電極材料(例如，圖4之電極材料446)可被沈積在第一閘極電極和第二閘極電極之電極材料上。於某些實施例中，其他電極材料可填充其未被該電極材料所填充之開口的剩餘者。
於某些實施例中，並無摻雜製程(例如，雜質之植入)可被執行在通道體上以調變一或更多電晶體之臨限電 壓。臨限電壓之調變僅可使用工作函數材料(例如，電極材料444)之變化厚度來完成，於某些實施例中。於某些實施例中，形成第一閘極電極包含以第一閘極電極之材料取代犧牲材料(例如，配合圖7-8所述者)。於某些實施例中，第三閘極電極可被形成在第一閘極電極上而第四閘極電極可被形成在第三閘極電極上，其中第四閘極電極之材料為一種較第一閘極電極更p型且較第三閘極電極之材料更n型的填充材料(例如，如配合圖10所述者)。
各個操作被描述為多個輪流的離散操作，以一種最有助於瞭解所請求標的之方式。然而，描述之順序不應被當作暗示這些操作一定是跟順序相關的。本發明之實施例可被實施為使用任何適當硬體及/或軟體以組態如所欲的系統。
圖12概略地闡明一種可包括如文中所述之具有各個臨限電壓的電晶體裝置的範例系統(例如，計算裝置1200)，依據某些實施例。主機板1202可包括數個組件，包括(但不限定於)處理器1204及至少一通訊晶片1206。處理器1204被實體地及電氣地耦合至主機板1202。於某些實施方式中，至少一通訊晶片1206可亦被實體地及電氣地耦合至主機板1202。於進一步實施方式中，通訊晶片1206為處理器1204之部分。
根據其應用，計算裝置1200可包括其他組件，其可被或可不被實體地及電氣地耦合至主機板1202。這些其他組件包括(但不限定於)揮發性記憶體(例如， DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位光碟(DVD)，等等)。
通訊晶片1206可致能無線通訊，以供資料之轉移至及自計算裝置1200。術語「無線」及其衍生詞可被用以描述電路、裝置、系統、方法、技術、通訊頻道，等等，其可藉由使用透過非固體媒體之經調變的電磁輻射來傳遞資料。該術語並未暗示其相關裝置不含有任何佈線，雖然於某些實施例中其可能不含有。通訊晶片1206可實施任何數目的無線標準或協定，包括(但不限定於)電機電子工程師學會(IEEE)標準，其包括Wi-Fi(IEEE 802.11家族)、IEEE 802.16標準(例如，IEEE 802.16-2005修正)、長期演進(LTE)計畫連同任何修正、更新、及/或修訂(例如，先進LTE計畫、超行動寬頻(UMB)計畫(亦稱為「3GPP2」)等等)。IEEE 802.16相容的BWA網路通常被稱為WiMAX網路，其為代表全球互通微波存取之縮寫，其為通過IEEE 802.16標準之符合性及可交互操作性測試的產品之驗證標記。通訊晶片1206可依據全球行動通訊系統(GSM)、通用封包無線電服務(GPRS)、環球行動電訊系統(UMTS)、高速封包存取 (HSPA)、演進的HSPA(E-HSPA)、或LTE網路而操作。通訊晶片1206可依據GSM演進之增強資料(EDGE)、GSM EDGE無線電存取網路(GERAN)、環球陸地無線電存取網路(UTRAN)、或演進的UTRAN(E-UTRAN)而操作。通訊晶片1206可依據分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強的無線電訊(DECT)、演進資料最佳化(EV-DO)、其衍生者、以及其被指定為3G、4G、5G及更新之任何其他無線協定而操作。通訊晶片1206可依據其他實施例中之其他無線協定而操作。
計算裝置1200可包括複數通訊晶片1206。例如，第一通訊晶片1206可專用於較短距離無線通訊，諸如Wi-Fi及藍牙；而第二通訊晶片1206可專用於較長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其他。
計算裝置1200之處理器1204可包括一具有使用工作函數修改層之已調變臨限電壓的電晶體結構之晶粒(例如，圖1-2之晶粒102)，如文中所述者。例如，圖1-2之晶粒102可被安裝於封裝組合，其被安裝於主機板1202上。術語「處理器」可指稱任何裝置或裝置之部分，其處理來自暫存器及/或記憶體之電子資料以將該電子資料轉變為其可被儲存於暫存器及/或記憶體中之其他電子資料。
通訊晶片1206亦可包括一具有使用工作函數修改層 之已調變臨限電壓的電晶體結構之晶粒(例如，圖1-2之晶粒102)，如文中所述者。於進一步實施方式中，裝入計算裝置1200內之另一組件(例如，記憶體裝置或其他積體電路裝置)可含有一具有使用工作函數修改層之已調變臨限電壓的電晶體結構之晶粒(例如，圖1-2之晶粒102)，如文中所述者。
於各種實施方式中，計算裝置1200可為行動計算裝置、膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、輸入板、個人數位助理(PDA)、超輕行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。於進一步實施方式中，計算裝置1200可為處理資料之任何其他電子裝置。
範例
依據各個實施例，本發明描述一種元件。元件之範例1可包括半導體基底、配置於該半導體基底上之通道體、與該通道體耦合而具有第一厚度之第一閘極電極及與該通道體耦合而具有第二厚度之第二閘極電極，其中該第一厚度係大於該第二厚度。範例2可包括範例1之元件，進一步包括與該通道體耦合而具有第三厚度之第三閘極電極，其中該第二厚度係大於該第三厚度，及其中該第一閘極電極、該第二閘極電極和該第三閘極電極係由具有相同化學成分之第一材料所組成。範例3可包括範例2之元件，進 一步包括與該通道體耦合而具有第四厚度之第四閘極電極，其中該第四厚度係大於該第一厚度且該第四閘極電極係由具有與該第一材料不同的化學成分之第二材料所組成。範例4可包括範例3之元件，其中該第二閘極電極被配置於該第一閘極電極與該第三閘極電極之間，而該第三閘極電極被配置於該第二閘極電極與該第四閘極電極之間。範例5可包括範例3之元件，其中該第一材料為p型工作函數金屬而該第二材料為n型工作函數金屬。範例6可包括範例1或2之元件，其中該第一閘極電極和該第二閘極電極係由具有相同的n型或p型成分之第一材料所組成，該元件進一步包含配置於該第一閘極電極和該第二閘極電極之該第一材料上的第二材料，其中假如該第一材料具有p型成分，則該第二材料具有n型成分，而假如該第一材料具有n型成分，則該第二材料具有p型成分。範例7可包括範例1之元件，其中該第一閘極電極和該第二閘極電極係由具有相同的n型或p型成分之第一材料所組成，該元件進一步包含配置於該第一閘極電極之該第一材料上的第二材料和配置於該第二閘極電極之該第一材料上的第三材料，其中假如該第一材料具有p型成分，則該第二材料具有n型成分，而假如該第一材料具有n型成分，則該第二材料具有p型成分；及其中該第二材料與該第三材料具有不同的化學成分。範例8可包括範例1之元件，其中該第一閘極電極和該第二閘極電極係由具有相同的n型或p型成分之第一材料所組成，該元件進一步包含配置 於該第一閘極電極之該第一材料上的第二材料和配置於該第二材料上的第三材料，其中該第三材料為較該第一材料更p型且較該第二材料更n型之填充材料。範例9可包括範例1-8之任一者的元件，進一步包含閘極電介質膜，其係配置於該第一閘極電極與該通道體之間以及於該第二閘極電極與該通道體之間。範例10可包括範例1-8之任一者的元件，其中該通道體係由未摻雜之半導體材料所組成的鰭片結構。範例11可包括範例1-8之任一者的元件，其中該第一厚度等於30埃或更小。
依據各個實施例，本發明描述一種方法。方法之範例12可包括提供配置於半導體基底上之通道體及形成與該通道體耦合之第一閘極電極和第二閘極電極，其中該第一閘極電極具有第一厚度，該第二閘極電極具有第二厚度，且該第一厚度大於該第二厚度。範例13可包括範例12之方法，其中形成該第一閘極電極和該第二閘極電極包含同時地將電極材料沈積在該第一閘極電極之第一區以及該第二閘極電極之第二區中而成為第一沈積之部分、選擇性地移除該第二區中之該電極材料、及接續於選擇性地移除該第二區中之該電極材料後，同時地將該電極材料沈積在該第一區以及該第二區中而成為第二沈積之部分。範例14可包括範例13之方法，進一步包含形成與該通道體耦合之第三閘極電極，其中該第三閘極電極具有第三厚度且該第二厚度係大於該第三厚度。範例15可包括範例14之方法，其中選擇性地移除該第二區中之該電極材料為第一移 除之部分，而形成該第三閘極電極包含當同時地將該電極材料沈積在該第一區以及該第二區中而成為第一沈積之部分時，同時地將該電極材料沈積在該第三閘極電極之第三區中；當選擇性地移除該第二區中之該電極材料為該第一移除之部分時，選擇性地移除該第三區中之該電極材料；當同時地將該電極材料沈積在該第一區以及該第二區中而成為第二沈積之部分時，同時地將該電極材料沈積在該第三區中；選擇性地移除該第三區中之該電極材料而成為第二移除之部分；及接續於選擇性地移除該第三區中之該電極材料而成為該第二移除之部分後，同時地將該電極材料沈積在該第一區、該第二區及該第三區中而成為第三沈積之部分。範例16可包括範例13之方法，進一步包形成與該通道體耦合而具有第四厚度之第四閘極電極，其中該第四厚度係大於該第一厚度且該第四閘極電極係由具有與該電極材料不同的化學成分之另一電極材料所組成。範例17可包括範例13之方法，其中該第一閘極電極和該第二閘極電極之該電極材料具有相同的n型或p型成分，該方法進一步包含將另一電極材料沈積在該第一閘極電極和該第二閘極電極之該電極材料上，其中假如該第一材料具有p型成分，則該第二材料具有n型成分，而假如該第一材料具有n型成分，則該第二材料具有p型成分。範例18可包括範例12之方法，其中形成該第一閘極電極包含以該第一閘極電極之材料取代犧牲材料。範例19可包括範例12之方法，進一步包含形成第三閘極電極於該第一閘 極電極上以及形成第四閘極電極於該第三閘極電極上，其中該第四閘極電極之材料為較該第一閘極電極之材料更p型且較該第三閘極電極之材料更n型的填充材料。範例20可包括範例12-19之任一者的方法，進一步包含在形成該第一閘極電極和該第二閘極電極之前，形成閘極電介質膜於該通道體上。範例21可包括範例12-19之任一者的方法，其中並無摻雜製程被執行在通道體上以調變一或更多電晶體之臨限電壓。
依據各個實施例，本發明描述一種系統(例如，計算裝置)。計算裝置之範例22包括電路板及與該電路板耦合之晶粒，該晶粒包括半導體基底、配置於該半導體基底上之通道體、與鰭片結構耦合而具有第一厚度之第一閘極電極、及與該通道體耦合而具有第二厚度之第二閘極電極，其中該第一厚度係大於該第二厚度。範例23可包括範例22之計算裝置，進一步包括與該通道體耦合而具有第三厚度之第三閘極電極，其中該第二厚度係大於該第二厚度，及該第一閘極電極、該第二閘極電極和該第三閘極電極係由具有相同化學成分之第一材料所組成。範例24可包括範例22或23之計算裝置，其中該晶粒為處理器而該計算裝置為行動計算裝置，其包括以下之一或更多者：天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速計、迴轉儀、揚聲器、及相機。
各個實施例可包括上述實施例之任何適當組合，包括以結合形式(及)描述於上之實施例的替代(或)實施例(例如，「及」可為「及/或」)。再者，某些實施例可包括其上儲存有指令之一或更多製造物件(例如，非暫態電腦可讀取媒體)，當被執行時，該些指令導致任何上述實施例之動作。此外，某些實施例可包括元件或系統，其具有用以執行上述實施例之各個操作的任何適當機構。
闡明的實施方式之上述描述(包括摘要中所述者)不是想要詳盡或者限制本發明之實施例於所揭露的精確形式。雖然特定實施方式及範例被描述於文中以供說明性目的，但於本發明之範圍內的各個同等修改是可能的，如那些熟悉相關技藝人士所將認可者。
可根據上述詳細描述以對本發明之實施例做出這些修改。以下申請專利範圍中所使用之術語不應被解讀為限制本發明之各個實施例於說明書及申請專利範圍中所揭露的特定實施方式。反之，範圍應完全由後附申請專利範圍所判定，該申請專利範圍應依據已建立的申請專利範圍解讀原理來解釋。

Claims (37)

  1. 一種積體電路，包含：第一鰭片和第二鰭片，其中該些第一和第二鰭片包括矽；第一n型金氧半導體(NMOS)電晶體之第一閘極電極，位於該第一鰭片之頂部表面和側壁上，該第一閘極電極包括於該第一鰭片之該頂部表面上方具有第一厚度的第一層；第二NMOS電晶體之第二閘極電極，位於該第二鰭片之頂部表面和側壁上，其中該第二閘極電極包括於該第二鰭片之該頂部表面上方具有不同於該第一厚度之第二厚度的第二層，其中該第一層和該第二層為包括鉭之相同材料；及介於該第一閘極電極與該第一鰭片之間的第一閘極電介質和介於該第二閘極電極與該第二鰭片之間的第二閘極電介質，該些第一和第二閘極電介質包括鉿及氧。
  2. 如申請專利範圍第1項之積體電路，其中該些第一和第二閘極電極包括複數層，其包括該些個別第一和第二層，其中該些第一和第二閘極電極之該些複數層係由相同的材料所形成，及其中該些第一和第二層具有相同的順序於該些個別複數層內。
  3. 如申請專利範圍第2項之積體電路，其中該些複數層進一步包括一或更多含鈦層。
  4. 如申請專利範圍第1項之積體電路，進一步包含：第三鰭片；及位於該第三鰭片之頂部表面和側壁上的第三閘極電極，其中該第三閘極電極包括於該第三鰭片之該頂部表面上方具有不同於該些第一和第二厚度之第三厚度的第三層，其中該第三層包括鉭。
  5. 如申請專利範圍第1項之積體電路，其中該些第一和第二層包括第一金屬，及其中該些第一和第二閘極電極進一步包含位於該些個別第一和第二層上之第二金屬。
  6. 如申請專利範圍第5項之積體電路，其中：該第一金屬為p型工作函數金屬而該第二金屬為n型工作函數金屬，或該第一金屬為n型工作函數金屬而該第二金屬為p型工作函數金屬。
  7. 如申請專利範圍第1項之積體電路，其中該些第一和第二層包括第一金屬，其中該第一閘極電極包括位於該第一層上並與該第一層接觸之第二金屬，及其中該第二閘極電極包括位於該第二層上並與該第二層接觸之第三金屬，其中該些第一、第二、和第三金屬具有不同的化學成分。
  8. 如申請專利範圍第1項之積體電路，其中該些第一和第二層包括第一金屬，及其中該些第一和第二閘極電極進一步包含：位於該第一層上並與該第一層接觸之第二金屬；及位於該第二金屬上並與該第二金屬接觸之第三金屬，其中該第三金屬之工作函數為較該第一金屬更p型且較該第二金屬更n型。
  9. 如申請專利範圍第1項之積體電路，其中該些第一和第二鰭片為未摻雜的。
  10. 如申請專利範圍第1項之積體電路，其中該第一厚度為5埃或更小而該第二厚度為大於5埃。
  11. 如申請專利範圍第1項之積體電路，其中該第一閘極電極之第一工作函數及該第二閘極電極之工作函數係根據該個別的第一厚度及第二厚度。
  12. 一種用以形成積體電路之方法，該方法包含：提供第一鰭片和第二鰭片，其中該些第一和第二鰭片包括矽；形成第一閘極電介質於該第一鰭片之頂部表面和側壁上，該第一閘極電介質包括鉿及氧；形成第二閘極電介質於該第二鰭片之頂部表面和側壁上，該第二閘極電介質包括鉿及氧；形成第一閘極電極之第一層於該第一鰭片之該頂部表面和該些側壁上方的該閘極電介質上，該第一層具有第一厚度；及形成第二閘極電極之第二層於該第二鰭片之該頂部表面和該些側壁上方的該閘極電介質上，該第二層具有第二厚度，其中該第一層和該第二層係由包括鉭之相同材料所組成。
  13. 如申請專利範圍第12項之方法，其中該些第一和第二層之材料為工作函數金屬，且其中該方法進一步包含：在形成該第一層之前形成犧牲材料於鄰接該第一閘極電極之閘極區中，以防止當形成該第一層時該第一層之形成於該閘極區中；在形成該第一層之後從該閘極區移除該犧牲材料；及形成第三層於該閘極區中，其中該第三層包括與該些第一和第二層之該工作函數金屬不同的工作函數金屬。
  14. 如申請專利範圍第12項之方法，其中形成該第一層和該第二層包含：同時地沈積該材料於該第一閘極電極之第一區和該第二閘極電極之第二區中以成為第一沈積之部分；選擇性地從該第二區移除該材料；及同時地沈積該材料於該第一區和該第二區中以成為第二沈積之部分，接續於選擇性地從該第二區移除該材料以後。
  15. 如申請專利範圍第14項之方法，其中選擇性地從該第二區移除該材料為第一移除之部分，其中該方法進一步包含：當同時地沈積該材料於該第一區和該第二區中以成為該第一沈積之部分時，同時地沈積該材料於第三閘極電極之第三區中；當選擇性地移除該第二區中之工作函數金屬以成為該第一移除之部分時，選擇性地移除該第三區中之該材料；當同時地沈積該材料於該第一區和該第二區中以成為該第二沈積之部分時，同時地沈積該材料於第三區中；選擇性地移除該第三區中之該材料以成為第二移除之部分；及同時地沈積該材料於該第一區、該第二區和該第三區中以成為第三沈積之部分，接續於選擇性地移除該第三區中之該材料以成為該第二移除之部分以後，以提供該材料之第三層予該第三閘極電極，該第三層具有小於該些第一和第二厚度之第三厚度。
  16. 如申請專利範圍第12項之方法，進一步包含形成該些第一和第二閘極電極之複數層，包括該些個別第一和第二層，其中該些第一和第二閘極電極之該些複數層係由相同材料所組成。
  17. 如申請專利範圍第12項之方法，其中並無摻雜製程被執行在該些第一或第二鰭片上以調變一或更多電晶體之臨限電壓。
  18. 一種計算裝置，包含：電路板；及與該電路板耦合之晶粒，該晶粒包括第一鰭片和第二鰭片，其中該些第一和第二鰭片包括矽；第一n型金氧半導體(NMOS)電晶體之第一閘極電極，位於該第一鰭片之頂部表面和側壁上，該第一閘極電極具有第一堆疊的金屬層，包括具有第一厚度之第一金屬層；及第二NMOS電晶體之第二閘極電極，位於該第二鰭片之頂部表面和側壁上，該第二閘極電極具有第二堆疊的金屬層，包括具有不同於該第一厚度的第二厚度之第二金屬層，其中該些第一和第二堆疊的金屬層具有相同的材料成分，其中該些第一和第二金屬層係相應於該些個別第一和第二堆疊的金屬層內之相同層，及其中該些第一和第二金屬層係由包括鉭之相同材料所組成。
  19. 如申請專利範圍第18項之計算裝置，進一步包含配置於該第一堆疊的金屬層與該第一鰭片之間以及配置於該第二堆疊的金屬層與該第二鰭片之間的電介質材料，其中該些第一和第二閘極電極係與該電介質材料直接接觸，及其中該電介質材料包括鉿及氧。
  20. 如申請專利範圍第18項之計算裝置，進一步包含：位於第三鰭片之頂部表面和側壁上的第三閘極電極，該第三閘極電極具有第三堆疊的層，包括具有不同於該些第一和第二厚度的第三厚度之第三金屬層，其中該些第一、第二和第三金屬層係由相同的金屬所組成。
  21. 如申請專利範圍第18項之計算裝置，進一步包含：位於第三鰭片之頂部表面和側壁上的第三閘極電極，該第三閘極電極包括具有不同於該第一厚度的第三厚度之第三金屬層，其中該第三金屬層係由與該些第一和第二金屬層不同的金屬所組成。
  22. 如申請專利範圍第18項之計算裝置，其中該些第一和第二堆疊的金屬層進一步包括一或更多含鈦層。
  23. 如申請專利範圍第18項之計算裝置，其中：該晶粒為處理器；以及該計算裝置為行動計算裝置，其包括以下之一或更多者：天線、顯示、觸控螢幕顯示、觸控螢幕控制器、電池、音頻編碼解碼器、視頻編碼解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、蓋革計數器、加速計、迴轉儀、揚聲器、及相機。
  24. 一種積體電路結構，包含：第一N型鰭片FET裝置，包含具有第一電極材料層之第一閘極電極，該第一電極材料層具有一成分，及該第一電極材料層具有第一厚度；第二N型鰭片FET裝置，包含具有第二電極材料層之第二閘極電極，該第二電極材料層具有該成分，及該第二電極材料層具有大於該第一厚度之第二厚度；以及第一P型鰭片FET裝置，包含具有第三電極材料層之第三閘極電極，該第三電極材料層具有該成分，及該第三電極材料層具有與該第一厚度相同的第三厚度。
  25. 如申請專利範圍第24項之積體電路結構，其中該第二厚度約為該第一厚度的兩倍。
  26. 如申請專利範圍第24項之積體電路結構，其中該第一電極材料層具有U形狀，其中該第二電極材料層具有U形狀，及其中該第三電極材料層具有U形狀。
  27. 如申請專利範圍第24項之積體電路結構，其中該第一厚度約為5埃。
  28. 如申請專利範圍第27項之積體電路結構，其中該第二厚度約為10埃。
  29. 如申請專利範圍第24項之積體電路結構，其中該第二厚度約為10埃。
  30. 一種計算裝置，包含：電路板；及耦合至該電路板之組件，該組件包括積體電路結構，包含：第一N型鰭片FET裝置，包含具有第一電極材料層之第一閘極電極，該第一電極材料層具有一成分，及該第一電極材料層具有第一厚度；第二N型鰭片FET裝置，包含具有第二電極材料層之第二閘極電極，該第二電極材料層具有該成分，及該第二電極材料層具有大於該第一厚度之第二厚度；以及第一P型鰭片FET裝置，包含具有第三電極材料層之第三閘極電極，該第三電極材料層具有該成分，及該第三電極材料層具有與該第一厚度相同的第三厚度。
  31. 如申請專利範圍第30項之計算裝置，進一步包含：耦合至該電路板之記憶體。
  32. 如申請專利範圍第30項之計算裝置，進一步包含：耦合至該電路板之通訊晶片。
  33. 如申請專利範圍第30項之計算裝置，進一步包含：耦合至該電路板之相機。
  34. 如申請專利範圍第30項之計算裝置，進一步包含：耦合至該電路板之電池。
  35. 如申請專利範圍第30項之計算裝置，進一步包含：耦合至該電路板之天線。
  36. 如申請專利範圍第30項之計算裝置，其中該組件係選自由處理器及通訊晶片所組成的群組。
  37. 如申請專利範圍第30項之計算裝置，其中該計算裝置係選自由行動電話、膝上型電腦、桌上型電腦、伺服器、及機上盒所組成的群組。
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