CN109378342A - 多阈值电压器件以及相关联的技术和结构 - Google Patents

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Abstract

本公开内容的实施例描述了多阈值电压器件以及相关联的技术和结构。在一个实施例中，一种装置包括：半导体衬底、被设置在半导体衬底上的沟道体、具有第一厚度并且与沟道体耦合的第一栅极电极以及具有第二厚度并且与沟道体耦合的第二栅极电极，其中，第一厚度大于第二厚度。可以描述和/或请求保护其它实施例。

Description

多阈值电压器件以及相关联的技术和结构
本申请是申请号为201480062528.X、申请日为2014年12月02日、发明名称为“多阈值电压器件以及相关联的技术和结构”的中国发明专利申请的分案申请。
相关申请的交叉引用
本申请要求享有于2013年12月16日提交的、名称为“MULTI-THRESHOLD VOLTAGEDEVICES AND ASSOCIATED TECHNIQUES AND CONFIGURATIONS”的美国申请No.14/108,265的优先权，该美国申请以全文引用的方式并入本文中。
技术领域
本公开内容的实施例总体上涉及集成电路的领域，更具体而言，涉及多阈值电压器件以及相关联的技术和结构。
背景技术
可以通过晶体管的阈值电压(Vth)来调制晶体管漏电和开关速度。新兴电路可以利用具有多个阈值电压的晶体管来优化功率耗散和时钟频率。例如，限制电路性能的子电路可以使用较低Vth的晶体管来提高开关速度，并且并不限制电路性能的子电路可以使用较高Vth的晶体管来减小功率损耗。调制晶体管的阈值电压的传统方法可以基于用不同量的杂质来掺杂沟道区。例如，如果较大数量的p型掺杂剂被注入到沟道中，则n型器件可具有较高的Vth。当不同的晶体管被注入不同水平的沟道掺杂剂时，可以实现不同的阈值电压。然而，掺杂沟道(例如，通过注入)可能会不利地影响对于给定漏电电平的晶体管的开关速度。掺杂剂原子可以散射移动电荷载流子，减小了载流子电荷迁移率。此外，晶体管性能变化可以随着增加的掺杂剂水平而加大。例如，Vth的变化可以随着由于随机的掺杂剂波动而增加的掺杂剂水平而加大。
附图说明
结合附图根据以下具体实施方式将容易理解实施例。为了便于进行描述，相似的附图标记指代相似的结构元件。以举例的方式而并非以限制的方式在附图的图中例示实施例。
图1示意性地例示了根据某些实施例的晶圆形式和单体化形式的示例性管芯的顶视图。
图2示意性地例示了根据某些实施例的集成电路(IC)组件的横截面侧视图。
图3示意性地例示了根据某些实施例的具有各个阈值电压的晶体管器件的示例性能带图。
图4示意性地例示了根据某些实施例的具有各个阈值电压的晶体管在制造的各个阶段期间的横截面侧视图。
图5示意性地例示了根据某些实施例的用于形成图4中的晶体管器件的示例性图案化技术。
图6示意性地例示了根据某些实施例的具有各个阈值电压的晶体管器件的另一个示例性能带图。
图7示意性地例示了根据某些实施例的具有各个阈值电压的晶体管器件在制造的各个阶段期间的横截面侧视图。
图8示意性地例示了根据某些实施例的用于形成图7中的晶体管器件的示例性图案化技术。
图9示意性地例示了根据某些实施例的具有各个阈值电压的晶体管器件的另一个示例性能带图。
图10示意性地例示了根据某些实施例的具有各个阈值电压的晶体管器件在制造的各个阶段期间的横截面侧视图。
图11示意性地例示了根据某些实施例的制造具有各个阈值电压的晶体管器件的方法的流程图。
图12示意性地例示了根据某些实施例的可以包括如本文中所描述的具有各个阈值电压的晶体管器件的示例性系统。
具体实施方式
本公开内容的实施例描述了多阈值电压器件以及相关联的技术和结构。在以下具体实施方式中，参考了构成具体实施方式的一部分的附图，其中，相似的附图标记在通篇中指代相似的部分，并且其中，仅以其中可以实施本公开内容的主题的说明实施例的方式示出。应当理解的是，在不背离本公开内容的范围的情况下，可以利用其它实施例，并且可以做出结构变化或逻辑变化。因此，并非在限制意义上采用以下具体实施方式，并且由所附权利要求书及其等效方案来限定实施例的范围。
出于本公开内容的目的，短语“A和/或B”表示(A)、(B)、或(A和B)。出于本公开内容的目的，短语“A、B、和/或C”表示“(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。
说明书可以使用基于视角的描述，例如顶部/底部、侧、上方/下方、等等。这些描述仅用于方便讨论，而并非旨在将本文中所描述的实施例的应用限制到任何特定的方位。
说明书可以使用短语“在一个实施例中”、或者“在实施例中”，其可以分别指代相同或不同实施例中的一个或多个。此外，如针对本公开内容的实施例所使用的术语“包括”、“包含”、“具有”等等含义相同。
本文中可以使用术语“与……耦合”及其派生物。“耦合”可以表示以下概念中的一个或多个概念。“耦合”可以表示两个或更多个元件直接物理接触或电接触。然而，“耦合”也可以表示两个或更多个元件彼此间接接触，但依然彼此协作或相互作用，并可以表示一个或多个其它元件在所述彼此耦合的元件之间耦合或连接。术语“直接耦合”可以表示两个或更多个元件直接接触。
在各实施例中，短语“第一部件形成、沉积、或者设置在第二部件上”可以表示第一部件形成、沉积、或设置在第二部件上方，并且第一部件的至少一部分可以与第二部件的至少一部分直接接触(例如，直接物理接触和/或电接触)或间接接触(例如，在第一部件与第二部件之间具有一个或多个其它部件)。
如本文中所使用的，术语“模块”可以指代以下部件、以下部件的一部分、或者包括以下部件：专用集成电路(ASIC)、电子电路、处理器(共享、专用、或组)和/或执行一个或多个软件或固件程序的存储器(共享、专用、或组)、组合逻辑电路、和/或提供所述功能的其它适当的部件。
图1示意性地例示了根据某些实施例的晶圆形式10和单体化形式100的示例性管芯102的顶视图。在某些实施例中，管芯102可以是由举例来说诸如硅或其它适当的材料之类的半导体材料构成的晶圆11的多个管芯(例如，管芯102、102a、102b)的其中之一。多个管芯可以形成在晶圆11的表面上。管芯中的每个管芯可以是包括有如本文中所描述的多阈值电压晶体管器件的半导体产品的重复单元。例如，管芯102可以包括具有晶体管元件的电路，举例来说，该晶体管元件例如是在多阈值电压晶体管器件中为移动电荷载流子提供沟道路径的一个或多个沟道体104(例如，鳍状结构、纳米线、等等)。尽管在图1中以横贯管芯102的大部分的行描绘了一个或多个沟道体104，但应当理解，在其它实施例中可以以管芯102上的各种其它适当的布置中的任何布置来配置一个或多个沟道体104。
在完成被包含在管芯中的半导体产品的制造工艺之后，晶圆11可以经历单体化过程，其中，管芯中的每个管芯(例如，管芯102)彼此分隔开，以提供半导体产品的分立的“芯片”。晶圆11可以是多个尺寸中的任何尺寸。在某些实施例中，晶圆11具有从大约25.4mm到大约450mm的范围内的直径。在其它实施例中，晶圆11可以包括其它尺寸和/或其它形状。根据各实施例，一个或多个沟道体104可以以晶圆形式10或单体化形式100被设置在半导体衬底上。本文中所描述的一个或多个沟道体104可以被并入用于逻辑单元或存储器或其组合的管芯102中。在某些实施例中，一个或多个沟道体104可以是片上系统(SoC)组件的部分。
图2示意性地例示了根据某些实施例的集成电路(IC)组件200的横截面侧视图。在某些实施例中，IC组件200可以包括与封装衬底121电耦合和/或物理耦合的一个或多个管芯(下文中被称为“管芯102”)。管芯102可以包括一个或多个沟道体(例如，图1中的一个或多个沟道体104)，该一个或多个沟道体充当如本文中所描述的多阈值电压晶体管器件的沟道体。在某些实施例中，如可见的，封装衬底121可以与电路板122电耦合。
管芯102可以表示采用半导体制造技术(例如，结合形成CMOS器件所使用的薄膜沉积、光刻、蚀刻等等)来由半导体材料(例如，硅)制成的分立产品。在某些实施例中，在某些实施例中，管芯102可以是处理器、存储器、SoC或ASIC、可以包括它们或者可以是它们的一部分。在某些实施例中，电绝缘材料(举例来说，例如，模塑料或底部填充材料(未示出))可以包封管芯级互连结构106和/或管芯102的至少一部分。
管芯102可以根据各种适当的配置(例如包括，与倒装芯片结构中的封装衬底121直接耦合)而附接到封装衬底121，如所描绘的。在倒装芯片配置中，使用诸如凸块、柱、或者也可以使管芯102与封装衬底121电耦合的其它适当的结构之类的管芯级互连结构106，包括有电路的管芯102的有源侧S1附接到封装衬底121的表面。管芯102的有源侧S1可以包括如本文中所描述的多阈值电压晶体管器件。如可见的，无源侧S2可以被设置为与有源侧S1相对。
在某些实施例中，管芯级互连结构106可以被配置为在管芯102与其它电器件之间路由电信号。电信号例如可以包括结合管芯102的操作使用的输入/输出(I/O)信号和/或电源/地信号。
在某些实施例中，封装衬底121是具有核和/或层积层的基于环氧树脂的层叠衬底(举例来说，例如味之素增强膜(ABF)衬底)。在其它实施例中，封装衬底121可以包括其它适当类型的衬底，例如包括由玻璃、陶瓷、或半导体材料构成的衬底。
封装衬底121可以包括被配置为将电信号路由到管芯102或者从管芯102路由电信号的电路由部件。电路由部件例如可以包括被设置在封装衬底121的一个或多个表面上的焊盘或迹线(未示出)和/或内部路由部件(未示出)，举例来说，例如沟槽、过孔、或用于将电信号路由通过封装衬底121的其它互连结构。例如，在某些实施例中，封装衬底121可以包括电路由部件，例如被配置为接收管芯102的相应的管芯级互连结构106的焊盘(未示出)。
电路板122可以是由诸如环氧树脂层叠体之类的电绝缘材料组成的印刷电路板(PCB)。例如，电路板122例如可以包括电绝缘层，其例如由以下材料组成：聚四氟乙烯、诸如阻燃剂4(FR4)、FR1、棉纸之类的酚醛树脂棉纸材料、诸如CEM-1或CEM-3之类的环氧树脂材料或者利用环氧树脂预浸材料来层叠在一起的编织玻璃材料。可以通过电绝缘层来形成诸如迹线、沟槽、过孔之类的互联结构(未示出)，从而使管芯102的电信号路由通过电路板122。在其它实施例中，电路板122可以由其它适当的材料组成。在某些实施例中，电路板122是母板(例如，图12的母板1002)。
封装级互连件(举例来说，例如焊球112)可以耦合到封装衬底121上和/或电路板122上的一个或多个焊盘(下文中称为“焊盘110”)以形成对应的焊接点，该焊接点被配置为在封装衬底121与电路板122之间路由电信号。焊盘110可以由任何适当的导电材料(例如，金属，其例如包括镍(Ni)、铂(Pd)、金(Au)、银(Ag)、铜(Cu)、及其组合)组成。可以在其它实施例中使用用于使封装衬底121与电路板122物理和/或电耦合的其它适当的技术。
在其它实施例中，IC组件200可以包括各种其它适当的结构，例如包括倒装芯片和/或引线接合结构、内插件、包括系统级封装(SiP)和/或封装堆叠(PoP)结构的多芯片封装结构的适当的组合。可以在某些实施例中使用用于在管芯102与IC组件200的其它部件之间路由电信号的其它适当的技术。
图3示意性地例示了根据某些实施例的具有各个阈值电压的晶体管器件的示例性能带图300。能带图300可以示出与使用硅所形成的多个多阈值晶体管器件(下文中称为“器件”)n0、n1、n2、p2、p1、p0中每个器件之间的阈值电压差相对应的功函数能级(以虚线形式)。如可见的，器件n0的阈值电压(例如，最接近于硅的导带)可以小于器件n1的阈值电压，器件n1的阈值电压可以小于器件n2的阈值电压。器件p2的阈值电压可以小于器件p1的阈值电压，器件p1的阈值电压可以小于器件p0的阈值电压(例如，最接近于硅的价带)。在某些实施例中，器件n2、p2的功函数可以相同或基本上相同。在某些实施例中，阈值电压中每个阈值电压之间(例如，在n0与n1之间、n1与n2、p2之间、等等)的差值从10毫伏(mV)到200mV或更大。在一个实施例中，阈值电压中的每个阈值电压之间的差值为大约50mV。在其它实施例中，阈值电压中的每个阈值电压之间的差值可具有其它适当的值。
代替通过掺杂来创建下层沟道体的费米能级的差值或除了创建这种差值以外，可以使用不同厚度的栅极电极材料来实现器件n0、n1、n2、p2、p1、p0的阈值电压的变化，这可以改变栅极的功函数。例如，可以通过改变p型栅极电极的厚度来实现n型器件中的阈值电压的变化，并且可以通过改变n型栅极电极的厚度来实现p型器件中的阈值电压的变化。在所绘的实施例中，对于n型器件阵列，层Q1、Q2、Q3和Q4可以分别具有对应的箭头，该对应的箭头表示形成在沟道体上的不同厚度的p型功函数金属(pWFM)以调制n0、n1、n2/p2、p1和p0的阈值电压。亦即，层Q1可具有与器件p0相对应的最大厚度的pWFM，层Q2可具有相对于层Q1厚度较小并与器件p1相对应的pWFM，层Q3可具有相对于层Q2厚度较小并与器件n2、p2相对应的pWFM，并且层Q4可具有与器件n1相对应的最小厚度的pWFM。器件n0可完全不具有pWFM厚度，并且可具有形成在相应的沟道体上的n型功函数金属(nWFM)。在以上示例中，pWFM和nWFM可以根据各实施例进行切换，以为p型器件阵列提供多阈值电压器件。尽管已经结合硅描述了能带图300，但在其它实施例中，本文中所描述的类似原理可以结合其它适当的半导体材料来使用。此外，可以在其它实施例中使用除了功函数金属以外的适当的电极材料。
图4示意性地例示了根据某些实施例的具有各个阈值电压的晶体管器件在制造的各个阶段期间的横截面侧视图。根据结合图4所描述的技术，可以在与器件n0、n1、n2、p2、p1和p0相对应的栅极电极区域(下文中称为“区域”)中形成不同厚度的栅极电极材料，以便为器件n0、n1、n2、p2、p1和p0提供不同的阈值电压。如可见的，该区域可以包括在器件n0、n1、n2、p2、p1和p0中的每个器件的沟道体104上方的开口。根据各实施例，器件n0、n1、n2、p2、p1和p0可以与图3中类似地标记的器件n0、n1、n2、p2、p1和p0相对应。
在400a处，沿着沟道体104的纵长方向(例如，由箭头L指示)描绘了在以下操作之后的晶体管结构：沉积和图案化电介质材料440以在器件n0、n1、n2、p2、p1和p0的沟道体104的相应区域上方形成开口、将栅极电介质442沉积到沟道体104的所暴露的表面上并且在与p0器件相对应的区域中的沟道体104上(即，在栅极电介质442上)沉积某一厚度的电极材料444。本文中所使用的术语“晶体管结构”可以包括在某些实施例中包括有多个晶体管的部分的结构。例如，在所描绘的实施例中，表示与器件n0、n1、n2、p2、p1和p0相对应的六个晶体管栅极。在某些实施例中，所描绘的实施例中的沟道体104可以是被设置在半导体衬底(例如，体或绝缘体上硅(SOI))上的鳍状结构，并且除了鳍状结构的顶部表面以外，栅极电介质442和电极材料444还可以被设置在鳍状结构的侧壁表面的至少一部分上。栅极电介质442可以包括被设置在电极材料444与沟道体104之间的膜。电极材料444可以是修改晶体管器件的阈值电压的功函数金属。在某些实施例中，电极材料444可以被称为功函数修改层。
根据各实施例，在400a处，描绘了在将某一厚度的电极材料444沉积在与相应器件n0、n1、n2、p2、p1和p0相对应的所有区域中的沟道体104上、并从与所有器件n0、n1、n2、p2、p1(除了器件p0以外)相对应的区域去除电极材料444之后的晶体管结构。结合图5描述了用于执行400a处的这种沉积和去除工艺的示例性技术。
图5示意性地例示了根据某些实施例的用于形成图4中的晶体管器件的示例性图案化技术。在500a处，描绘了在与图4中的器件p0和p1相对应的区域中的沟道体104上方的电介质材料440中形成开口之后的晶体管结构。器件g1可以表示在去除电极材料的情况下的图4中的器件中的一个或多个器件。例如，器件g1可以表示在400a处的器件n0、n1、n2、p2和p1、400b处的器件n0、n1、n2和p2、400c处的器件n0和n1、和/或400d处的器件n0中的任何一个或多个器件。器件g0可以表示在保留电极材料的情况下的图4中的器件中的一个或多个器件。可以将栅极电介质(例如，图4中的栅极电介质442)沉积到开口中的沟道体104上，但为了简单起见，未在图5中示出。
在500b处，描绘了在将电极材料444沉积到开口中的沟道体104上之后的晶体管结构。如可见的，在某些实施例中，电极材料444的沉积可以是共形的。
在500c处，描绘了在将图案转移层550(例如，光敏材料)沉积在电极材料444上之后的晶体管结构。
在500d处，描绘了在去除在下层电极材料444将被去除的区域上方的图案转移层550的部分之后的晶体管结构。例如，可以使用诸如光刻或蚀刻工艺之类的图案化工艺来暴露并去除图案转移层550的选择部分。
在500e处，描绘了在对不受图案转移层550保护的电极材料444进行蚀刻之后的晶体管结构。在所描绘的实施例中，从器件p1的区域中的沟道体104去除电极材料444，但电极材料444仍然保留在器件p0的区域中的沟道体104上。
在500f处，可以使用任何适当的技术(举例来说，例如，光刻胶剥离工艺)来去除图案转移层550。
再次返回到图4，在400b处，描绘了在将某一厚度的电极材料444沉积在与相应器件n0、n1、n2、p2、p1和p0相对应的区域中的沟道体104上、并且从与器件n0、n1、n2、p2相对应的区域中去除电极材料444但不从与器件p0和p1相对应的区域中去除电极材料444之后的晶体管结构。以此方式，在400b处，将另一厚度的电极材料444沉积到在400a处保留在器件p0的区域中的沟道体104上的该厚度的电极材料444上，以提供比p1区域中的电极材料444的厚度大的在p0区域中的电极材料444的厚度。
在400b处的电极材料444的沉积和去除工艺可以与结合图5中的动作500a至500f所描述的实施例一致。在某些实施例中，在动作400a-400d中每个动作处所沉积的电极材料444的厚度可以从～1埃到10埃。在一个实施例中，在动作400a-400d中的每个动作处所沉积的电极材料444的厚度为大约5埃。在这种实施例中，在400b处，在p0区域中的电极材料444的厚度为大约10埃，并且在p1区域中的电极材料的厚度为大约5埃。在其它实施例中可以使用其它适当的厚度。
在400c处，描绘了在将某一厚度的电极材料444沉积在与相应器件n0、n1、n2、p2、p1和p0相对应的区域中的沟道体104上、并且从与器件n0和n1相对应的区域去除电极材料444但不从与器件p0、p1、p2和n2相对应的区域去除电极材料444之后的晶体管结构。以此方式，在400c处，将另一厚度的电极材料444沉积到在400b处保留在器件p0和p1的区域中的沟道体104上的该厚度的电极材料444上，以提供比p1区域中的电极材料444的厚度大的在p0区域中的电极材料444的厚度，以及比p2、n2区域中的电极材料444的厚度大的在p1区域中的电极材料444的厚度，如可见的。在400c处的电极材料444的沉积和去除工艺可以与结合图5中的动作500a到500f所描述的实施例一致。
在400d处，描绘了在将某一厚度的电极材料444沉积在与相应器件n0、n1、n2、p2、p1和p0相对应的区域中的沟道体104上、并且从与器件n0相对应的区域去除电极材料444但不从与器件p0、p1、p2、n2和n1相对应的区域去除电极材料444之后的晶体管结构。以此方式，在400d处，将另一厚度的电极材料444沉积到在400c处保留在器件p0、p1、p2和n2的区域中的沟道体104上的该厚度的电极材料444上，以提供比p1区域中的电极材料444的厚度大的在p0区域中的电极材料444的厚度、比p2、n2区域中的电极材料444的厚度大的在p1区域中的电极材料444的厚度、以及比n1区域中的电极材料444的厚度大的在p2、n2区域中的电极材料444的厚度，如可见的。在400d处的电极材料444的沉积和去除工艺可以与结合图5中的动作500a到500f所描述的实施例一致。
在400e处，描绘了在将某一厚度的另一电极材料446沉积在电极材料444上之后的晶体管结构。被设置在与器件p0、p1、p2、n2和n1相对应的区域中的沟道体104上的电极材料444可以具有相同的化学成分，并且另一电极材料446可具有与电极材料444不同的化学成分。在某些实施例中，电极材料444可以是n型或p型材料中的一种材料，并且如果电极材料444是p型的，则电极材料446可以是n型的，或者如果电极材料444是n型的，则电极材料446可以是p型的。例如，在某些实施例中，电极材料444可以是pWFM并且电极材料446可以是nWFM。在器件n0的区域中的沟道体104上的另一电极材料446的厚度可以大于器件n1、n2、p2、p1、和p0的区域中的沟道体104上的电极材料444的厚度，如可见的。在某些实施例中，电极材料446可以是填充材料，并且在某些实施例中，电极材料446可以不是功函数金属。
在某些实施例中，另一电极材料444可以填充在与器件p0、p1、p2、n2、n1和n0对应的区域上方的开口。可以使用平坦化工艺(举例来说，例如，化学机械抛光(CMP))来去除过量的电极材料444，并提供基本上平坦的表面。
在某些实施例中，沟道体104可以由未掺杂的半导体材料组成。亦即，可以仅通过改变电极材料444的厚度而不需要将n型或p型杂质注入沟道体104来实现对晶体管(例如，器件n0、n1、n2、p2、p1和p0)的阈值电压的调制，这可能引起晶体管(例如，FINFET晶体管)对于给定的漏电电平具有较大的开关速度、较高的载流子迁移率和减小的晶体管性能变化。
在某些实施例中，电极材料444的厚度通常在与沟道体104的纵长方向(例如，由箭头L指示)平行的第一方向上增加或保持不变，并且通常在与第一方向垂直的第二方向上减小或保持不变，如可见的。例如，在400c-400e处，在器件p1的区域中的沟道体104上的电极材料444可以被设置在器件p0和p2的区域中的沟道体104上的电极材料444之间，并可以具有比在器件P2的区域中的沟道体104上的电极材料444大的厚度，并且比器件p0的区域中的沟道体104上的电极材料444小的厚度。在某些实施例中，在400e处，器件p0的电极材料444的厚度等于30埃或小于30埃。在其它实施例中可以使用其它适当的厚度。
在其它实施例中可以使用用于提供厚度变化的电极材料444的其它适当的技术，例如包括允许在400a处的p0器件区域中的选择性沉积、在400b处的p0和p1中的选择性沉积、等等的图案化工艺。例如，可以使用掩模或其它保护屏障来在400a处沉积电极材料444期间保护器件p1、p2、n2、n1和n0的区域，并在400b处沉积电极材料444期间保护器件p2、n2、n1、和n0的区域、等等。
图6示意性地例示了根据某些实施例的具有各个阈值电压的晶体管器件的另一个示例性能带图600。能带图600可以描绘与利用硅所形成的多个多阈值器件n0、n1、n2、p2、p1、p0中的每个器件之间的阈值电压差相对应的功函数能级(以虚线形式)。如可见的，器件n0的阈值电压(例如，最接近于硅的导带)可以小于器件n1的阈值电压，器件n1的阈值电压可以小于器件n2的阈值电压。器件p2的阈值电压可以小于器件p1的阈值电压，器件p1的阈值电压可以小于器件p0的阈值电压(例如，最接近于硅的价带)。在某些实施例中，器件n2、p2的功函数可以相同或基本上相同。在某些实施例中，这些阈值电压中的每个阈值电压之间的差值(例如，在n0与n1之间、在n1与n2、p2之间、等等)从10毫伏(mV)到200mV或更大。在一个实施例中，这些阈值电压中的每个阈值电压之间的差值可以为大约50mV。在其它实施例中，这些阈值电压中的每个阈值电压之间的差值可以具有其它适当的值。
代替通过掺杂来创建下层沟道体的费米能级的差值或者除了创建这种差值以外，可以使用不同厚度的栅极电极材料来实现器件n0、n1、n2、p2、p1、p0的阈值电压的变化，这可以改变栅极的功函数。例如，可以通过改变p型栅极电极(例如，功函数修改层)的厚度来实现n型器件中的阈值电压的变化，并且可以通过改变n型栅极电极(例如，功函数修改层)的厚度来实现p型器件中的阈值电压的变化。例如，可以通过将p型功函数金属的薄层插入另一个其它n型功函数金属叠置体(例如，n型功函数填充材料)中来修改n型器件的阈值电压。
在所描绘的实施例中，对于n型器件阵列，层Q1和Q2可分别具有对应的一个或多个箭头，这些箭头表示形成在沟道体上的不同厚度的p型功函数金属(pWFM)以调制n0、n1、n2/p2、p1和p0的阈值电压。亦即，层Q1可以表示在两个区域中沉积相同厚度的pWFM，并且层Q2可以表示在两个区域中的单个区域中沉积大于层Q1的厚度的pWFM的厚度。层DMG可以完全不具有pWFM的厚度，并且可以表示用于提供替代的nWFM(如结合图8所描述的)的牺牲材料层。pWFM和nWFM可以在以上示例中切换，以便根据各实施例为p型器件阵列提供多阈值电压器件。尽管已经结合硅描述了能带图600，但在其它实施例中，可以结合其它适当的半导体材料来使用本文中所描述的类似的原理。此外，在其它实施例中，可以使用除了功函数金属以外的适当的电极材料。
图7示意性地例示了根据某些实施例的具有各阈值电压的晶体管器件在制造的各个阶段期间的横截面侧视图。根据结合图7所描述的技术，可以在与器件n0、n1、n2、p2、p1和p0相对应的区域中形成不同厚度的栅极电极材料，以便提供器件n0、n1、n2、p2、p1和p0的不同的阈值电压。根据各实施例，器件n0、n1、n2、p2、p1和p0可以与图6中类似地标记的器件n0、n1、n2、p2、p1和p0相对应。为了清楚和简单起见，并未在动作700a到700e中的每个动作中重复所有的附图标记。
在700a处，沿着沟道体104的纵长方向(例如，由箭头L指示)描绘了，在沉积和图案化电介质材料400以在器件n0、n1、n2、p2、p1和p0的沟道体104的相应区域上方形成开口、并且将栅极电介质442沉积到沟道体104的所暴露的表面上之后的晶体管结构。在某些实施例中，在所描绘的实施例中的沟道体104可以是被设置在半导体衬底(例如，体或绝缘体上硅(SOI))上的鳍状结构。沟道体104的所暴露的表面例如可以包括在电介质材料440中形成开口的区域中的每个鳍状结构的顶部表面和相对侧壁表面的至少一部分。除了鳍状结构的顶部表面以外，栅极电介质442还可以被设置在鳍状结构的侧壁表面的至少一部分上。在某些实施例中，可以共形地沉积栅极电介质442，以在晶体管结构的所暴露的表面上(包括在沟道体104和电介质材料440上)形成基本上均匀厚度的膜。栅极电介质442可以与结合图4所描述的实施例一致，并且反之亦然。
在700b处，描绘了在将某一厚度的电极材料444沉积在与器件p2和n2相对应的区域中的沟道体104上(例如，在栅极电介质442上)之后的晶体管结构。在某些实施例中，可以在与相应器件n0、n1、n2、p2、p1和p0相对应的所有区域中的沟道体104上沉积某一厚度的电极材料444，并从与所有器件n0、n1、n2、p2、p1(除了器件p2和n2)相对应的区域去除电极材料444。在700b处的电极材料444的沉积可以与图6中的Q1层相对应。在700b处的电极材料444的沉积和去除工艺可以与结合图5中的动作500a到500f所描述的实施例一致。
在700c处，描绘了在将某一厚度的电极材料444沉积在与相应器件n0、n1、n2、p2、p1和p0相对应的区域中的沟道体104上、并且从与器件n0和p1相对应的区域去除电极材料444但不从与器件p0、p2、n2和n1相对应的区域中去除电极材料444之后的晶体管结构。以此方式，在700c处，将另一厚度的电极材料444沉积到在700b处保留在器件p2、n2的区域中的沟道体104上的该厚度的电极材料444上，以提供比p0和n1区域中的电极材料444的厚度大的在p2和n2区域中的电极材料444的厚度。在700c处的电极材料444的沉积可以与图6中的Q2层相对应。
在700c处的电极材料444的沉积和去除工艺可以与结合图5中的动作500a到500f所描述的实施例一致。在某些实施例中，在动作700b和700c中的每个动作处沉积的电极材料444的厚度可以在从～1埃到25埃的范围内变动。在某些实施例中，在动作700b和700c中每个动作处沉积的电极材料444的厚度为3埃到10埃。在一个实施例中，在动作700b和700c中的每个动作处沉积的电极材料444的厚度为大约5埃。在这种实施例中，在700c处，在p2和n2区域中的电极材料444的厚度为大约10埃，并且在p0和n1区域中的电极材料的厚度为大约5埃。在其它实施例中，可以使用其它适当的厚度。
在700d处，描绘了在将另一电极材料744沉积在区域p0和p1中并且将牺牲材料740沉积在区域p2、n2、n1和n0中之后的晶体管结构。在某些实施例中，被设置在与器件p0、p2、n2和n1相对应的区域中的沟道体104上的电极材料444可以具有相同的化学成分。在某些实施例中，电极材料444是p型材料(例如，pWFM)，并且另一电极材料744可以是充当例如包括相对于电极材料444更为n型(例如，更远离价带边缘)的n型或p型材料的pWFM叠置体的填充材料的任何适当的材料。在电极材料444是n型材料的情况下，另一电极材料744可以是充当例如包括相对于电极材料444更为p型(例如，更接近于价带边缘)的n型或p型材料的nWFM叠置体的填充材料的任何适当的材料。在某些实施例中，另一电极材料744可以是根据复合材料的功函数能级来提供期望的功函数的复合材料。在某些实施例中，另一电极材料744可以是与电极材料444相同的材料，以使得器件p0和p1具有相同的功函数。牺牲材料740可以包括任何适当的牺牲材料，例如包括硅氧化物。
结合图8描述了用于从700c处所描绘的晶体管结构制造在700d处所描绘的晶体管结构的示例性技术。图8示意性地例示了根据某些实施例的用于形成图7中的晶体管器件的示例性图案化技术。在800a1、800b1、800c1、800d1、800e1、800f1、800g1、800h1、800i1、800j1和800k1处所描绘的晶体管结构是沿着单个沟道体104的纵长方向的横截面侧视图，而在800a2、800b2、800c2、800d2、800e2、800f2、800g2、800h2、800i2、800j2和800k2处所描绘的晶体管结构是与纵长方向垂直的横截面侧视图，并描绘了彼此相邻的多个沟道体104a。例如，在800a1处所描绘的沟道体104可以是在800a2处的沟道体104a中的一个。在800a1和800a2处的晶体管结构可以处于制造的相同阶段，并且对于800b1和800b2、800c1和800c2等等也如此。在其它实施例中，晶体管结构可具有比所描绘的沟道体更多或更少的沟道体104。为了清楚和简单起见，在图8中的图中并未重复所有的附图标记。
在800a1和800a2处，描绘了在与器件g2和g3相对应的区域上方的电介质材料440中形成开口并且在沟道体104或沟道体104a的所暴露的表面上沉积栅极电介质442之后的晶体管结构。器件g2可以表示被配置为接收牺牲材料740的任何器件，并且器件g3可以表示被配置为接收电极材料744的任何器件。例如，器件g2可以表示器件p2、n2、n1和n0，并且器件g3可以表示图7中700d处的器件p0和p1。在某些实施例中，器件g3和/或g2可以具有被设置在800a1和800a2处的相应开口中的电极材料444。例如，800a1和800a2处的器件g3可以表示700c处的p0器件，或者800a1和800a2处的器件g2可以表示700c处的p2、n2、n1器件。可以在具有结合700c所描述的电极材料444的厚度的器件g2和/或g3上执行图8中的随后的动作。
在800b1和800b2处，描绘了在将图案转移层880沉积在电介质材料440上以对器件g2和g3的区域中的开口进行填充之后的晶体管结构。在某些实施例中，图案转移层880可以包括碳并且可以被称为碳下层。在其它实施例中，图案转移层可以由其它适当的材料组成，例如包括硅氧化物、光刻胶材料等等。
在800c1和800c2处，描绘了在从器件g2上方的开口和/或被配置为接收牺牲材料740的任何其它开口去除图案转移层800的材料之后的晶体管结构。可以采用任何适当的图案化工艺(例如包括光刻和/或蚀刻工艺)来去除图案化转移层800。在800c1和800c2处的去除工艺基本上并不去除在器件g2和g3的开口中的电极材料444(如果有的话)。
在800d1和800d2处，描绘了在将牺牲材料740沉积在器件g2上方的开口和/或其中已经去除图案转移层800的任何其它开口中之后的晶体管结构。
在800e1和800e2处，描绘了在执行抛光工艺或其它适当的工艺以暴露图案转移层880之后的晶体管结构。抛光工艺可以提供牺牲层740和图案转移层880的基本上平坦的表面，如可见的。
在800f1和800f2处，描绘了在去除器件g3的区域中的图案转移层880之后的晶体管结构。可以通过任何适当的工艺(包括例如被配置为去除图案转移层880的材料，而同时留下牺牲材料740的材料的选择性蚀刻工艺)来去除图案转移层。在800f1和800f2处的去除工艺基本上并不去除在器件g2和g3的开口中的电极材料444(如果有的话)。
在800g1和800g2处，描绘了在将电极材料744沉积在其中已经去除图案转移层880的开口中之后的晶体管结构。在某些实施例中，电极材料744可以是PMOS栅极叠置体材料。电极材料744可以沉积在器件g2和g3的开口中的任何电极材料444上(如果有的话)。
在800h1和800h2处，描绘了在抛光工艺或去除所沉积的电极材料744的材料以暴露在器件g2的区域中的牺牲材料740的下层材料的其它适当的工艺之后的晶体管结构。在800h1和800h2处的晶体管结构可以表示与图7中的晶体管结构700d相同的制造阶段。
再次参考图7，在700e处，描绘了在用另一种电极材料446代替牺牲材料740之后的晶体管结构。在某些实施例中，电极材料444可以是n型材料或p型材料中的一种材料，并且如果电极材料444是p型的，则电极材料446可以是n型的，或者如果电极材料444是n型的，则电极材料446可以是p型的。例如，在某些实施例中，电极材料444可以是pWFM，并且电极材料446可以是nWFM。在某些实施例中，电极材料446可具有与电极材料744不同的化学成分。在器件n0的区域中的沟道体104上的另一电极材料446的厚度可以大于器件n1、n2、p2和p0的区域中的沟道体104上的电极材料444的厚度，如可见的。根据各实施例，可以根据结合图8中的800i1、800i2到800k1、800k2处的动作所描述的技术来形成700e处的晶体管结构。
再次参考图8，在800i1和800i2处，描绘了在从器件g2的区域去除牺牲材料740之后的晶体管结构。可以采用任何适当的工艺(包括例如仅去除牺牲材料740的选择性蚀刻工艺)来去除牺牲材料740。800i1和800i2处的去除工艺基本上并不去除在器件g2和g3的开口中的电极材料444(如果有的话)。
在800j1和800j2处，描绘了在将另一种电极材料446沉积在其中已经去除牺牲材料740的器件g2的区域中之后的晶体管结构。电极材料446可以沉积在器件g2和g3的开口中的任何电极材料444(如果有的话)上。
在800k1和800k2处，描绘了在去除电极材料446和744并使它们平坦化之后的晶体管结构。例如，可以采用抛光工艺或任何其它适当的技术来执行去除和平坦化。
在某些实施例中，还可以通过使用可以经受电极材料的沉积的用于图案转移层880的材料来简化图8中的技术。例如，根据各实施例，在800d1和800d2处，可以代替牺牲材料740而沉积电极材料446或744，并且在800g1和800g2处可以沉积在800d1和800d2处并未沉积的电极材料446或744中的另一种材料。
图9示意性地例示了根据某些实施例的具有各阈值电压的晶体管器件的又一个示例性能带图900。能带图900可以描绘与利用硅所形成的多个多阈值器件n0、n1、n2、p2、p1、p0中的每个器件之间的阈值电压差相对应的功函数能级(以虚线的形式)。如可见的，器件n0的阈值电压(例如，最接近于硅的导带)可以小于器件n1的阈值电压，器件n1的阈值电压可以小于器件n2的阈值电压。器件p2的阈值电压可以小于器件p1的阈值电压，器件p1的阈值电压可以小于器件p0的阈值电压(最接近于硅的价带)。在某些实施例中，器件n2、p2的功函数可以相同或基本上相同。在某些实施例中，阈值电压中的每个阈值电压之间(例如，在n0与n1之间、n1与n2、p2之间、等等)的差值从10毫伏(mV)到200mV或更大。在一个实施例中，阈值电压中的每个阈值电压之间的差值为大约50mV。在其它实施例中，阈值电压中的每个阈值电压之间的差值可具有其它适当的值。
代替通过掺杂来创建下层沟道体的费米能级的差值或除了创建这种差值以外，可以使用不同厚度的栅极电极材料来实现器件n0、n1、n2、p2、p1、p0的阈值电压的变化，这可以改变栅极的功函数。例如，可以通过改变p型栅极电极的厚度来实现n型器件中的阈值电压的变化，并且可以通过改变n型栅极电极的厚度来实现p型器件中的阈值电压的变化。
在所描绘的实施例中，对于n型器件阵列，层Q1和Q2可以分别具有对应的箭头，该对应的箭头表示形成在沟道体上的不同厚度的p型功函数金属(pWFM)以调制n0、n1、n2/p2、p1和p0的阈值电压。层Q1和Q3的箭头可以表示某一厚度的pWFM的沉积，并且层Q2的箭头可以表示某一厚度的nWFM的沉积。在以上示例中，pWFM和nWFM可以根据各实施例进行切换，以根据各实施例为p型器件阵列提供多阈值电压器件。尽管已经结合硅描述了能带图900，但在其它实施例中，本文中所描述的类似原理可以结合其它适当的半导体材料来使用。此外，可以在其它实施例中使用除了功函数金属以外的适当的电极材料。
图10示意性地例示了根据某些实施例的具有各阈值电压的晶体管器件在制造的各个阶段期间的横截面侧视图。在1000a和1000b处，描绘了在结合图7中的700a和700b处的相应动作和/或图4中的400a处的动作所描述的动作之后的晶体管结构。在1000b处，描绘了在将某一厚度的电极材料444沉积在p0器件的区域中之后的晶体管结构。在1000b处的该厚度的电极材料444可以与图9中的层Q3相对应。
在1000c处，描绘了在将某一厚度的另一种电极材料1044沉积在p2、n2和n0器件的区域中之后的晶体管结构。在1000c处所沉积的该厚度的电极材料1044可以与图9中的层Q2相对应。例如，在某些实施例中，可以在所有器件p0、p1、p2、n2、n1和n0的区域中沉积电极材料1044，并且随后根据本文中所描述的技术(例如，图5)来仅从p0、p1和n1器件的区域去除该电极材料1044。在某些实施例中，蚀刻工艺可以选择性地去除电极材料1044，而基本上不去除电极材料444。
在1000d处，描绘了在将另一厚度的电极材料444沉积在p0、p1、p2和n2器件的区域中之后的晶体管结构。在1000d处所沉积的该厚度的电极材料444可以与图9中的层Q1相对应。例如，在某些实施例中，可以在所有器件p0、p1、p2、n2、n1和n0的区域中沉积电极材料444，并且随后可以根据本文中所描述的技术(例如，图5)来仅从n1、n0器件的区域中去除该电极材料444。在某些实施例中，蚀刻工艺可以选择性地去除电极材料444，而基本上不去除电极材料1044(例如，从器件n0的区域去除)。
在1000e处，描绘了在沉积另一电极材料446以填充在器件p0、p1、p2、n2、n1和n0的区域中的剩余区域(如果有的话)之后的晶体管结构。在某些实施例中，电极材料444是诸如pWFM之类的p型材料，电极材料446是诸如nWFM之类的n型材料，并且电极材料1044是n型材料。在某些实施例中，电极材料446可以是提供了比电极材料1044更为p型并且比电极材料444更为n型的填充材料的n型或p型材料。结合图10所描述的沉积动作的厚度的尺寸可以与结合图4和图7所描述的实施例一致。
图11示意性地例示了根据某些实施例的制造具有各阈值电压的晶体管器件的方法1100的流程图。根据各实施例，方法1100可以与结合图3-图8所描述的各技术和结构一致。
在1102处，方法1100可以包括提供被设置在半导体衬底(例如，管芯102)上的沟道体(例如，图4-图5和图7-图8中的沟道体104)。沟道体例如可以包括可得益于本文中所描述的原理的鳍状结构或任何其它适当的沟道体。在某些实施例中，提供沟道体可以包括例如通过图案化和蚀刻半导体材料以便在半导体材料中形成鳍状结构来形成沟道体。
在1104处，方法1100可以包括在沟道体上沉积电介质材料(例如，图4-图5和图7-图8中的电介质材料440)。电介质材料可以包括任何适当的材料，并且可以使用任何适当的技术来沉积。
在1106处，方法1100可以包括在与至少第一栅极电极和第二栅极电极相对应的电介质材料中形成开口。开口可以暴露沟道体的部分，并且可以与在图4和图7中的器件n0、n1、n2、p2、p1和p0中的两个或更多个器件的区域中所形成的开口相对应。可以使用包括诸如光刻和/或蚀刻之类的图案化的任何适当的技术来形成开口。
在1108处，方法1100可以包括在沟道体上沉积栅极电介质(例如，栅极电介质442)。在某些实施例中，栅极电介质被沉积在1106处所形成的开口中的沟道体的所暴露的表面上。可以使用任何适当的技术来沉积栅极电介质。根据各实施例，栅极电介质可以由诸如二氧化硅(SiO2)或高k材料之类的材料构成。可以用在栅极电介质层中的高k材料的示例包括，但不限于，氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、以及铌锌酸铅。在某些实施例中，可以在栅极电介质层上执行退火工艺，以便当使用高k材料时提高其质量。
根据各实施例，对于PMOS晶体管，可用于栅极电极(例如，电极材料444)的金属包括，但不限于，钌、钯、铂、钴、镍、和导电金属氧化物(例如，氧化钌)。P型金属层可以实现形成具有在大约4.9eV与大约5.2eV之间的功函数的PMOS栅极电极。对于NMOS晶体管，可用于栅极电极(例如，栅极材料446)的金属包括，但不限于，铪、锆、钛、钽、铝、这些金属的合金、以及诸如碳化铪、碳化锆、碳化钛、碳化钽、和碳化铝之类的这些金属的碳化物。N型金属层可以实现形成具有在大约3.9eV与大约4.2eV之间的功函数的NMOS栅极电极。在其它实施例中，可以使用其它适当的材料来形成栅极电极。
在1110处，方法1100可以包括形成与沟道体耦合的第一栅极电极和第二栅极电极，其中，第一栅极电极具有第一厚度，第二栅极电极具有第二厚度，并且第一厚度大于第二厚度。可以根据结合图3-图8所描述的技术中的任何技术来形成第一栅极电极和第二栅极电极。例如，第一栅极电极可以是形成于器件p0、p1、p2、n2、n1和n0的开口中的功函数电极(例如，图4-图5和图7-图8中的电极材料444)，该功函数电极的厚度大于在器件p0、p1、p2、n2、n1和n0的开口中形成的另一个功函数电极(例如，图4-图5和图7-图8中的电极材料444)的厚度。在某些实施例中，可以根据本文中所描述的技术来形成三个或更多个栅极电极，以提供器件的不同的阈值电压。
在某些实施例中，形成第一栅极电极和第二栅极电极可以包括在第一栅极电极的第一区域中和第二栅极电极的第二区域中同时沉积电极材料(例如，图4-图5和图7-图8中的电极材料444)，作为第一沉积的部分。可以采用任何适当的技术(包括例如图案化技术)来选择性地去除第二区域中的电极材料。在选择性地去除第二区域中的电极材料之后，在第一区域和第二区域中同时沉积电极材料，作为第二沉积的部分。
在某些实施例中，1110处的动作可以包括形成与鳍状结构耦合的第三栅极电极，该第三栅极电极的第三厚度小于第二厚度。在某些实施例中，1110处的动作可以包括形成具有第四厚度并且与鳍状结构耦合的第四栅极电极。第四厚度(例如，图4中在n0处的电极材料446的厚度)可以大于第一厚度，并且可以由另一种电极材料(例如，图4中的电极材料446)组成，该另一种电极材料具有与所述电极材料不同的化学成分。
在某些实施例中，另一种电极材料(例如，图4中的电极材料446)可以沉积在第一栅极电极和第二栅极电极的电极材料上。在某些实施例中，另一电极材料可以填充未被所述电极材料填充的开口的剩余部分。
在某些实施例中，可以不在沟道体上执行掺杂工艺(例如，注入杂质)，而调制一个或多个晶体管的阈值电压。在某些实施例中，可以仅仅使用不同厚度的功函数材料(例如，电极材料444)来实现对阈值电压的调制。在某些实施例中，形成第一栅极电极包括以第一栅极电极的材料代替牺牲材料(例如，如结合图7-图8所描述的)。在某些实施例中，可以在第一栅极电极上形成第三栅极电极并且可以在第三栅极电极上形成第四栅极电极，其中，第四栅极电极的材料是比第一栅极电极的材料更为p型并且比第三栅极电极的材料更为n型的填充材料(例如，如结合图10所描述的)。
以最有助于理解所请求保护的主题的方式将各个操作描述为多个分立的操作。然而，描述的顺序不应当被解释为暗示这些操作必须是依赖于顺序的。可以使用任何适当的硬件和/或软件来将本公开内容的实施例实现到系统中，以便如所期望的进行配置。
图12示意性地例示了根据某些实施例的可以包括具有如本文中所描述的各阈值电压的晶体管器件的示例性系统(例如，计算设备1200)。母板1202可以包括多个部件，包括，但不限于，处理器1204和至少一个通信芯片1206。处理器1204可以物理耦合和电耦合到母板1202。在某些实施方式中，至少一个通信芯片1206也可以物理耦合和电耦合到母板1202。在另外的实施方式中，通信芯片1206可以是处理器1204的部分。
取决于其应用，计算设备1200可以包括其它部件，这些部件可以物理耦合和电耦合到母板1202，也可以不物理耦合和电耦合到母板1202。这些其它部件可以包括，但不限于，易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、盖革计数器、加速度计、陀螺仪、扬声器、摄像头、以及大容量储存设备(例如，硬盘驱动、光盘(CD)、数字多功能盘(DVD)、等等)。
通信芯片1206可以实现无线通信，以便将数据传送到计算设备1200以及传送来自计算设备1200数据。术语“无线”及其派生词可用于描述可通过使用经过非固态介质的经调制的电磁辐射来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示所关联的设备不包含任何导线，尽管在某些实施例中它们可能不含有。通信芯片1206可以实施多个无线标准或协议中的任何标准或协议，这些标准或协议包括，但不限于，电气和电子工程师学会(IEEE)标准，包括Wi-Fi(IEEE 802.11族)、IEEE802.16标准(例如，IEEE802.16-2005修正)、长期演进(LTE)项目以及任何修正、更新、和/或修订(例如，先进LTE项目、超移动宽带(UMB)项目(也被称为“3GPP2”)、等等)。IEEE 802.16兼容的BWA网络通常被称为WiMAX网络(代表微波存取全球互通的首字母略缩词)，其是用于通过IEEE 802.16标准的一致性和互通性测试的产品的认证标志。通信芯片1206可以根据以下来进行操作：全球移动通信系统(GSM)、通用无线分组业务(GPRS)、通用移动通信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)、或LTE网络。通信芯片1206可以根据以下来进行操作：数据增强型GSM演进(EDGE)、GSM EDGE无线接入网络(GERAN)、通用陆地无线接入网(UTRAN)、或演进的UTRAN(E-UTRAN)。通信芯片1206可以根据以下来进行操作：码分多址(CDMA)、时分多址(TDMA)、数字增强无绳通信(DECT)、演进数据优化(EV-DO)及其衍生物，以及被命名为3G、4G、5G及以上的任何其它无线协议。在其它实施例中，通信芯片1206可以根据其它无线协议来进行操作。
计算设备1200可以包括多个通信芯片1206。例如，第一通信芯片1206可以专用于较短距离无线通信(例如，Wi-Fi和蓝牙)，并且第二通信芯片1206可以专用于较长距离无线通信(例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO以及其它)。
计算设备1200的处理器1204可以包括具有如本文中所描述的使用功函数修改层的晶体管结构的管芯(例如，图1-图2中的管芯102)，该晶体管结构具有经调制的阈值电压。例如，图1-图2中的管芯102可以安装在封装组件中，该封装组件安装在母板1202上。术语“处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以被储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
通信芯片1206也可以包括具有如本文中所描述的使用功函数修改层的晶体管结构的管芯(例如，图1-图2中的管芯102)，该晶体管结构具有经调制的阈值电压。在另外的实施方式中，在计算设备1200内所容纳的另一个部件(例如，存储设备或其它集成电路设备)可以包含具有如本文中所描述的使用功函数修改层的晶体管结构的管芯(例如，图1-图2中的管芯102)，该晶体管结构具有经调制的阈值电压。
在各实施方式中，计算设备1200可以是移动计算设备、膝上计算机、上网本、笔记本、超极本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数字视频录像机。在另外的实施方式中，计算设备1200可以是处理数据的任何其它电子设备。
示例
根据各实施例，本公开内容描述了一种装置。装置的示例1可以包括半导体衬底，被设置在半导体衬底上的沟道体、具有第一厚度并且与沟道体耦合的第一栅极电极以及具有第二厚度并且与沟道体耦合的第二栅极电极，其中，第一厚度大于第二厚度。示例2可以包括示例1的装置，还包括具有第三厚度并且与沟道体耦合的第三栅极电极，其中，第二厚度大于第三厚度，并且其中，第一栅极电极、第二栅极电极和第三栅极电极都由具有相同化学成分的第一材料组成。示例3可以包括示例2的装置，还包括具有第四厚度并且与沟道体耦合的第四栅极电极，其中，第四厚度大于第一厚度，并且第四栅极电极由第二材料组成，该第二材料具有与第一材料不同的化学成分。示例4可以包括示例3的装置，其中，第二栅极电极被设置在第一栅极电极与第三栅极电极之间，并且第三栅极电极被设置在第二栅极电极与第四栅极电极之间。示例5可以包括示例3的装置，其中，第一材料是p型功函数金属，并且第二材料是n型功函数金属。示例6可以包括示例1或2的装置，其中，第一栅极电极和第二栅极电极都由具有相同的n型成分或p型成分的第一材料组成，该装置还包括被设置在第一栅极电极和第二栅极电极的第一材料上的第二材料，其中，如果第一材料具有p型成分，则第二材料具有n型成分，并且如果第一材料具有n型成分，则第二材料具有p型成分。示例7可以包括示例1的装置，其中，第一栅极电极和第二栅极电极都由具有相同的n型成分或p型成分的第一材料组成，装置还包括被设置在第一栅极电极的第一材料上的第二材料以及被设置在第二栅极电极的第一材料上的第三材料，其中，如果第一材料具有p型成分，则第二材料具有n型成分，并且如果第一材料具有n型成分，则第二材料具有p型成分，并且其中，第二材料和第三材料具有不同的化学成分。示例8可以包括示例1的装置，其中，第一栅极电极和第二栅极电极都由具有相同的n型成分或p型成分的第一材料组成，装置还包括被设置在第一栅极电极的第一材料上的第二材料以及被设置在第二材料上的第三材料，其中，第三材料是比第一材料更为p型并且比第二材料更为n型的填充材料。示例9可以包括示例1-示例8中任一示例的装置，还包括被设置在第一栅极电极与沟道体之间以及第二栅极电极与沟道体之间的栅极电介质膜。示例10可以包括示例1-示例8中任一示例的装置，其中，沟道体是由未掺杂的半导体材料组成的鳍状结构。示例11可以包括示例1-示例8中任一示例的装置，其中，第一厚度等于30埃或更小。
根据各实施例，本公开内容描述了一种方法。方法的示例12可以包括提供被设置在半导体衬底上的沟道体以及形成与沟道体耦合的第一栅极电极和第二栅极电极，其中，第一栅极电极具有第一厚度，第二栅极电极具有第二厚度，并且第一厚度大于第二厚度。方法的示例13可以包括示例12的方法，其中，形成第一栅极电极和第二栅极电极包括：在第一栅极电极的第一区域以及第二栅极电极的第二区域中同时沉积电极材料作为第一沉积的部分，选择性地去除第二区域中的电极材料，以及在选择性地去除了第二区域中的电极材料之后，在第一区域和第二区域中同时沉积电极材料，作为第二沉积的部分。示例14可以包括示例13的方法，还包括：形成与沟道体耦合的第三栅极电极，其中，第三栅极电极具有第三厚度，并且第二厚度大于第三厚度。示例15可以包括示例14的方法，其中，选择性地去除第二区域中的电极材料是第一去除的部分，并且形成第三栅极电极包括：当在第一区域和第二区域中同时沉积电极材料作为第一沉积的部分时，在第三栅极电极的第三区域中同时沉积电极材料；当选择性地去除第二区域中的电极材料作为第一去除的部分时，选择性地去除第三区域中的电极材料；当在第一区域和第二区域中同时沉积电极材料作为第二沉积的部分时，在第三区域中同时沉积电极材料；选择性地去除第三区域中的电极材料作为第二去除的部分；以及在选择性地去除第三区域中的电极材料作为第二去除的部分之后，在第一区域、第二区域和第三区域中同时沉积电极材料作为第三沉积的部分。示例16可以包括示例13的方法，还包括：形成具有第四厚度并且与沟道体耦合的第四栅极电极，其中，第四厚度大于第一厚度，并且第四栅极电极由另一种电极材料组成，该另一种电极材料具有与电极材料不同的化学成分。示例17可以包括示例13的方法，其中，第一栅极电极和第二栅极电极的电极材料具有相同的n型或p型成分，该方法还包括：在第一栅极电极和第二栅极电极的电极材料上沉积另一种电极材料，其中，如果第一材料具有p型成分，则第二材料具有n型成分，并且如果第一材料具有n型成分，则第二材料具有p型成分。示例18可以包括示例12的方法，其中，形成第一栅极电极包括用第一栅极电极的材料代替牺牲材料。示例19可以包括示例12的方法，还包括：在第一栅极电极上形成第三栅极电极，并且在第三栅极电极上形成第四栅极电极，其中，第四栅极电极的材料是比第一栅极电极的材料更为p型并且比第三栅极电极的材料更为n型的填充材料。示例20可以包括示例12-示例19中任一示例的方法，还包括：在形成第一栅极电极和第二栅极电极之前，在沟道体上形成栅极电介质膜。示例21可以包括示例12-示例19中任一示例的方法，其中，未在沟道体上执行掺杂工艺，而调制一个或多个晶体管的阈值电压。
根据各实施例，本公开内容描述了一种系统(例如，计算设备)。计算设备的示例22包括电路板以及与电路板耦合的管芯，该管芯包括半导体衬底、被设置在半导体衬底上的沟道体、具有第一厚度并且与鳍状结构耦合的第一栅极电极、以及具有第二厚度并且与沟道体耦合的第二栅极电极，其中，第一厚度大于第二厚度。示例23可以包括示例22的计算设备，还包括：具有第三厚度并且与沟道体耦合的第三栅极电极，其中，第二厚度大于第二厚度，第一栅极电极、第二栅极电极和第三栅极电极由具有相同化学成分的第一材料组成。示例24可以包括示例22或23的计算设备，其中，管芯是处理器，并且计算设备是移动计算设备，其包括以下设备中的一个或多个设备：天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、指南针、盖革计数器、加速度计、陀螺仪、扬声器、以及摄像头。
各实施例可以包括以上所描述的实施例的任何适当的组合，这些实施例包括以结合的形式(和)以上所描述的实施例的替代实施例(例如，“和”可以是“和/或”)。此外，某些实施例可以包括具有储存在其上的指令的一个或多个制品(例如，非暂时性计算机可读介质)，当执行该指令时，引起以上所描述的实施例中任何实施例的动作。此外，某些实施例可以包括具有用于执行以上所描述的实施例的各个操作的任何适当的单元的装置或系统。
以上对所例示的实施方式的描述(包括在摘要中所描述的那些)并非旨在是非穷尽的或者将本公开内容的实施例限制到所公开的精确形式。尽管出于例示性的目的，在本文中描述了具体实施方式和示例，但如本领域技术人员将认识到的，在本公开内容的范围内，各种等效修改是可能的。
根据以上具体实施方式，可以对本公开内容的实施例作出这些修改。在所附权利要求书中所使用的术语不应当被解释为将本公开内容的各实施例限制到在说明书和权利要求书中所公开的具体实施方式。相反，完全由所附权利要求来确定范围，将根据权利要求解读的既定教义来解释权利要求。

Claims (14)

1.一种集成电路结构，包括：
第一N型鳍状FET器件，包括具有第一电极材料层的第一栅电极，所述第一电极材料层具有成分，并且所述第一电极材料层具有第一厚度；
第二N型鳍状FET器件，包括具有第二电极材料层的第二栅电极，所述第二电极材料层具有所述成分，并且所述第二电极材料层具有大于所述第一厚度的第二厚度；以及
第一P型鳍状FET器件，包括具有第三电极材料层的第三栅电极，所述第三电极材料层具有所述成分，并且所述第三电极材料层具有与所述第一厚度相同的第三厚度。
2.根据权利要求1所述的集成电路结构，其中所述第二厚度是所述第一厚度的约两倍。
3.根据权利要求1所述的集成电路结构，其中所述第一电极材料层具有U形，其中所述第二电极材料层具有U形，并且其中所述第三电极材料层具有U形。
4.根据权利要求1所述的集成电路结构，其中所述第一厚度为约5埃。
5.根据权利要求4所述的集成电路结构，其中所述第二厚度为约10埃。
6.根据权利要求1所述的集成电路结构，其中所述第二厚度为约10埃。
7.一种计算设备，包括：
板；以及
耦合到所述板的组件，所述组件包括集成电路结构，所述集成电路结构包括：
第一N型鳍状FET器件，包括具有第一电极材料层的第一栅电极，所述第一电极材料层具有成分，并且所述第一电极材料层具有第一厚度；
第二N型鳍状FET器件，包括具有第二电极材料层的第二栅电极，所述第二电极材料层具有所述成分，并且所述第二电极材料层具有大于所述第一厚度的第二厚度；以及
第一P型鳍状FET器件，包括具有第三电极材料层的第三栅电极，所述第三电极材料层具有所述成分，并且所述第三电极材料层具有与所述第一厚度相同的第三厚度。
8.根据权利要求7所述的计算设备，还包括：
耦合到所述板的存储器。
9.根据权利要求7所述的计算设备，还包括：
耦合到所述板的通信芯片。
10.根据权利要求7所述的计算设备，还包括：
耦合到所述板的相机。
11.根据权利要求7所述的计算设备，还包括：
耦合到所述板的电池。
12.根据权利要求7所述的计算设备，还包括：
耦合到所述板的天线。
13.根据权利要求7所述的计算设备，其中，所述组件选自由处理器和通信芯片组成的组。
14.根据权利要求7所述的计算设备，其中，所述计算设备选自由移动电话、膝上型计算机、台式计算机、服务器、以及机顶盒组成的组。
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