CN111183523A - 在源极区和漏极区之间包括第一和第二半导体材料的晶体管及其制造方法 - Google Patents

在源极区和漏极区之间包括第一和第二半导体材料的晶体管及其制造方法 Download PDF

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Abstract

公开了用于在源极区和漏极区之间包括第一半导体材料和第二半导体材料的晶体管的方法、装置、系统和制造品。示例性装置包括晶体管，该晶体管包括：包括镓和氮的第一半导体材料和包括镓和氧的第二半导体材料，其中，第二半导体材料与第一半导体材料相邻。所公开的示例性装置还包括靠近第一半导体材料并且与第二半导体材料间隔开的源极以及靠近第二半导体材料并且与第一半导体材料间隔开的漏极。所公开的示例性装置还包括位于源极和漏极之间的栅极。

Description

在源极区和漏极区之间包括第一和第二半导体材料的晶体管 及其制造方法
技术领域
本公开内容总体上涉及半导体，更具体地，涉及在源极区和漏极区之间包括第一和第二半导体材料的晶体管及其制造方法。
背景技术
可以使用不同的方法和/或材料来制造晶体管以实现不同的性能特性。晶体管的额定电压取决于半导体材料的击穿场，该击穿场定义了当晶体管导通时电流在源极和漏极之间流过的沟道。在某些应用中，实现晶体管的高额定电压涉及与其他晶体管性能特性(例如，迁移率)的权衡。
附图说明
图1是根据本文所公开的教导构造的示例性晶体管的横截面图。
图2-9示出了制造图1的示例性晶体管的示例性方法中的渐进阶段。
图10是根据本文公开的教导构造的另一示例性晶体管的横截面图。
图11是根据本文公开的教导构造的另一示例性晶体管的横截面图。
图12-15示出了制造根据本文公开的教导构造的另一示例性晶体管的示例性方法中的渐进阶段。
图16是根据本文公开的教导构造的另一示例性晶体管的横截面图。
图17-20示出了制造根据本文公开的教导构造的另一示例性晶体管的示例性方法中的渐进阶段。
图21是根据本文公开的教导构造的另一示例性晶体管的横截面图。
图22是根据本文公开的教导构造的另一示例性晶体管的横截面图。
图23-26是表示制造图1-22的示例性晶体管的示例性方法的流程图。
图27是根据本文公开的任何示例的可包括晶体管的晶圆和管芯的顶视图。
图28是根据本文公开的任何示例的可包括晶体管的IC器件的横截面侧视图。
图29是根据各种示例的可包括晶体管的IC封装的横截面侧视图。
图30是根据本文公开的任何示例的可包括晶体管的IC器件组件的横截面侧视图。
图31是根据本文公开的任何示例的可包括晶体管的示例性电气设备的框图。
附图未按比例绘制。而是可以在附图中放大层或区域的厚度。通常，在整个附图和所附的书面描述中将使用相同的附图标记来指代相同或相似的部分。如该专利中所使用的，任何部分(例如，层、膜、区、区域或板)以任何方式在(例如，定位于、位于、置于或形成于等)另一部分上的表述表示所引用的部分或者与另一部分接触，或者所引用的部分在另一部分上方，并且一个或多个中间部分位于它们之间。任何部分都与另一部分接触的表述意味着这两个部分之间没有中间部分。尽管附图示出具有干净的线和边界的层和区域，但是这些线和/或边界中的一些或全部可以是理想化的。实际上，边界和/或线可能是不可观察的、混杂的和/或不规则的。
具体实施方式
基于用于形成晶体管的半导体材料的各种特性来确定晶体管的性能。一种这样的特性是半导体材料的电子或空穴迁移率(统称为载流子迁移率)。载流子迁移率是电子和/或空穴可以移动穿过半导体材料的速度的度量。一般而言，载流子迁移率的增加对应于晶体管性能的增加。
影响晶体管的操作的半导体材料的另一特性是这种材料的带隙，其与材料的击穿电压直接相关。将击穿电压定义为在不引起反方向导通(例如，从漏极到源极)的情况下可以在晶体管两端施加的最大电压。一般来说，半导体材料的较宽带隙对应于半导体材料的较高击穿电压。施加大于或等于击穿电压的电压可能会导致晶体管无法修复的损坏。因此，期望使用具有相对宽带隙的材料来制造晶体管，特别是在高压应用中。通常，在晶体管中实现特定的性能特性涉及相对于其他特性的权衡。例如，具有相对较宽带隙的一些半导体材料表现出比具有较低带隙的其他材料小的载流子迁移率。
除了材料特性之外，晶体管中限定空间关系以及晶体管的源极、漏极和栅极之间的互连的结构的几何形状也影响晶体管的性能特性。常规地，一种半导体材料用于在源极区和漏极区之间延伸以限定晶体管的沟道。晶体管中常用的半导体材料是氮化镓(GaN)，其具有相对较高的载流子迁移率(例如，440cm2/V·s)和相对较宽的带隙(例如，3.4eV)。但是，氮化镓的带隙对于某些高压应用(例如，汽车应用、工业应用、DC-DC转换器等)可能不够。如本文所用，“高压”是指高于500V的电压。用于这种高压应用的晶体管通常用具有比氮化镓更宽的带隙的材料来制造以实现更高的击穿电压。例如，一种这样的材料是氧化镓，其带隙约为4.9eV。但是，这种材料的载流子迁移率比氮化镓低得多(例如，氮化镓的载流子迁移率比氧化镓的载流子迁移率约大五倍)。结果，尽管用这种材料制成的晶体管被额定用于高压应用，但这由于载流子迁移率降低而以其性能为代价。
本文公开的示例减少和/或克服了高击穿电压与高迁移率之间的折衷效应。一些示例性晶体管结合具有相对高的载流子迁移率的材料，利用了高压应用中使用的材料的宽带隙，以便不牺牲晶体管的性能。更特别地，本文公开的示例性晶体管包括串联布置在源极区和漏极区之间的多种不同的半导体材料。例如，可以将载流子迁移率至少为200cm2/V·s的第一半导体材料与带隙至少为4eV的第二半导体材料一起使用，以产生具有高击穿电压和高载流子迁移率的晶体管。在一些示例中，第一半导体材料是氮化镓(具有大约440cm2/V·s的载流子迁移率)，第二半导体材料是氧化镓(具有大约4.9eV的带隙)。在一些示例中，第二半导体材料可以是氮化铝(具有大约6.2eV的带隙)和/或金刚石(具有大约5.4eV的带隙)。在一些示例中，第一半导体材料具有比第二半导体材料更高的载流子迁移率。在一些示例中，第一半导体材料具有比第二半导体材料更低的击穿电压。在一些示例中，可以将第二半导体材料(具有更高的带隙)的在源极和漏极之间的方向上延伸的长度设计为实现任何合适的击穿电压(例如，基于以MV/cm为单位的击穿强度)。
图1是根据本公开内容的教导构造的示例性晶体管100的横截面图。示例性晶体管100包括示例性半导体衬底102(例如，半导体晶圆)。示例性半导体衬底102可以包括任何合适的半导体材料，例如，硅、镓、铟等中的一种或多种。在所示的示例中，半导体衬底102与在半导体衬底102上方形成的晶体管100的其他部件、特征和/或结构基本上是平面的。如本文所使用的，参照其上形成有晶体管100的部件的半导体衬底102使用术语“上方”。具体地，如本文所使用的，当第一部件更远离半导体衬底102时，集成电路的第一部件在第二部件“上方”。类似地，如本文所使用的，当第一部件更接近半导体衬底102时，第一部件在另一部件“下方”。如本文所使用的，将术语“垂直”定义为在垂直远离半导体衬底102的平面顶表面的方向上延伸。
如图1所示，示例性隔离材料104形成在半导体衬底102上，以将半导体衬底102上的区域与布置在隔离材料104的相对侧上的其他材料电隔离。隔离材料104可以包括任何合适的电介质材料(例如，氧化物)。在一些示例中，隔离材料104通过浅或深沟槽延伸到半导体衬底102中。在一些示例中，在隔离材料104中形成开口105(例如，借助蚀刻)，所述开口延伸穿过隔离材料104以暴露或显露出半导体衬底102的区域。
在图1的所示示例中，隔离材料104中的开口105允许在半导体衬底102的暴露或显露区域上形成示例性缓冲层106。在一些示例中，缓冲层106的厚度可以为五十至一百纳米。示例性缓冲层106可以包括铝、镓和氮中的一种或多种。缓冲层106使得可能不能直接在半导体衬底102上形成的材料(例如，第一半导体材料108)能够形成在缓冲层106上。即，在所示的示例中，第一半导体材料108具有晶格失配或其他结构特性，使得用以直接在半导体衬底102上生长第一半导体材料108的成核如果不是不可能的话也是困难的。在这样的示例中，缓冲层106被设计成具有使得第一半导体材料108能够生长的材料和结构。
在一些示例中，第一半导体材料108在所有方向上以基本恒定的速率在缓冲层106上生长。在一些示例中，第一半导体材料108的生长使得第一半导体材料108在一个方向上(例如，从图1所示的角度向左或向右)延伸得比在相反方向上更远。在所示的示例中，第一半导体材料108可以对应于具有高载流子迁移率的任何合适的半导体材料。在一些示例中，第一半导体材料108包括镓和氮化物(例如，GaN)。如图1所示，示例性第一半导体材料108包括与半导体衬底102基本平行的顶表面。借助于外延生长工艺，第一半导体108的顶表面可以与半导体衬底基本平行地形成和/或通过平面化工艺使其基本平行。在一些示例中，第一半导体材料108被定位成使得隔离材料104不在第一半导体材料108的一部分与半导体衬底102之间。
图1中所示的示例的示例性第一半导体材料108被涂覆有示例性极化层110。在一些示例中，极化层110作为厚度均匀的涂层(例如，二十至三十纳米)被涂敷在第一半导体材料108的所有暴露的表面(例如，顶表面和侧壁)上。在一些示例中，极化层110包括铝、铟、镓和/或氮中的一种或多种。在所示的示例中，第一半导体材料108和示例性极化层110之间的界面限定了当示例性栅极124被通电时激活示例性受控沟道(由虚线112表示)的位置。更具体地，可在与极化层110的界面处的第一半导体材料108的薄层内生成受控沟道112。对应于受控沟道112的薄区域限定了电流流动的路径，有时将其称为二维(2D)电子气。
在图1的所示示例中，晶体管100包括第二半导体材料114，该第二半导体材料114与第一半导体材料108侧向串联并相邻定位。在一些示例中，第二半导体材料114从极化层110生长。因此，在所示示例中，极化层110位于第一半导体材料108和第二半导体材料114之间。在一些示例中，第二半导体材料114从侧壁侧向向外且垂直向上生长以形成大致梯形的截面形状。在一些示例中，第二半导体材料114可以生长为具有大致五边形形状的横截面。第二半导体材料114可以以任何其他合适的形状或形式生长。
第二半导体材料114可以对应于具有宽带隙的任何合适的半导体材料。在一些示例中，第二半导体材料114具有比第一半导体材料108更宽的带隙。在一些示例中，第二半导体材料114具有比第一半导体材料108更小的载流子迁移率。在一些示例中，第二半导体材料114包括镓和氧(例如，Ga2O3)。在一些示例中，第二半导体材料114包括掺杂剂(例如，锡、硅、锗等)，以实现穿过第二半导体材料114的导电。
如上所述，第二半导体材料114可以从极化层110的表面或侧壁(例如，在图1中的所示示例的右侧)外延生长。在一些示例中，去除(例如，通过蚀刻)极化层110的位于第一半导体材料108和第二半导体材料114之间的部分以暴露出第一半导体材料108的侧壁。在这样的示例中，第二半导体材料114可以从第一半导体材料108的暴露侧壁生长出来。因此，在一些示例中，第一半导体材料108可以与第二半导体材料114直接接触。
图1的示例性晶体管100包括与第一半导体材料108相邻定位的源极区118和与第二半导体材料114相邻定位的漏极区118。在一些示例中，源极区118与第一半导体材料108接触并且与第二半导体材料114间隔开，而漏极区120与第二半导体材料114接触，并与第一半导体材料108间隔开。在一些示例中，源极区118和漏极区120包括铟、镓和/或氮中的一种或多种。在图1中，示例性源极触点128和漏极触点130位于相应的源极区118和漏极区120上。源极触点128和漏极触点130可以包括任何合适的金属(例如，铝、钨、钛等中的一种或多种)。
在一些示例中，电介质材料116(例如，氧化物)相邻于与第一半导体材料108和第二半导体材料114相对的源极区118和漏极区120的侧壁定位。另外，如图1所示，源极区118和漏极区120与对应的源极触点128和漏极触点130之间的界面被示例性高k间隔物122包围。在一些示例中，高k间隔物122在第一半导体108和第二半导体114(及极化层110)上方且在栅极124下方在源极区118和漏极区120之间延伸。示例性高k间隔物122是具有相对高的介电常数(例如，介电常数大于9)的电介质，以在源极触点128和漏极触点130之间提供隔离。高k间隔物122的示例性材料包括氧化铝(Al2O3)、二氧化铪(HfO2)、氧化锆(ZrO2)、氮化硅(Si3N4)等。
为了使电流从源极触点128流到漏极触点130，电流连续地通过源极区118、第一半导体材料108、极化层110、第二半导体材料114和漏极区120。因此，在所示的示例中，第一半导体材料108和第二半导体材料114都对应于源极区118和漏极区120之间的电路径的分离部分。图1的示例性栅极124控制电流是否沿该路径流动。更具体地，栅极124控制第一半导体材料108(例如，在沟道区112内)的电导率以开启或关闭源极区118和漏极区120之间的电流路径。即，通电后，栅极124在第一半导体材料108的顶表面和极化层110之间的界面处激活受控沟道112。在该示例中，受控沟道112对应于源极区118和漏极区120之间的电路径的第一部分。源极区118和漏极区120之间的电路径的第二部分对应于第二半导体材料114。与第一半导体材料108中的受控沟道112(其用作由栅极124控制的2D电子气)不同，栅极124不控制通过第二半导体材料114的流动路径。相反，电流可以流过第二半导体材料114就如同流过典型导体一样。第二半导体材料114中的掺杂剂使得第二半导体材料114中的这种导通成为可能。
在一些示例中，栅极124位于第一半导体材料108的正上方(例如，与之垂直对准)，以有利于栅极124控制受控沟道112的能力。在一些示例中，栅极124的整个长度(沿在源极区118和漏极区120之间的方向延伸)位于第一半导体材料108的长度的端部之间，以使得栅极124的任何部分都在第一半导体材料108的一部分的正上方。在一些示例中，栅极124的长度可以延伸或重叠超过第一半导体材料108的长度的一半(例如60％、75％、85％)。在一些示例中，为了增加重叠的程度，如图1所示，栅极124的面向漏极区120的侧壁与第一半导体材料108的面向漏极区120的侧壁基本对准(例如，在正负二十至五十纳米内对准)。因此，在一些示例中，栅极124从第二半导体材料114侧向偏移，使得栅极124的任何部分都不在第二半导体材料114的正上方。在一些示例中，相比于到漏极，栅极124的位置更接近源极(例如，相比于到漏极区120，栅极124的垂直中心线可以更接近源极区118)。在一些示例中，栅极124和漏极区120之间的距离对应于第二半导体材料114在源极区118和漏极区120之间延伸的方向上的长度。
如在图1的示例中所示，示例性栅极124位于源极触点128和漏极触点130之间的高k间隔物122上。在一些示例中，栅极124的底表面与高k间隔物122的顶表面接触。在一些示例中，栅极124的底表面稍微低于高k间隔物122的顶表面(例如，在高k间隔物122的厚度的百分之二十五之内)。示例性栅极124可以包括任何合适的金属(例如，钛、氮、钨、镍、钚等中的一种或多种)。
在一些示例中，示例性低k间隔物126位于栅极124与源极触点128和漏极触点130之间。图1所示示例的示例性低k间隔物126是具有相对较小介电常数(例如，小于或等于五的介电常数)的电介质。示例性低k间隔物126可以包括任何合适的电介质材料(例如，氧化物)或任何多孔电介质材料。
图2-9示出了制造图1的示例性晶体管100的示例性方法中的渐进阶段。图2是在制造过程的早期阶段的图1的晶体管100的横截面图。特别地，图2表示在形成隔离材料104、缓冲层106、第一半导体材料108和极化层110之后的示例性晶体管100。在一些示例中，这些结构是通过初始在半导体衬底102上沉积隔离材料104的层来制造的。在所示示例中，在隔离材料104中的要形成晶体管100的位置处形成开口105(例如，通过蚀刻)。然后将示例性缓冲层106沉积在暴露于隔离材料104中的开口105内的半导体衬底102上。示例性缓冲层106可以在半导体衬底102上外延生长。缓冲层106提供其上可以随后形成第一半导体材料108的表面。在一些示例中，第一半导体材料108直接形成在半导体衬底102上，而缓冲层106不位于其间。在一些示例中，第一半导体材料108在缓冲层106上向上和向外外延生长，以在隔离材料104的顶表面上方生长。在一些示例中，第一半导体材料108被生长为使得侧壁202、204与隔离材料104和第一半导体材料108的顶表面206基本垂直(例如，在正负五度内垂直)。
在形成第一半导体材料108之后，在第一半导体材料108的暴露表面(例如，顶表面206和侧壁202、204)上形成极化层110。可以使用任何合适的沉积工艺在第一半导体材料108上形成极化层110。
图3是在将硬掩模302沉积在极化材料110上方之后如图2所示的示例性晶体管100的横截面图。在图3的所示示例中，硬掩模302形成在极化层110的所有侧面上。在一些示例中，可以在将要执行蚀刻的区域上选择性地形成硬掩模302。在一些示例中，硬掩模302可以是可流动的氧化物，包括硅和氮中的一种或多种。
图4是在去除(例如，通过蚀刻)硬掩模302的一部分以暴露极化材料110的一部分之后如图3所示的示例性晶体管100的横截面图。如所示示例中示出的，通过去除硬掩模302而暴露极化层110的侧壁402。在一些示例中，与硬掩模302一起蚀刻极化层110的侧壁402以暴露下面的第一半导体材料108的侧壁204。
图5是在形成与第一半导体材料108相邻的第二半导体材料114之后如图4所示的示例性晶体管100的横截面图。在图5的所示示例中，第二半导体材料114从极化层110的暴露侧壁402外延生长。因此，如所示示例中示出的，极化层110位于第一半导体材料108和第二半导体材料114之间。在其他示例中，在去除极化层110的侧壁402的情况下，可以直接从第一半导体材料108的暴露侧壁204外延生长第二半导体材料114。可以使用任何合适的沉积方法以任何合适的形状形成示例性的第二半导体材料114。在一些示例中，第二半导体材料114的形成可以定时或以其他方式进行控制，以外延生长具有从第一半导体材料108的侧壁延伸的特定长度的第二半导体材料114。在这种示例中，长度可以对应于为集成电路指定的并且基于第二半导体材料114的击穿电压的额定电压。在一些示例中，在外延生长期间用导电金属(例如锡)掺杂示例性第二半导体材料114。在其他示例中，在外延生长工艺之后对第二半导体材料114进行掺杂。
图6是在已经将第二半导体材料114的任何向上突出的部分平坦化之后如图5所示的示例性晶体管100的横截面图。由于半导体材料从极化层110的侧壁(或第一半导体材料108的侧壁)外延生长的方式，第二半导体材料114可以向上突出。如图1所示，将第二半导体材料114平坦化以使其与极化层110的顶表面齐平或基本共面(例如，与之对齐并且基本平行)。在一些示例中，平坦化工艺可以去除极化层110的一部分。
在图6所示的平坦化工艺之前，可以去除硬掩模302(例如，通过蚀刻)。在一些示例中，在平坦化工艺期间去除至少一些硬掩模302。另外，如图6所示，在平坦化之前，将电介质材料116沉积在与第一半导体材料108和第二半导体材料114相邻的隔离材料104上。在图6的所示示例中，借助于平坦化工艺，使电介质材料116与极化层110和第二半导体材料114的顶表面齐平。
图7是在形成源极区118和漏极区120之后如图6所示的示例性晶体管100的横截面图。在一些示例中，在紧邻第一半导体材料108和第二半导体材料114的位置处去除(例如，通过蚀刻)电介质材料116，以产生用于生长源极区118和漏极区120的区域。在一些示例中，与电介质材料116一起去除在第一半导体材料108的与第二半导体材料114相对的侧壁上的极化层110，使得源极区118直接接触第一半导体材料108。在一些示例中，源极区118和漏极区120可以在与相应的第一半导体材料108和第二半导体材料114相邻的去除电介质材料116的区域内外延生长。在一些示例中，源极区118和漏极区120生长到在极化层110的顶表面上方延伸的高度。在一些示例中，用合适的掺杂剂掺杂源极区118和漏极区120以增强与此后将添加的源极触点128和漏极触点130的电连接性。
图8是在形成栅极124之后如图7所示的示例性晶体管100的横截面图。在图8的所示示例中，在形成栅极124之前，将示例性高k间隔物122沉积在电介质材料116、漏极区120、第二半导体材料114、极化层110和源极区118上。如图8所示，示例性栅极124形成在高k间隔物122上以与第一半导体材料108垂直对准。尽管图1中将栅极124示出为形成在高k间隔物122的顶部上，但在一些示例中，可以在高k间隔物122中进行蚀刻以产生在其中形成栅极124的凹口。图8的所示示例的示例性栅极124具有矩形横截面。在其他示例中，栅极124可以是具有任何合适的横截面的任何其他合适的形状。
图8进一步表示低k间隔物126在高k间隔物122上并且在栅极124上方的沉积，从而将示例性晶体管100的有源部件与随后的金属化层隔离。
图9是在形成源极触点128和漏极触点130之后如图8所示的示例性晶体管100的横截面图。在一些示例中，通过首先向下蚀刻穿过低k间隔物126和高k间隔物122直至源极区118和漏极区120来形成源极触点128和漏极触点130。在图9的所示示例中，蚀刻源极区118和漏极区120以在源极区118和漏极区120的顶表面中产生凹入区域。随后，可以将用于源极触点128和漏极触点130的材料沉积到间隔物122、126的蚀刻区域内的源极区118和漏极区120的凹入区域中，以建立与源极区118和漏极区120的电连接。在一些示例中，可以不将凹入区域蚀刻到源极区118和漏极区120中。在这样的示例中，将源极触点128沉积在源极区118的顶表面上，且将漏极触点130沉积在漏极区120的顶表面上。
图9所示的制造阶段对应于图1的示例性晶体管100的制造过程的完成。即，如图9所示的示例性晶体管100与图1所示的示例性晶体管100相同。尽管图2-9表示制造图1的示例性晶体管的示例性方法的渐进阶段，但图1和图9中所示的示例性晶体管100可以经历随后的制造过程，以将示例性晶体管与其他晶体管或其他半导体器件互连，以形成完整的集成电路。
图10是类似于图9的示例性晶体管100的另一示例性晶体管1000的横截面图。因此，出于说明的目的，相似的附图标记将用于相似的部件。图10中所示的示例性晶体管1000与图9所示的示例性晶体管100的不同之处在于图10的晶体管1000包括连接到栅极124的示例性场板1002。在一些示例中，通过蚀刻穿过低k间隔物126以暴露栅极124的顶表面来形成场板1002。然后将示例性场板1002沉积在栅极124上。另外，在一些示例中，场板1002被构造为沿着低k间隔物126的顶表面侧向延伸，以与栅极124和漏极触点130之间的至少一些距离重叠。以这种方式构造的示例性场板1002所起的作用是将由栅极124产生的电场分布在围绕栅极124和漏极触点130的区域中以改善晶体管1000的击穿电压。场板1002可以包括钨、钛、金和/或铜中的一种或多种。示例性场板1002通过低k间隔物126与漏极触点130电隔离。当栅极124具有相对较长的长度(例如，超过200纳米)时，图10的示例性场板1002可能非常适合于晶体管。在一些示例中，可以将场板1002包括在具有长度小于两百纳米的栅极的晶体管中。在一些示例中，如图9的示例性晶体管100中那样，不包括场板1002。
图11是类似于图10的示例性晶体管1000的另一示例性晶体管1100的横截面图。因此，出于说明的目的，相似的附图标记将用于相似的部件。如图11所示，图11中所示的示例性晶体管1100包括场板1102。与图10的场板1002一样，图11的示例性替代场板1102侧向地跨低k间隔物126的顶部延伸，以与栅极124和漏极触点130之间的距离的至少一部分重叠。然而，与图10中所示的场板1002不同的是，图11的示例性场板1102不直接连接到栅极124的顶表面。相反，在一些示例中，图11的示例性场板1102经由较高金属层中的金属互连间接连接到栅极124。当栅极124具有相对较短的长度(例如，小于两百纳米)时，图11的示例性场板1102可以非常适合于晶体管。
图12-14示出了制造根据本文公开的教导构造的另一示例性晶体管1200的示例性方法中的阶段。图12是在图2中所示的晶体管100的相似制造阶段的示例性晶体管1200的横截面图。图12中所示的示例性晶体管1200与图2中所示的示例性晶体管100的不同之处在于图12的晶体管1200的第一半导体材料108以倾斜侧壁1202和1204在隔离材料104上方生长。结果，在一些示例中，倾斜侧壁1202、1204以与平行于半导体衬底102的方向呈大约六十度(例如，加或减五度)的角度面向上并且背对半导体衬底102。在一些示例中，可以改变取向和/或工艺条件以导致第一半导体材料108以不同的几何形状(例如，以不同的侧壁角度)生长。在第一半导体材料108的生长之后，如图12所示，将示例性极化层110沉积在第一半导体材料108的暴露表面上。结果，在所示示例中，极化层110由以与第一半导体材料108的侧壁1202、1204相似的方式倾斜的侧向侧壁限定。
图13是在施加硬掩模1302并随后去除第一半导体材料108的侧壁1204处的极化层110之后的如图12中所示的示例性晶体管1200的横截面图。此外，如图所示，去除第一半导体材料108的一部分(例如，通过蚀刻)以形成暴露于外部环境的基本垂直的侧壁1304。
图14是在形成与第一半导体材料108相邻的第二半导体材料114之后的图13中所示的示例性晶体管1200的横截面图。在该示例中，第二半导体材料114从第一半导体材料108的暴露的垂直侧壁1304生长。因此，与图1-11的示例性晶体管100、1000和1100不同，图12-14的示例性晶体管1200中的第一半导体材料108和第二半导体材料114直接接触而没有位于其间的极化材料110。
图14还表示去除硬掩模1302，沉积电介质材料116以及平坦化所形成的结构，以使得第二半导体材料114的顶表面基本上与极化层110的顶表面共面(例如，基本上与之平行并对准)。在一些示例中，用于完成图14中所示的示例性晶体管1200的后续制造过程可以大致遵循用于形成图1的示例性晶体管100的相同或相似的过程，如以上结合图6-9所述的。
图15示出了在以与以上结合图6-9所述的类似方式完成通过沉积源极触点128和漏极触点130而进行的后续制造工艺之后的如图14所示的示例性晶体管1200。
图16是另一示例性晶体管1600的横截面图。图16的示例性晶体管1600包括具有倾斜侧壁1204的第一半导体衬底108，如图12所示。然而，不是如图13中所示的蚀刻倾斜侧壁1204以形成垂直侧壁1304，而是在随后的制造过程期间保持倾斜侧壁1204。更具体地，如图16所示，第一半导体材料108的倾斜侧壁1204被极化层110覆盖。此外，在图16的所示示例中，第二半导体材料114直接形成在极化层110的倾斜部分上(例如，通过外延生长)。在一些示例中，可以去除极化层110(例如，通过蚀刻)以暴露第一半导体材料108的倾斜侧壁1204。在这样的示例中，然后可以直接从第一半导体材料108的倾斜侧壁1204形成(例如，通过外延生长)第二半导体材料114。
图17-20示出了制造根据本文公开的教导构造的示例性晶体管1700的示例性方法中的阶段。图17是在已经形成第一半导体材料108并且已经在其上沉积极化层110之后的示例性晶体管1700的横截面图。此外，图17示出了已经去除(例如，通过蚀刻)第一半导体材料108的一部分以限定凹入表面1702，该凹入表面1702在第一半导体材料108的顶表面下方并且在内侧向表面(inner lateral surface)1704和外侧壁1706之间延伸。在一些示例中，可以通过首先将硬掩模1708沉积到极化层110上来控制第一半导体材料108的被去除的部分，如图17所示。在一些示例中，在第一半导体材料108中产生的凹入区域可以具有任何合适的形状或形式。在图17的所示示例中，凹入表面1702基本平行于第一半导体材料108的顶表面，并且内侧向表面1704基本垂直于第一半导体材料108的顶表面。如图17所示，凹入表面1702的深度小于第一半导体材料108的顶表面和隔离材料104的顶表面之间的距离。
图18是在形成第二半导体材料114之后如图17所示的示例性晶体管1700的横截面图。在图18的所示示例中，第二半导体材料114从凹入表面1702外延生长。另外或可替代地，第二半导体材料114从第一半导体材料108的内侧向表面1704外延生长。在这种示例中，第一半导体材料108在第二半导体材料114的下方延伸。因此，第一半导体材料108的一部分位于第二半导体材料114和隔离材料104之间。在图18的所示示例中，第二半导体材料108部分地与隔离材料104重叠。在其他示例中，第一半导体材料108进一步生长到侧面，使得第二半导体材料114的整个长度与隔离材料104重叠。
在一些示例中，示例性第二半导体材料114形成有顶表面，该顶表面倾斜并突出于极化层110的顶表面上方。在一些示例中，第二半导体材料114可以形成为五边形、梯形的大致形状或任何其他几何形状。在图18的所示示例中，第二半导体材料114生长有基本上平行于第一半导体材料108的外侧壁1706的外侧向侧壁1708。在其他示例中，第二半导体材料114可以延伸超过或短于第一半导体材料108的外侧壁1706。
图19是在去除硬掩模1708并形成电介质材料116之后的如图18所示的示例性晶体管1700的横截面图。图19还表示第二半导体材料114的顶表面的平坦化，以使其与极化层110的顶表面基本上齐平(例如，基本上共面)。在一些示例中，用于完成图19中所示的示例性晶体管1700的后续制造过程可以大致遵循用于形成图1的示例性晶体管100的相同或相似的过程，如以上结合图6-9所述的。图20示出了以与以上结合图6-9所述类似的方式完成在通过低k间隔物126的沉积进行的后续制造过程之后的如图19所示的示例性晶体管1700。
如上所述，第二半导体材料114可以以许多不同的形状和/或几何形状生长，这可以导致所得晶体管在不同的结构中具有不同的几何形状。例如，图21是在生长第二半导体材料114之后的示例性晶体管2100的横截面图，该第二半导体材料114具有大致对应于既远离极化层110又向上远离隔离层104延伸的多边形(例如，五边形)的形状。第二半导体材料114可以以任何几何形状形成，并且可以从极化层110或第一半导体材料108(在去除极化层110之后)形成。在一些示例中，第二半导体材料的后续处理(例如，通过蚀刻、平坦化等)可以进一步调整第二半导体材料114的形状。在其他示例中，第二半导体材料114的形状基本上保持与它从第一半导体材料108和/或极化层110生长的一样。
图22是包括第二半导体材料114的另一示例性晶体管2200的横截面图，该第二半导体材料114具有大致对应于多边形结构的形状。基于用于形成第二半导体材料114的生长工艺来确定第二半导体材料114的晶体面(crystal facet)。在图24的所示示例中，第二半导体材料114形成在第一半导体材料的凹入表面上并且在极化层110的顶表面上方延伸。在该示例中，第二半导体材料未被平坦化，从而导致第二半导体材料114的顶表面保留在第一半导体材料108(和相关的极化层110)上方。在一些示例中，第二半导体材料114的较高位置导致邻近于第一半导体材料114形成的示例性漏极区2202延伸得比邻近于第一半导体材料108形成的源极区118更高。在一些示例中，直接在第二半导体材料114上并与第二半导体材料114垂直对准地形成漏极区2202。另外，在图22的所示示例中，高k间隔物122形成为使其顺应围绕第二半导体材料114，从而在源极区118和触点128、栅极124以及漏极区2202和触点130之间提供电隔离。低k间隔物126另外顺应围绕部件，以提供不同部件之间的附加隔离。
尽管在图1-22中已经示出并描述了几个示例性晶体管，但基于不同的几何形状和结构的许多其他变型是可能的，以在源极区和漏极区之间彼此串联相邻地定位第一半导体材料108和第二半导体材料114。由于第二半导体材料的高击穿电压，同时还利用第一半导体材料的高载流子迁移率来改善性能，这样的布置，无论所涉及的特定几何形状如何，都使得这种晶体管能够用于高压应用。
图23是表示制造图1-22的示例性晶体管100、1000、1100、1200、1600、1700、2100、2200中的任何一个的示例性方法的流程图。该示例性方法通过形成第一半导体材料108而在框2302处开始。下面结合图24提供关于框2302的实施的更多细节。在框2304处，在第一半导体材料114的外表面上形成极化层110。在一些示例中，形成极化层110以覆盖第一半导体材料114的所有外(例如，暴露的)表面。在框2306处，形成与第一半导体材料114相邻的第二半导体材料114。下面结合图25和图26提供关于框2306的实施的更多细节。
在框2308处，将第二半导体材料114的顶表面平坦化。在框2310处，蚀刻第二半导体的外侧壁。框2308、2310使第二半导体材料能够在外延生长之后形成为任何合适的形状。例如，在一些示例中，将第二半导体材料114的顶表面平坦化(在框2308处)为基本上与极化层110的顶表面齐平。在一些示例中，可以省略框2308、框2310或框2308和2310两者，以使得第二半导体材料114可以在第一半导体材料108的顶表面上方延伸和/或保持其外延生长所导致的形状。
在框2312处，形成源极区118和漏极区120。在一些示例中，邻近第一半导体材料108形成源极区118，并且邻近第二半导体材料114形成漏极区120。更具体地，在一些示例中，源极区118和漏极区120形成为分别与第一半导体材料108和第二半导体材料114接触。在框2314处，在极化层110、源极区118和漏极区120以及第二半导体材料114上形成高k间隔物122。
在框2316处，在高k间隔物122上形成栅极124。示例性栅极124可以形成为使得它在高k间隔物122的顶表面上。可替换地，栅极124可以定位在形成于高k间隔物122内的凹口内。示例性栅极124可以定位为使得其与第一半导体材料108垂直对准。在框2318处，在高k间隔物122和栅极124上形成低k间隔物126。在框2320处，在源极区118和漏极区120上形成源极触点128和漏极触点130。在框2322处，形成场板(例如，图10的场板1002或图11的示例性场板1102)。在一些示例中，省略框2322。此后，图23的示例性方法结束并继续进行进一步的后段工艺处理。
图24是表示实施图23的框2302以形成第一半导体材料114的示例性方法的流程图。图24的示例性方法从框2402处开始，在半导体衬底102上形成隔离材料104。在框2404处，在隔离材料104中蚀刻开口105以暴露半导体衬底102。在一些示例中，开口105对应于将外延生长第一半导体材料108的位置。
在框2406处，在半导体衬底102的暴露部分上形成缓冲层106。在一些示例中，在可以在半导体衬底102上直接形成第一半导体材料108的情况下，可以省略缓冲层106。在框2408处，在缓冲层106上外延生长第一半导体材料108。在一些示例中，在隔离材料104的顶表面上侧向地过度生长第一半导体材料。在一些示例中，进行外延生长，以使得第一半导体材料108在所有方向上以恒定速率生长。在一些示例中，将生长控制为使得第一半导体材料108在一个方向上比在另一个方向上生长得更多。此后，图24的示例性方法结束并返回以完成图23的示例性方法。
图25是表示实施图23的框2306以形成与第一半导体材料108相邻的第二半导体材料114的示例性方法的流程图。图25的示例性方法可以适合于制造图1-16和图21的示例性晶体管100、1000、1100、1200、1600、2100中的任何一个。图25的示例性方法通过在极化层110上方施加硬掩模302而在框2502处开始。在一些示例中，由于可替换的蚀刻和/或材料去除技术，硬掩模302可能不是必需的。
在框2504处，蚀刻穿过硬掩模302以暴露极化层110或下面的第一半导体材料108的侧壁。即，在一些示例中，蚀刻去除了硬掩模302而不去除极化层110。在其他示例中，蚀刻去除硬掩模302和极化层110两者以暴露第一半导体材料108的侧壁。在一些示例中，蚀刻可以垂直地延伸，使得(极化层110或第一半导体材料108的)暴露的侧壁基本垂直于半导体衬底102。在一些示例中，蚀刻延伸穿过极化层110和/或第一半导体材料到达隔离材料104的顶表面。在一些示例中，蚀刻导致相对于垂直方向成角度的(极化层110或第一半导体材料108的)暴露的侧壁。
在框2506处，在暴露的侧壁上外延生长第二半导体材料114。在一些示例中，第二半导体材料114以基本上梯形的形状外延生长，从暴露的侧壁向上(垂直)又向外(水平)延伸。第二半导体材料114可以以任何形状生长，并且可以从第一半导体材料108的一个或多个暴露的侧壁和/或极化层110生长。此后，图25的示例性方法结束并返回以完成图23的示例性方法。
图26是表示实施图23的框2306以形成与第一半导体材料108相邻的第二半导体材料114的另一示例性方法的流程图。图26的示例性方法可以适合于制造图17-20和图22的示例性晶体管1700、2200。该示例性方法通过在极化层110上方施加硬掩模1708而在框2602处开始。在框2604处，蚀刻穿过硬掩模1708、极化层110和第一半导体材料108的一部分以在第一半导体材料108的一侧限定凹入表面(例如，图17的凹入表面1702)。在一些示例中，凹入表面1702基本平行于半导体衬底102。在一些示例中，第一半导体材料108的蚀刻部分限定基本上垂直于半导体衬底102的内侧向表面1704。在一些示例中，凹入表面1702在隔离材料104的顶表面上方，使得第一半导体材料108在蚀刻部分下方的层保留在隔离材料104上方。
在框2606处，从第一半导体材料108的凹入表面1702外延生长第二半导体材料114。另外或可替代地，在一些示例中，从与第一半导体材料108的蚀刻部分相关的内侧向表面1704生长第二半导体材料114。第二半导体材料114可以以任何合适的形状并且以任何合适的程度生长。此后，图26的示例性方法结束并返回以完成图23的示例性方法。
尽管参照图23-26所示的流程图描述了示例性方法，但可以可替代地使用根据本文公开的教导的制造图1-22的示例性晶体管100、1000、1100、1200、1600、1700、2100、2200的许多其他方法。例如，可以改变框的执行顺序，和/或可以改变、消除或组合所描述的一些框。类似地，在图23-26中所示的框之前、之间或之后的制造过程中可以包括附加操作。
可以将本文公开的晶体管100、1000、1100、1200、1600、1700、2100、2200包括在任何合适的电子部件中。图27-31示出了可以包括本文公开的晶体管100、1000、1100、1200、1600、1700、2100、2200中的任何一个的装置的各种示例。
图27是晶圆2700和管芯2702的顶视图，其可以包括根据本文公开的任何示例的一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200，或者可以被包括在其衬底包括一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200的IC封装(例如，如下面参考图29所讨论的)中。晶圆2700可以由半导体材料构成，并且可以包括一个或多个具有在晶圆2700的表面上形成的IC结构的管芯2702。每个管芯2702可以是包括任何合适的IC的半导体产品的重复单元。在完成半导体产品的制造之后，晶圆2700可以经历单个化(singulation)工艺，其中将管芯2702彼此分离以提供半导体产品的分立“芯片”。管芯2702可以包括一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200(例如，如下面参考图28所讨论的)，一个或多个其他晶体管(例如，下面所讨论的图28的晶体管2840中的一些)和/或用以将电信号路由到晶体管的支持电路，以及任何其他IC部件。在一些示例中，晶圆2700或管芯2702可以包括存储器设备(例如，随机存取存储器(RAM)设备，诸如静态RAM(SRAM)设备、磁性RAM(MRAM)设备、电阻性RAM(RRAM)设备、导电桥接RAM(CBRAM)设备等)，逻辑设备(例如AND、OR、NAND、或NOR门)或任何其他合适的电路元件。这些设备中的多个可以组合在单个管芯2702上。例如，由多个存储器设备形成的存储阵列可以形成在与处理设备(例如，图31的处理设备3102)或者配置为将信息存储在存储设备中或执行存储在存储阵列中的指令的其他逻辑相同的管芯2702上。
图28是IC器件2800的横截面侧视图，该IC器件可以包括根据本文公开的任何示例的一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200，或者可以被包括在其衬底包括一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200的IC封装(例如，如下面参考图29所讨论的)中。可以将一个或多个IC器件2800包括在一个或多个管芯2702中(图27)。IC器件2800可以形成在衬底2802(例如，图27的晶圆2700)上，并且可以被包括在管芯(例如，图27的管芯2702)中。衬底2802可以是由包括例如n型或p型材料系统(或两者的组合)的半导体材料系统构成的半导体衬底。衬底2802可以包括例如使用体硅或绝缘体上硅(SOI)子结构形成的晶体衬底。在一些示例中，可以使用可与硅结合或不与硅结合的替代材料形成衬底2802，所述替代材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。分类为II-VI、III-V或IV族的其他材料也可以用于形成衬底2802。尽管此处描述了可以形成衬底2802的材料的一些示例，但是可以使用可以用作IC器件2800的基础的任何材料。衬底2802可以是单个化的管芯(例如，图27的管芯2702)或晶圆(例如，图27的晶圆2700)的一部分。
IC器件2800可以包括布置在衬底2802上的一个或多个器件层2804。器件层2804可以包括在衬底2802上形成的一个或多个晶体管2840(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层2804可以包括例如一个或多个源极和/或漏极(S/D)区2820，用以控制在S/D区2820之间的晶体管2840中的电流流动的栅极2822，以及用以向/从S/D区2820路由电信号的一个或多个S/D触点2824。晶体管2840可以包括为了清楚而未示出的附加特征，例如器件隔离区、栅极触点等。晶体管2840不限于图28所示的类型和配置，并且可以包括多种其他类型和配置，例如，平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括诸如双栅极晶体管或三栅极晶体管的FinFET晶体管，以及诸如纳米带和纳米线晶体管的环绕或全环栅极晶体管。
每个晶体管2840可以包括由至少两层(栅极电介质和栅电极)形成的栅极2822。栅极电介质可以包括一层或叠层。一层或多层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质中使用的高k材料的示例包括但不限于氧化铪、铪硅氧化物、氧化镧、铝镧氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸锌铅。在一些示例中，当使用高k材料时，可以在栅极电介质上执行退火工艺以改善其质量。
栅电极可以形成在栅极电介质上并且可以包括至少一种p型功函数金属或n型功函数金属，这取决于晶体管2840是p型金属氧化物半导体(PMOS)晶体管还是n型金属氧化物半导体(NMOS)晶体管。在一些实施方式中，栅电极可以由两个或更多个金属层的叠层构成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以出于其他目的而包括其他金属层，例如阻挡层。对于PMOS晶体管，可用于栅电极的金属包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)，以及以下参考NMOS晶体管讨论的任何金属(例如，用于功函数调整)。对于NMOS晶体管，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)以及以上参考PMOS晶体管讨论的任何金属(例如，用于功函数调整)。
在一些示例中，当作为沿着源极-沟道-漏极方向的晶体管2840的横截面观察时，栅电极可以由U形结构构成，该U形结构包括基本平行于衬底的表面的底部和基本垂直于衬底的顶表面的两个侧壁部分。在其他示例中，形成栅电极的金属层中的至少一个可以简单地是基本平行于衬底的顶表面并且不包括基本垂直于衬底的顶表面的侧壁部分的平面层。在其他示例中，栅电极可以由U形结构和平面、非U形结构的组合构成。例如，栅电极可以由形成在一个或多个平面的非U形层顶上的一个或多个U形金属层构成。
在一些示例中，一对侧壁间隔物可以形成在栅极叠层的相对侧上以包围(bracket)栅极叠层。侧壁间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅和氮氧化硅的材料形成。形成侧壁间隔物的工艺在本领域中是众所周知的，并且通常包括沉积和蚀刻工艺步骤。在一些示例中，可以使用多个间隔物对；例如，可以在栅极叠层的相对侧上形成两对、三对或四对侧壁间隔物。
S/D区2820可以形成在与每个晶体管2840的栅极2822相邻的衬底2802内。S/D区2820可以例如使用注入/扩散工艺或蚀刻/沉积工艺形成。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底2802中以形成S/D区2820。激活掺杂剂并使它们进一步扩散进入衬底2802的退火工艺可以在离子注入工艺之后进行。在后一工艺中，可首先蚀刻衬底2802以在S/D区2820的位置处形成凹槽。然后可以执行外延沉积工艺以利用用于制造S/D区2802的材料填充凹槽。在一些实施方式中，S/D区2820可以使用诸如硅锗或碳化硅的硅合金制造。在一些示例中，外延沉积的硅合金可以用诸如硼、砷或磷的掺杂剂原位掺杂。在一些示例中，S/D区2820可以使用一种或多种替代半导体材料形成，例如锗或III-V族材料或合金。在另外的示例中，可以使用一层或多层金属和/或金属合金来形成S/D区2820。
在一些示例中，除了或代替晶体管2840，器件层2804可以包括一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200。为了说明的目的，图28示出了器件层2804中的单个示例性晶体管100，但是在器件层2804中可以包括任何数量和结构的晶体管100、1000、1100、1200、1600、1700、2100、2200。包括在器件层2804中的晶体管100、1000、1100、1200、1600、1700、2100、2200可以被称为“前端”器件。在一些示例中，IC器件2800可以不包括任何前端晶体管100、1000、1100、1200、1600、1700、2100、2200。器件层2804中的一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200可以耦合到器件层2804中的器件中的任何合适的其他器件，金属化叠层2819中的任何器件(在下面讨论)和/或一个或多个导电触点2836(在下面讨论)。
可以通过布置在器件层2804上的一个或多个互连层(在图28中示为互连层2806-2810)向和/或从器件层2804的器件(例如，晶体管2840和/或晶体管100、1000、1100、1200、1600、1700、2100、2200)路由诸如功率和/或输入/输出(I/O)信号之类的电信号。例如，器件层2804的导电特征(例如，栅极2822和S/D触点2824)可与互连层2806-2810的互连结构2828电耦合。一个或多个互连层2806-2810可以形成IC器件2800的金属化叠层(也称为“ILD叠层”)2819。在一些示例中，根据本文公开的任何技术，可以将一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200布置在互连层2806-2810中的一个或多个中。在一些示例中，可以将任何数量和结构的晶体管100、1000、1100、1200、1600、1700、2100、2200包括在金属化叠层2819中的任何一层或多层中。包括在金属化叠层2819中的晶体管100、1000、1100、1200、1600、1700、2100、2200可以被称为“后段(back-end)”器件。在一些示例中，IC器件2800可以不包括任何后段晶体管100、1000、1100、1200、1600、1700、2100、2200；在一些示例中，2800可以包括前端和后段晶体管100、1000、1100、1200、1600、1700、2100、2200。金属化叠层2819中的一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200可以耦合到器件层2804中的器件中的任何合适的器件，和/或一个或多个导电触点2836(在下面讨论)。
可以将互连结构2828布置在互连层2806-2810内以根据各种设计来路由电信号(具体地，该布置不限于图28中所示的互连结构2828的特定配置)。尽管在图28中示出了特定数量的互连层2806-2810，但本公开内容的示例包括具有比所示的更多或更少的互连层的IC器件。
在一些示例中，互连结构2828可以包括填充有诸如金属的导电材料的线2828a和/或过孔2828b。线2828a可以布置为在与衬底2802的其上形成器件层2804的表面基本平行的平面的方向上路由电信号。例如，从图28的角度来看，线2828a可以在进出纸面的方向上路由电信号。过孔2828b可以被布置为在与衬底2802的其上形成器件层2804的表面基本垂直的平面的方向上路由电信号。在一些示例中，过孔2828b可以将不同的互连层2806-2810的线2828a电耦合在一起。
互连层2806-2810可以包括设置在互连结构2828之间的电介质材料2826，如图28所示。在一些示例中，设置在互连层2806-1610中的不同层中的互连结构2828之间的电介质材料2826可以具有不同的成分；在其他示例中，不同互连层2806-1610之间的电介质材料2826的成分可以相同。
第一互连层2806(称为金属1或“Ml”)可以直接形成在器件层2804上。在一些示例中，第一互连层2806可以包括线2828a和/或过孔2828b，如图所示。第一互连层2806的线2828a可以与器件层2804的触点(例如，S/D触点2824)耦合。
第二互连层2808(称为金属2或“M2”)可以直接形成在第一互连层2806上。在一些示例中，第二互连层2808可以包括过孔2828b，以将第二互连层2808的线2828a与第一互连层2806的线2828a耦合。尽管为了清楚起见，在每个互连层内(例如，在第二互连层2808内)用线在结构上描绘了线2828a和过孔2828b，但在一些示例中，线2828a和过孔2828b可以在结构和/或材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
第三互连层1610(被称为金属3或“M3”)(以及期望的附加互连层)可以根据结合第二互连层2808或第一互连层2806描述的类似技术和配置在第二互连层2808上连续形成。在一些示例中，在IC器件2800中的金属化叠层2819中“更高”(即，更远离器件层2804)的互连层可以更厚。
IC器件2800可以包括形成在互连层2806-1610上的阻焊剂材料2834(例如，聚酰亚胺或类似材料)和一个或多个导电触点2836。在图28中，导电触点2836被示为采用接合焊盘的形式。导电触点2836可以与互连结构2828电耦合并且被配置为将晶体管2840的电信号路由到其他外部设备。例如，可以在一个或多个导电触点2836上形成焊料接合部，以将包括IC器件2800的芯片与另一部件(例如，电路板)机械和/或电耦合。IC器件2800可以包括附加的或可替代的结构，以从互连层2806-1610路由电信号；例如，导电触点2836可以包括将电信号路由到外部部件的其他类似特征(例如，柱)。
图29是可以包括一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200的示例性IC封装2850的横截面图。封装衬底2852可以由电介质材料形成，并且可以具有在面2872和面2874之间，或在面2872上的不同位置之间和/或在面2874上的不同位置之间延伸通过所述电介质材料的导电通路。这些导电通路可以采用以上参考图28所讨论的任何互连2828的形式。在一些示例中，封装衬底2852中可以包括任何数量的晶体管100、1000、1100、1200、1600、1700、2100、2200(其具有任何合适的结构)。在一些示例中，封装衬底2852中可以不包括晶体管100、1000、1100、1200、1600、1700、2100、2200。
IC封装2850可以包括通过管芯2856的导电触点2854、第一级互连2858和封装衬底2852的导电触点2860耦合到封装衬底2852的管芯2856。导电触点2860可以通过封装衬底2852耦合到导电通路2862，允许管芯2856内的电路电耦合到导电触点2864中的各种导电触点或晶体管100、1000、1100、1200、1600、1700、2100、2200(或封装衬底2852中包括的其他器件(未示出)。图29中所示的第一级互连2858是焊料凸块，但是可以使用任何合适的第一级互连2858。如本文所使用的，“导电触点”可以指的是用作不同部件之间的电接口的一部分导电材料(例如，金属)；导电触点可以凹入部件的表面，与部件的表面平齐或远离部件的表面延伸，并且可以采用任何合适的形式(例如，导电焊盘或插座)。
在一些示例中，底部填充材料2866可以围绕第一级互连2858设置在管芯2856和封装衬底2852之间，并且模塑料2868可以围绕管芯2856设置并且与封装衬底2852接触。在一些示例中，底部填充材料2866可以与模塑料2868相同。在适当情况下，可以用于底部填充材料2866和模塑料2868的示例性材料是环氧树脂模制材料。第二级互连2870可以耦合到导电触点2864。图29中所示的第二级互连2870是焊球(例如，用于球栅阵列布置)，但是可以使用任何合适的第二级互连16770(例如，针栅阵列布置中的引脚或连接盘栅格阵列布置中的连接盘)。第二级互连2870可以用于将IC封装2850耦合到另一部件，例如本领域中已知的并且如以下参考图30所讨论的电路板(例如，母板)、中介层或另一IC封装。
在图29中，IC封装2850是倒装芯片封装，并且在封装衬底2852中包括晶体管100、1000、1100、1200、1600、1700、2100、2200。封装衬底2852中可包括任意数量的晶体管100、1000、1100、1200、1600、1700、2100、2200(具有任何合适的结构)。在一些示例中，封装衬底2852中可以不包括晶体管100、1000、1100、1200、1600、1700、2100、2200。管芯2856可以采用本文讨论的管芯2702的任何示例的形式(例如，可以包括IC器件2800的任何示例)。在一些示例中，管芯2856可以包括一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200(例如，如以上参考图27及图28所论述的)；在其他示例中，管芯2856可以不包括任何晶体管100、1000、1100、1200、1600、1700、2100、2200。
尽管在图29中示出的IC封装2850是倒装芯片封装，但是可以使用其他封装架构。例如，IC封装2850可以是球栅阵列(BGA)封装，诸如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装2850可以是晶圆级芯片级封装(WLCSP)或面板扇出(FO)封装。尽管在图29的IC封装2850中示出了单个管芯2856，但是IC封装2850可以包括多个管芯2856(例如，多个管芯2856中的一个或多个耦合到封装衬底2852中所包括的晶体管100、1000、1100、1200、1600、1700、2100、2200)。IC封装2850可以包括附加的无源部件，诸如设置在封装衬底2852的第一面2872或第二面2874上的表面安装电阻器、电容器和电感器。更一般地，IC封装2850可以包括本领域已知的任何其他有源或无源部件。
图30是IC器件组件3000的横截面侧视图，其可以包括一个或多个IC封装或其他电子部件(例如，管芯)，IC封装或其他电子部件包括根据本文所公开的任何示例的一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200。IC器件组件3000包括设置在电路板3002(其可以是例如母板)上的多个部件。IC器件组件3000包括设置在电路板3002的第一面3040和电路板3002的相对的第二面3042上的部件；通常，部件可以设置在一个或两个面3040和3042上。下面参考IC器件组件3000讨论的任何IC封装可以采用上面参考图29讨论的IC封装2850的任何示例的形式(例如，可以在封装衬底2852中或在管芯中包括一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200)。
在一些示例中，电路板3002可以是包括多个金属层的印刷电路板(PCB)，该多个金属层通过电介质材料层彼此分开并且通过导电过孔互连。可以在期望的电路图案中形成任何一个或多个金属层，以在耦合到电路板3002的部件之间路由电信号(可选地与其他金属层结合)。在其他示例中，电路板3002可以是非PCB衬底。
图30所示的IC器件组件3000包括通过耦合部件3016耦合到电路板3002的第一面3040的中介层上封装结构3036。耦合部件3016可以将中介层上封装结构3036电和机械地耦合到电路板3002，并且可以包括焊球(如图30所示)、插座的凸部和凹部(male and femaleportions)、粘合剂、底部填充材料和/或任何其他合适的电气和/或机械耦合结构。
中介层上封装结构3036可以包括通过耦合部件3018耦合到中介层3004的IC封装3020。耦合部件3018可以采用任何适合的应用形式，例如以上参考耦合部件3016所讨论的形式。尽管在图30中示出了单个IC封装3020，但是可以将多个IC封装耦合到中介层3004；实际上，额外的中介层可以耦合到中介层3004。中介层3004可以提供用于桥接电路板3002和IC封装3020的中介衬底。IC封装3020可以是或包括例如管芯(图27的管芯2702)，IC器件(例如，图28的IC器件2800)或任何其他合适的部件。通常，中介层3004可以将连接扩展到更宽的间距，或者将连接重新路由到不同的连接。例如，中介层3004可以将IC封装3020(例如，管芯)耦合到耦合部件3016的一组BGA导电触点，以用于耦合到电路板3002。在图30所示的示例中，IC封装3020和电路板3002附接到中介层3004的相对侧；在其他示例中，IC封装3020和电路板3002可以附接到中介层3004的同一侧。在一些示例中，三个或更多个部件可以通过中介层3004相互连接。
中介层3004可以由环氧树脂、玻璃纤维增强环氧树脂、具有无机填料的环氧树脂、陶瓷材料或如聚酰亚胺的聚合物材料形成。在一些示例中，中介层3004可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，例如硅、锗、以及其它III-V族和IV族材料。中介层3004可以包括金属过孔3008和互连3010，包括但不限于穿硅过孔(TSV)3006。中介层3004还可以包括嵌入器件3014，包括无源器件和有源器件。这样的器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、保险丝、二极管、变压器、传感器、静电放电(ESD)器件和存储设备。也可以在中介层3004上形成诸如射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件之类的更复杂的器件。中介层上封装结构3036可以采用本领域已知的任何中介层上封装结构的形式。在一些示例中，中介层3004可以包括一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200。
IC器件组件3000可以包括通过耦合部件3022耦合到电路板3002的第一面3040的IC封装3024。耦合部件3022可以采用以上参考耦合部件3016所讨论的任何示例的形式，并且IC封装3024可以采用以上参考IC封装3020所讨论的任何示例的形式。
图30所示的IC器件组件3000包括通过耦合部件3028耦合到电路板3002的第二面3042的堆叠式封装结构3034。堆叠式封装结构3034可以包括通过耦合部件3030耦合在一起的IC封装3026和IC封装3032，使得IC封装3026设置在电路板3002和IC封装3032之间。耦合部件3028和3030可以采用上述耦合部件3016的任何示例的形式，IC封装3026和3032可以采用上述IC封装3020的任何示例的形式。可以根据本领域中已知的任何堆叠式封装结构来配置堆叠式封装结构3034。
图31是根据本文公开的任何示例的示例性电气设备3100的框图，该示例性电气设备3100可以包括一个或多个晶体管100、1000、1100、1200、1600、1700、2100、2200。例如，电气设备3100的部件中的任何合适的部件可以包括本文公开的IC封装2850、IC器件1600或管芯2702中的一个或多个。图31中将多个部件示出为包括在电气设备3100中，但是按照应用所适合的，可以省略或重复这些部件中的任何一个或多个。在一些示例中，可以将电气设备3100中包括的一些或全部部件附接到一个或多个母板。在一些示例中，将这些部件中的一些或全部制造到单个片上系统(SoC)芯管芯上。
另外，在各种示例中，电气设备3100可以不包括图31所示的一个或多个部件，但是电气设备3100可以包括用于耦合到一个或多个部件的接口电路。例如，电气设备3100可以不包括显示设备3106，但是可以包括显示设备3106可以耦合到的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，电气设备3100可以不包括音频输入设备3124或音频输出设备3108，但是可以包括音频输入设备3124或音频输出设备3108可以耦合到的音频输入或输出设备接口电路(例如，连接器和支持电路)。
电气设备3100可以包括处理设备3102(例如，一个或多个处理设备)。如本文所使用的，术语“处理设备”或“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。处理设备3102可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、加密处理器(在硬件内执行加密算法的专用处理器)、服务器处理器或任何其他合适的处理设备。电气设备3100可以包括存储器3104，其自身可以包括一个或多个存储器设备，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器和/或硬盘驱动器。在一些示例中，存储器3104可以包括与处理设备3102共享管芯的存储器。该存储器可以用作高速缓冲存储器并且可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁随机存取存储器(STT-MRAM)。
在一些示例中，电气设备3100可以包括通信芯片3112(例如，一个或多个通信芯片)。例如，通信芯片3112可以被配置为管理用于向和从电气设备3100传输数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何线路，尽管在一些示例中它们可以不包含。
通信芯片3112可以实施多个无线标准或协议中的任意一个，包括但不限于：包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修正)的电气和电子工程师协会(IEEE)标准，长期演进(LTE)项目以及任何修正、更新和/或修订(例如高级LTE项目，超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络通常称为WiMAX网络，该缩写词代表“微波接入全球互操作性”，它是通过IEEE 802.16标准一致性和互操作性测试的产品的认证标志。通信芯片3112可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络进行操作。通信芯片3112可以根据GSM演进增强数据(EDGE)、GSMEDGE无线接入网络(GERAN)、通用陆地无线接入网络(UTRAN)或演进的UTRAN(E-UTRAN)进行操作。通信芯片3112可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、演进数据优化(EV-DO)及其派生物以及被指定为3G、4G、5G及之后的任何其他无线协议进行操作。在其他示例中，通信芯片3112可以根据其他无线协议进行操作。电气设备3100可以包括天线3122，以促进无线通信和/或接收其他无线通信(诸如AM或FM无线电传输)。
在一些示例中，通信芯片3112可以管理诸如电、光或任何其他合适的通信协议(例如，以太网)的有线通信。如上所述，通信芯片3112可以包括多个通信芯片。例如，第一通信芯片3112可以专用于近距离无线通信，例如Wi-Fi或蓝牙，第二通信芯片3112可以专用于远距离无线通信，例如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。在一些示例中，第一通信芯片3112可以专用于无线通信，第二通信芯片3112可以专用于有线通信。
电气设备3100可以包括电池/电源电路3114。电池/电源电路3114可以包括一个或多个能量存储设备(例如，电池或电容器)和/或用于将电气设备3100的部件耦合到与电气设备3100分开的能量源(例如AC线电源)的电路。
电气设备3100可以包括显示设备3106(或相应的接口电路，如上所述)。显示设备3106可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气设备3100可以包括音频输出设备3108(或相应的接口电路，如上所述)。音频输出设备3108可以包括生成声音指示器的任何设备，例如扬声器、耳机或耳塞。
电气设备3100可以包括音频输入设备3124(或相应的接口电路，如上所述)。音频输入设备3124可以包括生成代表声音的信号的任何设备，诸如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
电气设备3100可以包括GPS设备3118(或相应的接口电路，如上所述)。GPS设备3118可以与基于卫星的系统通信，并且可以接收电气设备3100的位置，如本领域中已知的。
电气设备3100可以包括其他输出设备3110(或相应的接口电路，如上所述)。其他输出设备3110的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射机或者另外的存储设备。
电气设备3100可以包括其他输入设备3120(或相应的接口电路，如上所述)。其他输入设备3120的示例可以包括加速度计、陀螺仪、指南针、图像捕获设备、键盘、诸如鼠标之类的光标控制设备、触控笔、触摸板、条形码读取器、快速响应(QR)码读取器、任何传感器或射频识别(RFID)读取器。
电气设备3100可以具有任何所需的形状因数，例如手持式或移动电气设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板电脑、笔记本电脑、上网本电脑、超级本电脑、个人数字助理(PDA)、超移动个人计算机等)、台式电气设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字录像机或可穿戴电气设备。在一些示例中，电气设备3100可以是处理数据的任何其他电子设备。
以下段落提供了本文公开的示例的各种示例。
根据前述内容，将认识到，已经公开了示例性方法、装置和制造品，其使得能够制造在源极和漏极之间具有第一半导体材料和第二半导体材料的晶体管。在一些示例中，第一半导体材料具有比第二半导体材料更高的载流子迁移率，并且第一半导体材料具有比第二半导体材料更低的带隙。在这样的示例中，由于第一半导体材料的高载流子迁移率，晶体管能够在不牺牲性能的情况下由于第二半导体材料而具有高击穿电压。
示例1包括一种晶体管，包括：第一半导体材料，包括镓和氮；第二半导体材料，包括镓和氧，第二半导体材料与第一半导体材料相邻；源极，靠近第一半导体材料并且与第二半导体材料间隔开；漏极，靠近第二半导体材料并与第一半导体材料间隔开，以及栅极，位于源极和漏极之间。
示例2包括示例1的晶体管，其中，第一半导体材料和第二半导体材料限定了电流在源极和漏极之间流动的路径的相应的第一部分和第二部分。
示例3包括示例2的晶体管，其中，当栅极通电时，栅极激活在第一半导体材料的顶表面与第一半导体材料和栅极之间的极化层之间的界面处的受控沟道，受控沟道对应于路径的第一部分。
示例4包括示例1的晶体管，还包括在第一半导体材料和栅极之间的极化层。
示例5包括示例4的晶体管，其中，极化层的顶表面与第二半导体材料的顶表面基本共面。
示例6包括示例4的晶体管，其中，极化层沿着第一半导体材料的侧壁延伸，第二半导体材料沿着侧壁与极化层接触。
示例7包括示例6的晶体管，其中，栅极的侧向侧面与第一半导体材料的侧壁基本对准，该侧壁靠近第二半导体材料。
示例8包括示例1-7中任一项的晶体管，其中，栅极与第一半导体材料垂直对准并且相对于第二半导体材料侧向偏移。
示例9包括示例1-7中任一项的晶体管，其中，相比于到漏极，栅极更接近源极。
示例10包括示例1-7中任一项的晶体管，还包括在第一半导体材料和栅极之间的高k间隔物，高k间隔物在源极和漏极之间延伸。
示例11包括示例10的晶体管，还包括在高k间隔物上的低k间隔物，低k间隔物在栅极和源极之间以及在栅极和漏极之间延伸。
示例12包括示例1-6中任一项的晶体管，还包括半导体衬底，以及在半导体衬底上的隔离材料，隔离材料位于第二半导体材料和半导体衬底之间，隔离材料不在第一半导体材料的一部分和半导体衬底之间。
示例13包括示例1-7中任一项的晶体管，其中，第一半导体材料的第一顶表面低于第二半导体材料的第二顶表面。
示例14包括示例1-7中任一项的晶体管，其中，第二半导体材料与第一半导体材料的凹入表面接触，凹入表面与第一半导体材料的顶表面基本平行，第二半导体材料与第一半导体材料的内侧向表面接触，内侧向表面基本垂直于第一半导体材料的顶表面。
示例15包括示例1-7中任一项的晶体管，其中，第一半导体材料在第二半导体材料下方延伸。
示例16包括示例1-7中任一项的晶体管，还包括场板，与栅极垂直对准定位，场板电连接到栅极。
示例17包括示例1-7中任一项的晶体管，还包括场板，通过金属互连间接连接到栅极。
示例18包括示例1-7中任一项的晶体管，其中，第一半导体材料的第一载流子迁移率大于第二半导体材料的第二载流子迁移率。
示例19包括示例1-7中任一项的晶体管，其中，第一半导体材料具有第一带隙，第二半导体材料具有第二带隙，第二带隙比第一带隙宽。
示例20包括示例1-7中任一项的晶体管，其中，栅极和漏极之间的距离对应于第二半导体材料在源极和漏极之间延伸的方向上的长度。
示例21包括示例1-7中任一项的晶体管，其中，第二半导体材料掺杂有锡。
示例22包括一种集成电路，包括：源极区；漏极区，与源极区间隔开；第一半导体材料，包括镓和氮；第二半导体材料，包括镓和氧，第二半导体材料与第一半导体材料侧向串联地位于源极区和漏极区之间；及栅极，位于源极区和漏极区之间。
示例23包括示例22的集成电路，还包括极化层，在第一半导体材料和第二半导体材料之间延伸。
示例24包括示例22的集成电路，其中，第一半导体材料与第二半导体材料接触。
示例25包括示例22的集成电路，其中，第二半导体材料的顶表面在第一半导体材料的顶表面上方延伸。
示例26包括示例22的集成电路，其中，第一半导体材料的一部分位于第二半导体材料的下方。
示例27包括示例22-26中任一项的集成电路，其中，第一半导体材料和第二半导体材料限定沟道，沟道使电流能够在源极区和漏极区之间流动。
示例28包括示例27的集成电路，还包括：极化层，在第一半导体材料上方延伸；界面，在极化层和与沟道的受控部分相关联的第一半导体材料之间，沟道的受控部分由栅极控制。
示例29包括示例22-26中任一项的集成电路，其中，栅极的整个长度位于第一半导体材料的正上方，并且侧向位于第一半导体材料的长度的相对端部之间。
示例30包括示例29的集成电路，其中，栅极的一个侧面与第一半导体材料的一个侧面基本共面，第一半导体材料的该侧面面对第二半导体材料。
示例31包括示例22-26中任一项的集成电路，还包括场板，连接到栅极并在栅极上方延伸。
示例32包括示例22-26中任一项的集成电路，还包括场板，与栅极垂直间隔开。
示例33包括一种系统，包括处理器电路和晶体管，该晶体管包括：第一半导体材料，包括镓和氮；第二半导体材料，包括镓和氧，第二半导体材料与第一半导体材料相邻；源极，与第一半导体材料相邻；漏极，与第二半导体材料相邻，源极、第一半导体材料、第二半导体材料和漏极电串联定位；以及栅极，位于源极和漏极之间。
示例34包括示例33的系统，其中，第一半导体材料和第二半导体材料限定了电流在源极和漏极之间流动的电路径的相应的第一部分和第二部分。
示例35包括示例33的系统，其中，晶体管还包括在第一半导体材料和栅极之间的极化层。
示例36包括示例35的系统，其中，当栅极通电时，栅极激活在第一半导体材料的顶表面与第一半导体材料和栅极之间的极化层之间的界面处的受控沟道。
示例37包括示例36的系统，其中，极化层的顶表面与第二半导体材料的顶表面基本共面。
示例38包括示例36的系统，其中，极化层沿着第一半导体材料的侧壁将第一半导体材料与第二半导体材料分离。
示例39包括示例38的系统，其中，栅极的面向漏极的侧向侧面与第一半导体材料的侧壁基本对准。
示例40包括示例33-39中任一项的系统，其中，栅极的长度与第一半导体材料的长度重叠，栅极的长度相对于第二半导体材料的长度侧向偏移。
示例41包括示例33-39中任一项的系统，其中，相比于到漏极，栅极更接近源极。
示例42包括示例33-39中任一项的系统，其中，晶体管还包括在第一半导体材料和栅极之间的高k间隔物，该高k间隔物在源极和漏极之间延伸。
示例43包括示例42的系统，其中，晶体管还包括在高k间隔物上的低k间隔物，该低k间隔物在栅极上方并在源极和漏极之间延伸。
示例44包括示例33-39中任一项的系统，其中，晶体管还包括半导体衬底，以及在半导体衬底上的隔离材料，隔离材料位于第二半导体材料和半导体衬底之间，隔离材料在第一半导体材料所处的位置处限定开口。
示例45包括示例33-39中任一项的系统，其中，第一半导体材料的第一顶表面低于第二半导体材料的第二顶表面。
示例46包括示例33-39中任一项的系统，其中，第二半导体材料位于第一半导体材料中的凹部内。
示例47包括示例46中任一项的系统，其中，第一半导体材料的凹部的底表面在第二半导体材料下方延伸。
示例48包括示例33-39中任一项的系统，还包括位于栅极上方的场板，该场板与栅极的顶表面接触。
示例49包括示例33-39中任一项的系统，还包括场板，通过互连间接连接到栅极，场板与栅极垂直地间隔开。
示例50包括示例33-39中任一项的系统，其中，第一半导体材料的第一载流子迁移率大于第二半导体材料的第二载流子迁移率。
示例51包括示例33-39中任一项的系统，其中，第一半导体材料具有第一带隙，第二半导体材料具有第二带隙，第二带隙大于第一带隙。
示例52包括示例33-39中任一项的系统，其中，栅极和漏极之间的距离对应于第二半导体材料在源极和漏极之间延伸的方向上的长度。
示例53包括示例33-39中任一项的系统，其中，第二半导体材料掺杂有锡。
示例54包括一种制造集成电路的方法，该方法包括：在半导体衬底上形成包括镓和氮的第一半导体材料；形成包括镓和氧的第二半导体材料，第二半导体材料与第一半导体材料相邻；形成与第一半导体材料相邻并与第二半导体材料间隔开的源极区；形成与第二半导体材料相邻并与第一半导体材料间隔开的漏极区；以及在源极区和漏极区之间形成栅极。
示例55包括示例54的方法，其中，第二半导体材料的形成包括从第一半导体材料的表面外延生长第二半导体材料。
示例56包括示例55的方法，其中，该表面是第一半导体表面的侧壁，该侧壁基本垂直于第一半导体材料的顶表面。
示例57包括示例54的方法，还包括在第一半导体材料上沉积极化层。
示例58包括示例57的方法，其中，第二半导体材料的形成包括从极化层外延生长第二半导体材料。
示例59包括示例57的方法，还包括平坦化极化层的顶表面和第二半导体材料的顶表面。
示例60包括示例57的方法，还包括：在形成第二半导体材料之前将硬掩模施加到极化层的外表面，蚀刻硬掩模以暴露极化层的侧壁，以及从极化层的侧壁外延生长第二半导体。
示例61包括示例54-60中任一项的方法，其中，第二半导体材料的形成包括：蚀刻第一半导体材料的一部分以在第一半导体材料中限定凹入表面，以及从凹入表面外延生长第二半导体材料，该凹入表面基本平行于第一半导体材料的顶表面。
示例62包括示例54-60中任一项的方法，其中，第二半导体材料的形成包括从第一半导体材料的侧壁外延生长第二半导体材料一定距离，该距离基于为集成电路指定的额定电压，并基于第二半导体材料的击穿电压。
示例63包括示例54-60中任一项的方法，其中，第一半导体材料的形成包括在形成于半导体衬底上的缓冲层上外延生长第一半导体材料。
示例64包括示例63的方法，其中，外延生长第一半导体材料包括生长侧壁基本垂直于衬底的第一半导体材料。
示例65包括示例54-60中任一项的方法，还包括在半导体衬底上沉积隔离材料层，以及蚀刻隔离材料层以暴露半导体衬底上要形成第一半导体材料的位置。
示例66包括示例54-60中任一项的方法，还包括形成位于栅极下方且在源极与漏极之间的高k间隔物。
示例67包括示例54-60中任一项的方法，还包括形成位于栅极和漏极上方的场板。
示例68包括示例67的方法，还包括形成金属互连以将栅极电耦合到场板。
尽管本文已经公开了某些示例性方法、装置和制造品，但是本专利的覆盖范围不限于此。相反，本专利涵盖了合理地属于本专利的权利要求范围内的所有方法、装置和制造品。

Claims (25)

1.一种晶体管，包括：
第一半导体材料，包括镓和氮；
第二半导体材料，包括镓和氧，所述第二半导体材料与所述第一半导体材料相邻；
源极，靠近所述第一半导体材料并且与所述第二半导体材料间隔开；
漏极，靠近所述第二半导体材料并与所述第一半导体材料间隔开；以及
栅极，位于所述源极和所述漏极之间。
2.根据权利要求1所述的晶体管，其中，所述第一半导体材料和所述第二半导体材料限定了电流在所述源极和所述漏极之间流动的路径的相应的第一部分和第二部分。
3.根据权利要求2所述的晶体管，其中，当所述栅极通电时，所述栅极激活在所述第一半导体材料的顶表面与极化层之间的界面处的受控沟道，所述极化层位于所述第一半导体材料和所述栅极之间，所述受控沟道对应于所述路径的第一部分。
4.根据权利要求1所述的晶体管，还包括在所述第一半导体材料和所述栅极之间的极化层。
5.根据权利要求4所述的晶体管，其中，所述极化层沿着所述第一半导体材料的侧壁延伸，所述第二半导体材料沿着所述侧壁与所述极化层接触。
6.根据权利要求5所述的晶体管，其中，所述栅极的侧向侧面与所述第一半导体材料的侧壁基本对准，所述侧壁靠近所述第二半导体材料。
7.根据权利要求1-6中任一项所述的晶体管，其中，所述栅极与所述第一半导体材料垂直对准并且相对于所述第二半导体材料侧向偏移。
8.根据权利要求1-6中任一项所述的晶体管，其中，相比于到所述漏极，所述栅极更接近所述源极。
9.根据权利要求1-6中任一项所述的晶体管，还包括：
半导体衬底；以及
在所述半导体衬底上的隔离材料，所述隔离材料位于所述第二半导体材料和所述半导体衬底之间，所述隔离材料不在所述第一半导体材料的一部分和所述半导体衬底之间。
10.根据权利要求1-6中任一项所述的晶体管，其中，所述第二半导体材料与所述第一半导体材料的凹入表面接触，所述凹入表面与所述第一半导体材料的顶表面基本平行，所述第二半导体材料与所述第一半导体材料的内侧向表面接触，所述内侧向表面基本垂直于所述第一半导体材料的顶表面。
11.根据权利要求1-6中任一项所述的晶体管，其中，所述第一半导体材料在所述第二半导体材料下方延伸。
12.根据权利要求1-6中任一项所述的晶体管，还包括与所述栅极垂直对准定位的场板，所述场板电连接到所述栅极。
13.根据权利要求1-6中任一项所述的晶体管，还包括场板，所述场板通过金属互连间接连接到所述栅极。
14.根据权利要求1-6中任一项所述的晶体管，其中，所述第一半导体材料的第一载流子迁移率大于所述第二半导体材料的第二载流子迁移率。
15.根据权利要求1-6中任一项所述的晶体管，其中，所述第一半导体材料具有第一带隙，所述第二半导体材料具有第二带隙，所述第二带隙比所述第一带隙宽。
16.一种集成电路，包括：
源极区；
漏极区，与所述源极区间隔开；
第一半导体材料，包括镓和氮；
第二半导体材料，包括镓和氧，所述第二半导体材料与所述第一半导体材料侧向串联地位于所述源极区和所述漏极区之间；以及
栅极，位于所述源极区和所述漏极区之间。
17.根据权利要求16所述的集成电路，其中，所述栅极的整个长度位于所述第一半导体材料的正上方，并且侧向位于所述第一半导体材料的长度的相对端部之间。
18.一种系统，包括：
处理器电路；以及
晶体管，所述晶体管包括：
第一半导体材料，包括镓和氮；
第二半导体材料，包括镓和氧，所述第二半导体材料与所述第一半导体材料相邻；
源极，与所述第一半导体材料相邻；
漏极，与所述第二半导体材料相邻，所述源极、所述第一半导体材料、所述第二半导体材料和所述漏极电串联定位；以及
栅极，位于所述源极和所述漏极之间。
19.根据权利要求18所述的系统，其中，所述第二半导体材料位于所述第一半导体材料中的凹部内。
20.一种制造集成电路的方法，所述方法包括：
在半导体衬底上形成包括镓和氮的第一半导体材料；
形成包括镓和氧的第二半导体材料，所述第二半导体材料与所述第一半导体材料相邻；
形成与所述第一半导体材料相邻并与所述第二半导体材料间隔开的源极区；
形成与所述第二半导体材料相邻并与所述第一半导体材料间隔开的漏极区；以及
在所述源极区和所述漏极区之间形成栅极。
21.根据权利要求20所述的方法，其中，所述第二半导体材料的形成包括从所述第一半导体材料的表面外延生长所述第二半导体材料。
22.根据权利要求21所述的方法，其中，所述表面是所述第一半导体表面的侧壁，所述侧壁基本垂直于所述第一半导体材料的顶表面。
23.根据权利要求20所述的方法，还包括在所述第一半导体材料上沉积极化层。
24.根据权利要求23所述的方法，其中，所述第二半导体材料的形成包括从所述极化层外延生长所述第二半导体材料。
25.根据权利要求20-23中任一项所述的方法，其中，所述第二半导体材料的形成包括：
蚀刻所述第一半导体材料的一部分以在所述第一半导体材料中限定凹入表面；以及
从所述凹入表面外延生长所述第二半导体材料，所述凹入表面基本平行于所述第一半导体材料的顶表面。
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