CN111149212A - 低电阻场效应晶体管及其制造方法 - Google Patents

低电阻场效应晶体管及其制造方法 Download PDF

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Abstract

本文公开了低电阻场效应晶体管及其制造方法。本文公开的示例场效应晶体管包括衬底和衬底上方的堆叠体。该堆叠体包括绝缘体和栅电极。该示例场效应晶体管包括堆叠体的腔体中的半导体材料层。在示例场效应晶体管中，半导体材料层的邻近绝缘体的区域掺杂有绝缘体的材料。

Description

低电阻场效应晶体管及其制造方法
技术领域
本公开总体上涉及半导体，更具体而言，涉及低电阻场效应晶体管及其制造方法。
背景技术
一些场效应晶体管(FET)包括基本垂直于衬底设置的栅极和绝缘体的交替层构成的堆叠体。电流在FET的源极和漏极之间沿设置于堆叠体的层限定的腔体中的半导体材料流动。
附图说明
图1A是已知垂直堆叠场效应晶体管(FET)的截面图。
图1B示出了向已知FET施加电压之后图1A的已知FET。
图2是根据本公开的教导构造的示例性FET的截面图。
图3A-3G示出了在制造的不同时间/阶段处图2的示例性FET。
图4是用于制造图2的FET的示例性方法的流程图。
图5是根据本文公开的任意示例，可以包括诸如图2的示例性FET的晶圆和管芯的顶视图。
图6是根据本文公开的任意示例，可以包括诸如FET的晶体管，例如图2的示例性FET 200的IC器件的截面侧视图。
图7是根据本文公开的任意示例，可以包括FET，例如图2的示例性FET的IC封装的截面侧视图。
图8是根据本文公开的任意示例，可以包括FET，例如图2的示例性FET的IC器件组件的截面侧视图。
图9是根据本文公开的任意示例，可以包括FET，例如图2的示例性FET的示例性电子装置的框图。
附图不成比例。相反，在附图中可以放大层或区域的厚度。通常，可以在所有附图和伴随的书面描述中使用相同的附图标记指示相同或相似部分。如本专利中所用，表述任何部分(例如，层、膜、区、区域或板)以任何方式在另一部分上方或上(例如，定位于、位于、设置于或形成于其上等)表示所述部分与另一部分接触，或者所述部分在另一部分上方，一个或多个中间部分位于其间。表述任何部分与另一部分接触表示两个部分之间没有中间部分。尽管附图示出了具有清晰线条和边界的层和区域，但这些线条和/或边界的一些或全部可以是理想化的。实际上，边界和/或线条可以是观察不到的、混合的和/或不规则的。
如本文所用，术语“在……上方”是参照其上形成集成电路部件的衬底(例如，半导体晶圆)使用的。具体而言，如本文所用，当集成电路的第一部件比第二部件更远离衬底时，第一部件在第二部件的“上方”。同样，如本文所用，当第一部件比第二部件更靠近衬底时，第一部件在第二部件的“下方”。如上所述，一个部件可以在另一部件上方或下方，其间具有其他部件，或者同时彼此直接接触。
“包括”和“包含”(以及其所有形式和时态)这里被用作开放式术语。因此，无论何时某权利要求采用任何形式的“包括”或“包含”(例如，包括、包含、具有等)作为前序或在任何种类的权利要求引述中，要理解的是，可以存在附加的元件、项等而不脱离对应权利要求或引述的范围。如本文所用，在使用短语“至少”作为，例如权利要求前序中的过渡术语时，它可以是与术语“包括”和“包含”为开放式的那样以相同方式为开放式的。在例如，以诸如A、B和/或C的形式使用时，术语“和/或”是指A、B、C的任意组合或子集，例如(1)单独A，(2)单独B，(3)单独C，(4)A和B，(5)A和C，(6)B和C以及(7)A和B和C。
具体实施方式
本文公开了示例性场效应晶体管(FET)及其制造方法。示例性FET包括由设置在栅电极的交替层之间以形成垂直堆叠体的硼硅酸盐玻璃或磷硅酸盐玻璃制成的电介质或绝缘层。在制造期间，示例性FET被退火或加热，例如，导致硼从硼硅酸盐玻璃绝缘体中扩散出来，进入沿示例性FET的垂直堆叠体中限定的沟道延伸的半导体材料中。
在包括电极和栅极的垂直堆叠层的已知FET中，在电流沿半导体材料行进时，栅极之间接近绝缘体的半导体材料区域给电流流动路径增加了串联电阻。本文所公开的示例性FET与包括垂直堆叠的栅电极和绝缘层的已知FET相比，沿经由FET半导体材料的电流流动路径呈现出降低的电阻。在根据本公开的教导详细描述本文所公开的示例性FET之前，提供对已知FET的简短描述。
图1A和1B的已知垂直FET 100包括形成于衬底102(有时称为衬底层或基底)上的多层结构。衬底102是由硅(Si)形成的。已知的FET 100包括源极106和漏极108。图1A和1B的已知FET 100包括形成源极106和漏极108之间的堆叠体114的绝缘体110和栅电极112的交替水平层。在该示例中，堆叠体114包括层110、112。堆叠体114的层110、112与衬底102的顶表面115平行。绝缘体110由诸如氧化硅(SiOx)的电介质材料制成。栅电极112可以由诸如多晶硅或金属的导电材料制成。
在图1A和1B的已知垂直FET 100中，腔体116延伸穿过堆叠体114。腔体116的侧壁117由绝缘体110和栅电极112限定。如图1A和1B所示，垂直于衬底102设置腔体116。具体而言，腔体116沿x-y-z坐标系中的z轴延伸，其中衬底102位于y平面中。例如，腔体116可以具有圆柱形状、矩形形状等。
图1A和1B的已知FET 100是铁电FET(FeFET)，其包括设置在腔体116中的铁电材料层118。在图1A和1B的已知FET 100中，铁电材料层118沿z轴延伸并被沉积为与形成腔体116的侧壁117的相应栅电极112和绝缘体110接触。铁电材料层118由钙钛矿氧化物制成。
已知的FET 100包括设置于腔体116中并沿z轴延伸的半导体材料层120。在图1A和1B的已知FET 100中，半导体材料层120沉积于腔体116中的铁电材料层118上。半导体材料层120是硅或锗(Ge)。源极106、漏极108和栅电极112耦接到允许电流穿过半导体材料层120从源极106流到漏极108的接触部。腔体116填充有电介质材料，例如二氧化硅(SiO2)。
图1B示出了通过经由耦接到栅电极112的接触部施加电压从而对铁电材料层118进行极化之后的已知FET 100。在导通栅电极112之一时，铁电材料层118的极化被反转，包括半导体材料层120的腔体116变为导电的。在已知的FET 100中，半导体材料层118接近栅电极112的特定部分或区域122变得比半导体材料层118接近绝缘体110的其他部分或区域124更导电，如分配给图1B中的更导电部分的不同图案所示。与半导体材料层118接近栅电极112的更导电区域122相比，半导体材料层118接近绝缘体110设置的区域124呈现出增大的电阻。
在电流流经图1A和1B的已知FET 100的半导体材料层120时，电流遇到半导体材料层120的更导电区域122和电阻区域124。沿半导体材料层120的长度的电阻区域124给源极106和漏极108之间的已知FET 100增加了串联电阻。根据电压(V)等于电流(I)和电阻(R)乘积的原理，由于电阻区域124导致的串联电阻减小了通过半导体材料层120的电流流动。换言之，V＝IR。结果，包括图1A和1B的已知FET 100的器件(例如，NAND存储器件)由于电流减小而工作效率较低。例如，由于半导体材料层120的较不导电的电阻区域124导致电流减小，使用包括已知FET 100的存储器件执行读操作所需的时间被延长。
与已知FET 100相比，本文所公开的示例FET沿设置于堆叠体的腔体中的半导体材料层长度提供了减小的串联电阻，该堆叠体包括栅电极层和绝缘层。本文所公开的示例FET利用硼硅酸盐玻璃或磷硅酸盐玻璃替代了已知FET 100的绝缘体110。在制造期间加热本文所公开的包括例如硼硅酸盐玻璃的示例FET，这导致硼扩散出硼硅酸盐玻璃并进入与硼硅酸盐玻璃层相邻设置的半导体材料层中。硼是已知的用于硅的掺杂剂。半导体材料层的邻近硼硅酸盐玻璃层的区域的掺杂显著减小了那些区域中的电阻，从而与已知FET 100相比减小了示例FET的电阻。本文所公开的示例FET可以用于任何类型的用于存储器、逻辑等的半导体器件中，例如，3D NAND存储器件。
图2是根据本公开的教导构造的示例性FET 200的截面图。出于例示的目的，在图2中，以不同图案或网状线示出了示例性FET 200的部件(例如，区域、层等)。这些图案或网状线不表示任何特定材料，而仅用于帮助例示不同的部件和其间的边界。如果这一经验法则有例外，将针对受影响的结构指定。在例示的示例中，FET 200是包括衬底202的多层结构。在一些示例中，衬底202包括硅(Si)。在其他示例中，衬底202包括其他适当的衬底材料。
在例示的示例中，FET 200包括源极206和漏极208。图2的示例FET 200包括形成源极206和漏极208之间的堆叠体214的绝缘体210和栅电极212的交替层。在该示例中，堆叠体214包括层210、212。层210、112与衬底202的顶表面215平行。栅电极212可以包括诸如多晶硅或金属的导电材料。在图5的示例中，绝缘体210包括硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG)。图2的示例FET 200可以包括更少或额外的绝缘体210和/或栅电极212(例如，32个单元、64个单元)。
图2的示例FET 200包括延伸穿过堆叠体214的腔体216。示例FET 200的腔体216由绝缘体210和栅电极212限定。在图2的示例垂直FET 200中，垂直于衬底102设置腔体216。如本文所述，可以通过在堆叠体214的层中形成开口来限定腔体216。例如，腔体216可以具有圆柱形状、矩形形状或不规则形状。在一些示例中，图2的示例FET 200具有通心粉或管道形状。在图2的示例中，腔体216的侧壁217由绝缘体210和栅电极212限定。
图2的示例FET 100是铁电FET(FeFET)，其包括设置在腔体216中的铁电材料层218。如本文所述，可以通过例如反应离子蚀刻(RIE)来蚀刻栅电极212以在堆叠体214中相对于绝缘体210沿腔体216的侧壁217形成凹陷220。在图2的示例FET 200中，铁电材料层218设置于凹陷220中，与栅电极212接触。如本文所述，在图2的示例中，不沿或基本不沿绝缘体210设置铁电材料层218。这与已知FET 100相反，其中，铁电材料层118沿腔体116中的绝缘体110和栅电极层112延伸。相反，在图2的示例FET 200中，铁电材料层218仅设置于由凹陷220限定的栅极区中。铁电材料层218可以包括例如钙钛矿氧化物、掺杂二氧化铪(HFO2)、钛酸铅锆(PZT)或铋铁氧体(BiFeO3)。
图2的示例FET 200包括在腔体216中沉积的半导体材料层222。半导体材料层222沿源极206和漏极208之间的腔体216的长度延伸。在图2的示例FET 200中，在绝缘体210上并在邻近栅电极212的凹陷220中沉积半导体材料层222。换言之，半导体材料层222基本遵循由绝缘体210、栅电极212和凹陷220限定的腔体216的侧壁217的轮廓(例如，截面轮廓)。因此，半导体材料层222包括与栅电极212相邻设置的第一部分或区域223以及与绝缘体210相邻设置的第二部分或区域224。
在图2的示例中，半导体材料层222包括硅。在其他示例中，半导体材料层222包括锗。如本文所述，将用于绝缘体110的材料选择为BSG或PSG可以基于半导体材料层222的材料。在半导体材料层222包括硅的示例中，可以基于例如将硼用作硅的已知掺杂剂(例如，形成p型半导体)而为绝缘体110选择BSG。在半导体材料层222包括锗的示例中，可以基于例如已知将磷用作锗的已知掺杂剂(例如，形成n型半导体)而为绝缘体110选择PSG。在一些其他示例中，半导体材料层222包括硅，绝缘体210包括PSG，其中PSG中的磷充当硅的掺杂剂。因此，图2的示例FET 200可以包括BSG或PSG作为绝缘材料。
可以利用电介质材料221填充腔体216的内部。电介质材料221可以包括例如二氧化硅(SiO2)或氮化硅(Si3N4)。
在图2的示例中，半导体材料层222与绝缘体210邻近(例如，相邻)设置的第二区域224是掺硼或掺磷的区域224。在绝缘体210包括BSG的示例中，半导体材料层222包括掺硼区域224。在绝缘体210包括PSG的示例中，半导体材料层222包括掺磷区域224。如本文所述，通过在制造期间加热FET 200来形成掺硼或掺磷区域224。在绝缘体210由BSG制成的示例中，加热FET 200导致硼从BSG绝缘体210中扩散出来进入半导体材料层222的与绝缘体210相邻的区域224中，由此形成掺硼区域224。在绝缘体210由PSG制成的示例中，加热FET 200导致磷从PSG绝缘体210中扩散出来进入半导体材料层222的与绝缘体210相邻的区域224中，由此形成掺磷区域224。例如，可以在快速热处理(RTP)炉中在400-700℃的温度下加热图2的FET 200，以便于硼或磷从绝缘体210扩散。因此，在加热之后，半导体材料层222的区域224掺杂有或包括绝缘体210的材料(例如，硼或磷)。而且，在加热之后，BSG或PSG保持其绝缘性质。因此，在加热之后，图2的示例FET 200包括绝缘体210和半导体材料层222的掺硼或掺磷区域224。
在图2的示例FET 200中，与图1A和1B的已知FET 100中的半导体材料层118的电阻区域124相比(即，与半导体材料层118的邻近已知FET 100的绝缘体110的部分相比)，利用硼或磷掺杂半导体材料层222的邻近(例如，相邻)绝缘体210的区域224减小了那些区域中的半导体材料层222的电阻。在激活图2的示例FET 200的栅电极212时，FET 200包括(a)对应于半导体材料层222的邻近栅电极212和铁电材料层218的部分的导电区223，以及(b)对应于半导体材料层222的邻近绝缘体210并在制造期间由于加热FET 210而掺杂了来自绝缘体210的硼或磷的部分的低电阻导电区224。因此，与流经图1A和图1B的已知FET 100的半导体材料层120的电流(遇到沿电流流动路径的电阻区124)相比，流经图2的示例FET 200的半导体材料层222的电流遇到更小电阻。因此，图2的示例FET 200相对于已知FET呈现出更低电阻和改善的电流，这能够提高包括示例FET 200的器件的工作效率。此外，图2的示例FET200使得能够垂直堆叠更多层栅电极212和绝缘体210，因为源极206和漏极208之间的堆叠体214的串联电阻比已知FET减小了。
在图2的示例FET 200中，由于利用来自电介质层的磷或硼对半导体材料层222进行掺杂，所以已经利用更低电阻区224替代了已知FET的电阻区。如本文所述，图2的示例FET200包括在绝缘体210之间的栅电极212处形成的凹陷220。铁电材料层218设置于凹陷220中，不沿绝缘体210的面对腔体216的部分或侧面设置(或基本没有)铁电材料层218。于是，在图2的示例中，与图1A和图1B的已知FET 100相比，半导体材料层222可以直接接触绝缘体210，在前者中，铁电材料层118设置于绝缘体110和半导体材料层120之间。结果，在加热图2的示例FET 200期间，来自BSG或PSG绝缘体210的硼或磷能够直接扩散或插入到半导体材料层222的沉积于绝缘体210处的腔体216中的区域224中。
尽管示例FET 200包括绝缘体210和栅电极212构成的垂直堆叠体214，本文所公开的示例不限于垂直堆叠FET，而是可以在例如包括面内或水平配置的栅电极和半导体材料的FET中实施。而且，尽管结合FeFET论述了本文所公开的示例，但本文所公开的示例不限于用于FeFET。
图3A-图3G是详细截面图，绘示了在不同制造阶段的图2A的示例FET 200。这些图中示出的示例过程仅仅是示例，可以使用任何适当的制造工艺序列，例如蚀刻、沉积、外延生长等。此外，可以使用任何适当的材料、层、堆叠体和/或导体。
转到图3A，例如，经由生长工艺，例如外延生长，在衬底202上形成源极206。还如图3A所示，在源极206顶部形成包括绝缘体210和栅电极212的交替层的堆叠体214。在图3A的示例中，绝缘体210包括硼硅酸盐玻璃(BSG)或磷硅酸盐玻璃(PSG)。在一些示例中，将绝缘体210选择为包括BSG或PSG基于要用于图3A的示例FET 200的半导体层的材料(例如，硅或锗)。可以通过使用沉积技术，例如化学气相沉积(CVD)、原子层沉积(ALD)等，沉积绝缘体210和栅电极来形成垂直堆叠体214。
例如，如图3B所示，通过堆叠体214形成腔体216。在本示例中，沿垂直于衬底202的顶表面215的方向在堆叠体214中形成腔体216。可以通过蚀刻穿过堆叠体214形成腔体216。如图3B中所示，腔体216的侧壁217由通过堆叠体214形成腔体216获得的绝缘体210和栅电极217的侧壁所限定。在一些示例中，通过堆叠体214钻出圆柱或柱形结构，以形成腔体216的至少一部分。腔体216可以具有图3B所示之外的其他截面形状，并可以包括例如沿沟道长度具有不同宽度的部分。例如，可以相对于绝缘体210和栅电极212以一定角度形成腔体216的侧壁217，导致腔体216的宽度在邻近源极206处变为最窄点。
如图3C中所示，在堆叠体214中在每个绝缘体210之间的栅电极212处形成凹陷220。例如，可以通过栅电极212的反应离子蚀刻(RIE)来形成凹陷220。凹陷220可以与图3C所示的示例具有不同形状或尺寸(例如，弯曲或部分弯曲)。形状和/或尺寸可以基于栅电极212的蚀刻图案。因此，由于形成了凹陷220，腔体216的垂直截面轮廓(例如，在腔体216的凹陷220限定的侧壁217处具有缩进的部分)可以与图3B和图3C的示例不同。
现在参见图3D，在邻近(例如，接触)绝缘体210和栅电极212的腔体216中沉积铁电材料层218。可以经由CVD或另一种沉积技术来沉积铁电材料层218。如图3D所示，在凹陷220中，沿着绝缘体210的面对腔体216的侧面沉积铁电材料层218。
随后，如图3E所示，去除铁电材料层218的邻近绝缘体210沉积的部分，使得仅凹陷200包括铁电材料。可以通过定向蚀刻从电介质层区域选择性地去除铁电材料层218的部分。在蚀刻之后，在凹陷200中在堆叠体214的栅极区域处沉积铁电材料。在一些示例中，铁电材料的部分可以与BSG或PSG层210相邻。
接下来，如图3F所示，在腔体216中沉积半导体材料层222。在图3的示例中，在腔体216中沿着绝缘体210的面对腔体216的侧面并在凹陷220中沉积半导体材料层222。在一些示例中，半导体材料层222与凹陷220中的铁电材料层218接触。可以经由CVD、ALD或另一种沉积技术来沉积半导体材料。因此，在图3F的示例中，半导体材料层222的一些区域224沉积于绝缘体210上，半导体材料层222的其他区域223沉积于凹陷220中与栅电极212邻近的铁电材料层218上。半导体材料222耦接到源极206。半导体材料层222可以由例如硅或锗制成。在半导体材料层222为硅的示例中，可以将绝缘体210选择为BSG(例如，在图3A所示的制造阶段)。在半导体材料层222为锗的示例中，绝缘体210可以包括PSG(例如，在图3A所示的制造阶段)。
如图3F所示，利用电介质材料221(例如，二氧化硅)填充腔体216(即，由半导体材料层222限定的沟道的剩余部分)。还如图3F所示，在垂直堆叠体214的与源极206相对的末端处形成漏极208。垂直堆叠体214在源极206和漏极208之间延伸。例如，可以经由外延生长工艺形成漏极。半导体材料222耦接到漏极206。
随后，对图3F的示例FET 200进行退火。例如，可以将FET 200置于炉中，并经由快速热处理，在400°-700℃下加热。如图3G所示，在绝缘体210包括BSG的示例中，加热FET 200导致硼从BSG电介质层210中扩散出来，进入半导体材料层222的邻近绝缘体210设置的区域224中。还如图3G所示，在绝缘体210包括PSG的示例中，加热FET 200导致磷从PSG电介质层210中扩散出来，进入半导体材料层222的邻近绝缘体210设置的区域224中。因此，半导体材料层的区域224被硼或磷掺杂。因此，在加热之后，半导体材料层222的区域224掺杂有或包括来自绝缘体210的材料(例如，硼或磷)。如上所述，由于硼从BSG绝缘体210扩散或者磷从PSG绝缘体210扩散，与图1A和图1B的已知FET 100中邻近绝缘体110的区域124相比，与绝缘体210相邻的区域224处的半导体材料层222的电阻显著减小。
图4是用于制造图2的示例FET 200并结合图3A-3G所示的过程描述的示例方法400的流程图。在框402处，在衬底202上形成源极206。在框404处，在衬底202的顶部(例如，在衬底202的顶表面215上方)并垂直于衬底202形成包括交替的绝缘体210和栅电极212的堆叠体214，如图3A所示。绝缘体210可以包括BSG或PSG。
在框406处，通过例如蚀刻在堆叠体214中形成腔体216。在框408处，在堆叠体214中在栅电极212处形成凹陷220。可以通过例如经由反应离子蚀刻来蚀刻栅电极212来形成凹陷220。作为形成凹陷220的结果，栅电极212相对于腔体216中的绝缘体210是缩进的，如图3C所示。
在框410处，在绝缘体210上的腔体216中以及在凹陷220中沉积铁电材料层218。可以经由例如CVD来沉积铁电材料层218。铁电材料层218可以包括例如钙钛矿氧化物、掺杂二氧化铪(HFO2)、钛酸铅锆(PZT)或铋铁氧体(BiFeO3)。在框412处，去除铁电材料层218的邻近绝缘体210的部分。可以利用例如定向蚀刻来去除铁电材料层218的邻近绝缘体210的部分。在定向蚀刻之后，铁电材料层218设置于凹陷220中，但不沿腔体216中的绝缘体210设置，如图3E所示。在一些示例中，在蚀刻之后，残余量的铁电材料218可以保留在一些绝缘体210上。
在框414处，在绝缘体210上的腔体216中以及在凹陷220中沉积半导体材料层222，如图3F所示。半导体材料层222可以是例如硅或锗。在框416处，利用电介质材料221填充腔体216，例如二氧化硅(SiO2)、氮化硅(Si3N4)等。在框418处，在堆叠体214的顶部形成漏极208，如图3F所示。
在框420处，通过例如在RTP炉中加热，来对图3A-3F的FET 200进行退火。如上所述，在加热FET 200时，硼从BSG绝缘体210扩散出来进入半导体材料层222的邻近(例如，沉积于其上)BSG绝缘体210的区域224中。还如上所述，在绝缘体210包括PSG而非BSG时，磷从PSG绝缘体210扩散出来进入半导体材料层222的邻近(例如，沉积于其上)PSG绝缘体210的区域224中。因此，由于加热，半导体材料层222的区域224掺杂有绝缘体210的材料(例如，硼或磷)。作为退火的一部分，冷却示例FET 200。之后，图4的示例方法结束。
尽管参考图4所示的流程图描述了示例方法400，但可以替代地使用很多其他制造图2的示例FET 200的方法。例如，可以改变执行框的次序和/或可以改变、消除或组合所述框的一些。类似地，在图4中所示框之前、之间或之后可以在制造过程中包括额外操作。
本文所公开的示例FET 200可以包括在任何适当的电子部件中。图5-9示出了可以包括本文公开的任何示例FET的设备的各示例。
图5是根据本文所公开的任何示例的晶圆500和管芯502的顶视图，该晶圆和管芯可以包括示例FET 200的一个或多个，或者可以被包括在其衬底包括示例FET 200的一个或多个的IC封装中(例如，如下文参考图7所述)。晶圆500可以由半导体材料构成并可以包括具有形成于晶圆500的表面上的IC结构的一个或多个管芯502。管芯502的每个都可以是包括任何适当IC的半导体产品的重复单元。在完成半导体产品的制造之后，可以对晶圆500进行单一化工艺，其中将管芯502彼此分离，以提供半导体产品的离散“芯片”。管芯502可以包括示例FET 200的一个或多个(例如，如下文参考图6所述)、一个或多个晶体管(例如，下述图6的晶体管640的一些)和/或支持电路，以向晶体管以及任何其他IC部件传输电信号。在一些示例中，晶圆500或管芯502可以包括存储器件(例如，随机存取存储器(RAM)器件，例如静态RAM(SRAM)器件、磁性RAM(MRAM)器件、电阻式RAM(RRAM)器件、导电桥接式RAM(CBRAM)器件等)、逻辑器件(例如，与、或、与非或异或门)或任何其他适当的电路元件。可以在单个管芯502上组合这些器件中的多个。例如，由多个存储器件形成的存储器阵列可以与处理器件(例如，图5的处理器件502)或被配置为在存储器件中存储信息或执行存储器阵列中存储的指令的其他逻辑形成于相同管芯502上。
图6是根据本文所公开的任何示例的IC器件600的截面侧视图，该IC器件可以包括示例FET 200的一个或多个，或者可以被包括在其衬底包括示例FET 200的一个或多个的IC封装中(例如，如下文参考图7所述)。IC器件600的一个或多个可以包括在一个或多个管芯502(图5)中。IC器件600可以形成于衬底602(例如，图5的晶圆500)上并可以包括在管芯(例如，图5的管芯502)中。衬底602可以是由半导体材料体系构成的半导体衬底，该体系包括例如n型或p型材料体系(或两者的组合)。衬底602可以包括，例如使用体硅或绝缘体上硅子结构形成的晶体衬底。在一些示例中，该衬底602可以使用替代材料形成，替代材料可以与硅组合或不组合，包括，但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。还可以使用被分类为II-VI族、III-V族或IV族的其他材料形成衬底602。尽管本文描述了可以形成衬底602的材料的几种示例，但可以使用可充当IC器件600基础的任何材料。衬底602可以是分离管芯(例如，图5的管芯502)或晶圆(例如，图5的晶圆500)的部分。
IC器件600可以包括设置于衬底602上的一个或多个器件层604。器件层604可以包括形成于衬底602上的一个或多个晶体管640(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层604可以包括例如一个或多个源极和/或漏极(S/D)区620、栅极622以控制晶体管640中S/D区620之间的电流，以及一个或多个S/D接触部624，以向/从S/D区620传输电信号。晶体管640可以包括为了清晰期间未示出的额外特征，例如器件隔离区、栅极接触部等。晶体管640不限于图6所示的类型和配置，并可以包括很宽范围的其他类型和配置，例如，平面晶体管、非平面晶体管或两者的组合。非平面晶体管可以包括FinFET晶体管，例如双栅极晶体管或三栅极晶体管，以及裹绕或全环绕栅极晶体管，例如纳米带和纳米线晶体管。
每个晶体管640都可以包括由至少两个层，即栅极电介质和栅电极形成的栅极622。栅极电介质可以包括一个层或层的堆叠体。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k电介质材料。高k电介质材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以用于栅极电介质中的高k材料的示例包括，但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌。在一些示例中，可以对栅极电介质执行退火工艺，以在使用高k材料时改善其质量。
栅电极可以形成于栅极电介质上并根据晶体管640是p型金属氧化物半导体(PMOS)或n型金属氧化物半导体(NMOS)晶体管，可以包括至少一个p型逸出功金属或n型逸出功金属。在一些实施方式中，栅电极可以由两个或更多金属层的堆叠体构成，其中一个或多个金属层是逸出功金属层，至少一个金属层是填充金属层。可以出于其他目的包括其他金属层，例如势垒层。对于PMOS晶体管而言，可以用于栅电极的金属包括但不限于钌、钯、铂、钴、镍、导电金属氧化物(例如，氧化钌)以及下文参考NMOS晶体管论述的任何金属(例如，用于逸出功调谐)。对于NMOS晶体管而言，可以用于栅电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽、碳化铝)和上文参考PMOS晶体管所述的任何金属(例如，用于逸出功调谐)。
在一些示例中，在沿源极-沟道-漏极方向观察晶体管640的截面时，栅电极可以由U形结构构成，该U形结构包括基本平行于衬底表面的底部分以及基本垂直于衬底顶表面的两个侧壁部分构成。在其他示例中，形成栅电极的金属层的至少一个可以简单地是基本平行于衬底顶表面的平面层，并不包括基本垂直于衬底顶表面的侧壁部分。在其他示例中，栅电极可以由U形结构和平面非U形结构的组合构成。例如，栅电极可以由一个或多个平面非U形层顶部形成的一个或多个U形金属层构成。
在一些示例中，可以在栅极堆叠体的相对侧上形成一对侧壁间隔体以夹住栅极堆叠体。侧壁间隔体可以由诸如氮化硅、氧化硅、碳化硅、掺有碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔体的工艺是现有技术公知的，一般包括沉积和蚀刻工艺步骤。在一些示例中，可以使用多个间隔体对；例如，可以在栅极堆叠体的相对侧上形成两对、三对或四对侧壁间隔体。
S/D区620可以形成于衬底602之内，与每个晶体管640的栅极622相邻。例如，可以使用注入/扩散工艺或蚀刻/沉积工艺形成S/D区620。在前述工艺中，可以向衬底602中离子注入掺杂剂，例如硼、铝、锑、磷或砷，以形成S/D区620。在离子注入工艺之后，可以接着进行退火工艺，该退火工艺激活掺杂剂并导致它们向衬底602中扩散更远。在后一种工艺中，衬底602可以首先被蚀刻以在S/D区620的位置处形成凹陷。然后可以执行外延沉积工艺以利用用于制造S/D区620的材料填充凹陷。在一些实施方式中，可以使用硅合金，例如硅锗或碳化硅来制造S/D区620。在一些示例中，可以利用诸如硼、砷或磷的掺杂剂对外延沉积的硅合金进行原位掺杂。在一些示例中，可以使用一种或多种替代半导体材料，例如锗或III-V族材料或合金来形成S/D区620。在其他示例中，可以使用一层或多层金属和/或金属合金形成S/D区620。
在一些示例中，除了晶体管640之外或替代晶体管640，器件层604可以包括示例FET 200的一个或多个。图6出于例示的目的示出了器件层604中的单个FET 200，但器件层604中可以包括任意数量和结构的示例FET 200。器件层604中包括的示例FET 200可以称为“前端”器件。在一些示例中，IC器件600可以不包括任何前端FET 200。器件层604中的示例FET的一个或多个可以耦接到器件层604中的任何适当的其他器件、金属化堆叠体619(下文论述)中的任何器件和/或导电接触部636的一个或多个(下文论述)。
可以通过一个或多个设置于器件层604上的互连层(图6中示为互连层606-610)向和/或从器件层604的器件(例如，晶体管640和/或图2的示例FET 200)传输电信号，例如功率和/或输入/输出(I/O)信号。例如，器件层604的导电特征(例如，栅极622和S/D接触部624)可以与互连层606-610的互连结构628电耦合。一个或多个互连层606-610可以形成IC器件600的金属化堆叠体(也称为“ILD堆叠体”)619。在一些示例中，根据本文所公开的任何技术，可以在互连层606-610的一个或多个中设置一个或多个示例FET。图6出于例示的目的示出了互连层608中的单个FET 200，但金属化堆叠体619中的任何一个或多个层中可以包括任意数量和结构的示例FET 200。金属化堆叠体619中包括的示例FET 200可以称为“后端”器件。在一些示例中，IC器件600可以不包括任何后端FET 200；在一些示例中，IC器件600可以包括前端FET 200和后端FET 200两者。金属化堆叠体619中的示例FET的一个或多个可以耦接到器件层604中的任何适当的器件和/或导电接触部636的一个或多个(下文论述)。
互连结构628可以布置于互连层606-610之内，以根据各种设计传输电信号(具体而言，该布置不限于图6中所示的互连结构628的特定配置)。尽管图6中示出了特定数量的互连层606-610，但本公开的示例包括具有比图示更多或更少互连层的IC器件。
在一些示例中，该互连结构628可以包括填充有导电材料，例如金属的线628a和/或通孔628b。可以布置线628a以在基本平行于形成器件层604的衬底602表面的平面的方向上传输电信号。例如，线628a可以在从图10的角度进出页面的方向上传输电信号。可以布置通孔628b以在基本垂直于形成器件层604的衬底602表面的平面的方向上传输电信号。在一些示例中，通孔628b可以将不同互连层606-610的线628a电耦合在一起。
互连层606-610可以包括设置于互连结构628之间的电介质材料626，如图6所示。在一些示例中，设置于互连层606-610的不同层中的互连结构628之间的电介质材料626可以具有不同的组分；在其他示例中，不同互连层606-610之间的电介质材料626的组分可以相同。
第一互连层606(称为金属1或"M1”)可以直接形成于器件层604上。在一些示例中，第一互连层606可以包括线628a和/或通孔628b，如图所示。第一互连层606的线628a可以与器件层604的接触部(例如，S/D接触部624)耦合。
第二互连层608(称为金属2或"M2”)可以直接形成于第一互连层606上。在一些示例中，第二互连层608可以包括通孔628b，以耦接第二互连层608的线628a和第一互连层606的线628a。尽管为了清晰起见，线628a和通孔628b在结构上是利用每个互连层之内(例如，第二互连层608之内)的线勾勒的，在一些实施例中，线628a和通孔628b可以在结构和/或材料上是连续的(例如，在双镶嵌工艺期间同时填充)。
第三互连层610(称为金属3或"M3")(以及额外的互连层，如果希望)可以根据结合第二互连层608或第一互连层606描述的类似技术和配置而相继形成于第二互连层608上。在一些示例中，IC器件600中的金属化堆叠体619中“更高突出”(即，距器件层604更远)的互连层可以更厚。
IC器件600可以包括阻焊剂材料634(例如，聚酸亚胺或类似材料)和形成于互连层606-610上的一个或多个导电接触部636。在图6中，导电接触部636被示为采取键合焊盘的形式。导电接触部636可以与互连结构628电耦合并被配置成向其他外部器件传输晶体管640的电信号。例如，焊料键合可以形成于一个或多个导电接触部636上，以将包括IC器件600的芯片与另一个部件(例如，电路板)机械和/或电耦合。IC器件600可以包括额外或替代结构，以从互连层606-610传输电信号；例如，导电接触部636可以包括向外部器件传输电信号的其他类似特征(例如，柱)。
图7是可以包括一个或多个示例FET 200的示例IC封装650的截面图。封装衬底752可以由电介质材料形成，并可以具有导电通路，导电通路在面772和面774之间，或在面772上的不同位置之间和/或在面774上的不同位置之间延伸穿过电介质材料。这些导电通路可以采用上文参考图6所述的任何互连728的形式。图7示出了封装衬底752中的单个FET 200，但IC封装650中FET 200的这一数量和位置仅仅是例示性的，封装衬底752中可以包括任何数量的示例FET 200(具有任何适当结构)。在一些示例中，封装衬底752中可以不包括FET200。
IC封装750可以包括经由管芯756的导电接触部754、第一级互连758和封装衬底752的导电接触部760耦合到封装衬底752的管芯756。导电接触部760可以通过封装衬底652耦合到导电通路762，允许管芯756之内的电路电耦合到各个导电接触部764或示例FET 200(或封装衬底752中包括的未示出的其他器件)。图7中示出的第一级互连758为焊料凸块，但可以使用任何适当的第一级互连758。如本文所用，“导电接触部”可以指在不同部件之间充当电界面的导电材料(例如，金属)的一部分；导电接触部可以在部件表面中凹陷，与该表面平齐或延伸离开该表面，并可以采用任何适当形式(例如，导电焊盘或插座)。
在一些示例中，底填材料766可以围绕第一级互连758设置于管芯756和封装衬底752之间，模制化合物768可以设置于管芯756周围并与封装衬底752接触。在一些示例中，底填材料766可与模制化合物768相同。在适当情况下，可以用于底填材料766和模制化合物768的示例材料是环氧树脂模制材料。第二级互连770可以耦合到导电接触部764。图7中示出的第二级互连770为焊球(例如，对于球栅阵列布置而言)，但可以使用任何适当的第二级互连770(例如，针栅阵列布置中的管脚或触点阵列布置中的焊盘)。第二级互连770可以用于将IC封装750耦合到另一部件，例如电路板(例如，主板)、内插器或另一IC封装，如现有技术已知且如下文参考图8所述。
在图7中，IC封装750为倒装芯片封装，包括封装衬底752中的示例FET 200。IC封装750的封装衬底752中示例FET 200的数量和位置仅仅是例示性的，封装衬底752中可以包括任意数量的示例FET 200(具有任何适当的结构)。在一些示例中，封装衬底752中可以不包括FET。管芯756可以采取本文所述管芯502的任何示例的形式(例如，可以包括IC器件600的任何示例)。在一些示例中，管芯756可以包括一个或多个示例FET 200(例如，如上文参考图5和图6所述)；在其他示例中，管芯756可以不包括任何FET 200。
尽管图7中所示的IC封装750是倒装芯片封装，但可以使用其他封装架构。例如，IC封装750可以是球栅阵列(BGA)封装，例如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装750可以是晶圆级芯片级封装(WLCSP)或面板扇出(FO)封装。尽管图7的IC封装750中示出了单个管芯756，但IC封装750可以包括多个管芯756(例如，多个管芯756中的一个或多个耦合到封装衬底752中包括的示例FET 200)。IC封装750可以包括额外的无源部件，例如设置于封装衬底752的第一面772或第二面774上的表面安装电阻器、电容器和电感器。更一般地，IC封装750可以包括现有技术中已知的任何其他有源或无源部件。
图8是根据本文公开的任意示例，可以包括一个或多个IC封装或包括一个或多个示例FET 200的其他电子部件(例如，管芯)的IC器件组件800的截面侧视图。IC器件组件800包括设置于电路板802(例如可以是母板)上的若干部件。IC器件组件800包括设置于电路板802的第一面840和电路板802的相对第二面842上的部件；通常，部件可以设置于面840和842之一或两者上。下文参考IC器件组件800所述的任何IC封装可以采取上文参考图7所述的IC封装750的任何示例的形式(例如，可以包括封装衬底752或管芯中的一个或多个示例FET 200)。
在一些示例中，电路板802可以是印刷电路板(PCB)，其包括由电介质材料层彼此分隔并由导电通孔互连的多个金属层。金属层的任何一个或多个可以形成期望的电路图案，以在耦合到电路板802的部件之间传输电信号(任选地，结合其他金属层)。在其他示例中，电路板802可以是非PCB衬底。
图8中示出的IC器件组件800包括通过耦合部件816耦合到电路板802的第一面840的内插器上封装结构836。耦合部件816可以将内插器上封装结构836电和机械耦合到电路板802，并可以包括焊球(如图8所示)、插座的公和母部分、粘合剂、底填材料和/或任何其他适当的电和/或机械耦合结构。
内插器上封装结构836可以包括通过耦合部件818耦合到内插器804的IC封装820。耦合部件818可以采取针对应用的任何适当形式，例如上文参考耦合部件816论述的形式。尽管图8中示出了单个IC封装820，但可以将多个IC封装耦合到内插器804；实际上，可以将额外的内插器耦合到内插器804。内插器804可以提供用于桥接电路板802和IC封装820的居间衬底。IC封装820可以是或包括例如管芯(图5的管芯502)、IC器件(例如，图6的IC器件600)或任何其他适当的部件。通常，内插器804可以将连接扩展到更宽的间距或将连接重新路由到不同的连接。例如，内插器804可以将IC封装820(例如，管芯)耦合到耦合部件816的一组BGA导电接触部，以用于耦合到电路板802。在图12中所示的示例中，IC封装820和电路板802被附接到内插器804的相对侧；在其他示例中，IC封装820和电路板802可以被附接到内插器804的同一侧。在一些示例中，可以利用内插器804互连三个或更多部件。
内插器804可以由环氧树脂、玻璃纤维加强的环氧树脂、具有无机填料的环氧树脂、陶瓷材料或诸如聚酸亚胺的聚合物材料形成。在一些示例中，内插器804可以由交替的刚性或柔性材料形成，其可以包括上文描述为用于半导体衬底中的相同材料，例如硅、锗和其他III-V族和IV族材料。内插器804可以包括金属互连808和通孔810，包括但不限于穿硅通孔(TSV)806。内插器804还可以包括嵌入式器件814，其包括无源和有源器件。这样的器件可以包括，但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)器件和存储器件。还可以在内插器804上形成更复杂的器件，例如，射频器件、功率放大器、功率管理器件、天线、阵列、传感器和微机电系统(MEMS)器件。内插器上封装结构836可以采取现有技术中已知的任何内插器上封装结构的形式。在一些示例中，内插器804可包括一个或多个示例FET 200。
IC器件组件800可以包括通过耦合部件822耦合到电路板802的第一面840的IC封装824。耦合部件822可以采取上文参考耦合部件816所述的任何示例的形式，IC封装824可以采取上文参考IC封装820所述任何示例的形式。
图8中示出的IC器件组件800包括通过耦合部件828耦合到电路板802的第二面842的堆叠封装结构834。堆叠封装结构834可以包括通过耦合部件830耦合在一起的IC封装826和IC封装832，使得IC封装826设置于电路板802和IC封装832之间。耦合部件828和830可以采取上述耦合部件816的任何示例的形式，IC封装826和832可以采取上述IC封装820的任何示例的形式。堆叠封装结构834可以根据现有技术中已知的任何堆叠封装结构来配置。
图9是根据本文公开的任意示例，可以包括示例FET 200的一个或多个的示例性电气装置900的框图。例如，电气装置900的部件中的任何适当部件可以包括本文公开的IC封装650、IC器件600或管芯502中的一个或多个。图9中将若干部件示为包括在电气装置900中，但在适用于应用的情况下，可以省略或复制这些部件中的任何一个或多个。在一些示例中，可以将电气装置900中包括的一些或全部部件附接到一个或多个母板。在一些示例中，这些部件中的一些或全部被制造到单个片上系统(SoC)管芯上。
此外，在各示例中，电气装置900可以不包括图9中所示部件的一个或多个，但电气装置900可以包括用于耦合到所述一个或多个部件的接口电路。例如，电气装置900可以不包括显示装置906，但可以包括显示装置接口电路(例如，连接器和驱动器电路)，显示装置906可以耦合到该接口电路。在另一组示例中，电气装置900可以不包括音频输入装置924或音频输出装置908，但可以包括音频输入或输出装置接口电路(例如，连接器和支持电路)，音频输入装置924或音频输出装置908可以耦接到该接口电路。
电气装置900可以包括处理装置902(例如，一个或多个处理装置)。如本文所用，术语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可以存储于寄存器和/或存储器中的其他电子数据的任何装置或装置的部分。处理装置902可以包括一个或多个数字信号处理器(DSP)、专用集成电路(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、密码处理器(在硬件之内执行加密算法的专用处理器)、服务器处理器或任何其他适当的处理装置。电气装置900可以包括存储器904，存储器自身可以包括一个或多个存储器件，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存存储器、固态存储器和/或硬盘驱动器。在一些示例中，存储器904可以包括与处理装置902共享管芯的存储器。这种存储器可以用作高速缓存存储器并可以包括嵌入式动态随机存取存储器(eDRAM)或自旋转移矩磁随机存取存储器(STT-MRAM)。
在一些示例中，电气装置900可以包括通信芯片912(例如，一个或多个通信芯片)。例如，通信芯片912可以被配置为管理无线通信，用于向和从电气装置900传输数据。术语“无线”及其派生词可以用于描述可以通过非固体介质使用调制电磁辐射来传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并不暗示关联的装置不包含任何线路，尽管在一些示例中它们可以不包含。
通信芯片912可以实施若干无线标准或协议的任一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE802.16-2005修订版)、长期演进(LTE)计划连同其任意修订版、更新和/或改版(例如，高级LTE计划、超级移动宽带(UMB)计划(也称为“3GPP2”)等)。IEEE 802.16兼容的宽带无线接入(BWA)通常称为WiMAX网络，是表示全球微波接入互操作的缩写，是用于通过IEEE 802.16标准的符合和互操作测试的产品的证书标记。该通信芯片912可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动通信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络而工作。通信芯片912可以根据用于GSM演进的增强数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用陆地无线电接入网络(UTRAN)或演进的UTRAN(E-UTRAN)而工作。通信芯片912可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、演进-数据优化(EV-DO)、其派生标准以及被指定为3G、4G、5G和更高标准的任何其他无线协议而工作。在其他示例中，通信芯片912可以根据其他无线协议工作。电气装置900可以包括天线922，以方便无线通信和/或接收其他无线通信(例如AM或FM无线电发射)。
在一些示例中，通信芯片912可以管理有线通信，例如电、光、或任何其他适当的通信协议(例如，以太网)。如上所述，通信芯片912可以包括多个通信芯片。例如，第一通信芯片912可以专用于诸如Wi-Fi或蓝牙的短程无线通信，第二通信芯片912可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他长程无线通信。在一些示例中，第一通信芯片912可以专用于无线通信，第二通信芯片912可以专用于有线通信。
电气装置900可以包括电池/电源电路914。电池/电源电路914可以包括一个或多个能量存储装置(例如，电池或电容器)和/或电路，用于将电气装置900的部件耦合到与电气装置900分离的能量源(例如，AC市电)。
电气装置900可以包括显示装置906(或对应接口电路，如上所述)。显示装置906可以包括任何视觉指示器，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或平板显示器。
电气装置900可以包括音频输出装置908(或对应接口电路，如上所述)。音频输出装置908可以包括产生可听指示符的任何装置，例如扬声器、头戴耳机或耳塞。
电气装置900可以包括音频输入装置924(或对应接口电路，如上所述)。音频输入装置924可以包括产生表示声音的信号的任何装置，例如麦克风、麦克风阵列或数字仪器(例如，具有乐器数字接口输出(MIDI)的仪器)。
电气装置900可以包括GPS装置918(或对应接口电路，如上所述)。如现有技术所知，GPS装置918可以与基于卫星的系统通信，并可以接收电气装置900的位置。
电气装置900可以包括其他输出装置910(或对应接口电路，如上所述)。其他输出装置910的示例可以包括音频编解码器、视频编解码器、打印机、有线或无线发射器，用于向其他装置或额外的存储装置提供信息。
电气装置900可以包括其他输入装置920(或对应接口电路，如上所述)。其他输入装置920的示例可以包括加速度计、陀螺仪、罗盘、图像拍摄装置、键盘、诸如鼠标，触笔，触控板的光标控制装置、条形码读取器、快速响应码(QR)读取器、任何传感器、或射频识别(RFID)读取器。
电气装置900可以具有任何期望的形状因子，例如手持或移动电气装置(例如，手机、智能电话、移动因特网装置、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计算机、个人数字助理(PDA)、超级移动个人计算机等)、台式电气装置、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数字相机、数字视频录像机或可穿戴电气装置。在一些示例中，电气装置900可以是处理数据的任何其他电子装置。
从前述内容将认识到，已经公开了示例FET、包括一个或多个此类FET的电子装置、包括一个或多个此类FET的示例系统以及制造此类FET的方法。在一些示例中，垂直堆叠FET(例如，FeFET)中的电介质层由硼硅酸盐玻璃或磷硅酸盐玻璃制成。在制造期间，本文所公开的示例FET被加热，这导致相应BSG或PSG电介质层的硼或磷扩散到半导体材料的邻近电介质层的区域中。利用硼或磷掺杂半导体材料的特定区域减小了那些区域中半导体材料的电阻。本文所公开的示例FET沿FET的垂直堆叠体具有更小的串联电阻，这相对于已知FET提供了改进的电流流动，并能够增加栅电极和绝缘体的堆叠而不会减小电流。
以下段落提供了本文公开的各种示例。
示例1包括一种场效应晶体管，包括衬底和衬底上方的堆叠体。该堆叠体包括绝缘体和栅电极。该示例场效应晶体管包括堆叠体的腔体中的半导体材料层。在示例场效应晶体管中，半导体材料层的邻近绝缘体的区域掺杂有绝缘体的材料。
示例2包括如示例1中所限定的场效应晶体管，其中绝缘体是硼硅酸盐玻璃，所述材料是硼。
示例3包括如示例1中所限定的场效应晶体管，其中绝缘体是磷硅酸盐玻璃，所述材料是磷。
示例4包括如示例1中所限定的场效应晶体管，其中绝缘体是第一绝缘体，堆叠体还包括第二绝缘体以及与栅极相邻并在第一绝缘体和第二绝缘体之间限定的凹陷。
示例5包括如示例4中所限定的场效应晶体管，其中所述区域是第一区域，所述半导体材料层包括凹陷中的第二区域。
示例6包括如示例1中所限定的场效应晶体管，还包括在腔体中沉积的铁电材料。
示例7包括如示例6中所限定的场效应晶体管，其中所述铁电材料不与腔体中的绝缘体相邻。
示例8包括一种包括处理电路的系统，处理电路包括通信芯片；以及场效应晶体管。该场效应晶体管包括衬底和衬底上方的堆叠体。该堆叠体包括绝缘体和栅电极。该场效应晶体管包括堆叠体的沟道中的半导体材料层。半导体材料层的邻近绝缘体的区域掺杂有绝缘体的材料。
示例9包括如示例8中所限定的系统，其中绝缘体是硼硅酸盐玻璃，所述材料是硼。
示例10包括如示例8中所限定的系统，其中绝缘体是磷硅酸盐玻璃，所述材料是磷。
示例11包括如示例8中所限定的系统，其中绝缘体是第一绝缘体，堆叠体还包括第二绝缘体以及与栅极相邻并在第一绝缘体和第二绝缘体之间限定的凹陷。
示例12包括如示例11中所限定的系统，其中所述区域是第一区域，所述半导体材料层包括凹陷中的第二区域。
示例13包括如示例8中所限定的系统，还包括在腔体中沉积的铁电材料。
示例14包括如示例13中所限定的系统，其中铁电材料不与腔体中的绝缘体相邻。
示例15包括一种场效应晶体管，包括衬底；第一绝缘体；设置于第一绝缘体上方的栅电极；栅电极上方的第二绝缘体，第一绝缘体、第二绝缘体以及栅电极限定堆叠体。该场效应晶体管包括栅电极的侧表面中的凹陷；凹陷中的铁电材料；以及包括凹陷中的第一区域和邻近第一绝缘体的第二区域的半导体材料层，该第二区域掺杂有第一绝缘体的材料。
示例16包括如示例15中所限定的场效应晶体管，其中第一绝缘体是硼硅酸盐玻璃或磷硅酸盐玻璃之一。
示例17包括如示例15中所限定的场效应晶体管，其中半导体材料层的第一区域与铁电材料接触。
示例18包括如示例15中所限定的场效应晶体管，其中半导体材料层的第二区域在第一绝缘体的边缘上。
示例19包括如示例15中所限定的场效应晶体管，其中半导体材料层包括设置于腔体中邻近第二绝缘体的第三区域，该第三区域掺杂有第二绝缘体的材料。
示例20包括如示例15中所限定的场效应晶体管，其中栅电极相对于第一绝缘体和第二绝缘体缩进。
示例21包括如示例15中所限定的场效应晶体管，其中半导体材料层相对于衬底垂直取向。
示例22包括一种用于制造场效应晶体管的方法，该方法包括在衬底上方形成堆叠体，该堆叠体包括绝缘体和栅电极；在堆叠体中形成腔体；在堆叠体中与栅电极相邻地形成凹陷，该凹陷与腔体连通；沿腔体的高度在腔体中沉积铁电材料层；在凹陷中沉积半导体材料；在堆叠体上方形成漏极以及对场效应晶体管进行加热。
示例23包括如示例22中所限定的方法，还包括去除铁电材料的邻近绝缘体的部分。
示例24包括如示例23中所限定的方法，其中去除铁电材料的部分包括蚀刻铁电材料。
示例25包括如示例22中所限定的方法，其中在凹陷中沉积半导体材料包括在铁电材料上沉积半导体材料。
示例26包括如示例22中所限定的方法，其中凹陷的形成包括蚀刻栅电极。
示例27包括如示例22或26中所限定的方法，还包括利用电介质材料填充腔体。
示例28包括如示例22中所限定的方法，其中腔体的形成包括蚀刻堆叠体。
示例29包括如示例22中所限定的方法，其中对场效应晶体管加热包括对场效应晶体管退火。
尽管本文已经公开了特定示例方法、设备和制品，但本专利的覆盖范围不限于此。相反，本专利覆盖相当落于本专利权利要求范围之内的所有方法、设备和制品。

Claims (25)

1.一种场效应晶体管，包括：
衬底；
所述衬底上方的堆叠体，所述堆叠体包括：
绝缘体；以及
栅电极；以及
所述堆叠体的腔体中的半导体材料层，所述半导体材料层的邻近所述绝缘体的区域掺杂有所述绝缘体的材料。
2.根据权利要求1所述的场效应晶体管，其中，所述绝缘体是硼硅酸盐玻璃并且所述材料是硼。
3.根据权利要求1所述的场效应晶体管，其中，所述绝缘体是磷硅酸盐玻璃并且所述材料是磷。
4.根据权利要求1所述的场效应晶体管，其中，所述绝缘体是第一绝缘体，并且所述堆叠体还包括第二绝缘体以及与所述栅极相邻并在所述第一绝缘体和所述第二绝缘体之间限定的凹陷。
5.根据权利要求4所述的场效应晶体管，其中，所述区域是第一区域并且所述半导体材料层包括所述凹陷中的第二区域。
6.根据权利要求1所述的场效应晶体管，还包括在所述腔体中沉积的铁电材料。
7.根据权利要求6所述的场效应晶体管，其中，所述铁电材料不与所述腔体中的所述绝缘体相邻。
8.一种系统，包括：
处理电路，所述处理电路包括：
通信芯片；以及
场效应晶体管，所述场效应晶体管包括：
衬底；
所述衬底上方的堆叠体，所述堆叠体包括：
绝缘体；以及
栅电极；以及
所述堆叠体的沟道中的半导体材料层，所述半导体材料层的邻近所述绝缘体的区域掺杂有所述绝缘体的材料。
9.根据权利要求8所述的系统，其中，所述绝缘体是硼硅酸盐玻璃并且所述材料是硼。
10.根据权利要求8所述的系统，其中，所述绝缘体是磷硅酸盐玻璃并且所述材料是磷。
11.根据权利要求8所述的系统，其中，所述绝缘体是第一绝缘体，并且所述堆叠体还包括第二绝缘体以及与所述栅极相邻并在所述第一绝缘体和所述第二绝缘体之间限定的凹陷。
12.根据权利要求11所述的系统，其中，所述区域是第一区域并且所述半导体材料层包括所述凹陷中的第二区域。
13.根据权利要求8所述的系统，还包括在所述腔体中沉积的铁电材料。
14.根据权利要求13所述的系统，其中，所述铁电材料不与所述腔体中的所述绝缘体相邻。
15.一种场效应晶体管，包括：
衬底；
第一绝缘体；
设置于所述第一绝缘体上方的栅电极；
所述栅电极上方的第二绝缘体，所述第一绝缘体、所述第二绝缘体和所述栅电极限定堆叠体；
所述栅电极的侧表面中的凹陷；
所述凹陷中的铁电材料；以及
包括所述凹陷中的第一区域和邻近所述第一绝缘体的第二区域的半导体材料层，所述第二区域掺杂有所述第一绝缘体的材料。
16.根据权利要求15所述的场效应晶体管，其中，所述第一绝缘体是硼硅酸盐玻璃或磷硅酸盐玻璃之一。
17.根据权利要求15所述的场效应晶体管，其中，所述半导体材料层的所述第一区域与所述铁电材料接触。
18.根据权利要求15所述的场效应晶体管，其中，所述半导体材料层的所述第二区域在所述第一绝缘体的边缘上。
19.根据权利要求15所述的场效应晶体管，其中，所述半导体材料层包括设置于所述腔体中的邻近所述第二绝缘体的第三区域，所述第三区域掺杂有所述第二绝缘体的材料。
20.根据权利要求15所述的场效应晶体管，其中，所述栅电极相对于所述第一绝缘体和所述第二绝缘体缩进。
21.根据权利要求15所述的场效应晶体管，其中，所述半导体材料层相对于所述衬底垂直取向。
22.一种用于制造场效应晶体管的方法，所述方法包括：
在衬底上方形成堆叠体，所述堆叠体包括绝缘体和栅电极；
在所述堆叠体中形成腔体；
在所述堆叠体中与所述栅电极相邻地形成凹陷，所述凹陷与所述腔体连通；
沿所述腔体的高度在所述腔体中沉积铁电材料层；
在所述凹陷中沉积半导体材料；
在所述堆叠体上方形成漏极；以及
对所述场效应晶体管进行加热。
23.根据权利要求22所述的方法，还包括去除所述铁电材料的邻近所述绝缘体的部分。
24.根据权利要求22所述的方法，其中，所述凹陷的形成包括蚀刻所述栅电极。
25.根据权利要求22所述的方法，其中，对所述场效应晶体管进行加热包括对所述场效应晶体管进行退火。
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