CN113451406A - 集成电路结构中的源极/漏极区 - Google Patents

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Abstract

本发明标题为“集成电路结构中的源极/漏极区”。在本文中公开了集成电路（IC）结构中的源极/漏极区以及相关方法和组件。例如，在一些实施例中，IC结构可以包括：沟道区，所述沟道区包括第一半导体导线和第二半导体导线；以及接近沟道区的源极/漏极区，其中，源极/漏极区包括接近第一半导体导线的端部的第一半导体部分，源极/漏极区包括接近第二半导体导线的端部的第二半导体部分，并且，源极/漏极区包括至少部分地位于第一半导体部分与第二半导体部分之间的接触金属。

Description

集成电路结构中的源极/漏极区
背景技术
电子组件可以包括诸如晶体管之类的有源电元件。这些元件的设计可能影响电子组件的尺寸、性能以及可靠性。
附图说明
将与附图结合通过下文中的详细描述来容易地理解实施例。为了促进本描述，类似的参考标号标示类似的结构元件。在附图的图中，实施例通过示例的方式来图示，而非通过限制的方式来图示。
图1A-1F是根据各种实施例的集成电路（IC）结构的横截面示图。
图2A-2D、3A-3D、4A-4D、5A-5D、6A-6D、7A-7D、8A-8D、9A-9D、10A-10D、11A-11D、12A-12D、13A-13D、14A-14D、15A-15D、16A-16D、17A-17D、18A-18D、19A-19D、20A-20D、21A-21D、22A-22D、23A-23D、24A-24D、25A-25D、26A-26D、27A-27D、28A-28D、29A-29D、30A-30D、31A-31D、32A-32D、33A-33D、34A-34D、35A-35D、36A-36D、37A-37D、38A-38D、39A-39D、40A-40D、41A-41D、42A-42D、43A-43D以及44A-44D是根据各种实施例的制造图1A-1F的IC结构的示例过程中的阶段的横截面示图。
图45是根据各种实施例的IC结构的另一示例的横截面示图。
图46是可以包括根据本文中所公开的实施例中的任一个的IC结构的晶圆和管芯的顶视图。
图47是可以包括根据本文中所公开的实施例中的任一个的IC结构的IC组件的侧视横截面示图。
图48是可以包括根据本文中所公开的实施例中的任一个的IC结构的IC封装的侧视横截面示图。
图49是可以包括根据本文中所公开的实施例中的任一个的IC结构的IC组件组合件的侧视横截面示图。
图50是可以包括根据本文中所公开的实施例中的任一个的IC结构的示例电装置的框图。
具体实施方式
在本文中公开了集成电路（IC）结构中的源极/漏极区以及相关方法和组件。例如，在一些实施例中，IC结构可以包括：沟道区，所述沟道区包括第一半导体导线和第二半导体导线；和接近沟道区的源极/漏极区，其中，源极/漏极区包括接近第一半导体导线的端部的第一半导体部分，源极/漏极区包括接近第二半导体导线的端部的第二半导体部分，并且，源极/漏极区包括至少部分地位于第一半导体部分与第二半导体部分之间的接触金属。
栅极全环绕（GAA）晶体管可以包括被栅极材料包裹的侧向半导体沟道（例如，半导体导线，诸如半导体带）的竖直地取向的堆叠。在操作期间，电流可能流过这些半导体沟道，通过施加到栅极和接近的源极/漏极（S/D）区的电信号而调制。然而，随着半导体导线的数量增加（例如，以使驱动电流升高），竖直堆叠的深度增加，并且，对半导体导线的电连接的电阻可能成为性能和制造瓶颈。例如，一些制备技术可能要求深度蚀刻到外延地形成的S/D区中，以形成S/D接触部；这样的技术可能需要是极端地各向异性的，以便外延S/D区仅被竖直地蚀刻，而不进行不理想的侧向蚀刻，并且还可能需要避免损伤任何局部栅极间隔物。在现实世界的制造条件下，用于满足像这些标准那样的标准的蚀刻的失败可能使装置性能作出妥协或可能致使制造这样的装置是不切实际的。
在本文中公开了可以提供相对于先前的途径的改进的S/D接触部的新型IC结构。本文中所公开的S/D接触部结构可以表现出减小的外部电阻，而无需增加显著的制造复杂性（因而加速采用并且降低成本），并且可以虑及相对于常规技术的改进的过程控制。
在下文的详述中，对形成本文的一部分的附图进行参考，其中，相似的标号通篇标示相似的部分，并且，在所述附图中，通过图示的方式示出可以实践的实施例。将理解，可以利用其它实施例，并且，在不脱离本公开的范围的情况下，可以作出结构改变或逻辑改变。因此，并非在限制性的意义上理解下文的详述。
各种操作可以进而以在理解要求保护的本主题最有帮助的方式描述为多个离散动作或操作。然而，描述顺序不应当解释为意味着这些操作必然地取决于顺序。特别地，这些操作可能未按呈现的顺序执行。所描述的操作可以按与所描述的实施例不同的顺序执行。可以执行各种额外的操作，和/或可以在额外的实施例中省略所描述的操作。
出于本公开的目的，短语“A和/或B”意味着（A）、（B）或（A和B）。出于本公开的目的，短语“A、B和/或C”意味着（A）、（B）、（C）、（A和B）、（A和C）、（B和C）或（A、B以及C）。短语“A或B”意味着（A）、（B）或（A和B）。附图不一定按比例绘制。虽然附图中的许多附图图示具有平坦壁和直角拐角的直线结构，但这仅仅为了便于图示，并且，使用这些技术来制作的实际装置将表现出圆形拐角、表面粗糙度以及其它特征。
本描述使用短语“在一实施例中”或“在实施例中”，这些短语可以各自指相同或不同实施例中的一个或多个。此外，如关于本公开的实施例而使用的术语“包含”、“包括”、“具有”等是同义的。在用于描述尺寸的范围时，短语“位于X与Y之间”表示包括X和Y的范围。如本文中所使用的，除非另外指定，否则术语“绝缘”意味着“电绝缘”。为了方便起见，短语“图1”可以用于指图1A-1F的附图的集合，短语“图2”可以用于指图2A-2D的附图的集合等等。
图1提供根据各种实施例的IC结构100的横截面示图。特别地，图1A是穿过图1C和图1D的截面A-A（垂直于沟道区202的纵轴并且跨过不同沟道区202的源极/漏极（S/D）区150/152）截取的横截面示图，图1B是穿过图1C和图1D的截面B-B（垂直于沟道区202的纵轴并且跨过跨越多个沟道区202的栅极204）截取的横截面示图，图1C是穿过图1A和图1B的截面C-C（沿着沟道区202的纵轴）截取的横截面示图，并且图1D是穿过图1A和图1B的截面D-D（位于相邻的沟道区202之间，平行于沟道区202的纵轴）截取的横截面示图。图1E和图1F共享图1C的透视图，并且图示半导体区128/130的备选布置。图2-44的“A”、“B”、“C”以及“D”子图分别共享与图1的子图“A”、“B”、“C”以及“D”的那些透视图相同的透视图。虽然附图中的各种图描绘特定数量的装置区206（例如，三个）、装置区206中的沟道区202（例如，三个）以及沟道区202中的沟道材料106的特定布置（例如，两个导线），但这仅仅为了便于图示，并且，IC结构100可以包括更多或更少的装置区206和/或沟道区202和/或沟道材料106的其它布置。
装置区206可以相对于底层基极102竖直地取向，其中，多个装置区206沿着基极102排列。基极102可以是由包括例如n型或p型材料系统（或两者的组合）的半导体材料系统组成的半导体衬底。基极102可以包括例如使用体硅形成的结晶衬底。基极102可以包括体硅或砷化镓衬底上的二氧化硅的层。基极102可以包括转换的层（例如，已在基于氧的退火过程期间转换成二氧化硅的硅层）。在一些实施例中，基极102可以使用可能与硅组合或可能不与硅组合的备选材料来形成，所述备选材料包括但不限于锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓。被分类为第II-VI、III-V或IV族的另外的材料也可以用于形成基极102。虽然在此描述可以形成基极102的材料的几个示例，但可以使用可以充当对于IC结构100的基础的任何材料或结构。基极102可以是单体化的管芯（例如，图46的管芯1502）或晶圆（例如，图46的晶圆1500）的一部分。在一些实施例中，基极102本身可以包括互连层、绝缘层、钝化层、蚀刻停止层、额外的装置层等等。如图1中所示出的，基极102可以包括基座222，介电材料110可以环绕所述基座222部署；介电材料110可以包括诸如浅沟槽隔离（STI）材料（例如，诸如氧化硅之类的氧化物材料）之类的任何合适的材料。
IC结构100可以包括具有带有纵轴（从图1A和图1B的透视图进入纸面，并且从图1C和图1D的透视图沿左右方向）的沟道材料106的一个或多个装置区206。装置区206的沟道材料106可以按多个方式中的任一个来布置。例如，图1将装置区206的沟道材料106图示为包括多个半导体导线（例如，GAA、叉板、双栅极或伪双栅极晶体管中的纳米线或纳米带）。虽然附图中的各种图描绘装置区206的沟道材料106中的特定数量的导线，但这仅仅为了便于图示，并且，装置区206可以如沟道材料106那样包括更多或更少的导线。更一般而言，本文中所公开的IC结构100或其子结构中的任一个（例如，下文中所讨论的S/D区150/152，）可以在具有任何期望的架构的晶体管（诸如，叉板晶体管、双栅极晶体管或伪双栅极晶体管）中被利用。在一些实施例中，沟道材料106可以包括硅和/或锗。在一些实施例中，沟道材料106可以包括锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓或被分类为第II-VI、III-V或IV族的另外的材料。在一些实施例中，沟道材料106可以包括半导体氧化物（例如，氧化铟镓锌）。在一些实施例中，在特定装置区206中的导线中的不同导线中使用的沟道材料106的材料组成可能不同或可能相同。
沟道材料106可以与栅极电介质136接触。在一些实施例中，栅极电介质136可以环绕沟道材料106（例如，在沟道材料106如图1中所示出的那样包括导线时）。栅极电介质136可以包括一个层或层的堆叠。一个或多个层可以包括氧化硅、二氧化硅、碳化硅和/或高k介电材料。高k介电材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌以及锌之类的元素。可以在栅极电介质136中使用的高k材料的示例包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽以及铌锌酸铅。在一些实施例中，在使用高k材料时，可以在栅极电介质136上实施退火过程，以改进所述栅极电介质136的质量。
栅极电介质136可以部署于沟道材料106与栅极金属138之间。在一些实施例中，栅极金属138可以环绕沟道材料106（例如，在沟道材料106如图1中所示出的那样包括导线时）。同时，栅极金属138和栅极电介质136可以为相关联的沟道区202中的相关联的沟道材料106提供栅极204，其中，沟道材料106的电阻抗通过施加到相关联的栅极204（通过栅极接触部140）的电势而调制。栅极金属138可以包括至少一种p型功函数金属或n型功函数金属（或两者），这取决于所述栅极金属138的晶体管将是p型金属氧化物半导体（PMOS）还是n型金属氧化物半导体（NMOS）晶体管。在一些实现方案中，栅极金属138可以包括两个或更多个金属层的堆叠，其中，一个或多个金属层是功函数金属层，并且，至少一个金属层是填充金属层。出于其它目的，可以包括另外的金属层，诸如，屏障层（例如，钽、氮化钽、含铝合金等等）。在一些实施例中，栅极金属138可以包括减小电阻的盖层（例如，铜、金、钴或钨）。对于PMOS晶体管，可以用于栅极金属138的金属包括但不限于钌、钯、铂、钴、镍、传导性金属氧化物（例如，氧化钌）以及在本文中参考NMOS晶体管（例如，用于功函数调谐）而讨论的金属中的任一种。对于NMOS晶体管，可以用于栅极金属138的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、这些金属的碳化物（例如，碳化铪、碳化锆、碳化钛、碳化钽以及碳化铝）以及在上文中参考PMOS晶体管（例如，用于功函数调谐）而讨论的金属中的任一种。在一些实施例中，栅极金属138可以包括其中的一种或多种材料的浓度的分级（增大或减小）。介电材料118和/或介电材料124可以使栅极电介质136，栅极金属138、栅极接触部140与接近的S/D区150/152分离。介电材料118和介电材料124可以包括例如氮化硅、氧化硅、碳化硅、掺杂有碳的氮化硅、掺杂有碳的氧化硅、氮氧化硅或掺杂有碳的氮氧化硅。
源极/漏极（S/D）区150/152可以与沟道材料106的纵向端部电接触，从而允许电流在操作期间通过沟道材料106（在将适当的电势施加到S/D区150/152时）从一个S/D区150/152流动到另一S/D区150/152。S/D区150/152可以分别包括半导体区128/130；如在下文中参考图2-44而进一步讨论的，半导体区128可以具有特定掺杂剂类型（即，n型或p型），而半导体区130可以具有相反的掺杂剂类型（即，相应地，p型或n型）；在本文中，可以分别根据半导体区128/130的掺杂剂类型而对“n型”或“p型”S/D区150/152进行参考。附图中的S/D区150/152的特定布置仅仅是说明性的，并且，可以使用任何期望的布置（例如，通过适当的选择性掩蔽）。
在一些实施例中，半导体区128/130可以包括硅合金，诸如，锗化硅或碳化硅。在一些实施例中，半导体区128/130可以包括掺杂剂，诸如，硼、砷或磷。在一些实施例中，半导体区128/130可以包括一种或多种备选半导体材料，诸如，锗或第III-V族材料或合金。对于PMOS晶体管，半导体区128/130可以包括例如第IV族半导体材料，诸如，硅、锗、锗化硅、锡化锗或具有碳的合金化的锗化硅。硅、锗化硅以及锗中的示例p型掺杂剂包括硼、镓、铟以及铝。对于NMOS晶体管，半导体区128/130可以包括例如第III-V族半导体材料，诸如，铟、铝、砷、磷、镓以及锑，其中，一些示例化合物包括砷化铟铝、磷化砷铟、砷化铟镓、磷化砷镓铟、锑化镓、锑化镓铝、锑化铟镓或磷锑化铟镓。如所示出的，半导体区128/130可以与相邻的沟道材料106接触。
S/D区150/152还可以包括接触金属164。接触金属164可以与S/D区150/152的半导体区128/130接触，并且可以在半导体区128/130上方延伸，以促进与S/D区150/152的电接触（例如，通过未示出的与接触金属164接触的传导性通孔）。如所示出的，与接触金属164接触的半导体区128/130的表面可以是波状的。在一些实施例中，半导体区128/130的表面可以具有朝向接触金属164的突出部，其中，个别的突出部对应于个别的相关联的沟道材料106。在一些实施例中，与相邻的沟道材料106相关联的半导体区128/130中的个别的突出部可能彼此接触，而在其它实施例中，半导体区128/130中的个别的突出部可能彼此不接触。附图的图1C和其它图图示如下的实施例：其中与相邻的沟道材料106相关联的半导体区128/130中的个别的突出部可能恰好彼此接触，而在其它实施例中，个别的突出部可能彼此不接触（例如，如在图1E中示出）或可能彼此更充分地接触（例如，如在图1F中示出）。半导体区128/130中的突出部可以允许至少一些接触金属164位于突出部中的相邻突出部之间（例如，如在图1C、图1E以及图1F中示出）。虽然图1A（以及附图中的其它图）描绘跨越（“短路”）多个S/D区150/152的接触金属164的单个部分，但这仅仅是说明性的，并且，接触金属164可以布置成导致如所期望的那样使S/D区150/152中的各种S/D区150/152隔离和连接。
S/D区150/152可以部分地由包括介电材料112、介电材料118以及位于相邻的装置区206之间的介电材料120的绝缘材料区侧向地约束。如图1A中所示出的，在一些实施例中，介电材料112可以具有U形横截面，其中“间隔物”由位于所述介电材料112上的介电材料118和位于所述介电材料112之间的介电材料120形成。
本文中所公开的S/D区150/152可以相对于常规结构而增大接触金属164与相邻半导体区128/130之间的接触面积，从而基本上减小接触电阻并且由此改进装置性能（例如，改进功率效率）。如在下文中参考图2-44所讨论的，IC结构100的S/D区150/152可以通过使“外延小块（epitaxial nubs）”作为半导体区128/130而生长并且然后利用接触金属164填充位于半导体区128/130的相反的集合之间的容积而制造。这样的制造技术不会对制造流程增加明显的复杂性，并且因而可以迅速地并且高效地被采用。
在图1的IC结构100中，介电材料166可以存在于S/D区150/152与基极102之间；如上文中所讨论的，存在这样的介电材料166可以帮助使S/D区150/152与底层材料隔离，并且因而减轻或消除底层材料中的不理想的寄生沟道的形成。介电材料166可以包括诸如氧化物（例如，氧化硅）之类的任何合适的介电材料。同时，沟道材料106、栅极电介质136、栅极金属138以及相关联的S/D区150/152可以形成晶体管。
图1的IC结构的元件的尺寸（以及本文中所公开的实施例中的其它实施例）可以采用任何合适的形式。例如，在一些实施例中，栅极204的栅极长度208可以处于3纳米与100纳米之间；如所期望的那样，装置区206中的栅极204中的不同栅极204可以具有相同栅极长度208或不同栅极长度208。在一些实施例中，沟道材料106的宽度210可以处于3纳米与30纳米之间。在一些实施例中，沟道材料106的厚度212可以处于1纳米与500纳米之间（例如，在沟道材料106是导线时，处于5纳米与40纳米之间）。在其中沟道区202包括半导体导线的一些实施例中，位于沟道区202中的导线中的相邻导线之间的间距214可以处于5纳米与40纳米之间。
在一些实施例中，IC结构100可以是存储器装置的一部分，并且，IC结构100的晶体管可以将信息存储于IC结构100中或促进对存储器装置的存储元件的存取（例如，读取和/或写入）。在一些实施例中，IC结构100可以是处理装置的一部分。在一些实施例中，IC结构100可以是包括存储器和逻辑装置（例如，如下文中所讨论的，在单个管芯1502中）的装置（诸如，处理器和高速缓存）的一部分。更一般地，本文中所公开的IC结构100可以是存储器装置、逻辑装置或两者的一部分。
图2-44图示用于制造图1的IC结构100的示例过程中的阶段。虽然过程的操作可以参考本文中所公开的IC结构100的特定实施例而图示，但图2-44的过程及其变型可以用于形成任何合适的IC结构。操作图示为特定次数并且采用图2-44中的特定顺序，但操作可以如所期望的那样重新排序和/或重复（例如，其中，在同时地制造多个IC结构100时，并行地执行不同操作）。
图2图示包括基极102和位于基极102上的材料层的堆叠的组合件。材料层的堆叠可以包括通过牺牲材料104的介入层而彼此间隔开（并且与基极102间隔开）的沟道材料106的一个或多个层。如将在下文中进一步讨论的，图2的组合件的堆叠中的材料层的尺寸和布置对应于IC结构100中的沟道材料106的期望的尺寸和布置，并且因而，图2的组合件中的材料层可能根据图2中所图示的特定实施例而变化。例如，沟道材料106的层的厚度可以对应于上文中所讨论的沟道厚度212（尽管由于处理期间的材料损失等等而导致沟道材料106的层的厚度可能不同于最终沟道厚度212），并且牺牲材料104的层的厚度可以对应于上文中所讨论的导线间距214（尽管由于处理期间的材料损失等等而导致牺牲材料104的层的厚度可能不同于最终导线间距214）。牺牲材料104可以是可以在稍后的处理操作（如在下文中参考图30而讨论）中适当地选择性地被移除的任何材料。例如，牺牲材料104可以是锗化硅，并且，沟道材料106可以是硅。在另一示例中，牺牲材料104可以是二氧化硅，并且，沟道材料106可以是硅或锗。在另一示例中，牺牲材料104可以是砷化镓，并且，沟道材料106可以是砷化铟镓、锗或锗化硅。图2的组合件可以使用任何合适的沉积技术来形成，所述沉积技术诸如，化学气相沉积（CVD）、金属有机气相外延（MOVPE）、分子束外延（MBE）、物理气相沉积（PVD）、原子层沉积（ALD）或层转移过程。
图3图示在图2的组合件上形成图案化的硬掩模108之后的组合件。形成图案化的硬掩模108可以包括使硬掩模沉积（使用任何合适的方法）并且然后选择性地移除硬掩模108的部分（例如，使用光刻技术），以形成图案化的硬掩模108。在一些实施例中，图案化的硬掩模108的图案可以首先在最初沉积的硬掩模上采用另一种材料形成，并且然后，图案可以从其它材料转移到硬掩模108中。如在下文中进一步讨论的，硬掩模108的位置可以对应于IC结构100中的装置区206。在图3的实施例中，硬掩模108可以被图案化成多个平行矩形部分（对应于下文中所讨论的鳍220）。
图4图示在根据图案化的硬掩模108的图案而采用图2的组合件的材料堆叠形成鳍220之后的组合件。蚀刻技术可以用于形成鳍220，包括湿蚀刻方案和/或干蚀刻方案以及各向同性蚀刻方案和/或各向异性蚀刻方案。鳍220可以包括基极102的部分以及牺牲材料104和沟道材料106；被包括在鳍220中的基极102的部分提供基座222。如上文中所讨论的，鳍220的宽度可以等于沟道材料106的宽度210。任何合适数量的鳍220可以被包括在图4的组合件中（例如，多于或少于3个）。虽然图4（以及附图中的其它图）中所描绘的鳍220是标准矩形的，但这仅仅为了便于图示，并且，在实际的制造设置中，鳍220的形状可能不是标准矩形的。例如，鳍220可以是渐缩的（tapered），朝向基极102变宽。鳍220的顶表面可能不是平坦的，而是可以为弯曲的，变圆成鳍220的侧表面，并且，这些非理想性可以留到随后的处理操作中处理。在一些实施例中，鳍220的节距101可以处于20纳米与50纳米之间（例如，处于20纳米与40纳米之间）。
图5图示在图4的组合件的基极102上在鳍220之间形成介电材料110之后的组合件。介电材料110可以包括诸如STI材料（例如，诸如氧化硅之类的氧化物材料）之类的任何合适的材料。介电材料110可以通过使介电材料110进行毯式沉积（blanket-depositing）并且然后使介电材料110凹回期望的厚度而形成。在一些实施例中，介电材料110的厚度可以选择成使得介电材料110的顶表面与基座222的顶表面大致共面。在一些实施例中，高于介电材料110的顶表面的、鳍220的高度103可以处于40纳米与100纳米之间（例如，处于50纳米与70纳米之间）。
图6图示在图5的组合件上面形成介电材料112的共形层之后的组合件。介电材料112可以使用任何合适的技术（例如，ALD）来形成。介电材料112可以包括任何合适的材料（例如，氧化硅）。
图7图示在图6的组合件上面形成介电材料114之后的组合件。如所示出的，介电材料114可以在鳍220的顶表面上面延伸，并且可以充当“虚设栅极（dummy gate）”。介电材料114可以包括任何合适的材料（例如，多晶硅）。
图8图示在图7的组合件上形成图案化的硬掩模116之后的组合件。硬掩模116可以包括任何合适的材料（例如，氮化硅、掺碳氧化硅或掺碳氮氧化硅）。如在下文中进一步讨论的，硬掩模116可以被图案化成与IC结构100中的栅极204的位置对应的垂直于鳍220的纵轴取向（根据图8C和图8D的透视图而进出于纸面）的条。
图9图示在将图案化的硬掩模116用作掩模而蚀刻图8的组合件的介电材料114（“虚设栅极”）之后的组合件。如在下文中进一步讨论的，剩余介电材料114的位置可以对应于IC结构100中的栅极204的位置。
图10图示在如下的过程之后的组合件：使介电材料118的共形层沉积于图9的组合件上，并且然后执行定向“向下”蚀刻，以移除水平表面上的介电材料118，从而如所示出的，将介电材料118作为“间隔物”而留在暴露的表面的侧面上。介电材料118可以使用任何合适的技术（例如，ALD）来沉积成任何期望的厚度。介电材料118可以包括任何合适的介电材料（例如，碳氮氧化硅）。如下文中所讨论的，介电材料118可以与将被S/D区150/152取代的容积中的鳍220边界。
图11图示在使介电材料120沉积于图10的组合件上之后的组合件。介电材料120可以毯式沉积于图10的组合件上面，并且然后，介电材料120可以被抛光（例如，通过化学机械抛光（CMP））或以其它方式凹回，以便如图11C和图11D中所示出的，介电材料120的顶表面与图案化的硬掩模116的顶表面共面。介电材料120可以包括任何合适的材料（例如，诸如氧化硅之类的氧化物）。
图12图示在使硬掩模126沉积于图11的组合件上之后的组合件。硬掩模126可以具有任何合适的材料组成；例如，在一些实施例中，硬掩模126可以包括氮化钛。
图13图示在如下的过程之后的组合件：使图12的组合件的硬掩模126图案化，以便选择性地移除将与S/D区152对应的区域中的硬掩模126，而在其它情况下，将硬掩模126留在恰当的位置。任何合适的图案化技术（例如，光刻技术）可以用于使硬掩模126图案化。附图中的各种图中所描绘的IC结构100中的S/D区152的特定布置（以及因而图案化的硬掩模126的特定布局）仅仅是说明性的，并且可以使用任何期望的布置。
图14图示在使图13的组合件的暴露的介电材料120（即，不受硬掩模126保护的介电材料120）凹陷之后的组合件。任何合适的选择性蚀刻技术可以用于使暴露的介电材料120凹陷，诸如，各向同性蚀刻。在不受硬掩模126保护的区域中，介电材料120可能保留。
图15图示在移除在图14的组合件中暴露的介电材料118中的一些之后的组合件。该操作可以扩大位于硬掩模116/介电材料114的相邻部分之间的“峡谷（canyons）”，从而促进随后的操作。在一些实施例中，介电材料118中的一些的移除可以通过局部各向同性蚀刻而实现（例如，在介电材料118包括氮化物时，氮化物局部各向同性蚀刻）。
图16图示在使图15的组合件的暴露的介电材料120（即，不受硬掩模126保护的介电材料120）进一步凹陷之后的组合件。任何合适的选择性蚀刻技术可以用于使暴露的介电材料120凹陷，诸如，各向同性蚀刻。在不受硬掩模126保护的区域中，介电材料120可能保留。
图17图示在如下的过程之后的组合件：如所示出的，使额外的介电材料118共形地沉积于图16的组合件上，并且然后执行另一定向“向下”蚀刻，以移除位于水平表面上的介电材料118，从而“修复”位于暴露的表面的侧面上的作为“间隔物”的介电材料118。如所示出的，图17的蚀刻（例如，反应离子蚀刻（RIE））也可以从牺牲材料104的顶面移除介电材料112。
图18图示在移除未被硬掩模126覆盖的、图17的组合件中的牺牲材料104和沟道材料106的部分中的大多数以形成开放容积224（例如，使用任何合适的蚀刻技术）之后的组合件。如所示出的，牺牲材料104的最下面部分中的一些可能保留。这些开放容积224可以如在下文中进一步讨论的那样对应于IC结构100中的S/D区152的位置，并且如所示出的那样与介电材料112自对准。
图19图示在如下的过程之后的组合件：使图18的组合件的暴露的牺牲材料104凹陷，而不会同时地使暴露的沟道材料106凹陷（如在图19C中示出）。可以使用任何合适的选择性蚀刻技术。由于暴露的牺牲材料104的该局部侧向凹陷部与暴露的沟道材料106自对准，因而暴露的牺牲材料104的凹陷部可以跨过沟道材料106的宽度而均匀（即，从图19A的透视图沿左右方向）。
图20图示在使介电材料124共形地沉积于图19的组合件上面之后的组合件。介电材料124可以包括任何合适的材料（例如，低k介电材料），并且可以被沉积，以便填充通过使暴露的牺牲材料104凹陷而形成的凹陷部（如在上文中参考图19而讨论）。在一些实施例中，使介电材料124共形地沉积可以包括一种或多种介电材料的多轮沉积（例如，三轮）。
图21图示在使图20的组合件的介电材料124凹陷之后的组合件。任何合适的选择性蚀刻技术可以用于使暴露的介电材料124凹陷，诸如，各向同性蚀刻。如图21C中所示出的，介电材料124可能保留在接近开放容积224的牺牲材料104的侧表面上。如图21C中所示出的，凹陷量可以使得介电材料124的凹陷表面与沟道材料106的侧表面齐平（未示出）或略微超出沟道材料106的侧表面。超出沟道材料106的侧表面的暴露的介电材料124的过度凹陷部可能导致装置性能劣化（例如，由于升高的寄生的接触部到栅极的耦合电容所引起的）和/或装置缺陷（例如，由于接触部到栅极的短路所引起的）。
图22图示在图21的组合件的开放容积224中在基极102上形成介电材料166之后的组合件。介电材料166可以包括任何合适的材料，并且，在一些实施例中，可以通过最初使介电材料166毯式沉积并且然后使介电材料166在基极102上凹回期望的厚度而形成。
图23图示在图22的组合件的开放容积224中形成半导体区130之后的组合件。半导体区130可以通过外延生长而形成（例如，最初成核操作以提供种子层，随后主要进行外延操作，其中，半导体区130的剩余部分形成于种子层上），但不像常规途径，半导体区130不填充容积224。相反，半导体区130环绕沟道材料106的暴露的端部形成，其中，在容积224被填充之前，停止生长，从而形成具有所示出的波状形状的半导体区130。在一些实施例中，半导体区130的不同突出部（或“外延小块”）可以对应于不同沟道材料106，并且，如在上文中参考图1C、图1E以及图1F所讨论的，与沟道材料106中的不同沟道材料106对应的半导体区130的部分可能彼此接触或可能彼此不接触。在一些实施例中，单个开放容积224中的不同半导体区130（对应于位于开放容积224的任一侧上的沟道材料106）可能彼此不接触（即，“间隙”可能保留在开放容积224中的一个半导体区130与另一半导体区130之间；如下文中所讨论的，该间隙可以在随后的操作中利用接触金属164填充，以完成S/D区152。在一些实施例中，半导体区130可以包括n型外延材料（例如，供在NMOS晶体管中使用的重原位掺磷材料）。
图24图示在利用牺牲材料168填充开放容积224的剩余部分之后的组合件。如下文中所讨论的，牺牲材料168可以是介电材料，并且可以在随后的操作中被移除。
图25图示在使介电材料142的共形层沉积于图24的组合件上之后的组合件。介电材料142可以是接触蚀刻停止层（CESL），并且可以由任何合适的材料（例如，氮化硅）形成。
图26图示在如下的过程之后的组合件：使介电材料122沉积于图25的组合件上，并且然后对介电材料122和介电材料142进行抛光，以使硬掩模126暴露。在一些实施例中，介电材料122可以是预金属电介质（PMD），诸如，氧化物材料（例如，氧化硅）。
图27图示在如下的过程之后的组合件：从图26的组合件移除硬掩模126，然后使硬掩模127沉积并且图案化。硬掩模127可以具有任何合适的材料组成；例如，在一些实施例中，硬掩模127可以包括氮化钛。硬掩模127可以被图案化，以便选择性地移除将与S/D区150对应的区域中的硬掩模127，而在其它情况下，将硬掩模127留在恰当的位置。任何合适的图案化技术（例如，光刻技术）可以用于使硬掩模127图案化。如上文中所注意到的，附图中的各种图中所描绘的IC结构100中的S/D区150的特定布置（以及因而图案化的硬掩模127的特定布局）仅仅是说明性的，并且，可以使用任何期望的布置。
图28图示在使图27的组合件的暴露的介电材料120（即，不受硬掩模127保护的介电材料120）凹陷之后的组合件。任何合适的选择性蚀刻技术可以用于使暴露的介电材料120凹陷，诸如，各向同性蚀刻。
图29图示在移除在图28的组合件中暴露的介电材料118的中的一些之后的组合件。该操作可以扩大位于硬掩模116/介电材料114的相邻部分之间的“峡谷”，从而促进随后的操作。在一些实施例中，介电材料118中的一些的移除可以通过局部各向同性蚀刻而实现（例如，在介电材料118包括氮化物时，氮化物局部各向同性蚀刻）。
图30图示在使图29的组合件的暴露的介电材料120（即，不受硬掩模127保护的介电材料120）进一步凹陷之后的组合件。任何合适的选择性蚀刻技术可以用于使暴露的介电材料120凹陷，诸如，各向同性蚀刻。
图31图示在如下的过程之后的组合件：如所示出的，使额外的介电材料118共形地沉积于图30的组合件上，并且然后执行另一定向“向下”蚀刻，以移除水平表面上的介电材料118，从而“修复”作为暴露的表面的侧面上的“间隔物”的介电材料118。如所示出的，图31的蚀刻（例如，RIE）也可以从牺牲材料104的顶面移除介电材料112。
图32图示在移除未被硬掩模127覆盖的图31的组合件中的牺牲材料104和沟道材料106的部分以形成开放容积225（例如，使用任何合适的蚀刻技术）之后的组合件。这些开放容积225可以如在下文中进一步讨论的那样对应于IC结构100中的S/D区150的位置，并且如所示出的那样与介电材料112自对准。
图33图示在如下的过程之后的组合件：使图32的组合件的暴露的牺牲材料104凹陷，而不会同时地使暴露的沟道材料106凹陷，使介电材料124共形地沉积，并且使介电材料124凹陷。这些操作可以采用上文中参考图19-21而讨论的形式中的任一个。如图33C中所示出的，介电材料124可能保留在接近开放容积225的牺牲材料104的侧表面上。
图34图示在如下的过程之后的组合件：在开放容积225中的基极102上形成介电材料166，从而在图33的组合件的开放容积225中形成半导体区128，从而形成牺牲材料168，以填充开放容积225的剩余部分，从而使介电材料154的共形层沉积，并且使介电材料156沉积。半导体区128可以通过外延生长而形成（例如，最初成核操作以提供种子层，随后主要进行外延操作，其中，半导体区128的剩余部分形成于种子层上），但如在上文中参考图23所讨论的，并且不像常规途径，半导体区128不填充容积225。相反，半导体区128环绕沟道材料106的暴露的端部形成，其中，在容积225被填充之前，停止生长，从而形成具有所示出的波状形状的半导体区128。在一些实施例中，半导体区128的不同突出部（或“外延小块”）可以对应于不同沟道材料106，并且，如在上文中参考图1C、图1E以及图1F所讨论的，与沟道材料106中的不同沟道材料106对应的半导体区128的部分可能彼此接触或可能彼此不接触。在一些实施例中，单个开放容积226中的不同半导体区128（对应于位于开放容积226的任一侧上的沟道材料106）可能彼此不接触（即，“间隙”可能保留在开放容积225中的一个半导体区128与另一半导体区128之间；如下文中所讨论的，该间隙可以在随后的操作中利用接触金属164填充，以完成S/D区150。在一些实施例中，半导体区128可以包括p型外延材料（例如，供在PMOS晶体管中使用的重原位掺硼材料）。在一些实现方案中，半导体区128可以使用诸如锗化硅或碳化硅之类的硅合金来制备。在一些实施例中，外延沉积的硅合金可以利用掺杂剂（诸如，硼、砷或磷）原位掺杂。在一些实施例中，半导体区128可以使用一种或多种备选半导体材料（诸如，锗或第III-V族材料或合金）来形成。介电材料154可以是CESL，并且可以由任何合适的材料（例如，氮化硅）形成。在一些实施例中，介电材料156可以是PMD，诸如，氧化物材料（例如，氧化硅）。
图35图示在如下的过程之后的组合件：对图34的组合件的硬掩模127、介电材料122、介电材料142、介电材料154以及介电材料156进行抛光（例如，使用CMP技术），以使硬掩模116在沟道区202上方暴露。
图36图示在从图35的组合件移除硬掩模116、介电材料114（“虚设栅极”）以及介电材料112以形成开放容积226之后的组合件。可以使用任何合适的蚀刻技术。
图37图示在通过移除牺牲材料104而“释放”图36的组合件中的沟道材料106之后的组合件。可以使用任何合适的蚀刻技术。
图38图示在图37的组合件上面形成共形栅极电介质136之后的组合件。栅极电介质136可以使用任何合适的技术（例如，ALD）来形成，并且可以包括在本文中参考栅极电介质136而讨论的材料中的任一种。
图39图示在图38的组合件上面形成栅极金属138之后的组合件。栅极金属138可以包括任何一个或多个材料层，诸如，在本文中参考栅极金属138而讨论的材料中的任一种。
图40图示在如下的过程之后的组合件：对图39的组合件的栅极金属138和栅极电介质136进行抛光，以移除位于介电材料122和介电材料156上面的栅极金属138和栅极电介质136。可以使用任何合适的抛光技术，诸如，CMP技术。
图41图示在如下的过程之后的组合件：使栅极金属138和栅极电介质136凹陷（例如，使用一种或多种蚀刻技术），以在图40的组合件中形成凹陷部，并且然后在凹陷部中形成栅极接触部140。栅极接触部140可以包括任何一种或多种材料（例如，粘附衬里（adhesion liner）、屏障衬里、一种或多种填充金属等等）。
图42图示在如下的过程之后的组合件：使图41的组合件的介电材料122、介电材料142、介电材料154以及介电材料156图案化，以形成凹陷部。可以使用任何合适的蚀刻技术。
图43图示在如下的过程之后的组合件：根据介电材料122、介电材料142、介电材料154以及介电材料156中的图案而从图42的组合件移除牺牲材料168，以使凹陷部变深。可以使用任何合适的蚀刻技术。
图44图示在利用接触金属164填充凹陷部之后的组合件。如所示出的，接触金属164可以接触半导体区128/130，并且可以完成S/D区150/152。接触金属164可以包括任何一种或多种材料（例如，粘附衬里、屏障衬里、一种或多种填充金属等等）。图44的组合件可采取图1的IC结构100的形式。
在一些实施例中，可以执行围绕介电材料118的重复的沉积和蚀刻操作，使得介电材料118的“盖”在绝缘材料120上面延伸。图45是在本文中共享“A”子图的透视图的这样的IC结构100的侧视横截面示图。所得到的介电材料118可以具有相同的倒置的“U”，并且可以嵌套于U形介电材料112中。本文中所公开的实施例中的任一个可以包括具有图45的结构的介电材料118。
本文中所公开的IC结构100可以被包括在任何合适的电子组件中。图46-50图示可以包括本文中所公开的IC结构100中的任一个的设备的各种示例。
图46是可以包括根据本文中所公开的实施例中的任一个的一个或多个IC结构100的晶圆1500和管芯1502的顶视图。晶圆1500可以由半导体材料组成，并且可以包括具有形成于晶圆1500的表面上的IC结构（例如，本文中所公开的IC结构100）的一个或多个管芯1502。管芯1502中的每个可以是包括任何合适的IC的半导体产品的重复单元。在完成半导体产品的制备之后，晶圆1500可以经历单体化过程，其中，管芯1502彼此分离，以提供半导体产品的离散“芯片”。管芯1502可以包括一个或多个IC结构100（例如，如在下文中参考图47所讨论的那样）、一个或多个晶体管（例如，在下文中参考图47而讨论的晶体管中的一些）和/或将电信号路由到晶体管的支持电路系统、以及任何其它IC组件。在一些实施例中，晶圆1500或管芯1502可以包括存储器装置（例如，随机存取存储器（RAM）装置、诸如，静态RAM（SRAM）装置、磁性RAM（MRAM）装置、电阻RAM（RRAM）装置、传导桥接RAM（CBRAM）装置等等）、逻辑装置（例如，AND、OR、NAND或NOR栅极）或任何其它合适的电路元件。这些装置中的多个装置可以在单个管芯1502上组合。例如，由多个存储器装置形成的存储器阵列可以形成于与处理装置（例如，图50的处理装置1802）或配置成将信息存储于存储器装置中或执行存储于存储器阵列中的指令的其它逻辑相同的管芯1502上。
图47是可以包括根据本文中所公开的实施例中的任一个的一个或多个IC结构100的IC组件1600的侧视横截面示图。IC组件1600中的一个或多个可以被包括在一个或多个管芯1502中（图46）。IC组件1600可以形成于衬底1602（例如，图46的晶圆1500）上，并且可以被包括在管芯（例如，图46的管芯1502）中。衬底1602可以采取本文中所公开的基极102的实施例中的任一个的形式。
IC组件1600可以包括部署于衬底1602上的一个或多个装置层1604。装置层1604可以包括一个或多个IC结构100的特征、其它晶体管、二极管或形成于衬底1602上的其它装置。装置层1604可以包括例如源极和/或漏极（S/D）区、控制S/D区之间的电流流动的栅极、将电信号路由往/返于S/D区的S/D接触部以及将电信号路由往/返于S/D区的栅极接触部（例如，根据在上文中参考IC结构100而讨论的实施例中的任一个）。可以被包括在装置层1604中的晶体管不限于任何特定类型或配置，并且可以包括例如平面晶体管、非平面晶体管或两者的组合中的任何一个或多个。平面晶体管可以包括双极结晶体管（BJT）、异质结双极晶体管（HBT）或高电子迁移率晶体管（HEMT）。非平面晶体管可以包括FinFET晶体管（诸如，双栅极晶体管或三栅极晶体管）和包裹环绕或全环绕栅极晶体管，诸如，纳米带晶体管和纳米线晶体管（例如，如在上文中参考IC结构100所讨论的那样）。
诸如功率和/或输入/输出（I/O）信号之类的电信号可以通过部署于装置层1604（在图47中图示为互连层1606-1610）上的一个或多个互连层路由到装置层1604的装置（例如，IC结构100）和/或从装置层1604的装置（例如，IC结构100）路由。例如，装置层1604的导电性特征（例如，栅极接触部和S/D接触部）可以与互连层1606-1610的互连结构1628电耦合。一个或多个互连层1606-1610可以形成IC组件1600的金属化堆叠（也被称为“ILD堆叠”）1619。虽然图47描绘位于装置层1604的仅一个面处的ILD堆叠1619，但在其它实施例中，IC组件1600可以包括两个ILD堆叠1619，使得装置层1604位于两个ILD堆叠1619之间。
互连结构1628可以布置于互连层1606-1610内，以根据多种多样的设计（特别地，布置不限于图47中所描绘的互连结构1628的特定配置）而路由电信号。虽然特定数量的互连层1606-1610在图47中描绘，但本公开的实施例包括具有比所描绘的更多或更少的互连层的IC组件。
在一些实施例中，互连结构1628可以包括利用导电性材料（诸如，金属）填充的线1628a和/或通孔1628b。线1628a可以布置成沿与在其上形成装置层1604的衬底1602的表面基本上平行的平面的方向路由电信号。例如，线1628a可以沿从图47的透视图进出于纸面的方向路由电信号。通孔1628b可以布置成沿与在其上形成装置层1604的衬底1602的表面基本上垂直的平面的方向路由电信号。在一些实施例中，通孔1628b可以使不同互连层1606-1610的线1628a电耦合在一起。
如图47中所示出的，互连层1606-1610可以包括部署于互连结构1628之间的介电材料1626。在一些实施例中，部署于互连层1606-1610中的不同互连层中的互连结构1628之间的介电材料1626可以具有不同组成；在其它实施例中，位于不同互连层1606-1610之间的介电材料1626的组成可以是相同的。
第一互连层1606可以形成于装置层1604上方。在一些实施例中，如所示出的，第一互连层1606可以包括线1628a和/或通孔1628b。第一互连层1606的线1628a可以与装置层1604的接触部（例如，S/D接触部或栅极接触部）耦合。
第二互连层1608可以形成于第一互连层1606上方。在一些实施例中，第二互连层1608可以包括通孔1628b，所述通孔1628b使第二互连层1608的线1628a与第一互连层1606的线1628a耦合。虽然为了清楚起见，线1628a和通孔1628b在结构上在每个互连层内（例如，在第二互连层1608内）以线划定，但在一些实施例中，线1628a和通孔1628b可以在结构上和/或在材料上连续（例如，在双镶嵌过程期间同时地填充）。
第三互连层1610（以及如所期望的那样，额外的互连层）可以根据结合第二互连层1608或第一互连层1606而描述的类似技术和配置而相继地形成于第二互连层1608上。在一些实施例中，在IC组件1600中的金属化堆叠1619中“更高（higher up）”（即，更远离装置层1604）的互连层可能更厚。
IC组件1600可以包括形成于互连层1606-1610上的阻焊材料1634（例如，聚酰亚胺或类似材料）和一个或多个传导接触部1636。在图47中，传导接触部1636图示为采取粘结焊盘的形式。传导接触部1636可以与互连结构1628电耦合，并且配置成将装置层1604的电信号路由到其它外部装置。例如，焊料粘结部可以形成于一个或多个传导接触部1636上，以使包括IC组件1600的芯片与另一组件（例如，电路板）机械地耦合和/或电耦合。IC组件1600可以包括从互连层1606-1610路由电信号的额外或备选的结构；例如，传导接触部1636可以包括将电信号路由到外部组件的其它类似特征（例如，柱）。在其中IC组件1600包括位于装置层1604的每个相反的面处的ILD堆叠1619的实施例中，IC组件1600可以包括位于ILD堆叠1619中的每个上的传导接触部1636（从而允许在IC组件1600的两个相反的面上做出与IC组件1600的互连）。
图48是可以包括根据本文中所公开的实施例中的任一个的一个或多个IC结构100的示例IC封装1650的侧视横截面示图。在一些实施例中，IC封装1650可以是封装中的系统（SiP）。
封装衬底1652可以由介电材料（例如，陶瓷、累积膜、环氧树脂膜（在其中具有填料颗粒）、玻璃、有机材料、无机材料、有机材料和无机材料的组合、由不同材料形成的嵌入部分等等）形成，并且可以具有延伸穿过位于面1672与面1674之间的或位于面1672上的不同位置之间和/或位于面1674上的不同位置之间的介电材料的传导性途径。这些传导性途径可以采取在上文中参考图47而讨论的互连1628中的任一个的形式。
封装衬底1652可以包括传导接触部1663，所述传导接触部1663通过封装衬底1652耦合到传导性途径（未示出），从而允许管芯1656和/或中介件1657内的电路系统电耦合到传导接触部1664中的各种传导接触部1664。
IC封装1650可以包括中介件1657，所述中介件1657经由中介件1657的传导接触部1661、第一级互连1665以及封装衬底1652的传导接触部1663耦合到封装衬底1652。图48中所图示的第一级互连1665是焊料凸块，但可以使用任何合适的第一级互连1665。在一些实施例中，没有中介件1657可能被包括在IC封装1650中；相反，管芯1656可以通过第一级互连1665直接地耦合到位于面1672处的传导接触部1663。更一般而言，一个或多个管芯1656可以经由任何合适的结构（例如，（例如，硅桥、有机桥、一个或多个波导、一个或多个中介件、导线粘结部等等）耦合到封装衬底1652。
IC封装1650可以包括一个或多个管芯1656，所述一个或多个管芯1656经由管芯1656的传导接触部1654、第一级互连1658以及中介件1657的传导接触部1660耦合到中介件1657。传导接触部1660可以通过中介件1657耦合到传导性途径（未示出），从而允许管芯1656内的电路系统电耦合到传导接触部1661中的各种传导接触部1661（或电耦合到未示出的被包括在中介件1657中的其它装置）。图48中所图示的第一级互连1658是焊料凸块，但可以使用任何合适的第一级互连1658。如本文中所使用的，“传导接触部”可以指充当位于不同组件之间的界面的传导性材料（例如，金属）的一部分；传导接触部可以在组件的表面中凹陷、与组件的表面齐平或远离组件的表面延伸，并且可以采取任何合适的形式（例如，传导性焊盘或插座）。
在一些实施例中，底部填充材料1666可以环绕第一级互连1665部署于封装衬底1652与中介件1657之间，并且，模制化合物1668可以环绕管芯1656和中介件1657部署并且与封装衬底1652接触。在一些实施例中，底部填充材料1666可以与模制化合物1668相同。在合适时，可以用于底部填充材料1666和模制化合物1668的示例材料是环氧树脂模制材料。第二级互连1670可以耦合到传导接触部1664。图48中所图示的第二级互连1670是焊球（例如，对于球栅阵列布置），但可以使用任何合适的第二级互连16770（例如，引脚栅阵列布置中的引脚或连接盘栅阵列布置中的连接盘）。如在本领域中已知的，并且如在下文中参考图49所讨论的，第二级互连1670可以用于使IC封装1650耦合到另一组件，诸如，电路板（例如，母板））、中介件或另一IC封装。
管芯1656可以采取本文中所讨论的管芯1502的实施例中的任一个（例如，可以包括IC组件1600的实施例中的任一个）的形式。在其中IC封装1650包括多个管芯1656的实施例中，IC封装1650可以被称为多芯片封装（MCP）。管芯1656可以包括执行任何期望的功能性的电路系统。例如，管芯1656中的一个或多个可以是逻辑管芯（例如，硅基管芯），并且，管芯1656中的一个或多个可以是存储器管芯（例如，高带宽存储器）。在一些实施例中，管芯1656可以包括一个或多个IC结构100（例如，如在上文中参考图46和图47所讨论的那样）。
虽然图48中所图示的IC封装1650是倒装（flip）芯片封装，但可以使用其它封装架构。例如，IC封装1650可以是球栅阵列（BGA）封装，诸如，嵌入晶圆级球栅阵列（eWLB）封装。在另一示例中，IC封装1650可以是晶圆级芯片规模封装（WLCSP）或面板扇出（fanout）（FO）封装。虽然在图48的IC封装1650中图示两个管芯1656，但IC封装1650可以包括任何期望的数量的管芯1656。IC封装1650可以包括额外的无源组件，诸如，部署于封装衬底1652的第一面1672或第二面1674上或部署于中介件1657的任一面上的装配于表面的电阻器、电容器以及电感器。更一般而言，IC封装1650可以包括在本领域中已知的任何其它有源组件或无源组件。
图49是可以包括一个或多个IC封装或其它电子组件（例如，管芯）的IC组件组合件1700的侧视横截面示图，包括根据本文中所公开的实施例中的任一个的一个或多个IC结构100。IC组件组合件1700包括部署于电路板1702（其可以是例如母板）上的多个组件。IC组件组合件1700包括部署于电路板1702的第一面1740和电路板1702的相反的第二面1742上的组件；一般而言，组件可以部署于面1740和面1742中的一个或两个上。在下文中参考IC组件组合件1700而讨论的IC封装中的任一个可以采取在上文中参考图48而讨论的IC封装1650的实施例中的任一个的形式（例如，可以包括管芯中的一个或多个IC结构100）。
在一些实施例中，电路板1702可以是包括通过介电材料的层而彼此分离并且通过导电性通孔而互连的多个金属层的印刷电路板（PCB）。金属层中的任何一个或多个可以按期望的电路图案形成，以在耦合到电路板1702的组件之间路由电信号（任选地与其它金属层结合）。在其它实施例中，电路板1702可以是非PCB衬底。
图49中所图示的IC组件组合件1700包括中介件上封装结构1736，所述中介件上封装结构1736通过耦合组件1716而耦合到电路板1702的第一面1740。耦合组件1716可以使中介件上封装结构1736电耦合并且机械地耦合到电路板1702，并且可以包括焊球（如在图49中示出），插座的凸部分和凹部分、粘附剂、底部填充材料和/或任何其它合适的电和/或机械耦合结构。
中介件上封装结构1736可以包括通过耦合组件1718而耦合到封装中介件1704的IC封装1720。耦合组件1718可以采取任何适合于应用的形式，诸如，在上文中参考耦合组件1716而讨论的形式。虽然在图49中示出单个IC封装1720，但多个IC封装可以耦合到封装中介件1704；实际上，额外的中介件可以耦合到封装中介件1704。封装中介件1704可以提供用于桥接电路板1702和IC封装1720的介入衬底。IC封装1720可以是或包括例如管芯（图46的管芯1502）、IC组件（例如，图47的IC组件1600）或任何其它合适的组件。一般而言，封装中介件1704可以使连接扩展到更宽节距或使连接重新路由到不同连接。例如，封装中介件1704可以使IC封装1720（例如，管芯）耦合到耦合组件1716的BGA传导接触部的集合，以便耦合到电路板1702。在图49中所图示的实施例中，IC封装1720和电路板1702附接到封装中介件1704的相反侧；在其它实施例中，IC封装1720和电路板1702可以附接到封装中介件1704的相同侧。在一些实施例中，三个或更多个组件可以通过封装中介件1704的方式互连。
在一些实施例中，封装中介件1704可以形成为包括通过介电材料的层而彼此分离并且通过导电性通孔而互连的多个金属层的PCB。在一些实施例中，封装中介件1704可以由环氧树脂、纤维玻璃增强的环氧树脂、具有无机填料的环氧树脂、陶瓷材料或聚合物材料（诸如，聚酰亚胺）形成。在一些实施例中，封装中介件1704可以由可以包括供在半导体衬底中使用的上述的相同材料（诸如，硅、锗以及其它第III-V族材料和第IV族材料）的备选的刚性或柔性材料形成。封装中介件1704可以包括金属线1710和通孔1708，包括但不限于贯穿硅通孔（TSV）1706。封装中介件1704还可以包括嵌入装置1714，包括无源装置和有源装置两者。这样的装置可以包括但不限于电容器、解耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电（ESD）装置以及存储器装置。更复杂的装置（诸如，射频装置、功率放大器、功率管理装置、天线、阵列、传感器以及微机电系统（MEMS）装置）也可以形成于封装中介件1704上。中介件上封装结构1736可以采取在本领域中已知的中介件上封装结构中的任一个的形式。
IC组件组合件1700可以包括通过耦合组件1722而耦合到电路板1702的第一面1740的IC封装1724。耦合组件1722可以采取在上文中参考耦合组件1716而讨论的实施例中的任一个的形式，并且，IC封装1724可以采取在上文中参考IC封装1720而讨论的实施例中的任一个的形式。
图49中所图示的IC组件组合件1700包括通过耦合组件1728而耦合到电路板1702的第二面1742的封装上封装结构1734。封装上封装结构1734可以包括IC封装1726和IC封装1732，所述IC封装1726和IC封装1732通过耦合组件1730而耦合在一起，使得IC封装1726部署于电路板1702与IC封装1732之间。耦合组件1728和耦合组件1730可以采取上文中所讨论的耦合组件1716的实施例中的任一个的形式，并且，IC封装1726和IC封装1732可以采取上文中所讨论的IC封装1720的实施例中的任一个的形式。封装上封装结构1734可以根据在本领域中已知的封装上封装结构中的任一个而配置。
图50是根据本文中所公开的实施例中的任一个、可以包括一个或多个IC结构100的示例电装置1800的框图。例如，电装置1800的组件中的任何合适的组件可以包括本文中所公开的IC组件组合件1700、IC封装1650、IC组件1600、或管芯1502中的一个或多个。多个组件在图50中图示为被包括在电装置1800中，但如适合于本申请的那样，这些组件中的任何一个或多个都可以被省略或重复。在一些实施例中，被包括在电装置1800中的组件中的一些或全部可以附接到一个或多个母板。在一些实施例中，这些组件中的一些或全部制备到单个芯片上系统（SoC）管芯上。
另外，在各种实施例中，电装置1800可能不包括图50中所图示的组件中的一个或多个，但电装置1800可以包括用于耦合到一个或多个组件的接口电路系统。例如，电装置1800可能不包括显示器装置1806，但可以包括显示器装置1806可以耦合到其的显示器装置接口电路系统（例如，连接器及驱动器电路系统）。在另一示例集合中，电装置1800可能不包括音频输入装置1824或音频输出装置1808，但可以包括音频输入装置1824或音频输出装置1808可以耦合到其的音频输入或输出装置接口电路系统（例如，连接器及支持电路系统）。
电装置1800可以包括处理装置1802（例如，一个或多个处理装置）。如本文中所使用的，术语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以使该电子数据变换成可以存储于寄存器和/或存储器中的其它电子数据的任何装置或装置的任何部分。处理装置1802可以包括一个或多个数字信号处理器（DSP）、专用集成电路（ASIC）、中央处理单元（CPU）、图形处理单元（GPU）、密码处理器（在硬件内执行密码算法的专门处理器）、服务器处理器或任何其它合适的处理装置。电装置1800可以包括存储器1804，所述存储器1804本身可以包括一个或多个存储器装置，诸如，易失性存储器（例如，动态随机存取存储器（DRAM））、非易失性存储器（例如，只读存储器（ROM）、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存储器1804可以包括与处理装置1802共享管芯的存储器。该存储器可以用作高速缓冲存储器，并且可以包括嵌入动态随机存取存储器（eDRAM）或自旋转移力矩磁随机存取存储器（STT-MRAM）。
在一些实施例中，电装置1800可以包括通信芯片1812（例如，一个或多个通信芯片）。例如，通信芯片1812可以配置用于管理用于将数据转移往返于电装置1800的无线通信。术语“无线”及其派生词可以用于描述可以通过使用通过非固态介质的经调制的电磁辐射而传递数据的电路、装置、系统、方法、技术、通信信道等等。术语并不意味着相关联的装置不包含任何导线，尽管在一些实施例中所述装置可能不包含任何导线。
通信芯片1812可以实现多个无线标准或协议中的任一个，包括但不限于包括Wi-Fi（IEEE 802.11族）、IEEE 802.16标准（例如，IEEE 802.16-2005修正）、长期演进（LTE）项目连同任何修正、更新和/或修订（例如，先进LTE项目、超移动宽带（UMB）项目（也被称为“3GPP2”）等等）的电气和电子工程师学会（IEEE）标准。IEEE 802.16兼容宽带无线接入（BWA）网络一般被称为WiMAX网络，代表全球微波接入互操作性的首字母缩略词，其是对于通过针对IEEE 802.16标准的一致性及互操作性测试的产品的认证标志。通信芯片1812可以根据全球移动通信系统（GSM）、一般分组无线电服务（GPRS）、通用移动电信系统（UMTS）、高速分组接入（HSPA）、演进HSPA（E-HSPA）或LTE网络而操作。通信芯片1812可以根据增强型数据GSM演进（EDGE）、GSM EDGE无线电接入网络（GERAN）、通用地面无线电接入网络（UTRAN）或演进UTRAN（E-UTRAN）而操作。通信芯片1812可以根据码分多址（CDMA）、时分多址（TDMA）、数字增强无绳电信（DECT）、演进数据优化（EV-DO）及其派生词以及被命名为3G、4G、5G及以上的任何其它无线协议而操作。在其它实施例中，通信芯片1812可以根据其它无线协议而操作。电装置1800可以包括天线1822，以促进无线通信和/或接收其它无线通信（诸如，AM或FM无线电传输）。
在一些实施例中，通信芯片1812可以管理有线通信，诸如，电、光或任何其它合适的通信协议（例如，以太网）。如上文中所提到的，通信芯片1812可以包括多个通信芯片。例如，第一通信芯片1812可以针对较近程无线通信，诸如，Wi-Fi或蓝牙，并且第二通信芯片1812可以针对较远程无线通信，诸如，全球定位系统（GPS）、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其它。在一些实施例中，第一通信芯片1812可以针对无线通信，并且第二通信芯片1812可以针对有线通信。
电装置1800可以包括电池/功率电路系统1814。电池/功率电路系统1814可以包括用于使电装置1800的组件耦合到与电装置1800分离的能源（例如，AC线路功率）的一个或多个储能装置（例如，电池或电容器）和/或电路系统。
电装置1800可以包括显示器装置1806（或如上文中所讨论的对应的接口电路系统）。显示器装置1806可以包括任何视觉指示器，诸如，抬头显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器（LCD）、发光二极管显示器或平板显示器。
电装置1800可以包括音频输出装置1808（或如上文中所讨论的对应的接口电路系统）。音频输出装置1808可以包括生成声响指示的任何装置，诸如，扬声器、头戴式耳机或耳塞。
电装置1800可以包括音频输入装置1824（或如上文中所讨论的对应的接口电路系统）。音频输入装置1824可以包括生成表示声音的信号的任何装置，诸如，麦克风、麦克风阵列或数字仪器（例如，具有乐器数字接口（MIDI）输出的仪器）。
电装置1800可以包括GPS装置1818（或如上文中所讨论的对应的接口电路系统）。如在本领域中已知的，GPS装置1818可以与基于卫星的系统通信，并且可以接收电装置1800的位置。
电装置1800可以包括其它输出装置1810（或如上文中所讨论的对应的接口电路系统）。其它输出装置1810的示例可以包括用于将信息提供给其它装置或额外的存储装置的音频编解码器、视频编解码器、打印机、有线或无线传送器。
电装置1800可以包括其它输入装置1820（或如上文中所讨论的对应的接口电路系统）。其它输入装置1820的示例可以包括加速度计、陀螺仪、罗盘、图像采集装置、键盘、光标控制装置，诸如，鼠标、触针、触摸板、条形码读取器、快速响应（QR）代码读取器、任何传感器或射频标识（RFID）读取器。
电装置1800可以具有任何期望的形成要素，诸如，手持或移动电装置（例如，蜂窝电话、智能电话、移动互联网装置、音乐播放器、平板电脑、膝上型电脑、上网本电脑、超级本电脑、个人数字助理（PDA）、超移动个人电脑等等）、台式电装置、服务器装置或其它网络化计算组件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录仪或可穿戴电装置。在一些实施例中，电装置1800可以是处理数据的任何其它电子装置。
下文的段落提供本文中所公开的实施例的各种示例。
示例1是一种集成电路（IC）结构，包括：沟道区，所述沟道区包括第一半导体导线和第二半导体导线；以及接近所述沟道区的源极/漏极区，其中，所述源极/漏极区包括接近所述第一半导体导线的端部的第一半导体部分，所述源极/漏极区包括接近所述第二半导体导线的端部的第二半导体部分，并且，所述源极/漏极区包括至少部分地位于所述第一半导体部分与所述第二半导体部分之间的接触金属。
示例2包括示例1的主题，并且进一步规定，所述第一半导体部分不接触所述第二半导体部分。
示例3包括示例1的主题，并且进一步规定，所述第一半导体部分接触所述第二半导体部分。
示例4包括示例1-3中的任一个的主题，并且进一步规定，所述第一半导体部分接触所述第一半导体导线，并且，所述第二半导体部分接触所述第二半导体导线。
示例5包括示例1-4中的任一个的主题，并且进一步规定，所述第一半导体部分包括第一子部分和第二子部分，所述第一子部分位于一对介电间隔物之间，并且，所述第一子部分位于所述第二子部分与所述第一半导体导线之间。
示例6包括示例1-5中的任一个的主题，并且进一步规定，所述第二半导体部分包括第一子部分和第二子部分，所述第一子部分位于一对介电间隔物之间，并且，所述第一子部分位于所述第二子部分与所述第二半导体导线之间。
示例7包括示例1-6中的任一个的主题，并且进一步规定，所述第一半导体导线和所述第二半导体导线布置成竖直阵列。
示例8包括示例1-7中的任一个的主题，并且进一步规定，所述沟道区是第一沟道区，并且，所述IC结构还包括：第二沟道区，所述第二沟道区包括第三半导体导线和第四半导体导线；其中，所述源极/漏极区位于所述第一沟道区与所述第二沟道区之间，所述源极/漏极区包括接近所述第三半导体导线的端部的第三半导体部分，所述源极/漏极区包括接近所述第四半导体导线的端部的第四半导体部分，并且，所述接触金属至少部分地位于所述第三半导体部分与所述第四半导体部分之间。
示例9包括示例8的主题，并且进一步规定，所述第三半导体部分不接触所述第四半导体部分。
示例10包括示例8的主题，并且进一步规定，所述第三半导体部分接触所述第四半导体部分。
示例11包括示例8-10中的任一个的主题，并且进一步规定，所述第三半导体部分接触所述第三半导体导线，并且，所述第四半导体部分接触所述第四半导体导线。
示例12包括示例8-11中的任一个的主题，并且进一步规定，所述第三半导体部分包括第一子部分和第二子部分，其中，所述第一子部分位于一对介电间隔物之间，并且，所述第一子部分位于所述第二子部分与所述第三半导体导线之间。
示例13包括示例8-12中的任一个的主题，并且进一步规定，第四半导体部分包括第一子部分和第二子部分，第一子部分位于一对介电间隔物之间，并且，第一子部分位于第二子部分与第四半导体导线之间。
示例14包括示例8-13中的任一个的主题，并且进一步规定，第一半导体导线和第三半导体导线共享纵轴。
示例15包括示例8-14中的任一个的主题，并且进一步规定，第二半导体导线和第四半导体导线共享纵轴。
示例16包括示例8-15中的任一个的主题，并且进一步规定，接触金属位于第一半导体部分与第三半导体部分之间。
示例17包括示例8-16中的任一个的主题，并且进一步规定，接触金属位于第二半导体部分与第四半导体部分之间。
示例18包括示例1-17中的任一个的主题，并且进一步规定，源极/漏极区是第一源极/漏极区，并且，IC结构还包括：与第一源极/漏极区相邻的第二源极/漏极区；和
至少部分地位于第一源极/漏极区与第二源极/漏极区之间的绝缘材料区。
示例19包括示例18的主题，并且进一步规定，绝缘材料区包括第一绝缘材料和第二绝缘材料，其中，第一绝缘材料具有U形横截面，并且，第一绝缘材料位于第二绝缘材料与第一源极/漏极区之间。
示例20包括示例1-19中的任一个的主题，并且还包括：基极区；和位于基极区与源极/漏极区之间的绝缘材料区。
示例21包括示例20的主题，并且进一步规定，基极区包括半导体材料。
示例22是一种集成电路（IC）结构，包括：第一沟道区，所述第一沟道区包括第一半导体导线；第二沟道区，所述第二沟道区包括第二半导体导线；以及位于所述第一沟道区与所述第二沟道区之间的源极/漏极区，其中，所述源极/漏极区包括接近所述第一沟道区的第一半导体区，所述源极/漏极区包括接近所述第二沟道区的第二半导体区，并且，所述源极/漏极区包括位于所述第一半导体区与所述第二半导体区之间的接触金属；其中，所述第一半导体区具有面向所述接触金属的第一表面，并且，所述第一表面具有接近所述第一半导体导线的突出部；并且其中，所述第二半导体区具有面向所述接触金属的第二表面，并且，所述第二表面具有接近所述第二半导体导线的突出部。
示例23包括示例22的主题，并且进一步规定：第一沟道区包括第三半导体导线；并且，第一表面具有接近第三半导体导线的突出部。
示例24包括示例23的主题，并且进一步规定，第一半导体区包括第一部分，所述第一部分包括接近第一半导体导线的突出部，第一半导体区包括第二部分，所述第二部分包括接近第三半导体导线的突出部，并且，第一部分不接触第二部分。
示例25包括示例23-24中的任一个的主题，并且进一步规定：第二沟道区包括第四半导体导线；并且，第二表面具有接近第四半导体导线的突出部。
示例26包括示例25的主题，并且进一步规定，第二半导体区包括第一部分，所述第一部分包括接近第二半导体导线的突出部，第二半导体区包括第二部分，所述第二部分包括接近第四半导体导线的突出部，并且，第一部分不接触第二部分。
示例27包括示例22-26中的任一个的主题，并且进一步规定，第一半导体区包括位于成对介电间隔物之间的部分。
示例28包括示例22-27中的任一个的主题，并且进一步规定，第一半导体区接触第一半导体导线。
示例29包括示例22-28中的任一个的主题，并且进一步规定，第一半导体导线是第一沟道区中的半导体导线的阵列中的一个。
示例30包括示例22-29中的任一个的主题，并且进一步规定，源极/漏极区是第一源极/漏极区，并且，IC结构还包括：与第一源极/漏极区相邻的第二源极/漏极区；和至少部分地位于第一源极/漏极区与第二源极/漏极区之间的绝缘材料区。
示例31包括示例30的主题，并且进一步规定，绝缘材料区包括第一绝缘材料和第二绝缘材料，其中，第一绝缘材料具有U形横截面，并且，第一绝缘材料位于第二绝缘材料与第一源极/漏极区之间。
示例32包括示例22-31中的任一个的主题，并且还包括：基极区；和位于基极区与源极/漏极区之间的绝缘材料区。
示例33包括示例32的主题，并且进一步规定，基极区包括半导体材料。
示例34是一种集成电路（IC）结构，包括：第一沟道区；第二沟道区；以及位于第一沟道区与第二沟道区之间的源极/漏极区，其中，源极/漏极区包括接近第一沟道区的第一半导体区，源极/漏极区包括接近第二沟道区的第二半导体区，并且，源极/漏极区包括位于第一半导体区与第二半导体区之间的接触金属；其中，第一半导体区具有面向接触金属的波状第一表面；并且其中，第二半导体区具有面向接触金属的波状第二表面。
示例35包括示例34的主题，并且进一步规定：第一沟道区包括第一半导体导线和第二半导体导线；第一表面具有接近第一半导体导线的突出部和接近第二半导体导线的突出部。
示例36包括示例35的主题，并且进一步规定，第一半导体区包括第一部分，第一部分包括接近第一半导体导线的突出部，第一半导体区包括第二部分，第二部分包括接近第二半导体导线的突出部，并且，第一部分不接触第二部分。
示例37包括示例35-36中的任一个的主题，并且进一步规定，第一半导体区接触第一半导体导线和第二半导体导线。
示例38包括示例34-37中的任一个的主题，并且进一步规定，第一半导体区包括位于成对介电间隔物之间的部分。
示例39包括示例34-38中的任一个的主题，并且进一步规定，源极/漏极区是第一源极/漏极区，并且，IC结构还包括：与第一源极/漏极区相邻的第二源极/漏极区；和至少部分地位于第一源极/漏极区与第二源极/漏极区之间的绝缘材料区。
示例40包括示例39的主题，并且进一步规定，绝缘材料区包括第一绝缘材料和第二绝缘材料，其中，第一绝缘材料具有U形横截面，并且，第一绝缘材料位于第二绝缘材料与第一源极/漏极区之间。
示例41包括示例34-40中的任一个的主题，并且还包括：基极区；和位于基极区与源极/漏极区之间的绝缘材料区。
示例42包括示例41的主题，并且进一步规定，基极区包括半导体材料。
示例43是一种电子组合件，包括：包括示例1-42中的任一个的IC结构的管芯；和电耦合到管芯的支撑件。
示例44包括示例43的主题，并且进一步规定，支撑件包括封装衬底。
示例45包括示例43-44中的任一个的主题，并且进一步规定，支撑件包括中介件。
示例46包括示例43-44中的任一个的主题，并且进一步规定，支撑件包括印刷电路板。
示例47包括示例43-46中的任一个的主题，并且还包括：环绕管芯和支撑件的壳体。
示例48包括示例47的主题，并且进一步规定，壳体是手持计算装置壳体。
示例49包括示例47的主题，并且进一步规定，壳体是服务器壳体。
示例50包括示例47-49中的任一个的主题，并且还包括：耦合到壳体的显示器。
示例51包括示例50的主题，并且进一步规定，显示器是触摸屏显示器。

Claims (20)

1.一种集成电路（IC）结构，包括：
沟道区，所述沟道区包括第一半导体导线和第二半导体导线；以及
接近所述沟道区的源极/漏极区，其中，所述源极/漏极区包括接近所述第一半导体导线的端部的第一半导体部分，所述源极/漏极区包括接近所述第二半导体导线的端部的第二半导体部分，并且，所述源极/漏极区包括至少部分地位于所述第一半导体部分与所述第二半导体部分之间的接触金属。
2.根据权利要求1所述的IC结构，其中，所述第一半导体部分不接触所述第二半导体部分。
3.根据权利要求1所述的IC结构，其中，所述第一半导体部分接触所述第二半导体部分。
4.根据权利要求1所述的IC结构，其中，所述第一半导体部分接触所述第一半导体导线，并且，所述第二半导体部分接触所述第二半导体导线。
5.根据权利要求1-4中的任一项所述的IC结构，其中，所述第一半导体部分包括第一子部分和第二子部分，所述第一子部分位于一对介电间隔物之间，并且，所述第一子部分位于所述第二子部分与所述第一半导体导线之间。
6.根据权利要求1-4中的任一项所述的IC结构，其中，所述第二半导体部分包括第一子部分和第二子部分，所述第一子部分位于一对介电间隔物之间，并且，所述第一子部分位于所述第二子部分与所述第二半导体导线之间。
7.根据权利要求1-4中的任一项所述的IC结构，其中，所述第一半导体导线和所述第二半导体导线布置成竖直阵列。
8.一种集成电路（IC）结构，包括：
第一沟道区，所述第一沟道区包括第一半导体导线；
第二沟道区，所述第二沟道区包括第二半导体导线；以及
位于所述第一沟道区与所述第二沟道区之间的源极/漏极区，其中，所述源极/漏极区包括接近所述第一沟道区的第一半导体区，所述源极/漏极区包括接近所述第二沟道区的第二半导体区，并且，所述源极/漏极区包括位于所述第一半导体区与所述第二半导体区之间的接触金属；
其中，所述第一半导体区具有面向所述接触金属的第一表面，并且，所述第一表面具有接近所述第一半导体导线的突出部；并且，
其中，所述第二半导体区具有面向所述接触金属的第二表面，并且，所述第二表面具有接近所述第二半导体导线的突出部。
9.根据权利要求8所述的IC结构，其中：
所述第一沟道区包括第三半导体导线；并且，
所述第一表面具有接近所述第三半导体导线的突出部。
10.根据权利要求9所述的IC结构，其中，所述第一半导体区包括第一部分，所述第一部分包括接近所述第一半导体导线的所述突出部，所述第一半导体区包括第二部分，所述第二部分包括接近所述第三半导体导线的所述突出部，并且，所述第一部分不接触所述第二部分。
11.根据权利要求9所述的IC结构，其中：
所述第二沟道区包括第四半导体导线；并且，
所述第二表面具有接近所述第四半导体导线的突出部。
12.根据权利要求11所述的IC结构，其中，所述第二半导体区包括第一部分，所述第一部分包括接近所述第二半导体导线的所述突出部，所述第二半导体区包括第二部分，所述第二部分包括接近所述第四半导体导线的所述突出部，并且，所述第一部分不接触所述第二部分。
13.一种集成电路（IC）结构，包括：
第一沟道区；
第二沟道区；以及
位于所述第一沟道区与所述第二沟道区之间的源极/漏极区，其中，所述源极/漏极区包括接近所述第一沟道区的第一半导体区，所述源极/漏极区包括接近所述第二沟道区的第二半导体区，并且，所述源极/漏极区包括位于所述第一半导体区与所述第二半导体区之间的接触金属；
其中，所述第一半导体区具有面向所述接触金属的波状第一表面；并且，
其中，所述第二半导体区具有面向所述接触金属的波状第二表面。
14.根据权利要求13所述的IC结构，其中：
所述第一沟道区包括第一半导体导线和第二半导体导线；
所述第一表面具有接近所述第一半导体导线的突出部和接近所述第二半导体导线的突出部。
15.根据权利要求14所述的IC结构，其中，所述第一半导体区包括第一部分，所述第一部分包括接近所述第一半导体导线的所述突出部，所述第一半导体区包括第二部分，所述第二部分包括接近所述第二半导体导线的所述突出部，并且，所述第一部分不接触所述第二部分。
16.根据权利要求14所述的IC结构，其中，所述第一半导体区接触所述第一半导体导线和所述第二半导体导线。
17.根据权利要求13-16中的任一项所述的IC结构，其中，所述源极/漏极区是第一源极/漏极区，并且，所述IC结构还包括：
第二源极/漏极区，所述第二源极/漏极区与所述第一源极/漏极区相邻；和
绝缘材料区，所述绝缘材料区至少部分地位于所述第一源极/漏极区与所述第二源极/漏极区之间。
18.根据权利要求17所述的IC结构，其中，所述绝缘材料区包括第一绝缘材料和第二绝缘材料，其中，所述第一绝缘材料具有U形横截面，并且，所述第一绝缘材料位于所述第二绝缘材料与第一源极/漏极区之间。
19.根据权利要求13-16中的任一项所述的IC结构，还包括：
基极区；和
位于所述基极区与所述源极/漏极区之间的绝缘材料区。
20.根据权利要求19所述的IC结构，其中，所述基极区包括半导体材料。
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