JP2008066603A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】 強誘電体キャパシタ及びメモリセルトランジスタを半導体基板上に積層形成する。
【解決手段】 強誘電体メモリ40には、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された円筒形のメモリセル部が複数、半導体基板1上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。
【選択図】 図1
【解決手段】 強誘電体メモリ40には、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された円筒形のメモリセル部が複数、半導体基板1上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。
【選択図】 図1
Description
本発明は、強誘電体メモリデバイスに関する。
従来のEEPROMやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も5桁以上大きいという特徴を有し、DRAMに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、FeRAM(Ferroelectric Random Access Memory)、MRAM(Magnetic Random Access Memory)、PRAM(Phase Change Random Access Memory)、或いはRRAM(Resistive Random Access Memory)などがある。強誘電体メモリであるFeRAMは、強誘電体キャパシタとトランジスタからメモリセルが構成される(例えば、特許文献1参照。)。
特許文献1などに記載されているFeRAMのメモリセルを高集積化するには、強誘電体キャパシタ及びトランジスタの平面方向の微細化が必要となる。ところが、平面方向の微細化にはリソグラフィーの限界により、物理的限界が生じるという問題点がある。また、メモリセルを微細化すると強誘電体キャパシタ及びトランジスタの特性が劣化して、所望の特性を維持できないという問題点がある。
特開2002−217381号公報(頁15、図2及び図5)
本発明は、強誘電体キャパシタ及びメモリセルトランジスタが半導体基板上に積層形成される半導体記憶装置及びその製造方法を提供する。
本発明の一態様の半導体記憶装置は、半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を具備することを特徴とする。
更に、本発明の一態様の半導体記憶装置の製造方法は、半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を備える半導体記憶装置の製造方法であって、前記強誘電体膜の端部をエッチング除去して、前記電極膜の端部間に空隙部を設ける工程と、前記空隙部にアモルファスシリコン膜を選択的に、且つ前記強誘電体膜と一体に形成する工程と、アニール処理により、前記電極膜の一方中の不純物を前記アモルファスシリコン膜中に拡散して前記メモリセルトランジスタのソース及びドレインの一方を形成し、前記電極膜の他方中の不純物を前記アモルファスシリコン膜中に拡散して前記ソース及び前記ドレインの他方を形成し、前記ソース及び前記ドレイン間の前記アモルファスシリコン膜上にゲート絶縁膜を介してゲート電極を形成する工程とを具備することを特徴とする。
本発明によれば、強誘電体キャパシタ及びメモリセルトランジスタが半導体基板上に積層形成される半導体記憶装置及びその製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例1に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図1は半導体記憶装置としての強誘電体メモリのメモリセル部を示す断面図、図2は図1のA−A線に沿う強誘電体メモリのメモリセル部を示す平面図、図3は強誘電体メモリのメモリセル部の等価回路を示す図である。本実施例では、強誘電体キャパシタ及びメモリセルトランジスタを半導体基板上に積層形成している。
図1に示すように、強誘電体メモリ40は、強誘電体メモリとしてのChain FeRAM(Ferroelectric Random Access Memory)である。強誘電体メモリ40には、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続され、それぞれ積層形成された円筒形のメモリセル部が複数、半導体基板1上に形成される。強誘電体キャパシタは、下部電極膜、強誘電体膜、及び上部電極膜からなる積層構造を有する。メモリセルトランジスタは、下部電極膜と上部電極膜との間に強誘電体膜と一体に設けられる。メモリセル部は配線層3を介して半導体基板1と接続される。ここで、半導体基板1にはシリコン基板を用いているがSOI(Silicon on Insulator)基板などを用いてもよい。
配線層3は、半導体基板1上の層間絶縁膜としての絶縁膜2を開口した部分に埋め込まれ、半導体基板1に接続される。電極膜4−1は、配線層3に接続され、絶縁膜2及び配線層3上に設けられ、両端部がゲート絶縁膜8と接する。配線層3は半導体基板1とメモリセル部の下部電極としての電極膜4−1を電気的に接続する。強誘電体膜5−1は、電極膜4−1と電極膜4−2の間に設けられる。電極膜4−1上のN層7は、電極膜4−1に接続され、一端が強誘電体膜5−1と接し、他端がゲート絶縁膜8と接する。電極膜4−2直下のN層7は、電極膜4−2に接続され、一端が強誘電体膜5−1と接し、他端がゲート絶縁膜8と接する。電極膜4−1上のN層7に接するP層6は、電極膜4−2直下のN層7と電極膜4−1上のN層7の間に設けられ、電極膜4−2直下のN層7及び電極膜4−1上のN層7に接続され、一端が強誘電体膜5−1と接し、他端がゲート絶縁膜8と接する。
電極膜4−2は、強誘電体膜5−1及びN層7上に設けられ、両端部がゲート絶縁膜8と接し、強誘電体膜5−1の上部電極膜及び強誘電体膜5−2の下部電極膜として共用される。強誘電体膜5−2は、電極膜4−2と電極膜4−3の間に設けられる。電極膜4−2上のN層7は、電極膜4−2に接続され、一端が強誘電体膜5−2と接し、他端がゲート絶縁膜8と接する。電極膜4−3直下のN層7は、電極膜4−3に接続され、一端が強誘電体膜5−2と接し、他端がゲート絶縁膜8と接する。電極膜4−2上のN層7に接するP層6は、電極膜4−3直下のN層7と電極膜4−2上のN層7の間に設けられ、電極膜4−3直下のN層7及び電極膜4−2上のN層7に接続され、一端が強誘電体膜5−2と接し、他端がゲート絶縁膜8と接する。
電極膜4−3は、強誘電体膜5−2及びN層7上に設けられ、両端部がゲート絶縁膜8と接し、強誘電体膜5−2の上部電極膜及び強誘電体膜5−3の下部電極膜として共用される。強誘電体膜5−3は、電極膜4−3と電極膜4−4の間に設けられる。電極膜4−3上のN層7は、電極膜4−3に接続され、一端が強誘電体膜5−3と接し、他端がゲート絶縁膜8と接する。電極膜4−4直下のN層7は、電極膜4−4に接続され、一端が強誘電体膜5−3と接し、他端がゲート絶縁膜8と接する。電極膜4−3上のN層7に接するP層6は、電極膜4−4直下のN層7と電極膜4−3上のN層7の間に設けられ、電極膜4−4直下のN層7及び電極膜4−3上のN層7に接続され、一端が強誘電体膜5−3と接し、他端がゲート絶縁膜8と接する。
電極膜4−4は、強誘電体膜5−3及びN層7上に設けられ、両端部がゲート絶縁膜8と接し、強誘電体膜5−3の上部電極膜及び強誘電体膜5−4の下部電極膜として共用される。強誘電体膜5−4は、電極膜4−4と電極膜4−5の間に設けられる。電極膜4−4上のN層7は、電極膜4−4に接続され、一端が強誘電体膜5−4と接し、他端がゲート絶縁膜8と接する。電極膜4−5直下のN層7は、電極膜4−5に接続され、一端が強誘電体膜5−4と接し、他端がゲート絶縁膜8と接する。電極膜4−4上のN層7に接するP層6は、電極膜4−5直下のN層7と電極膜4−4上のN層7の間に設けられ、電極膜4−5直下のN層7及び電極膜4−4上のN層7に接続され、一端が強誘電体膜5−4と接し、他端がゲート絶縁膜8と接する。
ゲート絶縁膜8は、メモリセル部のメモリセルトランジスタのゲート絶縁膜であり、電極膜4−1乃至4−4の両端部、P層6の端部、N層7の端部、電極膜4−5の両端部及び上部に設けられる。ゲート電極膜10−1は、電極膜4−1上のN層7の端部の一部、電極膜4−2直下のN層7の端部の一部、及び電極膜4−1上のN層7と電極膜4−2直下のN層7の間のP層6にゲート絶縁膜8を介して接して設けられる。ゲート電極膜10−2は、電極膜4−2上のN層7の端部の一部、電極膜4−3直下のN層7の端部の一部、及び電極膜4−2上のN層7と電極膜4−3直下のN層7の間のP層6にゲート絶縁膜8を介して接して設けられる。ゲート電極膜10−3は、電極膜4−3上のN層7の端部の一部、電極膜4−4直下のN層7の端部の一部、及び電極膜4−3上のN層7と電極膜4−4直下のN層7の間のP層6にゲート絶縁膜8を介して接して設けられる。ゲート電極膜10−4は、電極膜4−4上のN層7の端部の一部、電極膜4−5直下のN層7の端部の一部、及び電極膜4−4上のN層7と電極膜4−5直下のN層7の間のP層6にゲート絶縁膜8を介して接して設けられる。
P層6は、メモリセル部のメモリセルトランジスタ(Nch MISFET)のチャネル領域及びバックゲート(基板)として機能し、N層7はメモリセル部のメモリセルトランジスタのソース或いはドレインとして機能する。電極膜4−1乃至4−5は、それぞれ強誘電体キャパシタの電極、及びメモリセル部のメモリセルトランジスタのソース電極或いはドレイン電極として機能する。
層間絶縁膜としての絶縁膜9は、ゲート絶縁膜8、及びゲート電極膜10−1乃至10−4を覆うように絶縁膜2を介して半導体基板上に設けられる。ビア11は、ゲート絶縁膜8及び絶縁膜9を開口した部分に埋め込まれ、電極膜4−5に接続される。配線層12は、ビア11に接続され、ビア11及び絶縁膜9上に設けられる。
ここで、配線層3には、例えばW(タングステン)を用いている。なお、W(タングステン)の代わりに高濃度に不純物がドープされた多結晶シリコンを用いてもよい。電極膜4−1乃至4−5には、例えばN型の不純物がドープされたPt(白金)を用いている。なお、Pt(白金)の代わりにIr(イリジウム)などの白金族の金属及びその酸化物、導電性を有するペロブスカイト系酸化物、或いは導電性有機物などを用いてもよい。強誘電体膜5−1乃至5−4には、ペロブスカイト系酸化物であるPZT(チタン酸ジルコン酸鉛 PbZrTiO3)を用いているが、SBT(ストロンチウム・ビスマス・タンタレート SrBi2Ta2O9)やBLT(ランタン添加チタン酸ビスマス (Bi,La)4Ti3O12)などのペロブスカイト系酸化物、或いは有機ポリマーなどを用いてもよい。ビア11には、例えばW(タングステン)を用いている。
図2に示すように、メモリセル部の図1のA−A線に沿う平面では、円筒形を有するメモリセル部の中心部が強誘電体膜5−1からなるキャパシタ領域Ecapとなる。キャパシタ領域Ecapの外周部がトランジスタ領域Etrとなる。トランジスタ領域Etrは、キャパシタ領域Ecapの端部と接するP層6、P層6の端部と接するゲート絶縁膜8、及びゲート絶縁膜8の端部と接するゲート電極膜10−1から構成される。
図3に示すように、強誘電体メモリ40のメモリセル部の等価回路は、対となる強誘電体キャパシタとメモリセルトランジスタが4段縦続接続されたものと表現できる。
強誘電体キャパシタ21−1の一端と、強誘電体キャパシタ21−1と対をなすトランジスタ22−1のソース或いはドレインとが接続される。強誘電体キャパシタ21−1の他端と、強誘電体キャパシタ21−1と対をなすトランジスタ22−1のドレイン或いはソースとが接続される。トランジスタ22−1のゲートに制御信号SG1が入力され、制御信号SG1にもとづいてトランジスタ22−1が“ON”、“OFF”動作する。強誘電体キャパシタ21−1の他端が強誘電体キャパシタ21−2の一端に接続され、トランジスタ22−1のドレイン或いはソースがトランジスタ22−2のソース或いはドレインが接続される。
強誘電体キャパシタ21−2の一端と、強誘電体キャパシタ21−2と対をなすトランジスタ22−2のソース或いはドレインとが接続される。強誘電体キャパシタ21−2の他端と、強誘電体キャパシタ21−2と対をなすトランジスタ22−2のドレイン或いはソースとが接続される。トランジスタ22−2のゲートに制御信号SG2が入力され、制御信号SG2にもとづいてトランジスタ22−2が“ON”、“OFF”動作する。強誘電体キャパシタ21−2の他端が強誘電体キャパシタ21−3の一端に接続され、トランジスタ22−2のドレイン或いはソースがトランジスタ22−3のソース或いはドレインが接続される。
強誘電体キャパシタ21−3の一端と、強誘電体キャパシタ21−3と対をなすトランジスタ22−3のソース或いはドレインとが接続される。強誘電体キャパシタ21−3の他端と、強誘電体キャパシタ21−3と対をなすトランジスタ22−3のドレイン或いはソースとが接続される。トランジスタ22−3のゲートに制御信号SG3が入力され、制御信号SG3にもとづいてトランジスタ22−3が“ON”、“OFF”動作する。強誘電体キャパシタ21−3の他端が強誘電体キャパシタ21−4の一端に接続され、トランジスタ22−3のドレイン或いはソースがトランジスタ22−4のソース或いはドレインが接続される。
強誘電体キャパシタ21−4の一端と、強誘電体キャパシタ21−4と対をなすトランジスタ22−4のソース或いはドレインとが接続される。強誘電体キャパシタ21−4の他端と、強誘電体キャパシタ21−4と対をなすトランジスタ22−4のドレイン或いはソースとが接続される。トランジスタ22−4のゲートに制御信号SG4が入力され、制御信号SG4にもとづいてトランジスタ22−4が“ON”、“OFF”動作する。
ここで、強誘電体キャパシタ21−4の他端と対をなすトランジスタ22−4のドレイン或いはソースがシェアプレートライン(shared plate line)に接続される。強誘電体キャパシタ21−1の一端と、強誘電体キャパシタ21−1と対をなすトランジスタ22−4のソース或いはドレインとがビットライン(BL)に接続される。制御信号SG1乃至SG4は、それぞれワードライン(WL)の信号である。ここでは、4段縦続接続されたメモリセル部について説明しているが、必ずしもこれに限定されるものではなく、適宜段数を変更してもよい。
4段縦続接続されたメモリセル部に接続されるビットライン(BL)には、選択トランジスタ23が設けられる。選択トランジスタ23は、ゲートに制御信号SS1を入力し、制御信号SS1にもとづいて“ON”、“OFF”動作する。選択トランジスタ23が“ON”するときに、メモリセル部の情報の読み出し動作が行われる。センスアンプ24は、選択トランジスタ23を介してメモリセル部に記憶されるデータを入力し、その情報を増幅出力する。
次に、強誘電体メモリの製造方法について、図4乃至図9を参照して説明する。図4乃至図9は強誘電体メモリの製造工程を示す断面図である。
図4に示すように、まず、半導体基板1に、絶縁膜2を形成し、絶縁膜2の一部をエッチング開口し、開口部にW(タングステン)からなる配線層3を選択的に埋め込む。この半導体基板1は予めトランジスタや配線等を作り込み、半導体回路を具備したものである(図示せず)。次に、絶縁膜2及び配線層3上に、N型不純物、例えばP(リン)がドープされたPt(白金)からなる電極膜4−1、PZTからなる強誘電体膜5−1、P(リン)がドープされたPt(白金)からなる電極膜4−2、PZTからなる強誘電体膜5−2、P(リン)がドープされたPt(白金)からなる電極膜4−3、PZTからなる強誘電体膜5−3、P(リン)がドープされたPt(白金)からなる電極膜4−4、PZTからなる強誘電体膜5−4、及びP(リン)がドープされたPt(白金)からなる電極膜4−5を順次堆積する。
続いて、図5に示すように、周知のリソグラフィー技術を用いてメモリセル部の形成予定部上にレジスト膜を形成し、レジスト膜をマスクにして、例えばRIE(Reactive Ion Etching)法を用いて電極膜4−5、強誘電体膜5−4、電極膜4−4、強誘電体膜5−3、電極膜4−3、強誘電体膜5−2、電極膜4−2、強誘電体膜5−1、及び電極膜4−1を順次異方性エッチングする。レジスト膜を剥離する。
そして、図6に示すように、等方性エッチング、例えばウエットエッチングにより強誘電体膜5−1乃至4の両端部をエッチング除去する。このウエットエッチングでは、強誘電体膜5−1乃至4と比較して電極膜4−1乃至5のエッチング速度が非常に遅い(選択比大)ので、電極膜4−1乃至5はほとんどエッチングされない。
次に、図7に示すように、CVD(Chemical Vapor Deposition)法を用いてP型不純物、例えばB(ボロン)がドープされたアモルファスシリコン膜13を堆積する。アモルファスシリコン膜13は、エッチング除去された強誘電体膜5−1乃至4の部分に隙間なく充填され、強誘電体膜5−1乃至4と接するように形成される。ここで、アモルファスシリコン膜13は、例えば500℃以下の低温で形成可能な低温減圧プラズマCVD法或いは低温大気圧プラズマCVD法などを用いるのが好ましい。アモルファスシリコン膜13の代わりに低比率のGe(ゲルマニウム)が添加されたSiGe膜などを用いてもよい。また、アンドープアモルファスシリコン膜を形成後にイオン注入などを用いてP型不純物をドープしてもよい。
続いて、図8に示すように、例えばRIE法を用いて、メモリセル部上、メモリセル部周辺のアモルファスシリコン膜13をエッチング除去する。ここで、アモルファスシリコン膜13のエッチング速度に比較し、電極膜4−5のエッチング速度が非常に遅い(選択比大)条件を用いているので、電極膜4−5はほとんどエッチングされずに強誘電体膜5−1乃至4と接するアモルファスシリコン膜13のみ残置される。
そして、図9に示すように、例えば、500℃程度のアニール処理でアモルファスシリコン膜13を結晶化させる。ここでは、窒素雰囲気でのアニールによりアモルファスシリコン膜13を結晶化させている。
窒素雰囲気でのアニール処理のときに、電極膜4−1乃至5中のN型不純物がアモルファスシリコン膜13中に拡散され、自己整合的にアモルファスシリコン膜13中にN層7が形成される。電極膜4−1乃至5はPt(白金)から構成されているので、電極膜4−1乃至5と接するアモルファスシリコン膜13は図示しない白金シリサイドとなり、電極膜4−1乃至5とメモリセルトランジスタのソース或いはドレインになるN層7との間は低接触抵抗化することができる。
N型不純物が拡散されないアモルファスシリコン膜13部分は活性化され、バックゲート及びチャネル領域であるP層6となる。また、強誘電体膜5−1乃至4と直接接する領域のアモルファスシリコン膜13は、アニール処理で強誘電体膜5−1乃至4から不純物が拡散し、シリコンと反応した図示しない絶縁膜が形成される。ここでは、強誘電体膜5−1乃至4はPZTであり、鉛を多く含んだ酸化シリコン膜が形成され、この膜によりP層6及びN層7と強誘電体膜5−1乃至4とが絶縁分離される。
次に、円筒形のメモリセル部の上面及び側面に薄いゲート絶縁膜8を堆積する。ゲート絶縁膜8は、メモリセルトランジスタ(Nch MISFET)のゲート絶縁膜となり、誘電率の高い酸化膜の酸化ハフニウム膜から構成される。なお、酸化ハフニウム膜の代わりに、誘電率の高い酸化アルミニウム膜や酸化シリコン膜などを用いてもよい。なお、酸化シリコン膜を使用する場合には、電極膜にPt(白金)を用いているので、Pt(白金)が異常酸化したり、Pt(白金)とシリコンが異常反応しないように比較的低温で形成するのが好ましい。ここでは、円筒形のメモリセル部の上面及び側面に薄いゲート絶縁膜8を形成しているが、絶縁膜2上にもゲート絶縁膜8を形成してもよい。
続いて、層間絶縁膜としての絶縁膜9を所定の厚さ(ゲート電極膜4−1が形成される高さまで)堆積し、リフローにて平坦化する。この絶縁膜9は低温でリフローされるリフロー性のすぐれたものが好ましい。この実施例においては、リフローの例を挙げるが、他にもCMP(Chemical Mechanical Polishing 化学的機械的研磨)による平坦化も本発明における代替できる平坦化手法である。ゲート電極膜4−1を所定の厚さ(ソース或いはドレインとなるN層7、P層、及びドレイン或いはソースとなるN層7を含む厚さ)堆積し、ゲート絶縁膜8に接する部分以外のゲート電極膜4−1を選択的にエッチング除去する。
そして、絶縁膜9を所定の厚さ(ゲート電極膜4−2が形成される高さまで)堆積し、リフローにて平坦化する。ゲート電極膜4−2を所定の厚さ(ソース或いはドレインとなるN層7、P層、及びドレイン或いはソースとなるN層7を含む厚さ)堆積し、ゲート絶縁膜8に接する部分以外のゲート電極膜4−2を選択的にエッチング除去する。
次に、絶縁膜9を所定の厚さ(ゲート電極膜4−3が形成される高さまで)堆積し、リフローにて平坦化する。ゲート電極膜4−3を所定の厚さ(ソース或いはドレインとなるN層7、P層、及びドレイン或いはソースとなるN層7を含む厚さ)堆積し、ゲート絶縁膜8に接する部分以外のゲート電極膜4−3を選択的にエッチング除去する。
続いて、絶縁膜9を所定の厚さ(ゲート電極膜4−4が形成される高さまで)堆積し、リフローにて平坦化する。ゲート電極膜4−4を所定の厚さ(ソース或いはドレインとなるN層7、P層、及びドレイン或いはソースとなるN層7を含む厚さ)堆積し、ゲート絶縁膜8に接する部分以外のゲート電極膜4−4を選択的にエッチング除去する。
そして、絶縁膜9を所定の厚さ堆積し、リフローにて平坦化する。円筒形のメモリセル上の絶縁膜9及びゲート絶縁膜8の一部をエッチング開口し、開口部にW(タングステン)からなるビア11を選択的に埋め込む。ビア11上に配線層12を形成する。ビア11は配線層12と電極膜4−5を接続する。
配線層12を形成後、周知の技術を用いて更に層間絶縁膜や配線層形成などを行い、Chain FeRAMとしての強誘電体メモリ40が完成する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された円筒形のメモリセル部が複数、半導体基板1上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。メモリセルトランジスタのソース、ドレイン、及びバックゲート部分は、CVD法により堆積されたアモルファスシリコン膜13を用い、アニール処理にて形成される。
このため、強誘電体キャパシタ及びトランジスタが平面方向に配置形成される従来に比較し、上下方向に強誘電体キャパシタ及びトランジスタを多段縦続接続されるので、平面方向の微細化をせずに高集積することができる。また、メモリセルの微細化を従来よりも抑制できるので、強誘電体キャパシタ及びトランジスタの特性劣化を抑制することができる。
なお、本実施例では、窒素雰囲気でのアニールによりアモルファスシリコン膜13を結晶化させているが、例えば固体レーザによるレーザアニールを用いてもよい。また、アモルファスシリコン膜13表面に、金属微粒子を有機物でコートしたナノパーティクルを形成し、アニール処理でナノパーティクルによりアモルファスシリコン膜13を結晶化させてもよい。この場合、窒素雰囲気でのアニール処理よりも、低温でアモルファスシリコン膜13を結晶化することが可能となる。また、積層形成された円筒形のメモリセル部の外周部全体にメモリセルトランジスタを設けているが、外周部の一部分にメモリセルトランジスタを設けてもよい。
次に、本発明の実施例2に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図10は強誘電体メモリのメモリセル部を示す断面図である。本実施例では、強誘電体メモリとしてのChain FeRAMで、メモリセルトランジスタの基板形成方法を変更している。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図10に示すように、強誘電体メモリ40aは、強誘電体メモリとしてのChain FeRAMである。強誘電体メモリ40aには、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続され、それぞれ積層形成された円筒形のメモリセル部が複数、半導体基板1上に形成される。
電極膜4−1上のN層7aは、電極膜4−1に接続され、一端が強誘電体膜5−1と接し、他端がゲート絶縁膜8と接する。電極膜4−2直下のN層7aは、電極膜4−2に接続され、一端が強誘電体膜5−1と接し、他端がゲート絶縁膜8と接する。電極膜4−1上のN層7aに接するP層6aは、電極膜4−2直下のN層7aと電極膜4−1上のN層7aの間に設けられ、電極膜4−2直下のN層7a及び電極膜4−1上のN層7aに接続され、一端が強誘電体膜5−1と接し、他端がゲート絶縁膜8と接する。
電極膜4−2上のN層7aは、電極膜4−2に接続され、一端が強誘電体膜5−2と接し、他端がゲート絶縁膜8と接する。電極膜4−3直下のN層7aは、電極膜4−3に接続され、一端が強誘電体膜5−2と接し、他端がゲート絶縁膜8と接する。電極膜4−2上のN層7aに接するP層6aは、電極膜4−3直下のN層7aと電極膜4−2上のN層7aの間に設けられ、電極膜4−3直下のN層7a及び電極膜4−2上のN層7aに接続され、一端が強誘電体膜5−2と接し、他端がゲート絶縁膜8と接する。
電極膜4−3上のN層7aは、電極膜4−3に接続され、一端が強誘電体膜5−3と接し、他端がゲート絶縁膜8と接する。電極膜4−4直下のN層7aは、電極膜4−4に接続され、一端が強誘電体膜5−3と接し、他端がゲート絶縁膜8と接する。電極膜4−3上のN層7aに接するP層6aは、電極膜4−4直下のN層7aと電極膜4−3上のN層7aの間に設けられ、電極膜4−4直下のN層7a及び電極膜4−3上のN層7aに接続され、一端が強誘電体膜5−3と接し、他端がゲート絶縁膜8と接する。
電極膜4−4上のN層7aは、電極膜4−4に接続され、一端が強誘電体膜5−4と接し、他端がゲート絶縁膜8と接する。電極膜4−5直下のN層7aは、電極膜4−5に接続され、一端が強誘電体膜5−4と接し、他端がゲート絶縁膜8と接する。電極膜4−4上のN層7aに接するP層6aは、電極膜4−5直下のN層7aと電極膜4−4上のN層7aの間に設けられ、電極膜4−5直下のN層7a及び電極膜4−4上のN層7aに接続され、一端が強誘電体膜5−4と接し、他端がゲート絶縁膜8と接する。
ゲート絶縁膜8は、メモリセル部のメモリセルトランジスタのゲート絶縁膜であり、半導体基板1上、絶縁膜2の両端部、電極膜4−1乃至4−4の両端部、P層6の端部、N層7の端部、電極膜4−5の両端部及び上部に設けられる。
P層6aは、メモリセル部のメモリセルトランジスタ(Nch MISFET)のチャネル領域及びバックゲート(基板)として機能し、N層7aはメモリセル部のメモリセルトランジスタのソース或いはドレインとして機能する。
次に、強誘電体メモリの製造方法について、図11乃至図13を参照して説明する。図11乃至図13は強誘電体メモリの製造工程を示す断面図である。なお、電極膜4−5、強誘電体膜5−4、電極膜4−4、強誘電体膜5−3、電極膜4−3、強誘電体膜5−2、電極膜4−2、強誘電体膜5−1、及び電極膜4−1を順次異方性エッチングするまでは実施例1と同様なので説明を省略する。
図11に示すように、電極膜4−1を異方性エッチング後、レジスト膜をマスクにして絶縁膜2を異方性エッチングし、半導体基板1を露呈させる。レジスト膜を剥離する。
次に、CVD(Chemical Vapor Deposition)法を用いて、例えばB(ボロン)ドープのシリコンエピタキシャル層14を形成する。シリコンエピタキシャル層14は、エッチング除去された強誘電体膜5−1乃至4の部分に隙間なく充填され、強誘電体膜5−1乃至4と接するように形成される。ここで、シリコンエピタキシャル層14は、例えば450℃〜500℃の範囲の低温で形成可能な低温減圧プラズマCVD法或いは低温大気圧プラズマCVD法などを用いるのが好ましい。シリコンエピタキシャル層14の代わりに低比率のGe(ゲルマニウム)が添加されたSiGeエピタキシャル層などを用いてもよい。
続いて、図12に示すように、例えばRIE法を用いて、メモリセル部上、メモリセル部周辺のシリコンエピタキシャル層14をエッチング除去する。ここで、シリコンエピタキシャル層14のエッチング速度に比較し、電極膜4−5のエッチング速度が非常に遅い(選択比大)条件を用いているので、電極膜4−5はほとんどエッチングされずに強誘電体膜5−1乃至4と接するシリコンエピタキシャル層14のみ残置される。
ここで、半導体基板1の表面部分はRIE法でエッチングされ、半導体基板1にRIEダメージ(プラズマから放射される電子やイオン、或いは放射光によって発生するダメージ)が発生しやすいので、負の荷電粒子或いは正の荷電粒子を中性化し、この中性粒子をRIEのエッチング源に用いてもよい。
なお、B(ボロン)ドープシリコンエピタキシャル層14の代わりに、アンドープシリコンエピタキシャル層を形成してから、例えばB(ボロン)を斜め入射のイオン注入などを用いてP型不純物をシリコンエピタキシャル層にドープし、アニール処理を行い、P型不純物を活性化させてP層を形成してもよい。
続いて、そして、図12に示すように、例えば、500℃程度の窒素雰囲気でのアニール処理を行う。窒素雰囲気でのアニール処理のときに、電極膜4−1乃至5中のN型不純物がシリコンエピタキシャル層14中に拡散され、自己整合的にシリコンエピタキシャル層14中にN層7aが形成される。N層化されない領域のシリコンエピタキシャル層14がP層6aとなる。電極膜4−1乃至5はPt(白金)から構成されているので、電極膜4−1乃至5と接するシリコンエピタキシャル層14は図示しない白金シリサイドとなり、電極膜4−1乃至5とメモリセルトランジスタのソース或いはドレインになるN層7aとは低接触抵抗化することができる。また、強誘電体膜5−1乃至4と直接接する領域のシリコンエピタキシャル層14は、アニール処理で強誘電体膜5−1乃至4から不純物が拡散し、シリコンと反応した図示しない絶縁膜が形成される。
次に、円筒形のメモリセル部の上面及び側面と半導体基板1上に薄いゲート絶縁膜8を堆積する。ゲート絶縁膜8は、メモリセルトランジスタ(Nch MISFET)のゲート絶縁膜となり、酸化ハフニウム膜から構成される。なお、この工程以降は実施例1と同様なので説明を省略する。
上述したように、本実施例の半導体記憶装置及びその製造方法では、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された円筒形のメモリセル部が複数、半導体基板1上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。メモリセルトランジスタのソース及びドレイン、及びバックゲート部分は、CVD法により堆積されたシリコンエピタキシャル層14を用い、アニール処理にてソース及びドレインが形成される。
このため、強誘電体キャパシタ及びトランジスタが平面方向に配置形成される従来に比較し、上下方向に強誘電体キャパシタ及びトランジスタを多段縦続接続されるので、平面方向の微細化をせずに高集積することができる。また、メモリセルの微細化を従来よりも抑制できるので、強誘電体キャパシタ及びトランジスタの特性劣化を抑制することができる。
なお、本実施例では、ゲート絶縁膜8に酸化ハフニウム膜を形成しているが、シリコン窒化膜(Si3N4)/酸化シリコン膜の積層膜、或いは酸化ハフニウム膜以外の高誘電体膜(High−Kゲート絶縁膜)等をゲート絶縁膜に用いてもよい。なお、ゲート絶縁膜8の一部にシリコン窒化膜(Si3N4)を用いた場合、水素処理等で発生する強誘電体膜の還元劣化を抑制することができる。
次に、本発明の実施例3に係る半導体記憶装置について、図面を参照して説明する。図14は強誘電体メモリのメモリセル部を示す平面図である。本実施例では、強誘電体メモリとしてのChain FeRAMのメモリセル部の形状を変更している。
以下、実施例1と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
図14に示すように、強誘電体メモリ40bのメモリセル部は、正四角柱型を有する。四角柱型を有するメモリセル部の中心部が強誘電体膜5からなるキャパシタ領域Ecapとなる。キャパシタ領域Ecapの外周部がトランジスタ領域Etrとなる。トランジスタ領域Etrは、キャパシタ領域Ecapの端部と接するP層6、P層6の端部と接するゲート絶縁膜8、及びゲート絶縁膜8の端部と接するゲート電極膜10から構成される。メモリセル部を正四角柱型にした場合、実施例1の円筒型に比較して、メモリセル部間のスペースを最小にすることができ、強誘電体メモリの集積度を実施例1よりも向上できる。
上述したように、本実施例の半導体記憶装置では、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された正四角柱型のメモリセル部が複数、半導体基板1上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。
このため、強誘電体キャパシタ及びトランジスタが平面方向に配置形成される従来に比較し、上下方向に強誘電体キャパシタ及びトランジスタを多段縦続接続されるので、平面方向の微細化をせずに高集積することができる。そして、メモリセルの微細化を従来よりも抑制できるので、強誘電体キャパシタ及びトランジスタの特性劣化を抑制することができる。また、メモリセル部の形状を正四角柱型にしているので、実施例1よりも高集積化できる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、実施例1及び2では、メモリセル部を円筒型にし、実施例3では正四角柱型にしているが、これに限定されるものではなく、メモリセル部をこれ以外、例えば三角柱型にしてもよい。
本発明は、以下の付記に記載されているような構成が考えられる。
(付記1) 半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を備える半導体記憶装置の製造方法であって、前記強誘電体膜の端部をエッチング除去して、前記電極膜の端部間に空隙部を設ける工程と、前記空隙部にシリコンエピタキシャル層を選択的に、且つ前記強誘電体膜と一体に形成する工程と、アニール処理により、前記電極膜の一方の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの一方を形成し、前記電極膜の他方中の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの他方を形成し、前記ソース及び前記ドレイン間の前記シリコンエピタキシャル層上にゲート絶縁膜を介してゲート電極を形成する工程とを具備する半導体記憶装置の製造方法。
(付記1) 半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を備える半導体記憶装置の製造方法であって、前記強誘電体膜の端部をエッチング除去して、前記電極膜の端部間に空隙部を設ける工程と、前記空隙部にシリコンエピタキシャル層を選択的に、且つ前記強誘電体膜と一体に形成する工程と、アニール処理により、前記電極膜の一方の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの一方を形成し、前記電極膜の他方中の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの他方を形成し、前記ソース及び前記ドレイン間の前記シリコンエピタキシャル層上にゲート絶縁膜を介してゲート電極を形成する工程とを具備する半導体記憶装置の製造方法。
(付記2) 半導体基板上に直接或いは絶縁膜を介して設けられ、上部電極膜と、下部電極膜と、前記上部電極膜と前記下部電極膜の間に設けられる強誘電体膜とを有する強誘電体キャパシタと、前記上部電極膜と前記下部電極膜との間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記上部電極膜に接続され、前記ソース及び前記ドレインの他方が前記下部電極膜に接続され、前記ソース及び前記ドレイン間にゲート電極が設けられるメモリセルトランジスタとを有するメモリセル部が複数段積層され、前記メモリセル部の下部電極膜とその上のメモリセル部の上部電極膜が共用される半導体記憶装置の製造方法であって、前記強誘電体膜の端部をエッチング除去して、前記上部電極膜の端部と前記下部電極膜の端部間に空隙部を設ける工程と、前記空隙部にアモルファスシリコン膜を選択的に、且つ前記強誘電体膜と一体に形成する工程と、アニール処理により、前記上部電極膜中の不純物を前記アモルファスシリコン膜中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの一方を形成し、前記下部電極膜中の不純物を前記アモルファスシリコン膜中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの他方を形成し、前記アモルファスシリコン膜を結晶化させ、前記ソース及び前記ドレイン間の前記シリコンエピタキシャル層上にゲート絶縁膜を介してゲート電極を形成する工程とを具備する半導体記憶装置の製造方法。
(付記3) 半導体基板上に直接或いは絶縁膜を介して設けられ、上部電極膜と、下部電極膜と、前記上部電極膜と前記下部電極膜の間に設けられる強誘電体膜とを有する強誘電体キャパシタと、前記上部電極膜と前記下部電極膜との間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記上部電極膜に接続され、前記ソース及び前記ドレインの他方が前記下部電極膜に接続され、前記ソース及び前記ドレイン間にゲート電極が設けられるメモリセルトランジスタとを有するメモリセル部が複数段積層され、前記メモリセル部の下部電極膜とその上のメモリセル部の上部電極膜が共用される半導体記憶装置の製造方法であって、前記強誘電体膜の端部をエッチング除去して、前記上部電極膜の端部と前記下部電極膜の端部間に空隙部を設ける工程と、前記空隙部にシリコンエピタキシャル層を選択的に、且つ前記強誘電体膜と一体に形成する工程と、アニール処理により、前記上部電極膜中の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの一方を形成し、前記下部電極膜中の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの他方を形成し、前記ソース及び前記ドレイン間の前記シリコンエピタキシャル層上にゲート絶縁膜を介してゲート電極を形成する工程とを具備する半導体記憶装置の製造方法。
(付記4) 前記アニール処理は、窒素雰囲気で行われる付記1乃至3のいずれか記載の半導体記憶装置の製造方法。
(付記5) 前記アニール処理は、レーザアニールを用いる付記1乃至3のいずれか記載の半導体記憶装置の製造方法。
(付記6) 前記アニール処理では、前記アモルファスシリコン膜表面に、金属微粒子を有機物でコートしたナノパーティクルを形成した後に実施する付記2の記載の半導体記憶装置の製造方法。
1 半導体基板
2、9 絶縁膜
3、12 配線層
4−1〜5 電極膜
5、5−1〜4 強誘電体膜
6、6a P層
7、7a N層
8 ゲート絶縁膜
10、10−1〜4 ゲート電極膜
11 ビア
13 アモルファスシリコン膜
14 シリコンエピタキシャル層
21−1〜4 強誘電体キャパシタ
22−1〜4 トランジスタ
24 センスアンプ
40、40a、40b 強誘電体メモリ
Ecap キャパシタ領域
Etr トランジスタ領域
SG1〜4、SS1 制御信号
2、9 絶縁膜
3、12 配線層
4−1〜5 電極膜
5、5−1〜4 強誘電体膜
6、6a P層
7、7a N層
8 ゲート絶縁膜
10、10−1〜4 ゲート電極膜
11 ビア
13 アモルファスシリコン膜
14 シリコンエピタキシャル層
21−1〜4 強誘電体キャパシタ
22−1〜4 トランジスタ
24 センスアンプ
40、40a、40b 強誘電体メモリ
Ecap キャパシタ領域
Etr トランジスタ領域
SG1〜4、SS1 制御信号
Claims (5)
- 半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を具備することを特徴とする半導体記憶装置。
- 半導体基板と、
前記半導体基板上に設けられ、n番目(ただし、nは1以上の整数)の電極膜、n番目の強誘電体膜、n+1番目の電極膜、n+1番目の強誘電体膜、及びn+2番目の電極膜から成る積層構造を有する強誘電体キャパシタと、前記n番目の強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記n番目の電極膜に接続され、前記ソース及び前記ドレインの他方が前記n+1番目の電極膜に接続されたn番目のメモリセルトランジスタと、前記n+1番目の強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記n+1番目の電極膜に接続され、前記ソース及び前記ドレインの他方が前記n+2番目の電極膜に接続されたn+1番目のメモリセルトランジスタとを含むメモリセル部と、
を具備することを特徴とする半導体記憶装置。 - 前記メモリセル部の形状は、円筒形、四角柱、或いは三角柱であることを特徴とする請求項2に記載の半導体記憶装置。
- 前記メモリセルトランジスタは、前記強誘電体膜の側面全体を取り囲んでいることを特徴とする請求項1又は2に記載の半導体記憶装置。
- 半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を備える半導体記憶装置の製造方法であって、
前記強誘電体膜の端部をエッチング除去して、前記電極膜の端部間に空隙部を設ける工程と、
前記空隙部にアモルファスシリコン膜を選択的に、且つ前記強誘電体膜と一体に形成する工程と、
アニール処理により、前記電極膜の一方中の不純物を前記アモルファスシリコン膜中に拡散して前記メモリセルトランジスタのソース及びドレインの一方を形成し、前記電極膜の他方中の不純物を前記アモルファスシリコン膜中に拡散して前記ソース及び前記ドレインの他方を形成し、前記ソース及び前記ドレイン間の前記アモルファスシリコン膜上にゲート絶縁膜を介してゲート電極を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
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