JP2002217381A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
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- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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Abstract
(57)【要約】
【課題】 メモリセルのキャパシタ容量を減少させるこ
となく集積度を増加させることを可能とした半導体記憶
装置及びその製造方法を提供する。 【解決手段】 半導体基板１と、この半導体基板１上に
形成された層間絶縁膜４と、この層間絶縁膜４上に形成
された第１電極９と、この第１電極９上に形成された第
１強誘電体膜１０と、この第１強誘電体膜１０上に形成
された第２電極１１と、この第２電極１１上に形成され
た第２強誘電体膜１２と、この第２強誘電体膜１２上に
形成された第３電極１３とを有する半導体記憶装置であ
る。
となく集積度を増加させることを可能とした半導体記憶
装置及びその製造方法を提供する。 【解決手段】 半導体基板１と、この半導体基板１上に
形成された層間絶縁膜４と、この層間絶縁膜４上に形成
された第１電極９と、この第１電極９上に形成された第
１強誘電体膜１０と、この第１強誘電体膜１０上に形成
された第２電極１１と、この第２電極１１上に形成され
た第２強誘電体膜１２と、この第２強誘電体膜１２上に
形成された第３電極１３とを有する半導体記憶装置であ
る。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体キャパシタ
を有する半導体記憶装置に関し、特に高集積化された強
誘電体メモリセルを有する半導体記憶装置及びその製造
方法に関するものである。
を有する半導体記憶装置に関し、特に高集積化された強
誘電体メモリセルを有する半導体記憶装置及びその製造
方法に関するものである。
【０００２】
【従来の技術】近年、強誘電体メモリセルは、低消費電
力で高信頼性の不揮発性半導体記憶装置として開発され
ている。例えば、ＰＺＴ（ＰｂＺｒl-xＴｉＯX)膜を備
える強誘電体キャパシタを用いた従来の強誘電体メモリ
デバイスは、図３７に示すように構成される。
力で高信頼性の不揮発性半導体記憶装置として開発され
ている。例えば、ＰＺＴ（ＰｂＺｒl-xＴｉＯX)膜を備
える強誘電体キャパシタを用いた従来の強誘電体メモリ
デバイスは、図３７に示すように構成される。
【０００３】半導体基板１００に拡散層１０１乃至１０
３が設けられ、これに隣接して半導体基板上にゲート１
０４乃至１０７が設けられる。拡散層１０１上には、拡
散層１０１と強誘電体キャパシタの下部電極１１１とを
接続するプラグ１０８が形成され、拡散層１０２上に
は、拡散層１０２と配線１２１とを接続するプラグ１０
９が形成され、また、拡散層１０３上には、拡散層１０
３と強誘電体キャパシタの下部電極１１７とを接続する
プラグ１１０が形成される。
３が設けられ、これに隣接して半導体基板上にゲート１
０４乃至１０７が設けられる。拡散層１０１上には、拡
散層１０１と強誘電体キャパシタの下部電極１１１とを
接続するプラグ１０８が形成され、拡散層１０２上に
は、拡散層１０２と配線１２１とを接続するプラグ１０
９が形成され、また、拡散層１０３上には、拡散層１０
３と強誘電体キャパシタの下部電極１１７とを接続する
プラグ１１０が形成される。
【０００４】ゲート１０４、拡散層１０１、及びゲート
１０５の上方には、隣接する２個の強誘電体キャパシタ
に共通の下部電極１１１が形成され、下部電極１１１上
において、ゲート１０４の上方には一方の強誘電体キャ
パシタの強誘電体膜１１２と上部電極１１３が形成さ
れ、ゲート１０５の上方には他方の強誘電体キャパシタ
の強誘電体膜１１４と上部電極１１５が形成される。
１０５の上方には、隣接する２個の強誘電体キャパシタ
に共通の下部電極１１１が形成され、下部電極１１１上
において、ゲート１０４の上方には一方の強誘電体キャ
パシタの強誘電体膜１１２と上部電極１１３が形成さ
れ、ゲート１０５の上方には他方の強誘電体キャパシタ
の強誘電体膜１１４と上部電極１１５が形成される。
【０００５】同様に、ゲート１０６、拡散層１０３、及
びゲート１０７の上方には、隣接する２個の強誘電体キ
ャパシタに共通の下部電極１１７が形成され、下部電極
１１７上において、ゲート１０６の上方には一方の強誘
電体キャパシタの強誘電体膜１１８と上部電極１１９が
形成され、ゲート１０７の上方には他方の強誘電体キャ
パシタの強誘電体膜１２２と上部電極１２３が形成され
る。
びゲート１０７の上方には、隣接する２個の強誘電体キ
ャパシタに共通の下部電極１１７が形成され、下部電極
１１７上において、ゲート１０６の上方には一方の強誘
電体キャパシタの強誘電体膜１１８と上部電極１１９が
形成され、ゲート１０７の上方には他方の強誘電体キャ
パシタの強誘電体膜１２２と上部電極１２３が形成され
る。
【０００６】上部電極１１５と上部電極１１９とは、そ
れぞれの上部電極上に形成されたプラグ１１６、１２０
を介して配線１２１により互いに接続され、この配線１
２１がプラグ１０９により拡散層１０２に接続される。
れぞれの上部電極上に形成されたプラグ１１６、１２０
を介して配線１２１により互いに接続され、この配線１
２１がプラグ１０９により拡散層１０２に接続される。
【０００７】このように、従来の強誘電体キャパシタを
備える半導体記憶装置では、１対の上部電極と下部電極
との間に設けられた強誘電体膜からなる強誘電体キャパ
シタがメモリセルトランジスタ上に１対１の関係をなす
ように形成される。なお、図３７では省略されている
が、強誘電体キャパシタを備える半導体記憶装置では同
様の構造が図３７の左右に繰り返し形成される。
備える半導体記憶装置では、１対の上部電極と下部電極
との間に設けられた強誘電体膜からなる強誘電体キャパ
シタがメモリセルトランジスタ上に１対１の関係をなす
ように形成される。なお、図３７では省略されている
が、強誘電体キャパシタを備える半導体記憶装置では同
様の構造が図３７の左右に繰り返し形成される。
【０００８】図３７に示す従来例は、１個のメモリセル
トランジスタに１個の強誘電体キャパシタを並列接続し
たユニットセルを複数個直列接続した構成をなしてい
る。このような構成は、ラダー型強誘電体メモリとし
て、例えば“A Sub-40ns Random-Access Chain FRAM Ar
chitecture with a 7ns Cell-plate-Line Drive, D.Tak
ashima et al., IEEE ISSCC Technical Digest, pp102-
103, Feb,1999”及び特開平１０−２５５４８３号公報
に記載されている。
トランジスタに１個の強誘電体キャパシタを並列接続し
たユニットセルを複数個直列接続した構成をなしてい
る。このような構成は、ラダー型強誘電体メモリとし
て、例えば“A Sub-40ns Random-Access Chain FRAM Ar
chitecture with a 7ns Cell-plate-Line Drive, D.Tak
ashima et al., IEEE ISSCC Technical Digest, pp102-
103, Feb,1999”及び特開平１０−２５５４８３号公報
に記載されている。
【０００９】ラダー型強誘電体メモリの内、メモリセル
トランジスタ（Ｔ）のソース・ドレイン間にキャパシタ
（Ｃ）の両端をそれぞれ接続してユニットセルとし、こ
のユニットセルを複数直列に接続した強誘電体メモリ
（以下、ＴＣ並列ユニット直列接続型強誘電体メモリと
称する)が高集積化に適する点で注目される。
トランジスタ（Ｔ）のソース・ドレイン間にキャパシタ
（Ｃ）の両端をそれぞれ接続してユニットセルとし、こ
のユニットセルを複数直列に接続した強誘電体メモリ
（以下、ＴＣ並列ユニット直列接続型強誘電体メモリと
称する)が高集積化に適する点で注目される。
【００１０】
【発明が解決しようとする課題】以上のような従来の半
導体装置では、以下の課題が生じる。従来の強誘電体キ
ャパシタは、キャパシタサイズが小さくなるとプロセス
上のダメージの影響が顕著に現れ、キャパシタ特性が悪
化してしまう可能性があった。特に反応性イオンエッチ
ング（Reactive Ion Etching（ＲＩＥ））を用いてキャ
パシタを形成する際、キャパシタの側面をオーバーエッ
チングする可能性やマスクの合わせずれを見込んだ合わ
せ余裕をとる必要があるため、エッチング後に得られる
キャパシタの形状が設計値よりも小さくなり、必要なキ
ャパシタ容量が得られない可能性があった。
導体装置では、以下の課題が生じる。従来の強誘電体キ
ャパシタは、キャパシタサイズが小さくなるとプロセス
上のダメージの影響が顕著に現れ、キャパシタ特性が悪
化してしまう可能性があった。特に反応性イオンエッチ
ング（Reactive Ion Etching（ＲＩＥ））を用いてキャ
パシタを形成する際、キャパシタの側面をオーバーエッ
チングする可能性やマスクの合わせずれを見込んだ合わ
せ余裕をとる必要があるため、エッチング後に得られる
キャパシタの形状が設計値よりも小さくなり、必要なキ
ャパシタ容量が得られない可能性があった。
【００１１】また、強誘電体キャパシタが強誘電体膜１
層のみで形成されるため、半導体記憶装置のチップサイ
ズの縮小に伴い、強誘電体キャパシタのサイズが縮小さ
れれば、キャパシタの加工が困難になると同時にプロセ
ス上のダメージを受けやすくなり、半導体記憶装置の電
気的特性や信頼性、歩留まりに悪影響が及ぶという問題
があった。本発明は上記課題を解決するためになされた
ものであり、特に、メモリセルキャパシタの容量を減少
させることなく集積度を増加させることを可能とした半
導体記憶装置と、その製造方法を提供しようとするもの
である。
層のみで形成されるため、半導体記憶装置のチップサイ
ズの縮小に伴い、強誘電体キャパシタのサイズが縮小さ
れれば、キャパシタの加工が困難になると同時にプロセ
ス上のダメージを受けやすくなり、半導体記憶装置の電
気的特性や信頼性、歩留まりに悪影響が及ぶという問題
があった。本発明は上記課題を解決するためになされた
ものであり、特に、メモリセルキャパシタの容量を減少
させることなく集積度を増加させることを可能とした半
導体記憶装置と、その製造方法を提供しようとするもの
である。
【００１２】
【課題を解決するための手段】本発明の実施の形態に係
る半導体記憶装置は、半導体基板と、半導体基板上に形
成された層間絶縁膜と、層間絶縁膜上に形成された第１
電極と、第１電極上に形成された第１強誘電体膜と、第
１強誘電体膜上に形成された第２電極と、第２電極上に
形成された第２強誘電体膜と、第２強誘電体膜上に形成
された第３電極とを有する。
る半導体記憶装置は、半導体基板と、半導体基板上に形
成された層間絶縁膜と、層間絶縁膜上に形成された第１
電極と、第１電極上に形成された第１強誘電体膜と、第
１強誘電体膜上に形成された第２電極と、第２電極上に
形成された第２強誘電体膜と、第２強誘電体膜上に形成
された第３電極とを有する。
【００１３】本発明の他の実施の形態に係る半導体記憶
装置は、半導体基板と、半導体基板上に形成され、ゲー
ト及びゲートを挟んで対向して配置された第１拡散層及
び第２拡散層を有する第１トランジスタと、半導体基板
上に第１トランジスタに隣接して形成され、ゲート及び
ゲートを挟んで対向して配置された第３拡散層及び第４
拡散層を有する第２トランジスタと、第１拡散層に接続
された第１プラグ電極と、第２拡散層に接続された第２
プラグ電極と、第３拡散層に接続された第３プラグ電極
と、第４拡散層に接続された第４プラグ電極と、第２プ
ラグ電極に接続された第１ビット線と、第４プラグ電極
に接続された第２ビット線と、第１拡散層に第１プラグ
電極を介して接続された第１電極と、第１電極上に形成
された第１強誘電体膜と、第１強誘電体膜上に形成され
た第２電極と、第２電極上に形成された第２強誘電体膜
と、第２強誘電体膜上に形成された第３電極と、第３電
極と第３拡散層とに接続された配線とを具備する。
装置は、半導体基板と、半導体基板上に形成され、ゲー
ト及びゲートを挟んで対向して配置された第１拡散層及
び第２拡散層を有する第１トランジスタと、半導体基板
上に第１トランジスタに隣接して形成され、ゲート及び
ゲートを挟んで対向して配置された第３拡散層及び第４
拡散層を有する第２トランジスタと、第１拡散層に接続
された第１プラグ電極と、第２拡散層に接続された第２
プラグ電極と、第３拡散層に接続された第３プラグ電極
と、第４拡散層に接続された第４プラグ電極と、第２プ
ラグ電極に接続された第１ビット線と、第４プラグ電極
に接続された第２ビット線と、第１拡散層に第１プラグ
電極を介して接続された第１電極と、第１電極上に形成
された第１強誘電体膜と、第１強誘電体膜上に形成され
た第２電極と、第２電極上に形成された第２強誘電体膜
と、第２強誘電体膜上に形成された第３電極と、第３電
極と第３拡散層とに接続された配線とを具備する。
【００１４】また、本発明の他の実施の形態に係る半導
体記憶装置は、半導体基板と、半導体基板上に形成さ
れ、ゲート及び前記ゲートを挟んで対向して配置された
第１拡散層及び第２拡散層を有する第１トランジスタ
と、半導体基板上に第１トランジスタに隣接して形成さ
れ、ゲート及びゲートを挟んで第１拡散層に対向して配
置された第３拡散層を有し、第１拡散層を共有する第２
トランジスタと、第１拡散層に接続された第１プラグ電
極と、第２拡散層に接続された第２プラグ電極と、第１
プラグ電極から離間して第１拡散層に接続された第３プ
ラグ電極と、第２プラグ電極に接続されたビット線と、
第１拡散層に前記第１プラグ電極を介して接続された第
１電極と、第１電極上に形成された第１強誘電体膜と、
第１強誘電体膜上に形成された第２電極と、第２電極上
に形成された第２強誘電体膜と、第２強誘電体膜上に形
成された第３電極と、第３電極と前記第１拡散層とに第
３プラグ電極を介して接続された配線とを具備する。
体記憶装置は、半導体基板と、半導体基板上に形成さ
れ、ゲート及び前記ゲートを挟んで対向して配置された
第１拡散層及び第２拡散層を有する第１トランジスタ
と、半導体基板上に第１トランジスタに隣接して形成さ
れ、ゲート及びゲートを挟んで第１拡散層に対向して配
置された第３拡散層を有し、第１拡散層を共有する第２
トランジスタと、第１拡散層に接続された第１プラグ電
極と、第２拡散層に接続された第２プラグ電極と、第１
プラグ電極から離間して第１拡散層に接続された第３プ
ラグ電極と、第２プラグ電極に接続されたビット線と、
第１拡散層に前記第１プラグ電極を介して接続された第
１電極と、第１電極上に形成された第１強誘電体膜と、
第１強誘電体膜上に形成された第２電極と、第２電極上
に形成された第２強誘電体膜と、第２強誘電体膜上に形
成された第３電極と、第３電極と前記第１拡散層とに第
３プラグ電極を介して接続された配線とを具備する。
【００１５】また、本発明の他の実施の形態に係る半導
体記憶装置は、半導体基板と、半導体基板上に形成さ
れ、ゲート及びゲートを挟んで対向して配置された第１
拡散層及び第２拡散層を有するトランジスタと、第１拡
散層に接続された第１プラグ電極と、第２拡散層に接続
された第２プラグ電極と、第１プラグ電極から離間して
前記第１拡散層に接続された第３プラグ電極と、第２プ
ラグ電極に接続されたビット線と、第１拡散層に第１プ
ラグ電極を介して接続された第１電極と、第１電極上に
形成された第１強誘電体膜と、第１強誘電体膜上に形成
された第２電極と、第２電極上に形成された第２強誘電
体膜と、第２強誘電体膜上に形成された第３電極と、第
３電極に接続され、第３プラグ電極を介して第１拡散層
に接続された配線とを具備する。
体記憶装置は、半導体基板と、半導体基板上に形成さ
れ、ゲート及びゲートを挟んで対向して配置された第１
拡散層及び第２拡散層を有するトランジスタと、第１拡
散層に接続された第１プラグ電極と、第２拡散層に接続
された第２プラグ電極と、第１プラグ電極から離間して
前記第１拡散層に接続された第３プラグ電極と、第２プ
ラグ電極に接続されたビット線と、第１拡散層に第１プ
ラグ電極を介して接続された第１電極と、第１電極上に
形成された第１強誘電体膜と、第１強誘電体膜上に形成
された第２電極と、第２電極上に形成された第２強誘電
体膜と、第２強誘電体膜上に形成された第３電極と、第
３電極に接続され、第３プラグ電極を介して第１拡散層
に接続された配線とを具備する。
【００１６】また、本発明の他の実施の形態に係る半導
体記憶装置は、対向する上側電極、下側電極間に第１強
誘電体膜を有する第１強誘電体キャパシタと、対向する
上側電極、下側電極間に第２強誘電体膜を有する第２強
誘電体キャパシタとを具備し、前記第１強誘電体キャパ
シタの上側電極を前記第１、第２の強誘電体キャパシタ
の共通電極として、前記第２強誘電体キヤパシタが前記
第１強誘電体キャパシタの上側に積層された強誘電体キ
ャパシタ部とを有する。
体記憶装置は、対向する上側電極、下側電極間に第１強
誘電体膜を有する第１強誘電体キャパシタと、対向する
上側電極、下側電極間に第２強誘電体膜を有する第２強
誘電体キャパシタとを具備し、前記第１強誘電体キャパ
シタの上側電極を前記第１、第２の強誘電体キャパシタ
の共通電極として、前記第２強誘電体キヤパシタが前記
第１強誘電体キャパシタの上側に積層された強誘電体キ
ャパシタ部とを有する。
【００１７】また、本発明の実施の形態に係る半導体記
憶装置の製造方法は、半導体基板上に第１拡散層及びこ
の第１拡散層から一定距離だけ離間した位置に第２拡散
層を形成する工程と、半導体基板上に第１絶縁膜を形成
する工程と、第１絶縁膜中に第１拡散層に接続する第１
プラグ電極を形成する工程と、第１絶縁膜中に第２拡散
層に接続する第２プラグ電極を形成する工程と、半導体
基板の上方に第１プラグ電極を介して第１拡散層に接続
する第１電極層を形成する工程と、第１電極層を所定形
状に加工して第１電極を形成する工程と、第１電極上に
第１強誘電体膜を形成する工程と、第１強誘電体膜上に
第２電極層を形成する工程と、第２電極層上に第２強誘
電体膜を形成する工程と、第２強誘電体膜上に第３電極
層を形成する工程と、第２強誘電体膜及び第３電極層を
所定形状に加工する工程と、第２電極層を所定形状に加
工する工程と、第１強誘電体膜上に第２絶縁膜を形成す
る工程と、第２絶縁膜中に前記第３電極に接続する第３
プラグ電極を形成する工程と、第２絶縁膜中に前記第２
プラグ電極に接続する第４プラグ電極を形成する工程
と、第２絶縁膜上に前記第３プラグ電極及び第４プラグ
電極に接続される配線を形成する工程とを有する。
憶装置の製造方法は、半導体基板上に第１拡散層及びこ
の第１拡散層から一定距離だけ離間した位置に第２拡散
層を形成する工程と、半導体基板上に第１絶縁膜を形成
する工程と、第１絶縁膜中に第１拡散層に接続する第１
プラグ電極を形成する工程と、第１絶縁膜中に第２拡散
層に接続する第２プラグ電極を形成する工程と、半導体
基板の上方に第１プラグ電極を介して第１拡散層に接続
する第１電極層を形成する工程と、第１電極層を所定形
状に加工して第１電極を形成する工程と、第１電極上に
第１強誘電体膜を形成する工程と、第１強誘電体膜上に
第２電極層を形成する工程と、第２電極層上に第２強誘
電体膜を形成する工程と、第２強誘電体膜上に第３電極
層を形成する工程と、第２強誘電体膜及び第３電極層を
所定形状に加工する工程と、第２電極層を所定形状に加
工する工程と、第１強誘電体膜上に第２絶縁膜を形成す
る工程と、第２絶縁膜中に前記第３電極に接続する第３
プラグ電極を形成する工程と、第２絶縁膜中に前記第２
プラグ電極に接続する第４プラグ電極を形成する工程
と、第２絶縁膜上に前記第３プラグ電極及び第４プラグ
電極に接続される配線を形成する工程とを有する。
【００１８】また、本発明の他の実施形態に係る半導体
記憶装置の製造方法は、半導体基板上に第１拡散層、第
１拡散層から一定距離離間した位置に第２拡散層、及び
第２拡散層から一定距離離間した位置に第３拡散層を形
成する工程と、半導体基板上に第１絶縁膜を形成する工
程と、第１絶縁膜中に第１拡散層に接続する第１プラグ
電極を形成する工程と、第１絶縁膜中に第２拡散層に接
続する第２プラグ電極を形成する工程と、第１絶縁膜中
に第３拡散層に接続する第３プラグ電極を形成する工程
と、半導体基板の上方に第１プラグ電極を介して第１拡
散層に接続する第１電極層を形成する工程と、第１電極
層を所定形状に加工して第１電極を形成する工程と、第
１電極上に第１強誘電体膜を形成する工程と、第１強誘
電体膜上に第２電極層を形成する工程と、第２電極層上
に第２強誘電体膜を形成する工程と、第２強誘電体膜上
に第３電極層を形成する工程と、第３強誘電体膜及び第
３電極層を所定形状に加工する工程と、第２電極層を所
定形状に加工する工程と、第１強誘電体膜上に第２絶縁
膜を形成する工程と、第２絶縁膜中に第３電極に接続す
る第４プラグ電極を形成する工程と、第２絶縁膜中に第
２プラグ電極及び第２電極に接続する第５プラグ電極を
形成する工程と、第２絶縁膜中に第３プラグ電極に接続
する第６プラグ電極を形成する工程と、第６プラグ電極
及び第４プラグ電極に接続する配線を第２絶縁膜上に形
成する工程とを有する。
記憶装置の製造方法は、半導体基板上に第１拡散層、第
１拡散層から一定距離離間した位置に第２拡散層、及び
第２拡散層から一定距離離間した位置に第３拡散層を形
成する工程と、半導体基板上に第１絶縁膜を形成する工
程と、第１絶縁膜中に第１拡散層に接続する第１プラグ
電極を形成する工程と、第１絶縁膜中に第２拡散層に接
続する第２プラグ電極を形成する工程と、第１絶縁膜中
に第３拡散層に接続する第３プラグ電極を形成する工程
と、半導体基板の上方に第１プラグ電極を介して第１拡
散層に接続する第１電極層を形成する工程と、第１電極
層を所定形状に加工して第１電極を形成する工程と、第
１電極上に第１強誘電体膜を形成する工程と、第１強誘
電体膜上に第２電極層を形成する工程と、第２電極層上
に第２強誘電体膜を形成する工程と、第２強誘電体膜上
に第３電極層を形成する工程と、第３強誘電体膜及び第
３電極層を所定形状に加工する工程と、第２電極層を所
定形状に加工する工程と、第１強誘電体膜上に第２絶縁
膜を形成する工程と、第２絶縁膜中に第３電極に接続す
る第４プラグ電極を形成する工程と、第２絶縁膜中に第
２プラグ電極及び第２電極に接続する第５プラグ電極を
形成する工程と、第２絶縁膜中に第３プラグ電極に接続
する第６プラグ電極を形成する工程と、第６プラグ電極
及び第４プラグ電極に接続する配線を第２絶縁膜上に形
成する工程とを有する。
【００１９】
【発明の実施の形態】次に、図面を参照して本発明の実
施の形態を説明する。以下の図面において、同一又は類
似の部分には、同一又は類似の参照番号を付している。
図面は模式的なものであり、厚みと平面寸法との関係、
及び各層の厚みの比率等は現実のものとは異なってい
る。具体的な厚みや寸法は以下の説明を参酌して判断す
べきものである。また、図面相互間においても互いの寸
法の関係や比率が異なる部分が含まれる。
施の形態を説明する。以下の図面において、同一又は類
似の部分には、同一又は類似の参照番号を付している。
図面は模式的なものであり、厚みと平面寸法との関係、
及び各層の厚みの比率等は現実のものとは異なってい
る。具体的な厚みや寸法は以下の説明を参酌して判断す
べきものである。また、図面相互間においても互いの寸
法の関係や比率が異なる部分が含まれる。
【００２０】（第１の実施の形態）図１乃至図５を用い
て本実施の形態について説明する。本実施の形態では、
１Ｔ１Ｃ型（１トランジスタ１キャパシタ型）強誘電体
メモリに対して本発明に係る積層された強誘電体キャパ
シタを用いる場合について説明する。
て本実施の形態について説明する。本実施の形態では、
１Ｔ１Ｃ型（１トランジスタ１キャパシタ型）強誘電体
メモリに対して本発明に係る積層された強誘電体キャパ
シタを用いる場合について説明する。
【００２１】１Ｔ１Ｃ型強誘電体メモリでは、複数個の
キャパシタの一方の電極はそれぞれ同一のプレート線に
接続され、複数個のキャパシタの他方の電極はこれら複
数個のキャパシタと１対１に対応するメモリセルトラン
ジスタのソースにそれぞれ接続される。各メモリセルト
ランジスタのドレインは異なるビット線に接続され、ゲ
ートは同一ワード線に接続される。
キャパシタの一方の電極はそれぞれ同一のプレート線に
接続され、複数個のキャパシタの他方の電極はこれら複
数個のキャパシタと１対１に対応するメモリセルトラン
ジスタのソースにそれぞれ接続される。各メモリセルト
ランジスタのドレインは異なるビット線に接続され、ゲ
ートは同一ワード線に接続される。
【００２２】本実施の形態では、各メモリセルトランジ
スタのソースとプレート線との間に２個の強誘電体キャ
パシタが並列に接続され、１個のキャパシタのみが各メ
モリセルトランジスタに接続された従来の構成に比べ
て、キャパシタの容量が２倍になっている。
スタのソースとプレート線との間に２個の強誘電体キャ
パシタが並列に接続され、１個のキャパシタのみが各メ
モリセルトランジスタに接続された従来の構成に比べ
て、キャパシタの容量が２倍になっている。
【００２３】図２は、強誘電体キャパシタを有する半導
体記憶装置の平面図である。図２の中央部には、ドレイ
ンがビット線１７、１８に接続された第１、第２メモリ
セルトランジスタと、第１、第２メモリセルトランジス
タのゲートに共通に接続されるワード線（ゲート）２５
と、プレート線１１を共通の電極としてその下部に形成
された第１強誘電体キャパシタ２０と、その上部に積層
して形成された第２強誘電体キャパシタ２１と、第２強
誘電体キャパシタの上部電極及び第２メモリセルトラン
ジスタのソースを接続するプレート線１６が示されてい
る。
体記憶装置の平面図である。図２の中央部には、ドレイ
ンがビット線１７、１８に接続された第１、第２メモリ
セルトランジスタと、第１、第２メモリセルトランジス
タのゲートに共通に接続されるワード線（ゲート）２５
と、プレート線１１を共通の電極としてその下部に形成
された第１強誘電体キャパシタ２０と、その上部に積層
して形成された第２強誘電体キャパシタ２１と、第２強
誘電体キャパシタの上部電極及び第２メモリセルトラン
ジスタのソースを接続するプレート線１６が示されてい
る。
【００２４】第１強誘電体キャパシタの下部電極は、第
１メモリセルトランジスタのソースに接続され、プレー
ト線１６は、プレート線コンタクト２２を介して半導体
基板に形成されたプレートコンタクト拡散層（図示せ
ず）に接続される。図２において、図の左右方向にワー
ド線２５とプレート線１１が設けられ、ワード線２５に
直交してビット線１７、１８等が複数本配置される。プ
レート線１６は、第１、第２強誘電体キャパシタ２０、
２１の共通電極として用いる部分が拡大され、上記の構
造が図２の左右に繰り返されることにより第１の実施の
形態に係る半導体記憶装置が構成される。
１メモリセルトランジスタのソースに接続され、プレー
ト線１６は、プレート線コンタクト２２を介して半導体
基板に形成されたプレートコンタクト拡散層（図示せ
ず）に接続される。図２において、図の左右方向にワー
ド線２５とプレート線１１が設けられ、ワード線２５に
直交してビット線１７、１８等が複数本配置される。プ
レート線１６は、第１、第２強誘電体キャパシタ２０、
２１の共通電極として用いる部分が拡大され、上記の構
造が図２の左右に繰り返されることにより第１の実施の
形態に係る半導体記憶装置が構成される。
【００２５】次に、図２の“Ａ−Ｂ”線上での断面、
“Ｃ−Ｄ”線上での断面、及び“Ｅ−Ｆ”線上での断面
を用いて、本実施の形態に係る半導体記憶装置の構造を
さらに詳細に説明する。図２の“Ａ−Ｂ”線上での断面
を図１に示す。
“Ｃ−Ｄ”線上での断面、及び“Ｅ−Ｆ”線上での断面
を用いて、本実施の形態に係る半導体記憶装置の構造を
さらに詳細に説明する。図２の“Ａ−Ｂ”線上での断面
を図１に示す。
【００２６】図１において、半導体基板１には第１メモ
リセルトランジスタのソース拡散層２と、拡散層２から
一定距離をおいて第２メモリセルトランジスタのソース
拡散層２００が形成され、半導体基板１上には、第１層
間絶縁膜４が形成される。第1層間絶縁膜４中には、ソ
ース拡散層２に電気的に接続されたプラグ５と、ソース
拡散層２００に電気的に接続されたプラグ６がそれぞれ
形成される。
リセルトランジスタのソース拡散層２と、拡散層２から
一定距離をおいて第２メモリセルトランジスタのソース
拡散層２００が形成され、半導体基板１上には、第１層
間絶縁膜４が形成される。第1層間絶縁膜４中には、ソ
ース拡散層２に電気的に接続されたプラグ５と、ソース
拡散層２００に電気的に接続されたプラグ６がそれぞれ
形成される。
【００２７】第１層間絶縁膜４上には強誘電体膜反応防
止膜７が設けられる。ここで、強誘電体膜反応防止膜7
は、例えば、窒化シリコン膜（ＳｉＮ）とアルミナ膜
（Ａｌ2Ｏ3）又は酸化チタン膜との積層膜からなる。さ
らにプラグ５上には保護膜８が設けられる。保護膜８
は、例えばＴｉＡｌＮ膜とＩｒＯx膜との積層膜とから
なる。
止膜７が設けられる。ここで、強誘電体膜反応防止膜7
は、例えば、窒化シリコン膜（ＳｉＮ）とアルミナ膜
（Ａｌ2Ｏ3）又は酸化チタン膜との積層膜からなる。さ
らにプラグ５上には保護膜８が設けられる。保護膜８
は、例えばＴｉＡｌＮ膜とＩｒＯx膜との積層膜とから
なる。
【００２８】保護膜８上には第１強誘電体キャパシタの
下部電極９が形成され、保護膜８及び下部電極９上に
は、全面に亘って第１誘電体キャパシタ２０の強誘電体
膜１０が形成される。強誘電体膜１０上には第１強誘電
体キャパシタ２０の上部電極をなすプレート線１１が形
成される。
下部電極９が形成され、保護膜８及び下部電極９上に
は、全面に亘って第１誘電体キャパシタ２０の強誘電体
膜１０が形成される。強誘電体膜１０上には第１強誘電
体キャパシタ２０の上部電極をなすプレート線１１が形
成される。
【００２９】プレート線１１は、“Ａ−Ｂ”線上での断
面では図２の拡大部のみが示されているが、実際には図
２のワード線２５に沿って“Ａ−Ｂ”線方向に下部電極
９より長く形成される。プレート線１１上には第２強誘
電体キャパシタ２１の強誘電体膜１２が、図２の“Ａ−
Ｂ”線方向ではプレート線１１よりも短く形成される。
強誘電体膜１２上には第２強誘電体キャパシタの上部電
極１３と、プラグ１４とが形成される。
面では図２の拡大部のみが示されているが、実際には図
２のワード線２５に沿って“Ａ−Ｂ”線方向に下部電極
９より長く形成される。プレート線１１上には第２強誘
電体キャパシタ２１の強誘電体膜１２が、図２の“Ａ−
Ｂ”線方向ではプレート線１１よりも短く形成される。
強誘電体膜１２上には第２強誘電体キャパシタの上部電
極１３と、プラグ１４とが形成される。
【００３０】ソース拡散層２００のプラグ６上には、強
誘電体膜反応防止膜７、強誘電体膜１０、及び第２層間
絶縁膜１９を通して、プラグ６と電気的に接続されたプ
ラグ１５が形成される。プラグ１４とプラグ１５とは、
プレート線１６を用いて互いに電気的に接続される。プ
ラグ電極5の上方には第１ビット線１７が形成され、プ
ラグ６の上方には第２ビット線１８が形成される。な
お、第２層間絶縁膜１９は、強誘電体膜１０の上部構造
を被覆するように全面に形成される。
誘電体膜反応防止膜７、強誘電体膜１０、及び第２層間
絶縁膜１９を通して、プラグ６と電気的に接続されたプ
ラグ１５が形成される。プラグ１４とプラグ１５とは、
プレート線１６を用いて互いに電気的に接続される。プ
ラグ電極5の上方には第１ビット線１７が形成され、プ
ラグ６の上方には第２ビット線１８が形成される。な
お、第２層間絶縁膜１９は、強誘電体膜１０の上部構造
を被覆するように全面に形成される。
【００３１】このようにして、下部電極９、強誘電体膜
１０、プレート線１１からなる第１キャパシタ２０と、
プレート線１１、強誘電体膜１２、上部電極１３からな
る第２キャパシタ２１が積層して形成される。なお、本
実施の形態の構成を示す断面図では、実際には存在する
場合があるプラグ酸化防止膜等が省略されている。
１０、プレート線１１からなる第１キャパシタ２０と、
プレート線１１、強誘電体膜１２、上部電極１３からな
る第２キャパシタ２１が積層して形成される。なお、本
実施の形態の構成を示す断面図では、実際には存在する
場合があるプラグ酸化防止膜等が省略されている。
【００３２】次に、図１の“Ｃ−Ｄ”線上での断面を図
３に示す。“Ｃ−Ｄ”線上での断面ではワード線（ゲー
ト）２５が下部電極９の下方に形成される。“Ｃ−Ｄ”
線上での断面では上部電極１３に接続されたプレート線
１６の半導体基板１への接続形態は示されないが、プレ
ート線１６の上方に、左右方向に延伸して第１ビット線
１７が配置され、プラグ２６、２７を介して第１ビット
線１７が第１メモリセルトランジスタのドレイン拡散層
２８に電気的に接続され、ビット線電位がメモリセルト
ランジスタのドレイン拡散層２８に与えられる。なお、
先に述べたように、第１メモリセルトランジスタのソー
ス拡散層２は、プラグ５を介して下部電極９に接続され
る。
３に示す。“Ｃ−Ｄ”線上での断面ではワード線（ゲー
ト）２５が下部電極９の下方に形成される。“Ｃ−Ｄ”
線上での断面では上部電極１３に接続されたプレート線
１６の半導体基板１への接続形態は示されないが、プレ
ート線１６の上方に、左右方向に延伸して第１ビット線
１７が配置され、プラグ２６、２７を介して第１ビット
線１７が第１メモリセルトランジスタのドレイン拡散層
２８に電気的に接続され、ビット線電位がメモリセルト
ランジスタのドレイン拡散層２８に与えられる。なお、
先に述べたように、第１メモリセルトランジスタのソー
ス拡散層２は、プラグ５を介して下部電極９に接続され
る。
【００３３】次に、図２の“Ｅ−Ｆ”線上での断面を図
４に示す。“Ｅ−Ｆ”線上での断面では第１ビット線１
７に隣接して互いに平行に伸びる第２ビット線１８の断
面と、プラグ６、１５を介して第２メモリセルトランジ
スタのソ−ス拡散層２００と電気的に接続されるプレー
ト線１６の接続形態が示されているが、プレート線１６
と上部電極１３との接続形態は示されない。また、下部
電極９及び上部電極１３は示されていない。
４に示す。“Ｅ−Ｆ”線上での断面では第１ビット線１
７に隣接して互いに平行に伸びる第２ビット線１８の断
面と、プラグ６、１５を介して第２メモリセルトランジ
スタのソ−ス拡散層２００と電気的に接続されるプレー
ト線１６の接続形態が示されているが、プレート線１６
と上部電極１３との接続形態は示されない。また、下部
電極９及び上部電極１３は示されていない。
【００３４】ワード線２５を挟んでソース拡散層２００
と対向する側に第２メモリセルトランジスタのドレイン
拡散層２０１が形成される。ドレイン拡散層２０１は、
プラグ２９、３０を介して第２ビット線１８と電気的に
接続される。なお、プレート線１１の細い部分の断面が
強誘電体膜１０上に示されている。
と対向する側に第２メモリセルトランジスタのドレイン
拡散層２０１が形成される。ドレイン拡散層２０１は、
プラグ２９、３０を介して第２ビット線１８と電気的に
接続される。なお、プレート線１１の細い部分の断面が
強誘電体膜１０上に示されている。
【００３５】次に、図２の“Ｃ−Ｄ”線、“Ｅ−Ｆ”線
近傍の形状を図５（Ａ）の斜視図に示す。図５（Ｂ）は
その等価回路である。図５（Ａ）に示すように、強誘電
体キャパシタが形成される部分では、プレート線１１の
幅がキャパシタ面積よりも大きくなるように、他の部分
に比べて幅が拡大されている。
近傍の形状を図５（Ａ）の斜視図に示す。図５（Ｂ）は
その等価回路である。図５（Ａ）に示すように、強誘電
体キャパシタが形成される部分では、プレート線１１の
幅がキャパシタ面積よりも大きくなるように、他の部分
に比べて幅が拡大されている。
【００３６】先に述べたように、プレート線１１の拡大
部分と下部電極９との間の強誘電体膜１０を用いて第１
強誘電体キャパシタ２０が形成され、プレート線１１の
拡大部分と上部電極１３との間の強誘電体膜１２を用い
て第２強誘電体キャパシタ２１が第１強誘電体キャパシ
タ２０上に積層して形成される。
部分と下部電極９との間の強誘電体膜１０を用いて第１
強誘電体キャパシタ２０が形成され、プレート線１１の
拡大部分と上部電極１３との間の強誘電体膜１２を用い
て第２強誘電体キャパシタ２１が第１強誘電体キャパシ
タ２０上に積層して形成される。
【００３７】次に、図５（Ｂ）の等価回路を用いて、図
５（Ａ）に示す第１、第２メモリセルトランジスタと第
１、第２強誘電体キャパシタとの接続についてさらに具
体的に説明する。
５（Ａ）に示す第１、第２メモリセルトランジスタと第
１、第２強誘電体キャパシタとの接続についてさらに具
体的に説明する。
【００３８】図５（Ｂ）において、ビット線ＢＬj、Ｂ
Ｌj+1は第１、第２のビット線１７、１８に対応し、ワ
ード線ＷＬiはワード線２５に対応し、またプレート線
ＰＬiはプレート線１１に対応する。ここで、ｉ，ｊは
自然数である。
Ｌj+1は第１、第２のビット線１７、１８に対応し、ワ
ード線ＷＬiはワード線２５に対応し、またプレート線
ＰＬiはプレート線１１に対応する。ここで、ｉ，ｊは
自然数である。
【００３９】トランジスタＱij1は、第１ビット線１７
がドレイン拡散層２８に接続された第１メモリセルトラ
ンジスタに対応し、トランジスタＱij2は、第２ビット
線１８がドレイン拡散層２０１に接続された第２メモリ
セルトランジスタに対応する。キャパシタＣij1は、プ
レート線１１の拡大部の下部に形成された第１強誘電体
キャパシタ２０に対応し、キャパシタＣij2は、プレー
ト線１１の拡大部の上部に形成された第２強誘電体キャ
パシタ２１に対応する。
がドレイン拡散層２８に接続された第１メモリセルトラ
ンジスタに対応し、トランジスタＱij2は、第２ビット
線１８がドレイン拡散層２０１に接続された第２メモリ
セルトランジスタに対応する。キャパシタＣij1は、プ
レート線１１の拡大部の下部に形成された第１強誘電体
キャパシタ２０に対応し、キャパシタＣij2は、プレー
ト線１１の拡大部の上部に形成された第２強誘電体キャ
パシタ２１に対応する。
【００４０】図５（Ａ）、図５（Ｂ）の対比から、図５
（Ａ）の左側に位置する第１メモリセルトランジスタ
は、プラグ５を介して下部電極９とソース拡散層２とが
電気的に接続されることにより、ドレイン拡散層２８に
接続された第１ビット線１７と記憶データの授受を行
い、図５（Ａ）の右側に位置する第２メモリセルトラン
ジスタは、プラグ６、プラグ１５、プレート線１６及び
プラグ１４を介して上部電極１３とソース拡散層２００
とが電気的に接続されることにより、ドレイン拡散層２
０１に接続された第２ビット線１８と記憶データの授受
を行うことが示されている。
（Ａ）の左側に位置する第１メモリセルトランジスタ
は、プラグ５を介して下部電極９とソース拡散層２とが
電気的に接続されることにより、ドレイン拡散層２８に
接続された第１ビット線１７と記憶データの授受を行
い、図５（Ａ）の右側に位置する第２メモリセルトラン
ジスタは、プラグ６、プラグ１５、プレート線１６及び
プラグ１４を介して上部電極１３とソース拡散層２００
とが電気的に接続されることにより、ドレイン拡散層２
０１に接続された第２ビット線１８と記憶データの授受
を行うことが示されている。
【００４１】なお、図５（Ｂ）に示す等価回路では、キ
ャパシタＣij1、Ｃij2の一方の電極が共通のプレート線
ＰＬiに接続されているが、図５（Ａ）の斜視図では、
プレート線１１の拡大部を共通電極として、第１、第２
の強誘電体キャパシタが上下に積層するように立体的に
接続されることが注目される。
ャパシタＣij1、Ｃij2の一方の電極が共通のプレート線
ＰＬiに接続されているが、図５（Ａ）の斜視図では、
プレート線１１の拡大部を共通電極として、第１、第２
の強誘電体キャパシタが上下に積層するように立体的に
接続されることが注目される。
【００４２】ここで、強誘電体膜１０、１２の厚さは、
例えば約０．１μｍから約０．３μｍの範囲内であり、
下部電極９、プレート線１１及び上部電極１３の厚さは
約０．１μｍから約０．２μｍの範囲内であり、また、
ワード線（ゲート）２５の幅は約０．２μｍである。こ
れらの各構成要素の寸法は一例として示すものであり、
設計、仕様により変更することが可能である。
例えば約０．１μｍから約０．３μｍの範囲内であり、
下部電極９、プレート線１１及び上部電極１３の厚さは
約０．１μｍから約０．２μｍの範囲内であり、また、
ワード線（ゲート）２５の幅は約０．２μｍである。こ
れらの各構成要素の寸法は一例として示すものであり、
設計、仕様により変更することが可能である。
【００４３】なお、下部電極９、プレート線１１及び上
部電極１３の材料としては、Ｔｉ膜上に積層されたＰｔ
膜等が使用される。Ｐｔ膜の厚さは、例えば約０．１μ
ｍとする。下部電極としては、例えばＰｔ膜の下にＳｉ
層や金属層を形成してもよい。また、下部電極の材料と
してＩｒ、ＩｒＯ2の他Ｔｉ／ＴｉＮ／Ｐｔ等の積層構
造やＳｒＲｕＯ、Ｒｕ、ＲｕＯ等を用いることができ
る。
部電極１３の材料としては、Ｔｉ膜上に積層されたＰｔ
膜等が使用される。Ｐｔ膜の厚さは、例えば約０．１μ
ｍとする。下部電極としては、例えばＰｔ膜の下にＳｉ
層や金属層を形成してもよい。また、下部電極の材料と
してＩｒ、ＩｒＯ2の他Ｔｉ／ＴｉＮ／Ｐｔ等の積層構
造やＳｒＲｕＯ、Ｒｕ、ＲｕＯ等を用いることができ
る。
【００４４】強誘電体膜の材料としては、ＳｒＢｉＴａ
Ｏの混成膜やＰｂＺｒＴｉＯの混成膜、ＰＺＴすなわち
Ｐｂ（ＺｒxＴｉ1-xＯ3）等が使用される。ＰＺＴ膜の
場合膜厚は例えば約０．１５μｍとする。ＢａＳｒＴｉ
Ｏ系の混成膜も使用することができる。この他、ＢａＴ
ｉＯ3、ＰＬＺＴ、ＬｉＮｂＯ3、Ｋ3Ｌｉ2Ｎｂ5Ｏ15等
も使用することができる。すなわち、イオン結合性を有
する酸化物強誘電体膜は、いずれも強誘電体膜の材料と
して有効である。層間絶縁膜としては、ＢＰＳＧやＴＥ
ＯＳ膜を用いることができる。ビット線は例えばＡｌ等
の金属を用いて形成することができる。
Ｏの混成膜やＰｂＺｒＴｉＯの混成膜、ＰＺＴすなわち
Ｐｂ（ＺｒxＴｉ1-xＯ3）等が使用される。ＰＺＴ膜の
場合膜厚は例えば約０．１５μｍとする。ＢａＳｒＴｉ
Ｏ系の混成膜も使用することができる。この他、ＢａＴ
ｉＯ3、ＰＬＺＴ、ＬｉＮｂＯ3、Ｋ3Ｌｉ2Ｎｂ5Ｏ15等
も使用することができる。すなわち、イオン結合性を有
する酸化物強誘電体膜は、いずれも強誘電体膜の材料と
して有効である。層間絶縁膜としては、ＢＰＳＧやＴＥ
ＯＳ膜を用いることができる。ビット線は例えばＡｌ等
の金属を用いて形成することができる。
【００４５】上記のように、本実施形態では、メモリセ
ルキャパシタとして強誘電体膜を介在させたキャパシタ
を垂直方向に２段積層して配置する。このようにすれ
ば、強誘電体キャパシタを同一平面上に１段配置する従
来の構造に比べて高集積化に適しており、キャパシタン
スを減少させることなくビット線やワード線の間隔を縮
小することができる。また、従来に比べて集積度を下げ
ることなくキャパシタ面積を増加させ、強誘電体キャパ
シタヘのプロセスダメージを低減することができる。
ルキャパシタとして強誘電体膜を介在させたキャパシタ
を垂直方向に２段積層して配置する。このようにすれ
ば、強誘電体キャパシタを同一平面上に１段配置する従
来の構造に比べて高集積化に適しており、キャパシタン
スを減少させることなくビット線やワード線の間隔を縮
小することができる。また、従来に比べて集積度を下げ
ることなくキャパシタ面積を増加させ、強誘電体キャパ
シタヘのプロセスダメージを低減することができる。
【００４６】（第２の実施の形態）次に、図６乃至図２
４を用いて第２の実施の形態について説明する。第２の
実施形態では、第１の実施の形態で説明した強誘電体キ
ャパシタを具備する半導体記憶装置の製造方法を図１の
“Ａ−Ｂ”線上での断面を用いて工程順に説明する。
４を用いて第２の実施の形態について説明する。第２の
実施形態では、第１の実施の形態で説明した強誘電体キ
ャパシタを具備する半導体記憶装置の製造方法を図１の
“Ａ−Ｂ”線上での断面を用いて工程順に説明する。
【００４７】図６に示すように、シリコン基板上に第１
メモリセルトランジスタのソース拡散層２、及びソース
拡散層２から一定距離だけ離れた位置に第２メモリセル
トランジスタのソース拡散層２００を形成する。このと
き、ワード線を介してソース拡散層２、２００に対向す
る位置に第１、第２のメモリセルトランジスタのドレイ
ン拡散層（図示せず）が同時に形成される。次に、シリ
コン酸化膜からなる第１層間絶縁膜４を形成し、化学的
機械的研磨法（以下、ＣＭＰ（Chemical Mechanical Po
lish）という）を用いて基板表面を平坦化する。
メモリセルトランジスタのソース拡散層２、及びソース
拡散層２から一定距離だけ離れた位置に第２メモリセル
トランジスタのソース拡散層２００を形成する。このと
き、ワード線を介してソース拡散層２、２００に対向す
る位置に第１、第２のメモリセルトランジスタのドレイ
ン拡散層（図示せず）が同時に形成される。次に、シリ
コン酸化膜からなる第１層間絶縁膜４を形成し、化学的
機械的研磨法（以下、ＣＭＰ（Chemical Mechanical Po
lish）という）を用いて基板表面を平坦化する。
【００４８】次に、図７に示すように、プラグ電極を形
成するため第1層間絶縁膜４上にホトレジスト４０を形
成し、リソグラフィ（以下、ＰＥＰ（Photo Engraving
process）という）を行う。
成するため第1層間絶縁膜４上にホトレジスト４０を形
成し、リソグラフィ（以下、ＰＥＰ（Photo Engraving
process）という）を行う。
【００４９】次に、図８に示すように、ホトレジスト４
０をマスクとしてドライエッチングにより、第１、第２
メモリセルトランジスタのソース拡散層２、２００上に
プラグ電極形成用のコンタクトプラグ窓４１、２０２を
開口し、ホトレジスト４０を除去する。
０をマスクとしてドライエッチングにより、第１、第２
メモリセルトランジスタのソース拡散層２、２００上に
プラグ電極形成用のコンタクトプラグ窓４１、２０２を
開口し、ホトレジスト４０を除去する。
【００５０】次に、図９に示すように、プラグ電極材料
膜４２を化学反応を伴う気相成長方法（以下、ＣＶＤ法
（Chemical Vapor Deposition）という）を用いて堆積
する。プラグ電極の材料としてはタングステンを用い
る。なお、金属膜に替えてポリシリコン膜を埋め込んで
も良い。
膜４２を化学反応を伴う気相成長方法（以下、ＣＶＤ法
（Chemical Vapor Deposition）という）を用いて堆積
する。プラグ電極の材料としてはタングステンを用い
る。なお、金属膜に替えてポリシリコン膜を埋め込んで
も良い。
【００５１】次に、図１０に示すように、プラグ電極材
料膜４２の平坦化を行い、第１、第２メモリセルトラン
ジスタのソース拡散層２、２００上にプラグ５、６をそ
れぞれ形成する。
料膜４２の平坦化を行い、第１、第２メモリセルトラン
ジスタのソース拡散層２、２００上にプラグ５、６をそ
れぞれ形成する。
【００５２】次に、図１１に示すように、プラグ５、６
及び層間絶縁膜４上に、プラグ電極酸化防止膜４３とし
て厚さ約０．１μｍの窒化シリコン膜（ＳｉＮ）を形成
する。次に、プラグ電極酸化防止膜４３上に、強誘電体
膜と反応しない強誘電体膜反応防止膜４４として、厚さ
約０．０２μｍのアルミナ膜（Ａｌ2Ｏ3）、又は厚さ約
０．０２μｍの酸化チタン膜を堆積する。
及び層間絶縁膜４上に、プラグ電極酸化防止膜４３とし
て厚さ約０．１μｍの窒化シリコン膜（ＳｉＮ）を形成
する。次に、プラグ電極酸化防止膜４３上に、強誘電体
膜と反応しない強誘電体膜反応防止膜４４として、厚さ
約０．０２μｍのアルミナ膜（Ａｌ2Ｏ3）、又は厚さ約
０．０２μｍの酸化チタン膜を堆積する。
【００５３】次に、図１２に示すように、ホトレジスト
４５を用いてＰＥＰを行い、プラグ５、６上のプラグ電
極酸化防止膜４３及び強誘電体膜反応防止膜４４をドラ
イエッチングにより除去し、コンタクトプラグ窓４６を
形成する。
４５を用いてＰＥＰを行い、プラグ５、６上のプラグ電
極酸化防止膜４３及び強誘電体膜反応防止膜４４をドラ
イエッチングにより除去し、コンタクトプラグ窓４６を
形成する。
【００５４】次に、図１３に示すように、厚さ約０．０
５μｍのＴｉＡｌＮ膜４７をスパッタにより堆積し、さ
らに厚さ約０．０５μｍのＩｒＯx膜４８をスパッタに
より堆積する。
５μｍのＴｉＡｌＮ膜４７をスパッタにより堆積し、さ
らに厚さ約０．０５μｍのＩｒＯx膜４８をスパッタに
より堆積する。
【００５５】次に、図１４に示すように、プラグ電極酸
化防止膜４３をストッパーとして、ＩｒＯx膜４８及び
ＴｉＡｌＮ膜４７を平坦化し、プラグ電極５、６上に埋
め込むように形成する。
化防止膜４３をストッパーとして、ＩｒＯx膜４８及び
ＴｉＡｌＮ膜４７を平坦化し、プラグ電極５、６上に埋
め込むように形成する。
【００５６】次に、図１５に示すように、第1強誘電体
キャパシタの下部電極９の材料膜４９をスパッタにより
堆積し、図１６及び図１７に示すように、ホトレジスト
５０を塗布してＰＥＰを行い、ドライエッチングにより
下部電極9を形成し、ホトレジスト５０を除去する。下
部電極９の材料膜４９としては厚さ約０．１μｍのＰｔ
膜を堆積する。
キャパシタの下部電極９の材料膜４９をスパッタにより
堆積し、図１６及び図１７に示すように、ホトレジスト
５０を塗布してＰＥＰを行い、ドライエッチングにより
下部電極9を形成し、ホトレジスト５０を除去する。下
部電極９の材料膜４９としては厚さ約０．１μｍのＰｔ
膜を堆積する。
【００５７】次に、図１８に示すように全面に第１強誘
電体キャパシタの強誘電体膜１０、プレート線１１の材
料膜５１、第２強誘電体キャパシタの強誘電体膜１２、
上部電極１３の材料膜５２、及び保護膜５３を堆積す
る。
電体キャパシタの強誘電体膜１０、プレート線１１の材
料膜５１、第２強誘電体キャパシタの強誘電体膜１２、
上部電極１３の材料膜５２、及び保護膜５３を堆積す
る。
【００５８】強誘電体膜１０、１２の材料としては厚さ
約０．１５μｍのＰＺＴ（ＰｂＺｒ 1-xＴｉＯx）膜を形
成する。プレート線１１の材料膜５１及び上部電極１３
の材料膜５２として、厚さ約０．１μｍのＰｔ膜を形成
し、保護膜５３として、厚さ約０．０１μｍのＡｌ2Ｏ3
膜を堆積する。各膜を堆積した後、酸素雰囲気中で約６
５０℃、３０秒の高速加熱処理（Rapid Thermal Annea1
（ＲＴＡ））を行い、強誘電体膜１０、１２を結晶化す
る。
約０．１５μｍのＰＺＴ（ＰｂＺｒ 1-xＴｉＯx）膜を形
成する。プレート線１１の材料膜５１及び上部電極１３
の材料膜５２として、厚さ約０．１μｍのＰｔ膜を形成
し、保護膜５３として、厚さ約０．０１μｍのＡｌ2Ｏ3
膜を堆積する。各膜を堆積した後、酸素雰囲気中で約６
５０℃、３０秒の高速加熱処理（Rapid Thermal Annea1
（ＲＴＡ））を行い、強誘電体膜１０、１２を結晶化す
る。
【００５９】次に、図１９に示すように、ホトレジスト
５４を下部電極９の上方の保護膜５３上に形成する。次
に、図２０に示すようにＰＥＰを行い、保護膜５３、上
部電極１３の材料膜５２、及び第１強誘電体キャパシタ
の強誘電体膜１２をドライエッチングにより加工する。
次に、図２１に示すように、ホトレジスト５５を形成し
てリソグラフィを行い、図２０の材料膜５１を加工して
プレート線１１を形成する。
５４を下部電極９の上方の保護膜５３上に形成する。次
に、図２０に示すようにＰＥＰを行い、保護膜５３、上
部電極１３の材料膜５２、及び第１強誘電体キャパシタ
の強誘電体膜１２をドライエッチングにより加工する。
次に、図２１に示すように、ホトレジスト５５を形成し
てリソグラフィを行い、図２０の材料膜５１を加工して
プレート線１１を形成する。
【００６０】次に、図２２に示すように、全面にシリコ
ン酸化膜からなる第２層間絶縁膜１９をＣＶＤにより堆
積し、ＣＭＰを用いて第２層間絶縁膜１９を平坦化す
る。
ン酸化膜からなる第２層間絶縁膜１９をＣＶＤにより堆
積し、ＣＭＰを用いて第２層間絶縁膜１９を平坦化す
る。
【００６１】次に、図２３に示すように、ホトレジスト
５６を塗布してＰＥＰを行い、プラグ５、６の上方に、
プレート線１６と接続するコンタクトプラグ窓５７をド
ライエッチングにより形成する。次に、約６５０℃、１
時間の酸素アニールを行い、強誘電体特性のプロセスダ
メージを回復させる。
５６を塗布してＰＥＰを行い、プラグ５、６の上方に、
プレート線１６と接続するコンタクトプラグ窓５７をド
ライエッチングにより形成する。次に、約６５０℃、１
時間の酸素アニールを行い、強誘電体特性のプロセスダ
メージを回復させる。
【００６２】次に、図２４に示すように、スパッタ法を
用いてプラグ１４、１５及びプレート線１６の材料膜を
堆積し、プラグ１４、１５及びプレート線１６を一体構
造として形成する。ここで、プラグ１４、１５及びプレ
ート線１６の材料膜としては、Ａｌ／ＴｉＮを用いる。
用いてプラグ１４、１５及びプレート線１６の材料膜を
堆積し、プラグ１４、１５及びプレート線１６を一体構
造として形成する。ここで、プラグ１４、１５及びプレ
ート線１６の材料膜としては、Ａｌ／ＴｉＮを用いる。
【００６３】このように、第２の実施の形態の製造方法
によれば、キャパシタを積層して形成しキャパシタ面積
を従来よりも大きくすることで、単位セル容量あたりの
プロセスダメージを低減することができる。
によれば、キャパシタを積層して形成しキャパシタ面積
を従来よりも大きくすることで、単位セル容量あたりの
プロセスダメージを低減することができる。
【００６４】また、２重に積層されたキャパシタを上側
と下側で別々のメモリセルキャパシタとして利用するこ
とが可能となり、１キャパシタあたりのキャパシタンス
は従来と変わらないが、隣接するメモリセルにおいて、
積層された上側及び下側キャパシタのいずれか一方を使
用することにより、ワード線間隔を狭めることが可能に
なり、高集積化されたメモリセルを得ることができる。
と下側で別々のメモリセルキャパシタとして利用するこ
とが可能となり、１キャパシタあたりのキャパシタンス
は従来と変わらないが、隣接するメモリセルにおいて、
積層された上側及び下側キャパシタのいずれか一方を使
用することにより、ワード線間隔を狭めることが可能に
なり、高集積化されたメモリセルを得ることができる。
【００６５】（第３の実施の形態）次に、図２６乃至図
２７を用いて第３の実施の形態に係る半導体記憶装置に
ついて説明する。本実施の形態では第１の実施の形態の
変形例について説明する。
２７を用いて第３の実施の形態に係る半導体記憶装置に
ついて説明する。本実施の形態では第１の実施の形態の
変形例について説明する。
【００６６】図２５は、本実施の形態に係る半導体記憶
装置の平面図である。図２５に示すように、本実施の形
態では図２に示す第１の実施の形態に比べてビット線間
隔が２倍になっている。
装置の平面図である。図２５に示すように、本実施の形
態では図２に示す第１の実施の形態に比べてビット線間
隔が２倍になっている。
【００６７】第１の実施形態では図２の中央部におい
て、同一プレート線１１を共通の電極として第１、第２
強誘電体キャパシタ２０、２１が積層して形成され、ド
レイン拡散層２８、２０１がそれぞれ第１、第２ビット
線１７、１８に接続された第１、第２メモリセルトラン
ジスタにより強誘電体キャパシタ２０、２１との記憶デ
ータの授受が行われていた。
て、同一プレート線１１を共通の電極として第１、第２
強誘電体キャパシタ２０、２１が積層して形成され、ド
レイン拡散層２８、２０１がそれぞれ第１、第２ビット
線１７、１８に接続された第１、第２メモリセルトラン
ジスタにより強誘電体キャパシタ２０、２１との記憶デ
ータの授受が行われていた。
【００６８】しかし、第３の実施の形態では図２５の中
央部において、ソース拡散層２とプレート線１１との間
に並列に接続された第１、第２強誘電体キャパシタ２
０、２１との記憶データの授受が、第１のビット線１７
にドレイン拡散層２８が接続された第１のメモリセルト
ランジスタのみにより行われることが第１の実施の形態
と異なっている。このため、第３の実施の形態では、第
１の実施の形態に比べてビット線間隔が２倍になってい
る。その他の構成は、第１の実施の形態の平面図と同様
であるため説明を省略する。
央部において、ソース拡散層２とプレート線１１との間
に並列に接続された第１、第２強誘電体キャパシタ２
０、２１との記憶データの授受が、第１のビット線１７
にドレイン拡散層２８が接続された第１のメモリセルト
ランジスタのみにより行われることが第１の実施の形態
と異なっている。このため、第３の実施の形態では、第
１の実施の形態に比べてビット線間隔が２倍になってい
る。その他の構成は、第１の実施の形態の平面図と同様
であるため説明を省略する。
【００６９】図２５のＧ−Ｈ断面を図２６に示す。図２
６では、第１強誘電体キャパシタ２０の下部電極９がプ
ラグ５を介して第１メモリセルトランジスタのソース拡
散層２に接続されている。さらに、第２強誘電体キャパ
シタの上部電極１３が、プラグ１４、プレート線１６、
プラグ１５、及びプラグ６を介して第１メモリセルトラ
ンジスタのソース拡散層２に接続されている。すなわ
ち、１個のソース拡散層２と共通のプレート線１１との
間に、第１、第２の強誘電体キャパシタ２０、２１が並
列に接続されている。
６では、第１強誘電体キャパシタ２０の下部電極９がプ
ラグ５を介して第１メモリセルトランジスタのソース拡
散層２に接続されている。さらに、第２強誘電体キャパ
シタの上部電極１３が、プラグ１４、プレート線１６、
プラグ１５、及びプラグ６を介して第１メモリセルトラ
ンジスタのソース拡散層２に接続されている。すなわ
ち、１個のソース拡散層２と共通のプレート線１１との
間に、第１、第２の強誘電体キャパシタ２０、２１が並
列に接続されている。
【００７０】図２５のＧ−Ｈ断面を示す図２６と、図２
のＡ−Ｂ断面を示す図１とを比較すれば、第３の実施の
形態におけるソース拡散層２は、第１の実施形態におけ
るソース拡散層２と２００が一体化されたものになって
いる。
のＡ−Ｂ断面を示す図１とを比較すれば、第３の実施の
形態におけるソース拡散層２は、第１の実施形態におけ
るソース拡散層２と２００が一体化されたものになって
いる。
【００７１】図２５のＩ−Ｊ断面は、図２のＣ−Ｄ断
面、すなわち図３と同じであるため説明を省略する。図
２５のＫ−Ｌ断面は図２７（Ａ）に示すように、第1の
実施の形態における図４に比べて、第１トランジスタの
ドレイン拡散層２０１が第２ビット線１８に接続されて
いない。
面、すなわち図３と同じであるため説明を省略する。図
２５のＫ−Ｌ断面は図２７（Ａ）に示すように、第1の
実施の形態における図４に比べて、第１トランジスタの
ドレイン拡散層２０１が第２ビット線１８に接続されて
いない。
【００７２】さらに具体的に述べれば、第３の実施の形
態では、第１の実施の形態における第１、第２メモリセ
ルトランジスタのソース拡散層２と２００が一体化され
て共通ソース拡散層２となり、ワード線２５を介して共
通ソース拡散層２に対向するドレイン拡散層２８（図２
７（Ａ）の断面には示されていない）と、第１ビット線
１７とが電気的に接続される。
態では、第１の実施の形態における第１、第２メモリセ
ルトランジスタのソース拡散層２と２００が一体化され
て共通ソース拡散層２となり、ワード線２５を介して共
通ソース拡散層２に対向するドレイン拡散層２８（図２
７（Ａ）の断面には示されていない）と、第１ビット線
１７とが電気的に接続される。
【００７３】上記のように、第３の実施の形態では、ワ
ード線２５を介して共通ソース拡散層２に対向するドレ
イン拡散層２０１は第２のビット線１８と接続されない
ので、ドレイン拡散層２０１はダミーのドレイン拡散層
となる。このため、第１の実施の形態における第１、第
２メモリセルトランジスタは、第３の実施の形態では実
効的に第１メモリセルトランジスタのみとなり、共通ソ
ース拡散層２とプレート線１１との間に並列に接続され
た第１、第２強誘電体キャパシタと記憶データの授受を
行うことになる。
ード線２５を介して共通ソース拡散層２に対向するドレ
イン拡散層２０１は第２のビット線１８と接続されない
ので、ドレイン拡散層２０１はダミーのドレイン拡散層
となる。このため、第１の実施の形態における第１、第
２メモリセルトランジスタは、第３の実施の形態では実
効的に第１メモリセルトランジスタのみとなり、共通ソ
ース拡散層２とプレート線１１との間に並列に接続され
た第１、第２強誘電体キャパシタと記憶データの授受を
行うことになる。
【００７４】ここで、第１ビット線１７に接続されるド
レイン拡散層２８と分離したダミーのドレイン拡散層２
０１を形成する必要はないと考えられるが、マスクパタ
ーンの規則性等の観点から、ダミーのドレイン拡散層２
０１を残した方が微細化に対して有利に働くことがある
ので、第３の実施の形態ではダミーのドレイン拡散層２
０１を残す場合と、ドレイン拡散層２８と一体化するか
又はダミーのドレイン拡散層２０１を削除する場合があ
る。
レイン拡散層２８と分離したダミーのドレイン拡散層２
０１を形成する必要はないと考えられるが、マスクパタ
ーンの規則性等の観点から、ダミーのドレイン拡散層２
０１を残した方が微細化に対して有利に働くことがある
ので、第３の実施の形態ではダミーのドレイン拡散層２
０１を残す場合と、ドレイン拡散層２８と一体化するか
又はダミーのドレイン拡散層２０１を削除する場合があ
る。
【００７５】図２７（Ｂ）に第３の実施の形態の等価回
路を示す。ここで、ＢＬj、ＷＬiは第１ビット線１７、
ワード線２５に対応し、ＰＬiはプレート線１１に対応
する。
路を示す。ここで、ＢＬj、ＷＬiは第１ビット線１７、
ワード線２５に対応し、ＰＬiはプレート線１１に対応
する。
【００７６】Ｑij、及びＣij1、Ｃij2は、第１メモリセ
ルトランジスタ、及び第１、第２の強誘電体キャパシタ
に対応する。
ルトランジスタ、及び第１、第２の強誘電体キャパシタ
に対応する。
【００７７】第３の実施の形態によれば、積層された第
１、第２の強誘電体キャパシタを用いることで１個のメ
モリセルトランジスタに接続されるメモリセルキャパシ
タの容量を増大することができる。すなわち、強誘電体
キャパシタを積層することにより、従来に比べてより大
面積のメモリセルキャパシタを有する半導体記憶装置を
提供することが可能になる。
１、第２の強誘電体キャパシタを用いることで１個のメ
モリセルトランジスタに接続されるメモリセルキャパシ
タの容量を増大することができる。すなわち、強誘電体
キャパシタを積層することにより、従来に比べてより大
面積のメモリセルキャパシタを有する半導体記憶装置を
提供することが可能になる。
【００７８】（第４の実施の形態）次に、図２８乃至図
３１を用いて第４の実施の形態の半導体記憶装置につい
て説明する。本実施の形態では、ＴＣ並列ユニット直列
接続型強誘電体メモリに対して、本発明の積層された強
誘電体キャパシタ構成を適用する例について説明する。
３１を用いて第４の実施の形態の半導体記憶装置につい
て説明する。本実施の形態では、ＴＣ並列ユニット直列
接続型強誘電体メモリに対して、本発明の積層された強
誘電体キャパシタ構成を適用する例について説明する。
【００７９】図２８は第４の実施の形態に係る半導体記
憶装置の平面図である。図２８に示すように、第４の実
施の形態の半導体記憶装置では、１個のメモリセルトラ
ンジスタと、積層された第１、第２強誘電体キャパシタ
７５、７６とが並列接続された単位をユニットセルと
し、このユニットセルが複数個直列接続された構成とな
っている。
憶装置の平面図である。図２８に示すように、第４の実
施の形態の半導体記憶装置では、１個のメモリセルトラ
ンジスタと、積層された第１、第２強誘電体キャパシタ
７５、７６とが並列接続された単位をユニットセルと
し、このユニットセルが複数個直列接続された構成とな
っている。
【００８０】すなわち、第１強誘電体キャパシタ７５の
下部電極がワード線ＷＬ（ゲート）に隣接したソース/
ドレイン領域のいずれか一方に接続され、その上に積層
された第２強誘電体キャパシタ７６の上部電極がソース
/ドレインの他方に接続されることでユニットセルが構
成される。なお、第１強誘電体キャパシタ７５は共通電
極６９の下部に形成され、第２の強誘電体キャパシタは
共通電極６９の上部に形成される。
下部電極がワード線ＷＬ（ゲート）に隣接したソース/
ドレイン領域のいずれか一方に接続され、その上に積層
された第２強誘電体キャパシタ７６の上部電極がソース
/ドレインの他方に接続されることでユニットセルが構
成される。なお、第１強誘電体キャパシタ７５は共通電
極６９の下部に形成され、第２の強誘電体キャパシタは
共通電極６９の上部に形成される。
【００８１】メモリセルの１ブロックは８又は１６ビッ
トのユニットセルから構成される。なお、図２８には、
互いに隣接する積層型の第１、第２の強誘電体キャパシ
タにおいて第２の上部電極同士を接続する配線８６と、
ワード線方向に引き出された共通電極６９が示されてい
る。
トのユニットセルから構成される。なお、図２８には、
互いに隣接する積層型の第１、第２の強誘電体キャパシ
タにおいて第２の上部電極同士を接続する配線８６と、
ワード線方向に引き出された共通電極６９が示されてい
る。
【００８２】このように、積層された第１、第２強誘電
体キャパシタと、その下方のメモリセルトランジスタと
が図２８の左右方向に繰り返し配置され、１ブロックの
メモリセルが形成され、さらに複数個の上記メモリセル
ブロックが同一方向に繰り返し配置される。また、メモ
リセルブロックの長手方向に直交して複数のワード線Ｗ
Ｌが配置される。
体キャパシタと、その下方のメモリセルトランジスタと
が図２８の左右方向に繰り返し配置され、１ブロックの
メモリセルが形成され、さらに複数個の上記メモリセル
ブロックが同一方向に繰り返し配置される。また、メモ
リセルブロックの長手方向に直交して複数のワード線Ｗ
Ｌが配置される。
【００８３】ここで、１つのメモリセルブロック中のメ
モリセルトランジスタ及び強誘電体膜を備えるメモリセ
ルキャパシタの個数は通常８又は１６個であるが、場合
により他の個数を適宜設定することができる。各メモリ
セルトランジスタは、メモリセルブロック内で直列に接
続される。メモリセルトランジスタの各ゲートは１本の
ワード線を形成する。
モリセルトランジスタ及び強誘電体膜を備えるメモリセ
ルキャパシタの個数は通常８又は１６個であるが、場合
により他の個数を適宜設定することができる。各メモリ
セルトランジスタは、メモリセルブロック内で直列に接
続される。メモリセルトランジスタの各ゲートは１本の
ワード線を形成する。
【００８４】図２８のＭ−Ｎ断面を図２９（Ａ）に示
す。図２９（Ａ）において、半導体基板1に第１拡散層
６０及び第２拡散層６１が形成される。ここで、第１、
第２拡散層はソース／ドレイン拡散層のいずれかであ
り、図２９（Ａ）のＭ−Ｎ断面では、第２拡散層６１の
みが示される。第１拡散層６０と第２拡散層６１との間
には、ワード線（ゲート）７７が形成されが、図２９
（Ａ）のＭ−Ｎ断面では示されていない。
す。図２９（Ａ）において、半導体基板1に第１拡散層
６０及び第２拡散層６１が形成される。ここで、第１、
第２拡散層はソース／ドレイン拡散層のいずれかであ
り、図２９（Ａ）のＭ−Ｎ断面では、第２拡散層６１の
みが示される。第１拡散層６０と第２拡散層６１との間
には、ワード線（ゲート）７７が形成されが、図２９
（Ａ）のＭ−Ｎ断面では示されていない。
【００８５】半導体基板１及びワード線７７上には、第
１層間絶縁膜６２が形成される。第１層間絶縁膜６２に
は、第１拡散層６０に電気的に接続されるプラグ６３
と、第２拡散層６１に電気的に接続されるプラグ６４と
が形成されるが、図２９（Ａ）のＭ−Ｎ断面では第１拡
散層６０とプラグ６３は示されていない。
１層間絶縁膜６２が形成される。第１層間絶縁膜６２に
は、第１拡散層６０に電気的に接続されるプラグ６３
と、第２拡散層６１に電気的に接続されるプラグ６４と
が形成されるが、図２９（Ａ）のＭ−Ｎ断面では第１拡
散層６０とプラグ６３は示されていない。
【００８６】第１層間絶縁膜６２上には強誘電体膜反応
防止膜６５が形成される。強誘電体膜反応防止膜６５
は、例えば窒化シリコン膜（ＳｉＮ）と、これに積層さ
れたアルミナ膜（Ａｌ2Ｏ3）又は酸化チタン膜からな
る。強誘電体反応防止膜６５中のプラグ６４上には保護
膜６６が形成される。保護膜６６は例えば、ＴｉＡｌＮ
膜とその上に形成されたＩｒＯx膜からなる。
防止膜６５が形成される。強誘電体膜反応防止膜６５
は、例えば窒化シリコン膜（ＳｉＮ）と、これに積層さ
れたアルミナ膜（Ａｌ2Ｏ3）又は酸化チタン膜からな
る。強誘電体反応防止膜６５中のプラグ６４上には保護
膜６６が形成される。保護膜６６は例えば、ＴｉＡｌＮ
膜とその上に形成されたＩｒＯx膜からなる。
【００８７】プラグ６３と保護膜６６を介して電気的に
接続される第１強誘電体キャパシタの下部電極６７上に
は、強誘電体膜６８が形成され、強誘電体膜６８上には
第２強誘電体キャパシタとの共通電極６９が形成され
る。共通電極６９は、図２９（Ａ）のＭ−Ｎ線上では下
部電極６７の長さよりも長く形成される。共通電極６９
上には強誘電体膜７０が形成される。強誘電体膜７０
は、図２９（Ａ）のＭ−Ｎ線上では共通電極６９より短
く形成される。
接続される第１強誘電体キャパシタの下部電極６７上に
は、強誘電体膜６８が形成され、強誘電体膜６８上には
第２強誘電体キャパシタとの共通電極６９が形成され
る。共通電極６９は、図２９（Ａ）のＭ−Ｎ線上では下
部電極６７の長さよりも長く形成される。共通電極６９
上には強誘電体膜７０が形成される。強誘電体膜７０
は、図２９（Ａ）のＭ−Ｎ線上では共通電極６９より短
く形成される。
【００８８】強誘電体膜７０上には上部電極７１が形成
され、上部電極７１上にはプラグ７２が形成される。一
方、保護膜６６を介してプラグ６４と電気的に接続され
るプラグ７３が、強誘電体膜反応防止膜６５、強誘電体
膜６８、及び共通電極６９を通じて形成される。このと
き、第２拡散層６１と、第１、第２の強誘電体キャパシ
タの共通電極６９とが電気的に接続される。また、これ
らの各構成要素を被覆するように第２層間絶縁膜７４が
形成される。
され、上部電極７１上にはプラグ７２が形成される。一
方、保護膜６６を介してプラグ６４と電気的に接続され
るプラグ７３が、強誘電体膜反応防止膜６５、強誘電体
膜６８、及び共通電極６９を通じて形成される。このと
き、第２拡散層６１と、第１、第２の強誘電体キャパシ
タの共通電極６９とが電気的に接続される。また、これ
らの各構成要素を被覆するように第２層間絶縁膜７４が
形成される。
【００８９】ここで、プラグ７２の上端部は配線８６に
接続されるが、プラグ７３の上端部はどこにも接続され
ず、ダミープラグとなっている。従ってプラグ７３の役
割はプラグの下部で共通電極６９と電気的に接続される
ことのみであり、共通電極６９の上部に突き出た部分は
なくてもよいと考えられる。
接続されるが、プラグ７３の上端部はどこにも接続され
ず、ダミープラグとなっている。従ってプラグ７３の役
割はプラグの下部で共通電極６９と電気的に接続される
ことのみであり、共通電極６９の上部に突き出た部分は
なくてもよいと考えられる。
【００９０】しかし、第５の実施の形態で示されるよう
に、本発明のメモリセルの構成に必要な多数のプラグ
は、同一層間絶縁膜中において一括形成されるので、プ
ラグの高さを揃えた方が工程数が少ない利点がある。こ
のため、プラグ７３をダミープラグとして形成してい
る。
に、本発明のメモリセルの構成に必要な多数のプラグ
は、同一層間絶縁膜中において一括形成されるので、プ
ラグの高さを揃えた方が工程数が少ない利点がある。こ
のため、プラグ７３をダミープラグとして形成してい
る。
【００９１】このようにして、下部電極６７、強誘電体
膜６８、及び共通電極６９からなる第１強誘電体キャパ
シタ７５が形成され、第１強誘電体キャパシタ７５上に
共通電極６９、強誘電体膜７０、及び上部電極７１から
なる第２強誘電体キャパシタ７６が形成される。なお、
第４の実施の形態の構成を示す断面図では、実際には存
在する場合があるプラグ電極酸化防止膜等が省略されて
いる。
膜６８、及び共通電極６９からなる第１強誘電体キャパ
シタ７５が形成され、第１強誘電体キャパシタ７５上に
共通電極６９、強誘電体膜７０、及び上部電極７１から
なる第２強誘電体キャパシタ７６が形成される。なお、
第４の実施の形態の構成を示す断面図では、実際には存
在する場合があるプラグ電極酸化防止膜等が省略されて
いる。
【００９２】図２９（Ｂ）は、図２８のＯ−Ｐ断面図で
ある。実際には、図２９（Ｂ）に示す構成が図の左右方
向に繰り返し配置される。この断面では、第１乃至第５
のワード線（ゲート）７７、７８、７９、２０７、２０
８が下部電極６７の下方に形成される。第１乃至第５の
ワード線７７、７８、７９、２０７、２０８の両側の半
導体基板１には、第１拡散層６０、第２拡散層６１、第
３拡散層８０、第４拡散層８１、第５拡散層２０５、第
６拡散層２０９が形成される。
ある。実際には、図２９（Ｂ）に示す構成が図の左右方
向に繰り返し配置される。この断面では、第１乃至第５
のワード線（ゲート）７７、７８、７９、２０７、２０
８が下部電極６７の下方に形成される。第１乃至第５の
ワード線７７、７８、７９、２０７、２０８の両側の半
導体基板１には、第１拡散層６０、第２拡散層６１、第
３拡散層８０、第４拡散層８１、第５拡散層２０５、第
６拡散層２０９が形成される。
【００９３】第１層間絶縁膜６２中には、第１拡散層６
０に電気的に接続されたプラグ６３と、第３拡散層８０
に電気的に接続されたプラグ８２と、第５拡散層２０５
に電気的に接続されたプラグ８３が形成される。第１層
間絶縁膜６２上には強誘電体膜反応防止膜６５が形成さ
れる。
０に電気的に接続されたプラグ６３と、第３拡散層８０
に電気的に接続されたプラグ８２と、第５拡散層２０５
に電気的に接続されたプラグ８３が形成される。第１層
間絶縁膜６２上には強誘電体膜反応防止膜６５が形成さ
れる。
【００９４】強誘電体膜反応防止膜６５中のプラグ６
３、８３上には保護膜６６が形成され、保護膜６６上に
は下部電極６７が図２９（Ｂ）の２ヶ所に形成される。
保護膜６６及び下部電極６７上には、強誘電体膜６８、
共通電極６９、強誘電体膜７０、及び上部電極７１が順
に積層され、このように積層された第１、第２強誘電体
キャパシタが図２９（Ｂ）の３ヶ所に形成される。
３、８３上には保護膜６６が形成され、保護膜６６上に
は下部電極６７が図２９（Ｂ）の２ヶ所に形成される。
保護膜６６及び下部電極６７上には、強誘電体膜６８、
共通電極６９、強誘電体膜７０、及び上部電極７１が順
に積層され、このように積層された第１、第２強誘電体
キャパシタが図２９（Ｂ）の３ヶ所に形成される。
【００９５】上部電極７１のうち、左端の上部電極７１
上にはプラグ７２が形成され、中央の上部電極７１上に
はプラグ８５が形成される。また、プラグ７２と８５と
を互いに接続する配線８６が形成される。また、配線８
６とプラグ８２とを接続するプラグ８７が強誘電体膜反
応防止膜６５を通じて形成される。さらに各構成要素を
被覆するように第２層間絶縁膜７４が形成される。
上にはプラグ７２が形成され、中央の上部電極７１上に
はプラグ８５が形成される。また、プラグ７２と８５と
を互いに接続する配線８６が形成される。また、配線８
６とプラグ８２とを接続するプラグ８７が強誘電体膜反
応防止膜６５を通じて形成される。さらに各構成要素を
被覆するように第２層間絶縁膜７４が形成される。
【００９６】図２９（Ｂ）に示す断面図では、ゲート７
７の上方に設けられた第２強誘電体キャパシタの上部電
極７１と、ゲート７９の上方に設けられた第２強誘電体
キャパシタの上部電極７１とが配線８６を用いて電気的
に接続される。なお、図２８のＭ−Ｎ線近傍の形状が図
３０に斜視図として示されている。図３０における奥手
の左右方向が図２８におけるＯ−Ｐ線近傍の形状を示し
ている。
７の上方に設けられた第２強誘電体キャパシタの上部電
極７１と、ゲート７９の上方に設けられた第２強誘電体
キャパシタの上部電極７１とが配線８６を用いて電気的
に接続される。なお、図２８のＭ−Ｎ線近傍の形状が図
３０に斜視図として示されている。図３０における奥手
の左右方向が図２８におけるＯ−Ｐ線近傍の形状を示し
ている。
【００９７】図３０の斜視図において、積層された第
１、第２の強誘電体キャパシタの共通電極６９とプラグ
６４とを電気的に接続するダミーのプラグ７３が共通電
極６９の上方に突き出すように形成される。
１、第２の強誘電体キャパシタの共通電極６９とプラグ
６４とを電気的に接続するダミーのプラグ７３が共通電
極６９の上方に突き出すように形成される。
【００９８】図３０の等価回路が図３１に示されてい
る。Ｑi、Ｑi+1は図３０の左側にソース／ドレイン拡散
層を共通にして互いに直列接続された２個のメモリセル
トランジスタに対応し、Ｃi、Ｃi+1は図３０の左側に積
層された第１、第２の強誘電体キャパシタに対応する。
なお、ＷＬi、ＷＬi+1は２個のメモリセルトランジスタ
のゲートに対応する。
る。Ｑi、Ｑi+1は図３０の左側にソース／ドレイン拡散
層を共通にして互いに直列接続された２個のメモリセル
トランジスタに対応し、Ｃi、Ｃi+1は図３０の左側に積
層された第１、第２の強誘電体キャパシタに対応する。
なお、ＷＬi、ＷＬi+1は２個のメモリセルトランジスタ
のゲートに対応する。
【００９９】第４の実施の形態において、強誘電体膜６
８、７０の厚さは、例えば０．１μｍから０．３μｍの
範囲である。下部電極６７、共通電極６９及び上部電極
７１の厚さは０．１μｍから０．２μｍの範囲である。
また、各ゲート(ワード線)７７、７８、７９、２０７、
２０８の厚さは約０．２μｍである。これらの各構成要
素のサイズは一例として示すものであり、設計、仕様に
より変更することが可能である。
８、７０の厚さは、例えば０．１μｍから０．３μｍの
範囲である。下部電極６７、共通電極６９及び上部電極
７１の厚さは０．１μｍから０．２μｍの範囲である。
また、各ゲート(ワード線)７７、７８、７９、２０７、
２０８の厚さは約０．２μｍである。これらの各構成要
素のサイズは一例として示すものであり、設計、仕様に
より変更することが可能である。
【０１００】なお、下部電極６７、共通電極６９及び上
部電極７１の材料膜としてはＴｉ膜上に積層された厚さ
約０．１μｍのＰt膜等が使用される。Ｐｔ膜の下部電
極としては、Ｓｉ層や金属層を用いてもよい。Ｉｒ、Ｉ
ｒＯ2、Ｔｉ／ＴｉＮ／Ｐｔからなる積層構造やＳｒＲ
ｕＯ、Ｒｕ、ＲｕＯ等も下部電極として使用することが
できる。
部電極７１の材料膜としてはＴｉ膜上に積層された厚さ
約０．１μｍのＰt膜等が使用される。Ｐｔ膜の下部電
極としては、Ｓｉ層や金属層を用いてもよい。Ｉｒ、Ｉ
ｒＯ2、Ｔｉ／ＴｉＮ／Ｐｔからなる積層構造やＳｒＲ
ｕＯ、Ｒｕ、ＲｕＯ等も下部電極として使用することが
できる。
【０１０１】強誘電体膜としてはＳｒＢｉＴａＯ混成膜
やＰｂＺｒＴｉＯ（ＰＺＴ；Ｐｂ（ＺｒxＴｉ1-x）
Ｏ3）等の混成膜が使用される。ＰＺＴ膜の場合、膜厚
は、例えば約０．１５μｍとする。このほか、ＢａＳｒ
ＴｉＯ系の混成膜やＢａＴｉＯ3、ＰＬＺＴ、ＬｉＮｂ
Ｏ3、Ｋ3Ｌｉ2Ｎｂ5Ｏ15等も強誘電体膜として使用する
ことができる。すなわち、イオン結合性を有する酸化物
強誘電体膜は、いずれも強誘電体キャパシタ膜として有
効である。層間絶縁膜はＢＰＳＧやＴＥＯＳを用いて形
成される。ビット線は例えばＡｌなどの金属を用いて形
成される。
やＰｂＺｒＴｉＯ（ＰＺＴ；Ｐｂ（ＺｒxＴｉ1-x）
Ｏ3）等の混成膜が使用される。ＰＺＴ膜の場合、膜厚
は、例えば約０．１５μｍとする。このほか、ＢａＳｒ
ＴｉＯ系の混成膜やＢａＴｉＯ3、ＰＬＺＴ、ＬｉＮｂ
Ｏ3、Ｋ3Ｌｉ2Ｎｂ5Ｏ15等も強誘電体膜として使用する
ことができる。すなわち、イオン結合性を有する酸化物
強誘電体膜は、いずれも強誘電体キャパシタ膜として有
効である。層間絶縁膜はＢＰＳＧやＴＥＯＳを用いて形
成される。ビット線は例えばＡｌなどの金属を用いて形
成される。
【０１０２】第４の実施の形態で述べたように、強誘電
体キャパシタを積層して配置することは、１個の強誘電
体キャパシタを同一平面上に配置する従来構造よりも高
集積化に適しており、キャパシタの容量を減少させずに
ビット線間距離及びワード線間距離を縮小することがで
きる。また、キャパシタ面積を従来より大きくしても集
積度を低下させることなく、キャパシタヘのプロセスダ
メージを低減することが可能になる。
体キャパシタを積層して配置することは、１個の強誘電
体キャパシタを同一平面上に配置する従来構造よりも高
集積化に適しており、キャパシタの容量を減少させずに
ビット線間距離及びワード線間距離を縮小することがで
きる。また、キャパシタ面積を従来より大きくしても集
積度を低下させることなく、キャパシタヘのプロセスダ
メージを低減することが可能になる。
【０１０３】また、従来と同一キャパシタ面積となるよ
うに本実施の形態を構成した場合には、ワード線の幅と
間隔が狭められるので、キャパシタ下方のメモリセルト
ランジスタの面積を従来の半分にすることが可能にな
り、大幅な高集積化を図ることができる。すなわち、本
実施の形態によれば、従来技術に比べてメモリセルトラ
ンジスタ当たりのキャパシタ面積を大きくすることがで
きる。
うに本実施の形態を構成した場合には、ワード線の幅と
間隔が狭められるので、キャパシタ下方のメモリセルト
ランジスタの面積を従来の半分にすることが可能にな
り、大幅な高集積化を図ることができる。すなわち、本
実施の形態によれば、従来技術に比べてメモリセルトラ
ンジスタ当たりのキャパシタ面積を大きくすることがで
きる。
【０１０４】このように、強誘電体キャパシタを積層す
ることにより、高集積度で、かつ大面積の強誘電体キャ
パシタを有する強誘電体メモリを容易に実現することが
できる。ここでは、ＣＯＰ (Capacitor On Plug) 構造
をとっているため、プラグをキャパシタ領域中に設ける
ことによりプラグ分の面積を縮小することが可能となり
高集積化に有効である。しかし、本発明はＣＯＰ構造に
限定されるものではなく、他の構造に対しても広く適用
することができる。
ることにより、高集積度で、かつ大面積の強誘電体キャ
パシタを有する強誘電体メモリを容易に実現することが
できる。ここでは、ＣＯＰ (Capacitor On Plug) 構造
をとっているため、プラグをキャパシタ領域中に設ける
ことによりプラグ分の面積を縮小することが可能となり
高集積化に有効である。しかし、本発明はＣＯＰ構造に
限定されるものではなく、他の構造に対しても広く適用
することができる。
【０１０５】（第５の実施の形態）次に、図３２乃至図
３６を用いて第５の実施の形態について説明する。本実
施の形態では、第４の実施の形態で説明した強誘電体キ
ャパシタの製造方法の１例について説明する。
３６を用いて第５の実施の形態について説明する。本実
施の形態では、第４の実施の形態で説明した強誘電体キ
ャパシタの製造方法の１例について説明する。
【０１０６】図２９（Ａ）に示す断面構造を有する強誘
電体キャパシタの製造工程を図３２乃至図３６に示す。
第５の実施の形態に係る強誘電体キャパシタの製造方法
において、第２の実施の形態で説明した図６乃至図２０
までの工程がそのまま適用できるので、図２０の次の工
程から説明する。
電体キャパシタの製造工程を図３２乃至図３６に示す。
第５の実施の形態に係る強誘電体キャパシタの製造方法
において、第２の実施の形態で説明した図６乃至図２０
までの工程がそのまま適用できるので、図２０の次の工
程から説明する。
【０１０７】まず、図３２に示すように、上部電極７１
の保護膜９１上、及び共通電極膜９２上にホトレジスト
９０を形成する。次に、図３３に示すようにＰＥＰを行
い、共通電極膜９２を加工して共通電極６９を形成し、
積層された第１、第２強誘電体キャパシタを形成する。
の保護膜９１上、及び共通電極膜９２上にホトレジスト
９０を形成する。次に、図３３に示すようにＰＥＰを行
い、共通電極膜９２を加工して共通電極６９を形成し、
積層された第１、第２強誘電体キャパシタを形成する。
【０１０８】次に、図３４に示すように、第１、第２強
誘電体キャパシタ上にシリコン酸化膜からなる第２層間
絶縁膜７４をＣＶＤにより堆積し、第２層間絶縁膜７４
の表面を平坦化する。
誘電体キャパシタ上にシリコン酸化膜からなる第２層間
絶縁膜７４をＣＶＤにより堆積し、第２層間絶縁膜７４
の表面を平坦化する。
【０１０９】次に、図３５に示すように、ホトレジスト
９３を形成しＰＥＰを行い、プラグ６３及びプラグ６４
の上方にプラグ電極形成用のコンタクトプラグ窓９４を
ドライエッチングにより形成する。
９３を形成しＰＥＰを行い、プラグ６３及びプラグ６４
の上方にプラグ電極形成用のコンタクトプラグ窓９４を
ドライエッチングにより形成する。
【０１１０】次に、６５０℃、１時間の酸素アニールを
行い、強誘電体特性のプロセスダメージを回復させた
後、図３６に示すように、プラグ及び配線の材料膜をス
パッタ法により堆積し、パターニングしてプラグ７２、
７３と配線８６を一括形成する。なお、プラグ７２の下
方には、プラグ及び配線材料の拡散防止層２１０が形成
されている。さらにプラグ７３の下方にはプラグ及び配
線材料の拡散防止層２１１が形成されている。
行い、強誘電体特性のプロセスダメージを回復させた
後、図３６に示すように、プラグ及び配線の材料膜をス
パッタ法により堆積し、パターニングしてプラグ７２、
７３と配線８６を一括形成する。なお、プラグ７２の下
方には、プラグ及び配線材料の拡散防止層２１０が形成
されている。さらにプラグ７３の下方にはプラグ及び配
線材料の拡散防止層２１１が形成されている。
【０１１１】ここで、プラグ電極材料としてＡｌ／Ｔｉ
Ｎを用いた。ＴｉＮ層は、プラグ７２や配線８６の下部
表面と上部電極７１及び保護膜９１との間において、Ａ
ｌの拡散を防止する拡散防止層であり、他の拡散防止層
を用いることも可能である。
Ｎを用いた。ＴｉＮ層は、プラグ７２や配線８６の下部
表面と上部電極７１及び保護膜９１との間において、Ａ
ｌの拡散を防止する拡散防止層であり、他の拡散防止層
を用いることも可能である。
【０１１２】なお、図２９（Ｂ）に示す第５の実施の形
態における断面構造の形成において、上部電極７１と第
３拡散層８０との接続は、図２４に示す第２の実施の形
態における上部電極１３とソース拡散層２００との接続
と同様に行うことができる。
態における断面構造の形成において、上部電極７１と第
３拡散層８０との接続は、図２４に示す第２の実施の形
態における上部電極１３とソース拡散層２００との接続
と同様に行うことができる。
【０１１３】このように、第５の実施の形態の製造方法
によれば、キャパシタを積層して形成することで、従来
１個のトランジスタ上に１個のキャパシタが形成されて
いたのに対して、２個のトランジスタ上に２個のキャパ
シタが積層して形成されるので、各キャパシタ面積が２
個のトランジスタ領域分となり、従来よりも大きくする
ことができる。このため、メモリセルサイズが縮小され
てもキャパシタ面積に対するセルサイズ縮小の影響が小
さく、プロセスダメージを低減することで製造過程にお
ける不良発生を防止し、半導体記憶装置の信頼性を向上
することが可能になる。
によれば、キャパシタを積層して形成することで、従来
１個のトランジスタ上に１個のキャパシタが形成されて
いたのに対して、２個のトランジスタ上に２個のキャパ
シタが積層して形成されるので、各キャパシタ面積が２
個のトランジスタ領域分となり、従来よりも大きくする
ことができる。このため、メモリセルサイズが縮小され
てもキャパシタ面積に対するセルサイズ縮小の影響が小
さく、プロセスダメージを低減することで製造過程にお
ける不良発生を防止し、半導体記憶装置の信頼性を向上
することが可能になる。
【０１１４】第５の実施形態によれば、下部電極６７が
隣接するトランジスタ同士で共有化されるので、第１の
実施形態に比べてさらに高集積化が達成される。第５の
実施の形態の直接接続では、２層構造の強誘電体膜を有
するキャパシタを２個ずつ組み合わせて、１個のプラグ
を用いて、上部電極を半導体基板中の拡散層と接続して
いる。このため、上部電極と拡散層とを接続するプラグ
を設ける領域を大幅に削減することができる。なお、本
発明は上記の実施形態に限定されるものでなく、その要
旨を逸脱しない範囲で種々変形して実施することができ
る。
隣接するトランジスタ同士で共有化されるので、第１の
実施形態に比べてさらに高集積化が達成される。第５の
実施の形態の直接接続では、２層構造の強誘電体膜を有
するキャパシタを２個ずつ組み合わせて、１個のプラグ
を用いて、上部電極を半導体基板中の拡散層と接続して
いる。このため、上部電極と拡散層とを接続するプラグ
を設ける領域を大幅に削減することができる。なお、本
発明は上記の実施形態に限定されるものでなく、その要
旨を逸脱しない範囲で種々変形して実施することができ
る。
【０１１５】
【発明の効果】本発明によれば、メモリセルのキャパシ
タ容量を減少させることなく集積度を高めることが可能
な半導体記憶装置及びその製造方法を提供するができ
る。
タ容量を減少させることなく集積度を高めることが可能
な半導体記憶装置及びその製造方法を提供するができ
る。
【図１】 本発明の第１の実施の形態に係るメモリセル
の構成を示す図２における“Ａ−Ｂ”線上の断面図。
の構成を示す図２における“Ａ−Ｂ”線上の断面図。
【図２】 本発明の第１の実施の形態のメモリセルの構
成を示す上面図。
成を示す上面図。
【図３】 本発明の第１の実施の形態に係るメモリセル
の構成を示す図２における“Ｃ−Ｄ”線上の断面図。
の構成を示す図２における“Ｃ−Ｄ”線上の断面図。
【図４】 本発明の第１の実施の形態に係るメモリセル
の構成を示す図２における“Ｅ−Ｆ”線上の断面図。
の構成を示す図２における“Ｅ−Ｆ”線上の断面図。
【図５】 （Ａ）は、本発明の第１の実施の形態に係る
メモリセルの構成を示す図２における“Ｃ−Ｄ”線上及
び“Ｅ−Ｆ”線上付近の断面図であり、（Ｂ）は、図５
（Ａ）に示された構成の等価回路図である。
メモリセルの構成を示す図２における“Ｃ−Ｄ”線上及
び“Ｅ−Ｆ”線上付近の断面図であり、（Ｂ）は、図５
（Ａ）に示された構成の等価回路図である。
【図６】 本発明の第２の実施の形態のメモリセルの製
造方法の一工程を示す断面図。
造方法の一工程を示す断面図。
【図７】 本発明の第２の実施の形態のメモリセルの製
造方法の一工程を示す断面図。
造方法の一工程を示す断面図。
【図８】 本発明の第２の実施の形態のメモリセルの製
造方法の一工程を示す断面図。
造方法の一工程を示す断面図。
【図９】 本発明の第２の実施の形態のメモリセルの製
造方法の一工程を示す断面図。
造方法の一工程を示す断面図。
【図１０】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図１１】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図１２】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図１３】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図１４】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図１５】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図１６】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図１７】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図１８】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図１９】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図２０】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図２１】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図２２】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図２３】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図２４】 本発明の第２の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図２５】 本発明の第３の実施の形態に係るメモリセ
ルの平面図。
ルの平面図。
【図２６】 本発明の第３の実施の形態に係る図２５に
おける“Ｇ−Ｈ”線上での断面図。
おける“Ｇ−Ｈ”線上での断面図。
【図２７】 （Ａ）は、本発明の第３の実施の形態に係
る図２５における“Ｋ−Ｌ”線上での断面図であり、
（Ｂ）は、第３の実施の形態に係るメモリセルの等価回
路図である。
る図２５における“Ｋ−Ｌ”線上での断面図であり、
（Ｂ）は、第３の実施の形態に係るメモリセルの等価回
路図である。
【図２８】 本発明の第４の実施の形態に係るメモリセ
ルの平面図。
ルの平面図。
【図２９】 （Ａ）は、本発明の第４の実施の形態に係
る図２８における“Ｍ−Ｎ”線上での断面図であり、
（Ｂ）は、本発明の第４の実施の形態に係る図２８にお
ける“Ｏ−Ｐ”線上での断面図である。
る図２８における“Ｍ−Ｎ”線上での断面図であり、
（Ｂ）は、本発明の第４の実施の形態に係る図２８にお
ける“Ｏ−Ｐ”線上での断面図である。
【図３０】 本発明の第４の実施の形態に係る図２８に
おける“Ｍ−Ｎ”線及び“Ｏ−Ｐ”線上近傍の斜視図。
おける“Ｍ−Ｎ”線及び“Ｏ−Ｐ”線上近傍の斜視図。
【図３１】 本発明の第４の実施の形態に係る図３０の
等価回路図。
等価回路図。
【図３２】 本発明の第５の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図３３】 本発明の第５の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図３４】 本発明の第５の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図３５】 本発明の第５の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図３６】 本発明の第５の実施の形態のメモリセルの
製造方法の一工程を示す断面図。
製造方法の一工程を示す断面図。
【図３７】 従来の強誘電体メモリの構造を示す断面
図。
図。
１ 半導体基板 ２、２００ ソース拡散層（共通ソース拡散層） ４、６２ 第１層間絶縁膜 ５、６、１４、１５、２６，２７、２９、３０、６３、
６４、７２、７３、８２、８３、８５、８７ プラグ ７、４４、６５ 強誘電体反応防止膜 ８、５３、６６、９１ 保護膜 ９、６７ 下部電極 １０、１２、６８、７０ 強誘電体膜 １１，１６ プレート線 １３、７１ 上部電極 １７ 第１ビット線 １８ 第２ビット線 １９、７４ 第２層間絶縁膜 ２０、７５ 第１強誘電体キャパシタ ２１、７６ 第２強誘電体キャパシタ ２２ プレート線コンタクト ２５、７７、７８、７９、２０７，２０８ ワード線
（ゲート） ２８、２０１ ドレイン拡散層 ４０，４５、５０、５４、５５、５６、９０、９３ ホ
トレジスト ４１、４６、５７、９４、２０２ コンタクトプラグ窓 ４２ プラグ電極材料膜 ４３ プラグ電極酸化防止膜 ４７ ＴｉＡｌＮ膜 ４８ ＩｒＯx膜 ４９、５１、５２ 材料膜 ６０ 第１拡散層 ６１ 第２拡散層 ６９ 共通電極 ８０ 第３拡散層 ８１ 第４拡散層 ８６ 配線 ９２ 共通電極膜 ２０５ 第５拡散層 ２０９ 第６拡散層 ２１０、２１１ 拡散防止層
６４、７２、７３、８２、８３、８５、８７ プラグ ７、４４、６５ 強誘電体反応防止膜 ８、５３、６６、９１ 保護膜 ９、６７ 下部電極 １０、１２、６８、７０ 強誘電体膜 １１，１６ プレート線 １３、７１ 上部電極 １７ 第１ビット線 １８ 第２ビット線 １９、７４ 第２層間絶縁膜 ２０、７５ 第１強誘電体キャパシタ ２１、７６ 第２強誘電体キャパシタ ２２ プレート線コンタクト ２５、７７、７８、７９、２０７，２０８ ワード線
（ゲート） ２８、２０１ ドレイン拡散層 ４０，４５、５０、５４、５５、５６、９０、９３ ホ
トレジスト ４１、４６、５７、９４、２０２ コンタクトプラグ窓 ４２ プラグ電極材料膜 ４３ プラグ電極酸化防止膜 ４７ ＴｉＡｌＮ膜 ４８ ＩｒＯx膜 ４９、５１、５２ 材料膜 ６０ 第１拡散層 ６１ 第２拡散層 ６９ 共通電極 ８０ 第３拡散層 ８１ 第４拡散層 ８６ 配線 ９２ 共通電極膜 ２０５ 第５拡散層 ２０９ 第６拡散層 ２１０、２１１ 拡散防止層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 國島 巌 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F083 FR02 GA09 JA02 JA14 JA15 JA17 JA19 JA36 JA38 JA39 JA40 JA43 KA05 KA19 MA05 MA06 MA17 MA19 PR33 PR34
Claims (20)
- 【請求項１】半導体基板と、 前記半導体基板上に形成された層間絶縁膜と、 前記層間絶縁膜上に形成された第１電極と、 前記第１電極上に形成された第１強誘電体膜と、 前記第１強誘電体膜上に形成された第２電極と、 前記第２電極上に形成された第２強誘電体膜と、 前記第２強誘電体膜上に形成された第３電極とを有する
ことを特徴とする半導体記憶装置。 - 【請求項２】前記第１電極の下方に一定方向に延伸して
形成されたワード線をさらに備え、前記第２電極は、前
記ワード線の延伸方向に沿って前記第１電極よりも長く
形成されることを特徴とする請求項１記載の半導体記憶
装置。 - 【請求項３】前記第１強誘電体膜及び第２強誘電体膜
は、ＳｒＢｉＴａＯ系、ＰｂＺｒＴｉＯ系（ＰＺＴ；Ｐ
ｂ（ＺｒxＴｉ1-x）Ｏ3を含む）、ＢａＳｒＴｉＯ系の
混成膜、及びＢａＴｉＯ3、ＰＬＺＴ、ＬｉＮｂＯ3、Ｋ
3Ｌｉ2Ｎｂ5Ｏ15等からなるイオン結合性を有する酸化
物強誘電体膜のいずれかから選ばれることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項４】前記第１乃至第３電極は、Ｔｉ／Ｐt、Ｔ
ｉ／ＴｉＮ／Ｐｔ等の積層膜、及びＩｒ、ＩｒＯ2、Ｓ
ｒＲｕＯ、Ｒｕ、ＲｕＯ等を下部電極とするＰｔ膜のい
ずれかからなることを特徴とする請求項１記載の半導体
記憶装置。 - 【請求項５】半導体基板と、 前記半導体基板上に形成され、ゲート並びに前記ゲート
を挟んで対向して配置された第１拡散層及び第２拡散層
を有する第１トランジスタと、 前記半導体基板上に前記第１トランジスタに隣接して形
成され、ゲート並びに前記ゲートを挟んで対向して配置
された第３拡散層及び第４拡散層を有する第２トランジ
スタと、 前記第１拡散層に接続された第１プラグ電極と、 前記第２拡散層に接続された第２プラグ電極と、 前記第３拡散層に接続された第３プラグ電極と、 前記第４拡散層に接続された第４プラグ電極と、 前記第２プラグ電極に接続された第１ビット線と、 前記第４プラグ電極に接続された第２ビット線と、 前記第１拡散層に前記第１プラグ電極を介して接続され
た第１電極と、 前記第１電極上に形成された第１強誘電体膜と、 前記第１強誘電体膜上に形成された第２電極と、 前記第２電極上に形成された第２強誘電体膜と、 前記第２強誘電体膜上に形成された第３電極と、 前記第３電極と前記第３拡散層とに接続された配線とを
具備することを特徴とする半導体記憶装置。 - 【請求項６】前記第１トランジスタのゲート及び第２ト
ランジスタのゲートが接続されたワード線と、 前記第２電極をなす前記ワード線方向に延伸して形成さ
れたプレート線と、 前記第１電極、前記第１電極上の第１強誘電体膜、及び
前記第１強誘電体膜上の第２電極からなる第１強誘電体
キャパシタと、 前記第２電極、前記第２電極上の第２強誘電体膜、及び
前記第２強誘電体膜上の第３電極からなる第２強誘電体
キャパシタとを具備し、 前記第１トランジスタのドレインは前記第１ビット線に
接続され、 前記第１トランジスタのソースは前記第１強誘電体キャ
パシタの第１電極に接続され、 前記第２トランジスタのドレインは前記第２ビット線に
接続され、 前記第２トランジスタのソースは前記第２強誘電体キャ
パシタの第３電極に接続されることを特徴とする請求項
５記載の半導体記憶装置。 - 【請求項７】前記第１強誘電体膜及び前記第２強誘電体
膜は、ＳｒＢｉＴａＯ系、ＰｂＺｒＴｉＯ系（ＰＺＴ；
Ｐｂ（ＺｒxＴｉ1-x）Ｏ3を含む）、ＢａＳｒＴｉＯ系
の混成膜、及びＢａＴｉＯ3、ＰＬＺＴ、ＬｉＮｂＯ3、
Ｋ3Ｌｉ2Ｎｂ5Ｏ15等のイオン結合性を有する酸化物強
誘電体膜のいずれかから選ばれることを特徴とする請求
項５記載の半導体記憶装置。 - 【請求項８】前記第１乃至第３電極は、Ｔｉ／Ｐt、Ｔ
ｉ／ＴｉＮ／Ｐｔ等の積層膜、及びＩｒ、ＩｒＯ2、Ｓ
ｒＲｕＯ、Ｒｕ、ＲｕＯ等を下部電極とするＰｔ膜のい
ずれかから選ばれることを特徴とする請求項５記載の半
導体記憶装置。 - 【請求項９】半導体基板と、 前記半導体基板上に形成され、ゲート並びに前記ゲート
を挟んで対向して配置された第１拡散層及び第２拡散層
を有する第１トランジスタと、 前記半導体基板上に前記第1トランジスタに隣接して形
成され、ゲート及び前記ゲートを挟んで前記第１拡散層
に対向して配置された第3拡散層を有し、前記第１拡散
層を共有する第２トランジスタと、 前記第１拡散層に接続された第１プラグ電極と、 前記第２拡散層に接続された第２プラグ電極と、 前記第1プラグ電極から離間して前記第1拡散層に接続さ
れた第３プラグ電極と、 前記第2プラグ電極に接続されたビット線と、 前記第１拡散層に前記第１プラグ電極を介して接続され
た第１電極と、 前記第１電極上に形成された第１強誘電体膜と、 前記第１強誘電体膜上に形成された第２電極と、 前記第２電極上に形成された第２強誘電体膜と、 前記第２強誘電体膜上に形成された第３電極と、 前記第３電極と前記第１拡散層とに前記第３プラグ電極
を介して接続された配線とを具備することを特徴とする
半導体記憶装置。 - 【請求項１０】半導体基板と、 前記半導体基板上に形成され、ゲート並びにこのゲート
を挟んで対向して配置された第１拡散層及び第２拡散層
を有するトランジスタと、 前記第１拡散層に接続された第１プラグ電極と、 前記第２拡散層に接続された第２プラグ電極と、 前記第１プラグ電極から離間して前記第１拡散層に接続
された第３プラグ電極と、 前記第２プラグ電極に接続されたビット線と、 前記第１拡散層に前記第１プラグ電極を介して接続され
た第１電極と、 前記第１電極上に形成された第１強誘電体膜と、 前記第１強誘電体膜上に形成された第２電極と、 前記第２電極上に形成された第２強誘電体膜と、 前記第２強誘電体膜上に形成された第３電極と、 前記第３電極に接続され、前記第３プラグ電極を介して
前記第１拡散層に接続された配線とを具備することを特
徴とする半導体記憶装置。 - 【請求項１１】前記トランジスタのゲートが接続された
ワード線と、 前記第２電極をなす前記ワード線方向に延伸して形成さ
れたプレート線と、 前記第１電極、前記第１電極上の第１強誘電体膜、及び
前記第１強誘電体膜上の第２電極からなる第１強誘電体
キャパシタと、 前記第２電極、前記第２電極上の第２強誘電体膜、及び
前記第２強誘電体膜上の第３電極からなる第２強誘電体
キャパシタとを具備し、 前記トランジスタのドレインは前記ビット線に接続さ
れ、 前記トランジスタのソースは前記第１強誘電体キャパシ
タの第１電極と前記第２強誘電体キャパシタの第３電極
に接続されることを特徴とする請求項１０記載の半導体
記憶装置。 - 【請求項１２】前記第１強誘電体膜及び前記第２強誘電
体膜は、ＳｒＢｉＴａＯ系、ＰｂＺｒＴｉＯ系（ＰＺ
Ｔ；Ｐｂ（ＺｒxＴｉ1-X）Ｏ3を含む）、ＢａＳｒＴｉ
Ｏ系の混成膜、及びＢａＴｉＯ3、ＰＬＺＴ、ＬｉＮｂ
Ｏ3、Ｋ3Ｌｉ2Ｎｂ5Ｏ15等からなるイオン結合性を有す
る酸化物強誘電体膜のいずれかであることを特徴とする
請求項１０記載の半導体記憶装置。 - 【請求項１３】前記第１乃至第３電極は、Ｔｉ／Ｐt、
Ｔｉ／ＴｉＮ／Ｐｔ等の積層膜、及びＩｒ、ＩｒＯ2、
ＳｒＲｕＯ、Ｒｕ、ＲｕＯ等を下部電極とするＰｔ膜の
いずれかから選ばれることを特徴とする請求項１０記載
の半導体記憶装置。 - 【請求項１４】対向する上側電極、下側電極間に第１強
誘電体膜を有する第１強誘電体キャパシタと、 対向する上側電極、下側電極間に第２強誘電体膜を有す
る第２強誘電体キャパシタとを具備し、 前記第１強誘電体キャパシタの上側電極を前記第１、第
２の強誘電体キャパシタの共通電極として、前記第２強
誘電体キヤパシタが前記第１強誘電体キャパシタの上側
に積層された強誘電体キャパシタ部とを有することを特
徴とする半導体記憶装置。 - 【請求項１５】３個以上の前記強誘電体キャパシタ部が
隣接配置され、前記３個以上の前記強誘電体キャパシタ
部は、互いに隣接する第１、第２、第３の強誘電体キャ
パシタ部を含み、前記第１強誘電体キャパシタ部は前記
第２強誘電体キャパシタ部と前記第１強誘電体キャパシ
タの下側電極で互いに接続され、前記第２強誘電体キャ
パシタ部は前記第３強誘電体キャパシタ部と前記第２強
誘電体キャパシタの上側電極で互いに接続されることを
特徴とする請求項１４記載の半導体記憶装置。 - 【請求項１６】ソース又はドレインを共通にして複数の
トランジスタが直列に接続され、 前記複数のトランジスタは、ソース又はドレインを共通
にして直列に接続された第１、第２トランジスタを含
み、 前記複数のトランジスタのゲートはそれぞれワード線に
接続され、 前記第１、第２のトランジスタの上方には前記強誘電体
キャパシタ部１個を備え、 前記第１のトランジスタのソースは前記強誘電体キャパ
シタ部を構成する前記第1の強誘電体キャパシタの下側
電極に接続され、 前記第１トランジスタのドレインと前記第2のトランジ
スタのソースとは前記第１、第２のトランジスタの共通
電極をなし、 前記第１、第２のトランジスタの共通電極は前記強誘電
体キャパシタ部を構成する前記第１、第２の強誘電体キ
ャパシタの共通電極に接続され、 前記第２のトランジスタのドレインは前記強誘電体キャ
パシタ部を構成する前記第２の強誘電体キャパシタの上
側電極に接続されることを特徴とする請求項１４記載の
半導体記憶装置。 - 【請求項１７】前記第１、第２強誘電体膜は、ＳｒＢｉ
ＴａＯ系、ＰｂＺｒＴｉＯ系（ＰＺＴ；Ｐｂ（ＺｒxＴ
ｉ1-x）Ｏ3を含む）、ＢａＳｒＴｉＯ系の混成膜、及び
ＢａＴｉＯ3、ＰＬＺＴ、ＬｉＮｂＯ3、Ｋ3Ｌｉ2Ｎｂ5
Ｏ15等からなるイオン結合性を有する酸化物強誘電体膜
のいずれかであることを特徴とする請求項１４記載の半
導体記憶装置。 - 【請求項１８】前記上側、下側電極及び前記共通電極
は、Ｔｉ／Ｐt、Ｔｉ／ＴｉＮ／Ｐｔ等の積層膜、及び
Ｉｒ、ＩｒＯ2、ＳｒＲｕＯ、Ｒｕ、ＲｕＯ等を下部電
極とするＰｔ膜のいずれかから選ばれることを特徴とす
る請求項１４記載の半導体記憶装置。 - 【請求項１９】半導体基板上に第１拡散層及びこの第１
拡散層から一定距離だけ離間した位置に第２拡散層を形
成する工程と、 前記半導体基板上に第１絶縁膜を形成する工程と、 前記第１絶縁膜中に前記第１拡散層に接続する第１プラ
グ電極を形成する工程と、 前記第１絶縁膜中に前記第２拡散層に接続する第２プラ
グ電極を形成する工程と、 前記半導体基板の上方に前記第１プラグ電極を介して前
記第１拡散層に接続する第１電極層を形成する工程と、 前記第１電極層を所定形状に加工して第１電極を形成す
る工程と、 前記第１電極上に第１強誘電体膜を形成する工程と、 前記第１強誘電体膜上に第２電極層を形成する工程と、 前記第２電極層上に第２強誘電体膜を形成する工程と、 前記第２強誘電体膜上に第３電極層を形成する工程と、 前記第２強誘電体膜及び前記第３電極層を所定形状に加
工する工程と、 前記第２電極層を所定形状に加工する工程と、 前記第１強誘電体膜上に第２絶縁膜を形成する工程と、 前記第２絶縁膜中に前記第３電極に接続する第３プラグ
電極を形成する工程と、 前記第２絶縁膜中に前記第２プラグ電極に接続する第４
プラグ電極を形成する工程と、 前記第２絶縁膜上に前記第３プラグ電極及び前記第４プ
ラグ電極に接続される配線を形成する工程とを有するこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項２０】半導体基板上に第１拡散層、前記第１拡
散層から一定距離離間した位置に第２拡散層、及び前記
第２拡散層から一定距離離間した位置に第３拡散層を形
成する工程と、 前記半導体基板上に第１絶縁膜を形成する工程と、 前記第１絶縁膜中に前記第１拡散層に接続する第１プラ
グ電極を形成する工程と、 前記第１絶縁膜中に前記第２拡散層に接続する第２プラ
グ電極を形成する工程と、 前記第１絶縁膜中に前記第３拡散層に接続する第３プラ
グ電極を形成する工程と、 前記半導体基板の上方に前記第１プラグ電極を介して前
記第１拡散層に接続する第１電極層を形成する工程と、 前記第１電極層を所定形状に加工して第１電極を形成す
る工程と、 前記第１電極上に第１強誘電体膜を形成する工程と、 前記第１強誘電体膜上に第２電極層を形成する工程と、 前記第２電極層上に第２強誘電体膜を形成する工程と、 前記第２強誘電体膜上に第３電極層を形成する工程と、 前記第３強誘電体膜及び前記第３電極層を所定形状に加
工する工程と、 前記第２電極層を所定形状に加工する工程と、 前記第１強誘電体膜上に第２絶縁膜を形成する工程と、 前記第２絶縁膜中に前記第３電極に接続する第４プラグ
電極を形成する工程と、 前記第２絶縁膜中に前記第２プラグ電極及び前記第２電
極に接続する第５プラグ電極を形成する工程と、 前記第２絶縁膜中に前記第３プラグ電極に接続する第６
プラグ電極を形成する工程と、 前記第６プラグ電極及び前記第４プラグ電極に接続する
配線を前記第２絶縁膜上に形成する工程とを有すること
を特徴とする半導体記憶装置の製造方法。
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