KR20050010863A - 신뢰성 및 밀도가 개선된 강유전체 메모리 집적 회로 - Google Patents

신뢰성 및 밀도가 개선된 강유전체 메모리 집적 회로 Download PDF

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KR20050010863A
KR20050010863A KR10-2004-7019773A KR20047019773A KR20050010863A KR 20050010863 A KR20050010863 A KR 20050010863A KR 20047019773 A KR20047019773 A KR 20047019773A KR 20050010863 A KR20050010863 A KR 20050010863A
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Abstract

체인 메모리 아키텍처로 배열된 메모리 셀들을 갖는 IC가 개시된다. 스트랩을 이용하여 최상부 캐패시터 전극들과 활성 영역간의 최상부 국부적 상호연결이 달성된다. 스트랩을 이용하면 추가 금속층이 필요없으므로, 제조 비용을 감소시킨다. 더욱이, 캐패시터들의 상이한 층들로부터 스트랩을 격리시키기 위해 측벽 스페이서들이 사용된다. 스페이서의 사용은 스트랩이 자기-정렬될 수 있게 할 수 있어 유익하다.

Description

신뢰성 및 밀도가 개선된 강유전체 메모리 집적 회로{FERROELECTRIC MEMORY INTEGRATED CIRCUIT WITH IMPROVED RELIABILITY AND DENSITY}
리드 지르코네이트 티타네이트(lead zirconate titanate; PZT)와 같은 강유전체 금속 산화 세라믹 물질들은 강유전체 반도체 메모리 디바이스에서의 사용을 위해 연구되어 왔다. 또한, 여타의 강유전체 물질, 예를 들어 스트론튬 비스무스 탄탈레이트(strontium bismuth tantalate; SBT)가 사용될 수도 있다. 도 1은 트랜지스터(130) 및 강유전체 캐패시터(140)를 갖는 종래의 강유전체 메모리 셀(105)을 도시한다. 하나의 캐패시터 전극(142)은 플레이트라인(170)에 결합(couple)되고, 또 다른 캐패시터 전극(141)은 트랜지스터 게이트에 결합된 워드라인(150)의 (활성 또는 비활성) 상태에 따라 비트라인(160)으로부터 캐패시터를 선택적으로 결합 또는 해제(decouple)하는 트랜지스터에 결합된다.
강유전체 메모리는 잔류 분극(remanent polarization)으로서 캐패시터내에 정보를 저장한다. 메모리 셀에 저장된 로직 값은 강유전체 캐패시터의 분극에 따라달라진다. 캐패시터의 분극을 바꾸기 위해서는, 스위칭 전압(보자력 전압(coercive voltage))보다 큰 전압이 그 전극들에 걸쳐 인가될 필요가 있다. 강유전체 캐패시터의 장점은, 전력이 제거된 후에도 그 분극 상태를 유지하여 비-휘발성 메모리 셀을 생성한다는 것이다.
도 2는 체인(202)으로 구성된 복수의 강유전체 메모리 셀들을 도시한다. 이러한 메모리 아키텍처는, 예를 들어 Takashima 외의 1997 Symposium on VLSI Circuits Digest of Technical Papers, p.83f 및 Takashima 외의 IEEE J. Solid-State Circuits, vol. 33, 787-792 페이지(1998년 5월)에 개시되어 있으며, 본 명세서에서 인용참조된다. 각각 트랜지스터(230)가 캐패시터(240)에 병렬로 결합된 체인의 메모리 셀(205)들은 직렬로 결합된다. 예를 들어, 셀 트랜지스터의 게이트는 워드라인으로서 역할하거나 또는 워드라인에 결합된 게이트 컨덕터이다. 체인의 일 단부(213)는 비트라인에 결합되는 한편, 다른 단부(214)는 플레이트라인에 결합된다. 복수의 체인들이 워드라인들에 의해 상호연결(interconnect)되거나 어드레스되어, 메모리 블록 또는 어레이를 형성한다.
도 3은 종래의 메모리 체인(302)의 단면도를 도시한다. 도시된 바와 같이, 메모리 셀의 트랜지스터(330)는 기판(310)상에 형성된다. 인접한 셀 트랜지스터는 공통 확산 영역(common diffusion region)을 공유한다. 메모리 체인의 캐패시터(340)는 쌍으로 그룹화(group)된다. 저부 전극(bottom electrode; 341)은 인접한 캐패시터들에 대한 공통 전극으로서 역할한다. 캐패시터 쌍으로부터의 캐패시터의 최상부 전극(342)은 인접한 쌍의 캐패시터의 최상부 전극에 결합되고, 따라서 데이지 체인(daisy chain)을 형성한다. 최상부 캐패시터 전극들은 활성 영역 최상부 전극(active area top electrode; AATE) 플러그(386)들을 통해 셀 트랜지스터들에 결합된다.
종래에는, 인접한 캐패시터 쌍들의 최상부 전극들의 결합은 플러그(348)들 및 도전 라인(362)으로 달성된다. 그 결과로, 체인 아키텍처(chained architecture)의 사용은 콘택 플러그들 및 금속 라인들의 형성을 포함하는 추가 금속 공정을 필요로 한다. 추가 금속 공정의 필요는 제조 비용 및 원 공정 시간(raw process time)을 증가시킨다. 더욱이, 콘택들의 형성은 추가 패터닝 또는 에칭 단계를 필요로 하는 데, 이는 추가 에칭 손상을 유발한다.
도 4는 메모리 체인의 2개의 인접한 캐패시터 쌍(309)의 평면도를 도시한다. 상부 캐패시터 전극 플러그(386)는 캐패시터 쌍들 사이에 위치된다. 이러한 상부 캐패시터 전극 플러그들의 사용은 캐패시터 쌍들간의 3F의 간격(spacing)을 필요로 하며, 여기서 F는 피처 크기 또는 IC의 그라운드 룰(ground rule)이다. 플러그에 대해 1F(one F)가 요구되는 한편, 인접한 캐패시터 쌍들의 저부 전극들로부터의 분리(separation)를 위해 플러그의 각각의 측면상에서 1F가 요구된다. 불필요한 간격은 셀 크기를 증가시킨다.
상술한 서술내용으로부터, 셀 크기를 감소시키는 것 뿐 아니라 추가 금속 공정이 필요없는 셀 크기를 감소시키는 체인 아키텍처를 제공하는 것이 바람직하다.
본 발명은 메모리 집적 회로(IC)에 관한 것이다. 보다 상세하게는, 본 발명은 메모리 IC, 예를 들어 직렬 아키텍처(series architecture)를 갖는 강유전체 메모리 IC에 관한 것이다.
도 1은 종래의 강유전체 메모리 셀을 도시하는 도면;
도 2는 종래의 메모리 체인을 도시하는 도면;
도 3은 종래의 메모리 체인의 단면도를 도시하는 도면;
도 4는 종래의 메모리 체인의 일부분의 평면도를 도시하는 도면;
도 5는 본 발명의 일 실시예에 따른 메모리 체인의 단면도;
도 6 내지 도 10은 본 발명의 일 실시예에 따른 메모리 체인을 형성하는 공정을 도시하는 도면; 및
도 11은 본 발명의 일 실시예에 따른 메모리 체인의 일부분의 평면도를 도시하는 도면이다.
본 발명은 체인 아키텍처로 된 메모리 블록 또는 어레이를 갖는 IC에 관한것이다. 더욱 상세하게는, 본 발명은 체인 아키텍처에서 금속층을 감소시키는 것에 관한 것이다. 체인 아키텍처에서는, 메모리 셀 트랜지스터들이 인접한 트랜지스터들과 공통 확산 영역을 공유한다. 셀 트랜지스터들은 쌍으로 그룹화되며, 저부 전극들은 그 쌍내에서 공통이다. 인접한 캐패시터 쌍들의 인접한 캐패시터들의 최상부 전극들은 함께 셀 트랜지스터의 공통 확산 영역(예를 들어, 활성 영역 또는 AA)에 결합된다. 체인의 단부들에 위치된 메모리 셀들의 경우, 그들의 최상부 전극들은 그들 각자의 셀 트랜지스터들의 확산 영역들에 결합된다. 저부 전극들은 셀 트랜지스터들의 다른 확산 영역들에 결합된다.
본 발명에 따르면, 캐패시터들의 최상부 전극들을 AA에 결합시키기 위해 도전 스트랩(conductive strap)이 사용된다. 캐패시터들의 측벽들상에는 스페이서가 제공되어, 캐패시터들의 상이한 층들로부터 상기 스트랩을 격리(isolate)시킨다. 스페이서는 스트랩이 자기-정렬(self-align)되게 한다. 또한, 스페이서는 강유전체 물질에 대한 인캡슐레이션(encapsulation)으로서 역할한다. 일 실시예에서, 스페이서 물질은 알루미늄 산화물을 포함하여 이루어진다.
또 다른 실시예에서, 최상부 전극들을 AA에 결합시키는 콘택들은 저부 전극들을 AA에 결합시키는 콘택들보다 낮다. 이는 최상부 전극의 콘택으로의 저부 전극의 정렬이 중요하지 않다(non-critical)는 점에서 유익하다. 스트랩을 최상부 전극과 AA간의 국부적인 상호연결부로서 사용하면, 추가 금속층이 필요없게 되고, 이는 처리 비용을 감소시킨다.
본 발명은 일반적으로 체인 메모리 아키텍처에 관한 것이다. 일 실시예에서, 본 발명은 체인 아키텍처로 구현된 강유전체 메모리 셀에 관한 것이다. 또한, 본 발명은 체인 아키텍처로 배열된 다른 종류의 메모리 셀들에도 적용할 수 있다. 도 5는 본 발명의 일 실시예에 따른 메모리 체인(402)의 단면도를 도시한다. 메모리 체인은 기판(410)상에 형성된 복수의 메모리 셀(4051내지 405x)을 포함하여 이루어진다. 메모리 셀들 각각은 캐패시터에 병렬로 결합된 셀 트랜지스터(430)를 포함하여 이루어진다. 체인의 셀들은 직렬로 결합된다. 예시적으로, 메모리 체인은 8개의 메모리 셀(즉, x=8)을 포함하여 이루어진다. 또한, 이와 다른 수의 메모리 셀을 갖는 메모리 체인을 제공하는 것도 유용하다. 바람직하게는, 체인내의 셀들의 수는 2y이며, 여기서 y는 1이상의 정수이다.
예를 들어, 트랜지스터는 n-FET, p-FET, p-FET과 n-FET의 조합이거나, 또는 이와 다른 종류의 트랜지스터가 사용될 수도 있다. 일 실시예에서, 트랜지스터(430)는 인접한 트랜지스터와 공통 확산 영역을 공유한다. 선택 트랜지스터(미도시됨)는 체인의 일 단부상에 제공될 수 있으며, 체인을 비트라인에 선택적으로 결합 또는 해제할 수 있다. 선택 트랜지스터는 체인의 제1셀 트랜지스터와 공통 확산 영역을 공유할 수 있다.
트랜지스터 위에는 셀 캐패시터가 제공된다. 일 실시예에서, 캐패시터는 강유전체 캐패시터일 수 있다. 대안적으로, 비-강유전체 메모리 캐패시터와 같이, 다른 종류의 캐패시터가 제공될 수 있다. 강유전체 캐패시터는 리드 지르코늄 티타네이트(PZT)와 같은 강유전층을 포함하여 이루어진다. 또한, 스트론튬 비스무스 탄탈레이트(SBT)와 같이, 다른 강유전체 물질도 유용하다. 또한, 다층 강유전 구조체(multilayered ferrolectric structure)도 유용하다. 강유전층은, 예를 들어 귀금속(플래티늄)으로 형성된 제1전극과 제2전극 사이에 배치된다. 또한, 스트론튬 루테늄 산화물(SRO) 또는 이리듐 산화물(IrO)과 같이, 다른 종류의 도전 물질이 사용될 수도 있다. 또한, Ti, TiN, Ir 또는 이와 다른 물질과 같은 추가 물질을 포함할 수 있는 다층 전극 구조체도 유용하다. 제1전극 및 제2전극은 동일한 물질로 형성될 필요는 없다.
인터레벨 유전(interlevel dielectric; ILD)층(426)이 제공되어, 트랜지스터와 캐패시터를 분리(separate)한다. ILD는 예를 들어 실리콘 산화물을 포함하여 이루어진다. ILD를 형성하기 위해, 실리콘 질화물과 같은 다른 종류의 유전 물질이 사용될 수 있다.
예를 들어, 플러그로의 산소 확산을 방지 또는 억제하기 위해, 플러그와 저부 전극 사이에는 배리어층이 제공될 수 있다. 일 실시예에서, 배리어층은 이리듐을 포함하여 이루어진다. 이와 다른 종류의 배리어층도 유용하다. 배리어층의 사용은, 강유전체, 높은 k 유전체, 또는 플러그 산화가 우려되는 여타의 어플리케이션에 특히 유용하다. 또한, 배리어층의 접착을 촉진시키기 위해서 배리어층과 ILD층 사이에 접착층(adhesion layer)이 제공될 수 있다. 접착층은, 예를 들어 티타늄을 포함하여 이루어질 수 있다. ILD층과 배리어층간의 접착을 촉진시키는 다른 종류의 물질들도 유용하다.
일 실시예에서, 2개의 인접한 캐패시터(440)가 공통 전극을 공유하여, 캐패시터들이 쌍(409)들로 그룹화된다. 캐패시터들은 저부 공통 전극을 공유하는 것이 바람직하다. ILD내에는 활성 영역 저부 전극(active area bottom electrode; AABE) 플러그(485)들이 제공되며, 그 각각은 캐패시터의 저부 전극을 트랜지스터의 확산 영역들 중 하나에 결합시킨다. AABE 플러그는 캐패시터 쌍의 저부 전극을 트랜지스터의 공통 확산 영역들 중 하나에 결합시키는 것이 바람직하다. 예를 들어, 플러그는 텅스텐(W)을 포함하여 이루어진다. 도핑된 폴리-Si와 같이 다른 종류의 도전 물질도 사용될 수 있다. 폴리-Si 플러그의 경우, 예를 들어 코발트 또는 티타늄을 포함하여 이루어진 금속 실리사이드(metal silicide)가 플러그와 캐패시터 사이에 제공될 수 있다.
본 발명의 일 실시예에 따르면, 인접한 캐패시터 쌍들의 2개의 인접한 캐패시터들의 최상부 전극들은 도전 스트랩(490)을 통해 결합된다. AATE 플러그(486)를 통해 스트랩이 트랜지스터의 다른 확산 영역에 결합된다. 스트랩은 AATE 플러그를 통해 상이한 캐패시터 쌍들로부터의 2개의 인접한 캐패시터들의 최상부 전극을 2개의 트랜지스터들의 다른 공통 확산 영역에 결합시키는 것이 바람직하다.
일 실시예에서, AATE 및 AABE는 별도의 공정들에 의해 형성된다. AATE 플러그들은 그들의 최상면이 AABE 플러그들의 최상면 아래에 있도록 형성된다. AABE 플러그들보다 낮은 AATE 플러그들을 제공하면, 저부 전극(441)들과 플러그들 사이의 정렬이 중요하지 않기 때문에 프로세스 윈도우를 증가시킬 수 있어 유익하다. 더욱이, 상이한 플러그들이 개별적으로 최적화될 수 있다. 대안적으로, AATE 및 AABE 플러그들은 동일한 공정으로 형성될 수 있다.
스트랩은 최상부 캐패시터 전극들에 접촉한다. 일반적으로, 스트랩은 원하는 전기적 특성을 충분히 제공하도록 전극들에 접촉하여야 한다. 예를 들어, 스트랩은 최상부 전극의 표면적의 약 절반에 접촉한다. 일 실시예에서, 스트랩은 폴리-Si를 포함하여 이루어진다. 스트랩을 형성하기 위해서, 알루미늄, 티타늄 질화물, 티타늄, 텅스텐과 같이 다른 종류의 도전 물질 뿐만 아니라 다층 도전 구조체도 사용될 수 있다.
일 실시예에서는, 도전 스트랩으로부터 캐패시터들의 측면들을 전기적으로 격리시키도록 캐패시터의 측벽상에 스페이서(478)가 제공되어, 전극이 단락되는 것을 방지한다. 스페이서는 알루미나(Al2O3)와 같은 유전 물질을 포함하여 이루어진다. 티타늄 산화물, 실리콘 질화물, 실리콘 산화물, 또는 다층 유전 구조체와 같은 다른 종류의 유전 물질도 유용하다. 또한, 일 실시예에서, 스페이서는 강유전체 물질에 대한 인캡슐레이션층으로 역할하여, 오염물, 예를 들어 수소 또는 물에 대해 상기 물질을 보호하므로 유익하다. 인캡슐레이션 층(493)은 캐패시터 및 스트랩 위에 제공되어, 예를 들어 강유전체 물질의 특성을 저하시키는 수소로부터 메모리 체인을 보호할 수 있다.
메모리 체인의 일 단부는 비트라인에 결합되는 한편, 나머지 다른 단부는 플레이트라인에 결합된다. 셀 트랜지스터들의 게이트들은, 예를 들어 워드라인들로서 역할하거나 또는 워드라인들에 결합된다. 비트라인 및 플레이트라인은 제1금속레벨상에 형성되는 한편, 워드라인은 제2금속레벨상에 형성된다. 이와 다른 종류의 와이어링 설계법도 유용하다.
도 6 내지 도 10은 본 발명의 일 실시예에 따른 메모리 체인을 형성하는 공정을 도시한다. 도 6을 참조하면, 반도체 기판(510)이 제공된다. 기판에는 메모리 체인의 셀 트랜지스터들이 마련된다. 또한, IC의 다른 구성요소들(미도시됨)이 기판상에 마련될 수도 있다. 일 실시예에서, 셀 트랜지스터들은 인접한 셀 트랜지스터들과 공통 확산 영역을 공유한다. 예를 들어, 셀 트랜지스터는 n-FET, p-FET, n-FET과 p-FET의 조합이거나, 또는 이와 다른 종류의 트랜지스터가 사용될 수도 있다.
기판 위에는 ILD층(525)이 제공된다. ILD는 예를 들어, 실리콘 산화물을 포함하여 이루어진다. 실리콘 질화물, 도핑된 또는 도핑되지 않는 실리케이트 글래스(silicate glass), 또는 스핀-온-글래스(spin-on glass)와 같이 다른 종류의 유전 물질도 유용하다. 다층 ILD 구조체 또한 유용하다. ILD를 형성하기 위해서, 화학 기상 증착(CVD)과 같은 다양한 기술들이 사용될 수 있다.
플러그(585, 586)는 유전체내에 형성되며, 셀 트랜지스터들의 확산 영역들에 결합된다. 일 실시예에서, 플러그(585; AABE)는 저부 캐패시터 전극들을 트랜지스터들에 결합시키는 한편, 플러그(586; AATE)는 최상부 캐패시터 전극들을 트랜지스터들에 결합시킨다. 상기 플러그들은, 예를 들어 폴리-Si와 같은 도전 물질을 포함하여 이루어진다. 또한, 텅스텐(W)과 같이 다른 종류의 도전 물질이 사용될 수 있다.
플러그는 종래의 기술을 이용하여 형성된다. 예를 들어, 플러그가 형성되는 비아(via)들에 대응하는 개구부를 형성하기 위해 레지스트층이 ILD층상에 증착되고 패터닝된다. 그 후, 반응성 이온 에칭(RIE)과 같은 비등방성 에칭이 수행된다. RIE는 레지스트 마스크에 의해 노출된 ILD 층의 일부분들을 제거하여 비아들을 생성한다. 그 후, 도전 물질이 기판상에 증착되고 비아들을 채운다. 그 후, ILD 위의 과도한 도전 물질은, 예를 들어 화학적 기계적 폴리싱(CMP)에 의해 제거된다. CMP는 플러그와 ILD 사이에 평탄한 표면을 생성한다.
티타늄과 같은 라이너층(liner layer)이 기판상에 증착되어, 비아들을 채우기에 앞서 비아 벽들을 라이닝(lining)시킬 수 있다. 라이너층은 기판의 실리사이드화(silicidation)에 사용되어 콘택 저항을 감소시킬 수 있다. 또한, 티타늄 질화물과 같은 배리어도 비아 벽들을 라이닝하도록 제공될 수 있다. 배리어층은 기판 물질과 플러그 물질 사이의 반응을 억제한다. 라이너 및/또는 배리어 층들이 도전성 또는 비도전성이냐에 따라, 확산 영역을 노출시키도록 비아의 저부가 제거될 수 있다.
일 실시예에서, AATE 및 AABE 플러그들은 개별적으로 만들어진다. AATE 플러그(586)들의 높이는 AABE 플러그(585)들의 높이보다 낮다. 예를 들어, 제1유전층이 AATE 플러그들의 형성에 후속하여 증착된다. 그 후, 제2유전층이 증착되고 AABE 플러그들이 형성된다. 플러그들을 개별적으로 형성하는 것은 최상부 및 저부 전극들에 대한 플러그들이 저항과 같은 상이한 전기적 특성, 예를 들어 저항을 요구하는 어플리케이션에 특히 유용하다. 더욱이, AATE 플러그가 AABE 플러그들보다 낮으면, 플러그와 저부 캐패시터 전극들 사이의 정렬이 중요하지 않기 때문에 프로세스 윈도우를 증가시킬 수 있다.
또 다른 실시예에서, 트랜지스터들을 최상부 전극들에 결합시키는데 사용되는 AATE 플러그(586)들은 2개의 공정 단계를 이용하여 형성된다. AATE 플러그(586)들은, 예를 들어 주변 디바이스(peripheral device)의 요건들과 동일하거나 유사한 전기적 요건(예를 들어, 저항)을 가진다. 이와 같이, AATE 플러그들의 하부는 주변 디바이스에 대한 플러그들의 형성시에 형성된다. 대안적으로, 플러그(586)들은 단일 공정 단계로 형성될 수 있다.
도 7을 참조하면, 다양한 캐패시터 층들이 기판상에 증착된다. 일 실시예에서, 캐패시터 층들은 강유전체 캐패시터들을 형성하는 층들을 포함하여 이루어진다. 강유전체 캐패시터를 형성하기 위해서, 제1전극(641), 강유전층(646), 및 제2전극(642)이 기판상에 차례대로 증착된다. 일 실시예에서, 전극 물질은 플래티늄과 같은 귀금속을 포함하여 이루어지며, 강유전체 물질은 리드 지르코늄 티타네이트(PZT)를 포함하여 이루어진다. 또한, 다른 도전 물질 및 강유전체 물질이 사용될 수도 있다. 예를 들어, 강유전층을 형성하기 위해 스트론튬 비스무스 탄탈레이트(SBT)가 사용될 수도 있는 한편, 전극을 형성하기 위해 SRO 또는 IrO와 같은 여타의 도전 산화물들이 사용될 수 있다. 제1 및 제2전극은 상이한 도전 물질로부터 형성될 수 있다. 대안적인 실시예에서는, 다이내믹 랜덤 액세스 메모리(DRAM) 캐패시터와 같은 비-강유전 캐패시터를 형성하기 위해 다양한 캐패시터 층들이 사용될 수 있다. 예를 들어, 종래의 DRAM 전극 및 유전층들이 사용된다. CVD, MOCVD, PVD, 및 스핀-온과 같은 다양한 기술이 사용되어 다양한 캐패시터 층들을 형성할 수 있다.
일 실시예에서, 제1전극을 형성하기에 앞서 배리어층이 형성된다. 배리어층은 예를 들어 이리듐을 포함하여 이루어진다. 또한, 티타늄 질화물과 같이 산소 확산을 억제할 수 있는 여타의 물질들이 사용될 수 있다. 배리어층과 ILD 사이의 접착을 촉진시키기 위해, 배리어층 밑에 접착층이 제공될 수 있다. 일 실시예에서, 접착층은 티타늄을 포함하여 이루어진다. 대안적으로, 여타의 접착 촉진 물질이 사용될 수 있다. 배리어층 및 접착층을 형성하기 위해 다양한 기술, 예를 들어 PVD 및 CVD가 사용될 수 있다.
플러그가 폴리-Si를 포함하여 이루어지는 어플리케이션에서는, 캐패시터 층에 앞서 ILD 위에 금속 실리사이드층이 형성된다. 금속 실리사이드는, 예를 들어 티타늄 또는 코발트를 포함하여 이루어진다. 또한, 여타의 금속 실리사이드도 유용하다. 금속 실리사이드는, 예를 들어 종래의 기술에 의해 형성된다.
도 8을 참조하면, 유전층 및 최상부 전극 층이 선택적으로 패터닝되어 캐패시터들의 상부를 형성한다. 상기 층들을 패터닝하기 위해 종래의 마스크 및 에칭 기술이 사용될 수 있다. 예를 들어, 하드 마스크가 최상부 캐패시터 층상에 증착된다. 일 실시예에서, 하드 마스크는 SiO2를 포함하여 이루어질 수 있다. 또한, 여타의 하드 마스크 물질도 유용하다. 하드 마스크 층상에는 포토레지스트층이 증착된다. 반사방지(antireflective; ARC)층이 포토레지스트 바로 밑에 형성될 수 있다. 포토레지스트층이 패터닝되어, 캐패시터의 면적에 대응하는 영역들내의 하드 마스크 층을 보호하기 위한 레지스트 블록을 남긴다. 하드 마스크 층의 노출된 부분들을 제거하기 위해 RIE와 같은 비등방성 에칭이 사용되어 최상부 캐패시터 층을 노출시킨다. 하드 마스크가 패터닝된 후에 레지스트가 제거된다. 그 후, 하드 마스크에 의해 보호되지 않는 유전층과 최상부 전극을 제거하기 위해 RIE가 수행됨에 따라, 캐패시터의 상부를 형성한다.
도 9를 참조하면, 캐패시터 층 아래(예를 들어, 실리사이드, 접착 및/또는 배리어)뿐만 아니라 저부 전극이 패터닝되며, 캐패시터의 하부를 형성한다. 예를 들어, 하드 마스크를 이용하여 저부 전극 층의 패터닝이 수행된다. 일 실시예에서,저부 전극은 2개의 인접한 캐패시터들에 대한 공통 전극으로서 역할한다. 캐패시터들의 저부를 형성하는 공정은 AATE 플러그들의 최상면들을 노출시킨다. 유전층은 AATE 플러그들의 최상면들이 노출되는 것을 보장하도록 오버에칭(overetch)된다.
기판 위에는 스페이서 층(877)이 콘포멀하게(conformally) 증착되어, 캐패시터들 및 플러그(586)들을 덮는다. 일 실시예에서, 스페이서 층은 알루미나와 같은 유전 물질을 포함하여 이루어진다. 또한, 스페이서 층은 인캡슐레이션 층으로서 역할하여, 예를 들어 수소로부터 강유전체 물질을 보호한다. 티타늄 산화물, 실리콘 질화물, 또는 이와 다른 종류의 질화물과 같이 다른 종류의 유전 물질도 유용하다. 대안적으로, 스페이서 층은 SiO2및/또는 질화물을 포함하여 이루어지는 다층 유전 스택(multi-layered dielectric stack)으로 형성될 수 있다. 스페이서 층은, 예를 들어 스퍼터링 또는 PVD에 의해 증착된다. 스페이서 층을 형성하기 위해서, CVD 또는 ALD와 같은 다른 증착 기술이 사용될 수 있다.
도 10을 참조하면, 비등방성 에칭이 수행된다. 예를 들어, 에칭은 RIE를 포함하여 이루어진다. RIE는 스페이서 층의 수평부를 제거하여, 캐패시터들 및 플러그(586)들의 표면을 노출시키는 한편, 스페이서(978)에 의해 보호되는 캐패시터들의 측벽들을 남게 한다.
일 실시예에서, 에치 정지 층(etch stop layer)이 기판상에 증착된다. 에치 정지 층은, 예를 들어 티타늄 질화물과 같은 도전층을 포함하여 이루어진다. 에치 정지 층을 제공하면, 최상부 전극들로의 순차적인 에칭 손상을 감소시킬 수 있어유익하다. 또한, 실리콘 산화물과 같은 비도전층의 사어플리케이션 유용하다. 비도전층이 사용되는 경우, 최상부 전극 및 콘택(586)들의 일부분을 노출시키기 위해 패터닝 단계가 수행된다.
그 후, 기판 위에 도전층(991)이 형성되고, 캐패시터들을 덮어 2개의 인접한 캐패시터 쌍들 사이의 영역을 충분히 채운다. 일 실시예에서, 도전 물질은 도핑된 폴리-Si를 포함하여 이루어진다. 또한, 티타늄 질화물, 티타늄, 알루미늄, 텅스텐, 구리 또는 플래티늄, 그 합금, 또는 그 조합과 같은 여타의 종류의 도전 물질들이 사용될 수 있다. 도전 물질들을 형성하기 위해, PVD 또는 CVD와 같은 다양한 기술들이 사용될 수도 있다.
이어서, 도전층이 패터닝되며, 인접한 캐패시터 쌍들로부터의 인접한 캐패시터들의 최상부 전극들을 플러그(586)들에 결합시키는 스트랩들을 형성한다. 일 실시예에서, 종래의 마스킹 및 에칭 기술들을 이용하여 스트랩들이 형성된다. 스트랩들은 원하는 전기적 특성을 생성하기 위해 최상부 전극들과 충분히 접촉한다. 일 실시예에서, 스트랩들은 최상부 전극들의 표면의 약 절반에 접촉한다.
측벽 스페이서들은 캐패시터들의 다양한 층들을 격리시켜, 전극들의 단락을 예방한다. 인캡슐레이션 층이 캐패시터들 위에 증착될 수 있다. 인캡슐레이션 층은, 예를 들어 수소가 강유전체 물질을 저하시키는 것을 감소시키거나 방지한다. 일 실시예에서, 인캡슐레이션 층은 실리콘 질화물 또는 알루미늄 산화물을 포함하여 이루어진다. 또한, 수소로부터 강유전체 물질을 보호하는 이와 다른 종류의 인캡슐레이션 물질이 사용될 수도 있다. 인캡슐레이션 층은 PVD 또는 CVD와 같은 종래의 기술을 이용하여 형성될 수 있다. 스페이서 층 및 스트랩을 사용하면, 금속 공정 없이도 최상부 전극들을 트랜지스터들에 결합시키는 자기-정렬 공정을 제공할 수 있어 유익하다.
도 11은 본 발명의 일 실시예에 따른 메모리 셀들의 레이아웃을 도시한다. 도시된 바와 같이, 2개의 인접한 캐패시터 쌍(909)들이 제공된다. AATE 플러그(986)는 캐패시터 쌍 사이에 위치된다. 스트랩(990)은 상이한 캐패시터 쌍들로부터의 2개의 인접한 캐패시터의 최상부 전극(642)들을 AATE 플러그에 결합시킨다. 스트랩으로부터 캐패시터의 전극들을 격리시키기 위해 측벽 스페이서들을 사용함으로써, 본 발명은 캐패시터 쌍들간의 1F 간격을 용이하게 한다. 이는 셀 크기를 보다 작게 하고 제조 비용을 감소시킬 수 있어 유익하다.
본 발명은 다양한 실시예들을 참조하여 특정적으로 도시되고 서술되었지만, 당업자라면 본 발명의 기술적 사상 및 정신을 벗어나지 않고 변형 및 수정이 행해질 수 있음을 이해할 수 있을 것이다. 그러므로, 본 발명의 범위는 상기의 서술내용이 아니라 균등론의 전체 범위와 함께 첨부된 청구항을 기준으로 결정되어야 한다.

Claims (21)

  1. 집적 회로(IC)에 있어서,
    제1 및 제2확산 영역을 갖는 제1트랜지스터, 및 최상부 전극과 저부 전극 사이에 유전층을 갖는 제1캐패시터를 포함하는 제1메모리 셀;
    제1 및 제2확산 영역을 갖는 제2트랜지스터, 및 최상부 전극과 저부 전극 사이에 유전층을 갖는 제2캐패시터를 포함하는 제2메모리 셀을 포함하며;
    상기 제1 및 제2트랜지스터의 상기 제2확산 영역은 공통 확산 영역을 형성하며; 및
    상기 공통 확산 영역에 결합된 제1콘택부에 상기 제1 및 제2캐패시터의 상기 최상부 전극을 결합시키는 스트랩을 포함하여 이루어지고,
    상기 스트랩은 상기 캐패시터들의 측벽들상에 위치된 스페이서들에 의해 상기 캐패시터들로부터 격리되는 것을 특징으로 하는 집적 회로(IC).
  2. 제1항에 있어서,
    상기 유전층은 강유전층인 것을 특징으로 하는 집적 회로(IC).
  3. 제1항에 있어서,
    상기 제1캐패시터의 상기 저부 전극은 제3메모리 셀의 제3캐패시터와 공통 전극이고, 상기 제2캐패시터의 상기 저부 전극은 제4메모리 셀의 제4캐패시터의 공통 전극인 것을 특징으로 하는 집적 회로(IC).
  4. 제3항에 있어서,
    제3트랜지스터는 제1 및 제2확산 영역을 가지고, 상기 제3트랜지스터의 상기 제1확산 영역은 상기 제1트랜지스터의 상기 제1확산 영역과 공통이며, 제4트랜지스터는 제1 및 제2확산 영역을 가지고, 상기 제4트랜지스터의 상기 제1확산 영역은 상기 제2확산 영역의 상기 제1확산 영역과 공통 확산 영역인 것을 특징으로 하는 집적 회로(IC).
  5. 제2항에 있어서,
    상기 제1캐패시터의 상기 저부 전극은 제3메모리 셀의 제3캐패시터와 공통 전극이고, 상기 제2캐패시터의 상기 저부 전극은 제4메모리 셀의 제4캐패시터의 공통 전극인 것을 특징으로 하는 집적 회로(IC).
  6. 제5항에 있어서,
    제3트랜지스터는 제1 및 제2확산 영역을 가지고, 상기 제3트랜지스터의 상기 제1확산 영역은 상기 제1트랜지스터의 상기 제1확산 영역과 공통이며, 제4트랜지스터는 제1 및 제2확산 영역을 가지고, 상기 제4트랜지스터의 상기 제1확산 영역은 상기 제2확산 영역의 상기 제1확산 영역과 공통 확산 영역인 것을 특징으로 하는 집적 회로(IC).
  7. 제1항에 있어서,
    상기 제1 및 제2캐패시터의 상기 저부 전극은 제2콘택부를 통해 상기 제1 및 제2트랜지스터의 각자의 제1확산 영역에 결합되는 것을 특징으로 하는 집적 회로(IC).
  8. 제7항에 있어서,
    상기 제1콘택부는 상기 제2콘택부보다 낮은 것을 특징으로 하는 집적 회로(IC).
  9. 제7항에 있어서,
    상기 제1캐패시터의 상기 저부 전극은 제3메모리 셀의 제3캐패시터와 공통 전극이고, 상기 제2캐패시터의 상기 저부 전극은 제4메모리 셀의 제4캐패시터의 공통 전극인 것을 특징으로 하는 집적 회로(IC).
  10. 제9항에 있어서,
    제3트랜지스터는 제1 및 제2확산 영역을 가지고, 상기 제3트랜지스터의 상기 제1확산 영역은 상기 제1트랜지스터의 상기 제1확산 영역과 공통이며, 제4트랜지스터는 제1 및 제2확산 영역을 가지고, 상기 제4트랜지스터의 상기 제1확산 영역은 상기 제2확산 영역의 상기 제1확산 영역과 공통 확산 영역인 것을 특징으로 하는집적 회로(IC).
  11. 제8항에 있어서,
    상기 제1캐패시터의 상기 저부 전극은 제3메모리 셀의 제3캐패시터와 공통 전극이고, 상기 제2캐패시터의 상기 저부 전극은 제4메모리 셀의 제4캐패시터의 공통 전극인 것을 특징으로 하는 집적 회로(IC).
  12. 제11항에 있어서,
    제3트랜지스터는 제1 및 제2확산 영역을 가지고, 상기 제3트랜지스터의 상기 제1확산 영역은 상기 제1트랜지스터의 상기 제1확산 영역과 공통이며, 제4트랜지스터는 제1 및 제2확산 영역을 가지고, 상기 제4트랜지스터의 상기 제1확산 영역은 상기 제2확산 영역의 상기 제1확산 영역과 공통 확산 영역인 것을 특징으로 하는 집적 회로(IC).
  13. 제1항에 있어서,
    상기 스페이서는 유전 물질을 포함하여 이루어지는 것을 특징으로 하는 집적 회로(IC).
  14. 제13항에 있어서,
    상기 유전 물질은 수소의 확산을 억제하는 것을 특징으로 하는 집적회로(IC).
  15. 제13항에 있어서,
    상기 스페이서는 알루미늄 산화물을 포함하여 이루어지는 것을 특징으로 하는 집적 회로(IC).
  16. 제13항에 있어서,
    상기 도전 스트랩은 폴리실리콘, 알루미늄, 티타늄, 티타늄 질화물, 텅스텐, 플래티늄 및 구리, 그 합금 또는 그 조합을 포함하여 이루어지는 그룹으로부터 선택된 물질을 포함하여 이루어지는 것을 특징으로 하는 집적 회로(IC).
  17. 제16항에 있어서,
    상기 도전 스트랩은 다수의 도전 물질로 된 스택을 포함하여 이루어지는 것을 특징으로 하는 집적 회로(IC).
  18. 제14항에 있어서,
    상기 도전 스트랩은 폴리실리콘, 알루미늄, 티타늄, 티타늄 질화물, 텅스텐, 플래티늄 및 구리, 그 합금 또는 그 조합을 포함하여 이루어지는 그룹으로부터 선택된 물질을 포함하여 이루어지는 것을 특징으로 하는 집적 회로(IC).
  19. 제14항에 있어서,
    상기 도전 스트랩은 다수의 도전 물질로 된 스택을 포함하여 이루어지는 것을 특징으로 하는 집적 회로(IC).
  20. 제15항에 있어서,
    상기 도전 스트랩은 폴리실리콘, 알루미늄, 티타늄, 티타늄 질화물, 텅스텐, 플래티늄 및 구리, 그 합금 또는 그 조합을 포함하여 이루어지는 그룹으로부터 선택된 물질을 포함하여 이루어지는 것을 특징으로 하는 집적 회로(IC).
  21. 제15항에 있어서,
    상기 도전 스트랩은 다수의 도전 물질로 된 스택을 포함하여 이루어지는 것을 특징으로 하는 집적 회로(IC).
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