KR20160145811A - 강유전체 메모리 및 강유전체 메모리의 형성 방법들 - Google Patents
강유전체 메모리 및 강유전체 메모리의 형성 방법들 Download PDFInfo
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Abstract
강유전체 메모리 및 강유전체 메모리를 형성하는 방법들이 제공된다. 예제 메모리 셀은 기판에 형성된 매립 리세스된 액세스 디바이스 (BRAD:buried recessed access device) 및 BRAD상에 형성된 강유전체 커패시터를 포함할 수 있다.
Description
본 개시 내용은 전반적으로 반도체 디바이스들 및 방법들에 관한 것으로, 보다 상세하게는 강유전체 디바이스들 및 강유전체 디바이스들의 형성 방법에 관한 것이다.
메모리 디바이스들은 전형적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부, 반도체, 집적 회로들로 제공된다. 특히, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기 동적 랜덤 액세스 메모리(SDRAM), 강유전체 랜덤 액세스 메모리(FeRAM), 자기 랜덤 액세스 메모리(MRAM), 저항성 랜덤 액세스 메모리(RRAM), 및 플래시 메모리를 포함하는 다수의 상이한 타입의 메모리가 존재한다. 일부 유형들의 메모리 디바이스들은 비-휘발성 메모리일 수 있고, 고 메모리 밀도들, 고 신뢰성, 및 저 전력 소비를 요구하는 광범위한 전자 애플리케이션들을 위해 사용될 수 있다. 비휘발성 메모리는 예를 들어 개인용 컴퓨터들, 휴대용 메모리 스틱들, SSD들(고체 상태 드라이브들), 디지털 카메라들, 휴대 전화들, MP3 플레이어들과 같은 휴대용 뮤직 플레이어들, 무비 플레이어들, 및 다른 전자 디바이스들에 사용될 수 있다. 휘발성 메모리 셀들 (예를 들어, DRAM 셀들)은 파워의 부존재시에 그것들의 저장된 상태를 유지하는 비-휘발성 메모리 셀 (예를 들어, 플래시 메모리 셀들)에 반대인 것으로, 그것들의 저장된 데이터 상태 (예를 들어, 리프레쉬 프로세스(refresh process)를 통하여)를 유지하기 위해 파워를 필요로 한다. 그러나, 다양한 휘발성 메모리 셀들, 예컨대 DRAM 셀들은 다양한 비-휘발성 메모리 셀, 예컨대 플래시 메모리 셀들보다 더 빠르게 동작될 수 있다 (예를 들어, 프로그래밍, 판독, 삭제된, 등.).
DRAM 셀들에 유사한, FeRAM 셀들은 액세스 디바이스 (예를 들어, 트랜지스터)와 직렬로 커패시터 (예를 들어, 강유전체 커패시터)를 포함할 수 있다. 이와 같은, FeRAM은 예를 들어 플래시 메모리에 비교하여 장점들 예컨대 상대적으로 빠른 프로그램/판독 시간을 가진다. 그러나, DRAM와 달리, FeRAM은 비 휘발성 메모리이다.
도 1은 본 개시의 다수의 실시예들에 따른 메모리 어레이 부분의 개략도를 예시한다.
도 2a는 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이 부분의 단면도를 예시한다.
도 2b는 도 2a에 도시된 어레이 부분의 개략도를 예시한다.
도 3은 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이 일 부분의 단면도를 예시한다.
도 4는 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이 부분의 3차원 뷰를 예시한다.
도 5는 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이 부분의 오버헤드 뷰를 예시한다.
도 6은 본 개시의 다수의 실시예들에 따라 동작되는 강유전체 메모리 디바이스를 갖는 메모리 시스템 형태에 장치의 블록도를 예시한다.
도 2a는 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이 부분의 단면도를 예시한다.
도 2b는 도 2a에 도시된 어레이 부분의 개략도를 예시한다.
도 3은 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이 일 부분의 단면도를 예시한다.
도 4는 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이 부분의 3차원 뷰를 예시한다.
도 5는 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이 부분의 오버헤드 뷰를 예시한다.
도 6은 본 개시의 다수의 실시예들에 따라 동작되는 강유전체 메모리 디바이스를 갖는 메모리 시스템 형태에 장치의 블록도를 예시한다.
강유전체 메모리 어레이는 기판 안에 형성된 매립 리세스된 액세스 디바이스 (BRAD : buried recessed access device) 및 BRAD상에 형성된 강유전체 스토리지 디바이스를 포함한다.
많은 실시예들에서, 강유전체 메모리 어레이는 제 1 전도성 라인 (예를 들어, 플레이트 라인)과 제 2 전도성 라인 (예를 들어, 비트 라인)사이에 체인 구성(chained configuration)으로 (예를 들어, 직렬로) 결합된 대응하는 액세스 디바이스들 (예를 들어, 트랜지스터들) 및 복수개의 강유전체 스토리지 디바이스들 (예를 들어, 강유전체 커패시터들)을 포함할 수 있다. 액세스 디바이스들은 게이트들이 어레이의 개별 전도성 라인들 (예를 들어, 워드 라인들)에 결합된 매립 리세스된 액세스 디바이스들 (BRAD들)일 수 있다.
본 발명의 실시예들은 이전 FeRAM 셀들 및/또는 시스템들에 비하여 장점들을 제공할 수 있다. 예를 들어, 많은 실시예들은 BRAD상에 형성되고 그리고 그것을 갖는 피치상에 형성된 강유전체 커패시터를 포함한다. BRAD는 예를 들어 다른 액세스 디바이스들 예컨대 평면 트랜지스터들에 비하여 축소된 피처 사이즈(feature size)를 가질 수 있다. 또한, 많은 실시예들에서, 강유전체 커패시터들은 예를 들어 종래 기술의 평면 강유전체 “평행 플레이트(parallel plate)” 커패시터들에 비하여 더 작은 피처 사이즈를 제공할 수 있는 “컨테이너(container)” 커패시터들 (예를 들어, 수직 컨테이너 구조내에 형성될 수 있는 커패시터들)이다. 이와 같이, 본 출원에서 설명된 많은 실시예들은 이전 접근법들에 비하여 증가된 셀 밀도를 제공할 수 있다. 예를 들어, 많은 실시예들은 4F2의 셀 사이즈를 달성할 수 있다.
본 개시에 대한 다음의 상세한 설명에서, 도면번호가 그것의 일부를 형성하는 첨부한 도면들에 대해 제공되고, 개시의 하나 이상의 실시예들이 어떻게 실시될 수 있는지가 예시로서 도시된다. 이들 실시예들은 이 기술분야의 숙련자들이 본 개시의 실시예들을 실시할 수 있게 하기 위해 충분히 상세히 설명되며, 다른 실시예들이 이용될 수 있으며 프로세스, 전기적, 및/또는 구조적 변화들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다.
본 출원에서의 도면들은 제 1 자리수 또는 자리수들이 도면 번호에 대응하며 나머지 숫자들이 도면에서 요소 또는 컴포넌트를 식별하는 넘버링 관계에 따른다. 상이한 도면들 사이에서의 유사한 요소들 또는 컴포넌트들은 유사한 숫자들의 사용으로 식별될 수 있다. 예를 들어, (108)은 도 1에 엘리먼트 “08”를 나타내고, 유사한 엘리먼트는 도 4 에 (408)로 나타낼 수 있다. 또한, 본 출원에서 사용되는, “많은(a number of)” 특정 엘리먼트 및/또는 피처는 하나 이상의 이런 엘리먼트들 및/또는 피처들을 나타낼 수 있다.
도 1은 본 개시의 다수의 실시예들에 따른 메모리 어레이(100) 일 부분의 개략도를 예시한다. 어레이 (100)는 체인 구성에 (예를 들어, 직렬로 연결된) 비-휘발성 강유전체 메모리 셀들을 포함하지만; 그러나, 실시예들은 이 예에 제한되지 않는다. 메모리 어레이 (100)는 본 출원에서 액세스 라인들 또는 “워드 라인들(word line)”로 언급될 수 있는 전도성 라인들 (106-0,106-1,106-2, 및 106-4) 및 감지 라인들 또는 “비트 라인들(bit line)”로 지칭될 수 있는 교차하는 전도성 라인들 (108-0,108-1, 및 108-2)을 포함한다. 디지털 환경내 어드레스지정의 편의를 위해, 워드 라인들 (106-0 내지 106-3)의 수 및 비트 라인들 (108-0 내지 108-2)의 수는 각각의 2의 몇 거듭제곱 (예를 들어, (256) 워드 라인들에 4,096 비트 라인들)일 수 있다. 워드 라인들 및/또는 비트 라인들은 전도성 재료(들) (예를 들어, 다른 전도성 재료들 중에서 금속들, 예컨대 티타늄 나이트라이드, 탄탈륨 나이트라이드, 백금, 구리, 텅스텐, 텅스텐 나이트라이드, 및/또는 루테늄 및/또는 그것의 조합들)을 포함할 수 있다. 비록 세개의 비트 라인들 및 네개의 워드 라인들이 도 1 에 도시되지만, 실시예들은 특정 수의 비트 라인들 및/또는 워드 라인들에 제한되지 않는다.
메모리 어레이 (100)는 셀들의 스트링들 (109-0,109-1,109-2)을 포함하는데 각각은 강유전체 스토리지 디바이스 (예를 들어, (120-0,120-1,120-2,120-3)) 및 대응하는 액세스 디바이스 (예를 들어, (112-0,112-1,112-2,112-3))를 포함한다. 각각의 스트링 (109-0,109-1, 및 109-2)와 관련된 액세스 디바이스들 (112-0,112-1,112-2, 및 112-3)는 개별 워드 라인들 (106-0,106-1,106-2, 및 106-3)에 결합된다. 각각의 스트링 (109-0,109-1, 및 109-2)은 개별 비트 라인 (108-0,108-1, 및 108-2)과 또한 관련된다. 각각의 스트링 (109-0,109-1, 및 109-2)의 메모리 셀들은 직렬로 연결된다. 예를 들어, 액세스 디바이스들 (예를 들어, 트랜지스터들) (112-0,112-1,112-2, 및 112-3)은 소스 선택 게이트 (예를 들어, 전계 효과 트랜지스터 (FET)) (110-0,110-1,110-2)와 비트 라인 컨택 사이에서 드레인에 소스가 결합된다. 소스 선택 게이트들 (110-0,110-1,110-2)은 소스 선택 라인 (SELECT) (104)상의 신호에 응답하여 개별 스트링을 공통 플레이트 라인 (PL) (102)에 선택적으로 결합하도록 구성된다. 비록 도 1에 도시되지는 않았지만, 각각의 스트링 (109-0,109-1, 및 109-2)은 드레인 선택 라인 (미도시)를 통하여 그것의 게이트에 인가된 신호에 응답하여 개별 스트링 (109-0,109-1, 및 109-2)을 개별 비트 라인 (108-0,108-1, 및 108-2)에 선택적으로 결합하도록 구성된 소스 선택 게이트 (110-0,110-1,110-2)에 반대쪽 스트링의 끝단에 결합된 드레인 선택 게이트를 포함할 수 있다. 엘리먼트들 예컨대 워드 라인들 (106-0,106-1,106-2, 및 106-3), 비트 라인들 (108-0,108-1, 및 108-2), 및 스트링들 (109-0,109-1,109-2)은 총괄적 방식으로 워드 라인들 (106), 비트 라인들 (108), 및 스트링들 (109)로서 지칭될 수 있다는 것에 유의한다.
많은 실시예들에서, 도 1 에 도시된 바와 같이, 개별 스트링들 (109-0,109-1, 및 109-2)의 강유전체 스토리지 디바이스들 (120-0,120-1,120-2,120-3) (예를 들어, 강유전체 커패시터들) 또한 직렬로 연결된다. 예를 들어, 이하에서 추가 설명될 것처럼, 스트링내 각각의 강유전체 커패시터의 전극은 스트링내 인접한 전극의 전극에 연결된다.
많은 실시예들에서, 액세스 디바이스들 (112)은 매립 리세스된 액세스 디바이스들 (BRAD들)이다. 이하에서 추가 설명될 것처럼, 액세스 디바이스들 (112)은 소스, 드레인, 및 매립된 게이트(buried gate) (예를 들어, 제어 게이트)를 포함한다. 강유전체 스토리지 디바이스들 (120)은 한쌍의 커패시터 전극들사이에 강유전체 재료를 포함하는 강유전체 커패시터들일 수 있다. 이하에서 추가 설명될 것처럼, 강유전체 커패시터들은 약 10:1 또는 더 큰 종횡비를 갖는 비아들내에 형성된 수직 컨테이너 구조를 가질 수 있으나; 그러나, 실시예들은 특정 종횡비에 제한되지 않는다.
강유전체 커패시터들 (120)은 BRAD들 (112) 위에 형성될 수 있어서 강유전체 커패시터들이 피치(pitch)위에 있다. 이와 같이, 본 발명의 실시예들은 평면 액세스 디바이스들 (예를 들어, 평면 트랜지스터들) 및/또는 평면 평행 플레이트 커패시터들을 사용할 수 있는 이전 강유전체 메모리들에 비하여 장점들 예컨대 더 작은 풋프린트(footprint) 및 증가된 밀도를 제공할 수 있다.
각각의 워드 라인 (106)은 통상 메모리 셀들의 “로우(row)”에 대응하는 많은 액세스 디바이스들 (112)의 게이트들에 결합한다. 각각의 스트링(109)은 특정 비트 라인 (108)에 결합된 메모리 셀들의 "컬럼(column)"에 대응한다. "열(column)" 및 "행(row)" 용어들의 사용은 메모리 셀들의 특정 선형(예를 들어, 수직 및/또는 수평의) 방위를 의미하도록 의도되지 않는다.
당업자가 알게 되는 바와 같이, 선택된 워드라인, (예를 들어, (106-0), (106-1), (106-2), 및 (106-3))에 결합된 많은 셀들은 메모리 셀들의 페이지로서 함께, 프로그램되고 및/또는 감지,(예를 들어, 판독)될 수 있다. 프로그래밍 (예를 들어, 기록)은 선택된 워드 라인에 결합된 액세스 디바이스들을 불활성 (예를 들어, 비-전도성) 상태에 유지하면서 선택되지 않은 워드 라인들에 결합된 액세스 디바이스들 (예를 들어, 프로그래밍되지 않는 셀들에 결합된 워드 라인들)을 활성화시키는 동작을 포함할 수 있다. 강유전체 커패시터 (예를 들어, 공통 플레이트 라인(common plate line) (102) 및 비트 라인들 (108)을 통하여)의 전극들 사이에 인가된 전압은 강유전체 재료의 분극된 상태로 귀결될 수 있다. 분극(polarization)은 선택된 셀의 데이터 상태 (예를 들어, 로직 “0” 또는 “1”)에 대응할 수 있다.
감지 동작, 예컨대 판독 동작은 선택된 워드 라인(106)에 결합된 액세스 디바이스들(112)을 불활성 (예를 들어, 비-전도성) 상태에 유지하면서 선택되지 않은 워드 라인들에 결합된 액세스 디바이스들 (예를 들어, 프로그래밍되지 않는 셀들에 결합된 워드 라인들)을 활성화시키는 동작을 포함할 수 있다. 감지 증폭기 (미도시)가 비트 라인 (108)에 결합될 수 있고 커패시터 (120)의 분극에 응답하여 비트 라인 (108)상에 감지된 전류 및/또는 전압에 기초하여 선택된 셀의 저장된 데이터 상태를 결정하기 위해 사용될 수 있다.
도 2a는 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이(200) 부분의 단면도를 예시한다. 도 2b는 도 2a에 도시된 어레이 부분(200)의 개략도를 예시한다. 어레이 (200)는 도 1 에 도시된 바와 같이 체인 구성으로 결합된 많은 강유전체 메모리 셀들을 포함한다. 메모리 셀들 각각은 개별 BRAD (예를 들어, (212-0,212-1,212-2))상에 형성된 강유전체 커패시터 (예를 들어, (220-0,220-1,220-2))를 포함한다.
액세스 디바이스들 (예를 들어, (212-0,212-1,212-2))은 개별 워드 라인 (예를 들어, (206-0) (WL0), (206-1)(WL1), (206-2)(WL2))에 결합된 게이트, 한쌍의 소스/드레인 영역들 (215,217) (예를 들어, 활성 영역들), 및 캡핑 재료 (207)를 포함한다. 비록 도 2a에 도시되지 않았지만, 게이트 산화물 재료가 게이트 및 캡핑 재료가 형성된 게이트 트렌치(trench)의 측벽들 상에 형성될 수 있다. 게이트는 다른 전도성 재료들 중에서 전도성 재료 예컨대 도핑된 폴리실리콘 재료, 티타늄 나이트라이드 (TiN), 및/또는 탄탈륨 나이트라이드 (TaN) 및/또는 그것의 조합들을 포함할 수 있다. 액세스 디바이스들의 게이트들은 기판 (203)의 표면 아래에(예를 들어, 기판에 매립된) 위치된다. 기판 (203)은 예를 들어 다양한 도핑된 및/또는 도핑되지 않은 반도체 재료들을 포함할 수 있는 다른 기판 구조들 중에서 반도체 기판, 실리콘 온 절연체 (SOI) 기판, 및/또는 실리콘 온 사파이어 (SOI) 기판일 수 있다. 소스/드레인 영역들 (215,217)은 기판 (203)내로 연장되는 도핑된 영역들일 수 있다. 소스/드레인 영역들 (215,217)은 이온 주입 또는 다른 적절한 도핑 프로세스들을 통하여 다양한 화학 종들 예컨대 인, 비소, 및/또는 붕소 이온들을 포함하는 종들로 도핑될 수 있다. 소스/드레인 영역 (215)의 도핑 농도는 소스/드레인 영역 (217)의 도핑 농도와 동일하거나 또는 동일하지 않을 수 있다. 액세스 디바이스들 (212)의 캡핑 재료(capping material)은 다른 적절한 유전체 재료들 중에서 유전체 재료 예컨대 실리콘 나이트라이드 (SiN)일 수 있다.
어레이 (200)의 강유전체 커패시터들 (예를 들어, (220-0,220-1,220-2))은 한쌍의 커패시터 전극들 (229)과 (227) 사이에 강유전체 재료 (225)를 포함한다. 전극 (229)은 바닥 전극(bottom electrode)으로 지칭될 수 있고 전극 (227)은 상단 전극으로 지칭될 수 있다. 전극 (227) 및/또는 전극 (229)은 다양한 다른 적절한 전극 재료들중에서 전도성 재료들 예컨대 도핑된 폴리실리콘 및/또는 금속 재료들을 포함할 수 있다. 강유전체 재료 (225)는 다른 강유전체 재료들 중에서 다양한 재료들 예컨대 납 지르코네이트 티타네이트 (PZT : lead zirconate titanate), 스트론튬 비스무트 탄탈레이트 (SBT:strontium bismuth tantalate), 하프늄 옥사이드계 재료들, 페로브스카이트 재료들 (예를 들어, 칼슘 티타늄 옥사이드), 및/또는 비스무트 란타넘 티타네이트 및/또는 그것의 조합 을 포함할 수 있다. 일부 실시예들에서 강유전체 재료 (225)는 하프늄 옥사이드계 재료 및/또는 지르코늄 옥사이드계 재료를 포함할 수 있다. 특정 실시예들에서, 하프늄 옥사이드계 재료 및/또는 지르코늄 옥사이드계 재료는 실리콘 (Si), 알루미늄 (Al), 게르마늄 (Ge), 마그네슘 (Mg), 칼슘 (Ca), 스트론튬 (Sr), 나이오븀 (Nb), 이트륨 (Y), 바륨 (Ba), 티타늄 (Ti), 및/또는 그것의 조합 중 적어도 하나로 도핑된다.
커패시터 전극 (229)은 전도성 컨택 (230)을 통하여 액세스 디바이스 (212)의 소스/드레인 영역 (215)에 결합된다. 커패시터 전극 (227)은 전도성 컨택 (221)및 전도성 컨택 필라 (223)을 통하여 액세스 디바이스 (212)의 소스/드레인 영역 (217)에 결합된다.
강유전체 커패시터들 (220)은 강유전체 재료 (225)로 대체되어 있는 DRAM 커패시터의 유전체 재료를 제외하고는 DRAM “컨테이너(container)” 커패시터들에 유사한 방식으로 형성될 수 있다. 일 예로서, 많은 전도성 컨택들 (230)은 도 2a에 도시된 소스/드레인 영역들 (215,217)과 접촉하여 BRAD들 (212)상에 형성될 수 있다. 유전체 재료 (211)가 기판상에 형성될 수 있고 많은 컨테이너들 (예를 들어, 비아(via)들)이 전도성 컨택들 (230)상의 유전체 재료 (211)내에 형성될 수 있다(예를 들어, 에칭될 수 있다). 전극 재료가 컨테이너들 (예를 들어, 컨테이너의 측벽들 및 바닥상에)내에 형성될 수 있고 평탄화 프로세스(planarization process)가 도시된 컨테이너내에 제한된 바닥 전극 (229)을 형성하기 위해 수행될 수 있다. 강유전체 재료가 그런다음 컨테이너내에 (예를 들어, 바닥 전극 (229)의 측벽들 및 바닥상에) 형성될 수 있고(예를 들어, 등도포성으로) 그리고 전극 재료가 상단 전극 (227)으로서 역할을 하기 위해 컨테이너 (예를 들어, 강유전체 (225)의 측벽들 및 바닥상에)내에 형성될 수 있다. 컨테이너내에 상단 전극 (227)을 국한하기 위해 평탄화 프로세스가 수행될 수 있다. 많은 비아들이 유전체 재료 (211)안에 에칭될 수 있고, 비아들은 상단 전극 컨택 필라들 (223)로서 역할을 하기 위해 전도성 재료로 충전될 수 있다. 전도성 컨택 재료는 그런다음 전도성 컨택들 (221)을 형성하기 위해 패터닝되고 에칭될 수 있고 그렇게 함으로써 상단 전극들 (227)을 개별 전도성 컨택 필라들 (223)에 결합한다.
많은 실시예들에서, 강유전체 재료 (225)는 예를 들어 약 300 옹스트롱의 길이 및/또는 폭 치수 또는 직경 및 약 10 킬로옹스트롱 또는 그 이상의 높이를 가질 수 있는 컨테이너들의 치수 때문에 이로울 수 있는 원자 층 증착 (ALD)을 통하여 형성될 수 있다(예를 들어, 증착된). 일부 실시예들에서, 컨테이너의 치수는 100 나노미터들 내지 25 킬로옹스트롱의 길이의 범위와 5 나노미터들 (nm) 내지 150 나노미터들 (nm)의 직경의 범위를 포함한다. 컨테이너들의 종횡비가 10:1 또는 더 큰 예들에서, 예를 들어 다른 증착 프로세스들 예컨대 물리적 기상 증착 (PVD)을 이용하여 컨테이너내에 강유전체를 적절하게 형성하는 것을 어려울 수 있다.
도 2a에 도시된 바와 같이, 커패시터들 (220)이 대응하는 BRAD들 (212)을 갖는 피치상에 형성된다. BRAD들 (212)이 평면 트랜지스터들에 비하여 더 작은 물리적 풋프린트를 가지기 때문에, 예를 들어, 어레이 (200)의 밀도가 이전 강유전체 메모리 어레이들에 비하여 개선될 수 있다. 일 예로서, 도 2에 예시된 메모리 셀들은 4F2 셀 사이즈를 달성할 수 있다.
도 3은 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이(300) 일 부분의 단면도를 예시한다. 어레이 (300)는 도 1, 도 2a, 및 도 2b에 도시된 바와 같이 체인 구성(chained configration)으로 결합된 많은 강유전체 메모리 셀들을 포함한다. 메모리 셀들 각각은 개별 BRAD (예를 들어, (312-0,312-1,312-2))상에 형성된 강유전체 커패시터 (예를 들어, (320-0,320-1,320-2))를 포함한다.
어레이 (300)의 강유전체 커패시터들 (예를 들어, (320-0,320-1,320-2))은 한쌍의 커패시터 전극들 (329)과 (327) 사이에 강유전체 재료 (325)를 포함한다. 전극 (329)은 바닥 전극(bottom electrode)으로 지칭될 수 있고, 전극 (327)은 상단 전극(top electrode)으로 지칭될 수 있다. 커패시터 전극 (329)은 전도성 컨택 (330)을 통하여 액세스 디바이스 (312)의 소스/드레인 영역 (315)에 결합된다. 커패시터 전극 (327)은 전도성 컨택 (321)및 전도성 컨택 필라 (323)을 통하여 액세스 디바이스 (312)의 소스/드레인 영역 (317)에 결합된다.
강유전체 커패시터들 (320-0,320-1,320-2)은 직렬로 결합되고 정렬된다 (예를 들어, 대응하는 스트링들을 따라서). 일부 실시예들에서, 전도성 컨택 필라 (323)는 강유전체 커패시터들 (320-0,320-1,320-2) 사이에 완전히 위치되지 않는다. 즉, 전도성 컨택 필라 (323)는 소정의 스트링의 인접하는 강유전체 커패시터들 (320-0,320-1,320-2) 사이에 완전히 있지 않는 위치에 위치될 수 있다. 예를 들어, 일부 실시예들에서, 컨택 필라 (323)는 제 1 스트링의 강유전체 커패시터들을 인접한 스트링의 강유전체 커패시터들로부터 분리시키는 절연 영역(isolation region)의 유전체 재료상에 적어도 부분적으로 위치된다. 이와 같이, 전도성 컨택 필라들 (323)은 필라들 (323)이 커패시터들 (320)의 인접한 스트링들사이에 있기 때문에 필라들이 대응하는 개별 커패시터들 "후방에(behind)"에 위치된 것으로 간주될 수 있다.
많은 실시예들에서, 평면 커패시터들에 비하여 상대적으로 높은 종횡비를 갖는 강유전체 커패시터들 (320-0,320-1,320-2)은 많은 대응하는 BRAD들 (312)을 갖는 피치상에 형성될 수 있어서 이전 강유전체 메모리에 비교하여 더 작은 풋프린트 및 증가된 밀도를 달성한다. 일부 실시예들에서, 4F2인 강유전체 체인 아키텍처가 달성된다. 일부 실시예들에서, 전도성 컨택 필라 (323)가 이전 강유전체 메모리에 비하여 더 작은 풋프린트 및 증가된 밀도를 달성할 수 있는 스트링의 강유전체 스토리지 디바이스들 (320-0,320-1)(예를 들어, 사이에) 정렬되어 형성된 실시예들에 비교하여 스트링의 강유전체 스토리지 디바이스들 (320-0,320-1)이 서로에 더 가깝게 위치되는 것을 가능하게 하기 위해 전도성 컨택 필라 (323)는 강유전체 스토리지 디바이스들 (320-0,320-1)의 대응하는 스트링 “후방에” 위치에 위치될 수 있다.
도 4는 본 개시의 다수의 실시예들에 따른 메모리 어레이(400) 부분의 3차원 뷰를 예시한다.
메모리 어레이 (400)는 선택 라인 (404)에 결합된 선택 트랜지스터 (410)를 통하여 강유전체 스토리지 디바이스 (420)에 결합된 플레이트 라인 (402), 많은 강유전체 커패시터들 (420), 많은 전극들 (421,430), 컨택 필라들 (423), 액세스 디바이스들 (412), 워드 라인들 (406), 비트 라인 (408), 및/또는 절연 영역 (440)을 포함한다. 어레이 (400)는 도 1, 도 2a,도 2b 및 도 3에 도시된 바와 같이 체인 구성으로 결합된 많은 강유전체 메모리 셀들을 포함한다. 메모리 셀들 각각은 개별 BRAD (예를 들어, (412-0,412-1,412-2))상에 형성된 강유전체 커패시터 (예를 들어, (420-0,420-1,420-2))를 포함한다.
액세스 디바이스들 (예를 들어, (412-0,412-1,412-2))은 개별 워드 라인 (예를 들어, (406-0,406-1,406-2))에 결합된 게이트, 한쌍의 소스/드레인 영역들 (415,417) (예를 들어, 활성 영역들), 및 캡핑 재료 (407)를 포함한다. 게이트 산화물 재료는 게이트 및 캡핑 재료가 형성된 게이트 트렌치의 측벽들 상에 형성될 수 있다. 액세스 디바이스들의 게이트들은 기판 (미도시)의 표면 아래에(예를 들어, 기판에 매립된) 위치된다. 소스/드레인 영역들 (415,417)은 기판내로 연장되는 도핑된 영역들일 수 있다.
본 출원에서 설명된, 어레이 (400)의 강유전체 커패시터들 (420)은 한쌍의 커패시터 전극들 사이에 강유전체 재료를 포함한다. 커패시터 전극들의 쌍은 상단 커패시터 전극 및 바닥 커패시터 전극으로 지칭될 수 있다. 강유전체 커패시터들 (420)의 바닥 커패시터 전극은 전도성 컨택 (430)을 통하여 액세스 디바이스 (412)의 소스/드레인 영역 (415)에 결합된다. 상단 커패시터 전극은 전도성 컨택 (421)및 전도성 컨택 필라 (423)을 통하여 액세스 디바이스(412)의 소스/드레인 영역 (417)에 결합된다.
많은 실시예들에서, 강유전체 재료는 예를 들어 약 300 옹스트롱의 길이 및/또는 폭 치수 또는 직경 및 약 10 킬로옹스트롱 또는 그 이상의 높이를 가질 수 있는 컨테이너들의 치수 때문에 이로울 수 있는 원자 층 증착 (ALD)을 통하여 형성될 수 있다(예를 들어, 증착된). 컨테이너들의 종횡비가 10:1 또는 더 큰 예들에서, 예를 들어 다른 증착 프로세스들 예컨대 물리적 기상 증착 (PVD)을 이용하여 컨테이너내에 강유전체를 적절하게 형성하는 것을 어려울 수 있다.
강유전체 커패시터들 (420)의 절연 영역 (440)을 이용하여 분리된다. 절연 영역 (440)은 강유전체 커패시터들 (420)의 제 1 로우를 강유전체 커패시터들 (420)의 인접한 및/또는 평행인 제 2 로우로부터 분리시키는데 이용된다. 일부 실시예들에서, 절연 영역 (440)은 강유전체 스토리지 커패시터들 (420)에 평행하게 이어지는 트렌치에 증착된 유전체 재료를 포함한다. 본 출원에 추가 설명된, 어떤 실시예들에서, 컨택 필라 (423)가 적어도 부분적으로 절연 영역 (440)에 대응하는 유전체 재료 위에 있다.
도 5는 본 개시의 다수의 실시예들에 따른 메모리 어레이(500) 부분의 오버헤드 뷰(overhead view)를 예시한다. 도 5 에 도시된 부분은 메모리 셀들의 두개의 스트링들 (509-0) 및 (509-1)을 포함한다. 영역 (540)은 인접한 스트링들 (509-0) 및 (509-1)의 액세스 디바이스들 (예를 들어, BRAD들) 사이의 절연 영역 (예를 들어, STI 트렌치)을 나타낸다.
본 출원에서 설명된, 스트링들 (509-0) 및 (509-1)의 강유전체 커패시터들 (예를 들어, (520-0,520-1,520-2))은 직렬로 (예를 들어, 체인 아키텍처로) 결합된다. 즉, 강유전체 커패시터 (520-0)는 컨택 필라 (523)에 연결된 전도성 컨택 (521) (예를 들어, 상단 전도성 컨택)을 통하여 강유전체 커패시터 (520-1)에 결합된다. 추가하여, 강유전체 커패시터 (520-1)는 전도성 컨택 (예를 들어, 바닥 전도성 컨택)(미도시)을 통하여 강유전체 커패시터 (520-2)에 결합된다. 강유전체 커패시터들 (520)의 제 1 스트링 (509-0) 및 강유전체 커패시터들 (520)의 제 2 스트링 (509-1)은 유전체 재료를 포함하는 절연 영역 (540)의 적어도 일부를 갖는 트렌치를 포함하는 절연 영역 (540)에 의해 분리된다.
일부 실시예들에서, 컨택 필라 (523)는 강유전체 커패시터 (520-0) 와 강유전체 커패시터 (520-1) 사이에 위치된다. 어떤 실시예들에서, 컨택 필라 (523)는 강유전체 커패시터 (520-0) 와 강유전체 커패시터 (520-1) 사이의 등거리 위치에 위치된다. 즉, 어떤 실시예들에서, 컨택 필라 (523)와 강유전체 커패시터 (520-0) 사이의 거리는 컨택 필라 (523)와 강유전체 커패시터 (520-1) 사이의 거리와 같다. 어떤 실시예들에서, 컨택 필라 (523)는 강유전체 커패시터 (520-0, 520-1)의 프론트 사이드(front side)과 백 사이드(back side)으로부터 등거리 위치에 위치된다. 즉, 컨택 필라 (523)는 강유전체 커패시터 (520-0) 와 강유전체 커패시터 (520-1) 사이의 상대적으로 중심 위치에 위치된다.
일부 실시예들에서, 컨택 필라 (523)는 강유전체 커패시터들 (520) "후방에(behind)" 있는 위치에 위치된다. 예를 들어, 컨택 필라 (523)는 컨택 필라 (523)가 강유전체 커패시터들 (520)사이에 상대적으로 중심 위치의 위치에 위치되지 않을 때 스트링내 (509-0) 강유전체 커패시터들 (520) “후방에” 위치된다. 일부 실시예들에서, 컨택 필라 (523)는 적어도 컨택 필라 (523)의 일부가 절연 영역 (540)의 부분상에 있도록 형성된다. 예를 들어, 일부 실시예들에서, 컨택 필라 (523)는 제 1 스트링(509-0)의 강유전체 커패시터들(520)을 인접한 스트링(509-1)의 강유전체 커패시터들로부터 분리시키는 절연 영역(540)의 유전체 재료상에 적어도 부분적으로 위치된다. 이와 같이, 전도성 컨택 필라들 (523)은 필라들 (523)이 커패시터들 (520)의 인접한 스트링(509)들사이에 있기 때문에 필라들이 대응하는 개별 커패시터들(520) "후방에(behind)"에 위치된 것으로 간주될 수 있다.
어레이 (500)의 강유전체 커패시터들 (예를 들어, (520))은 한쌍의 커패시터 전극들 (529)과 (527) 사이에 강유전체 재료 (525)를 포함한다. 전극 (529)은 바닥 전극으로 지칭될 수 있고, 전극 (527)은 상단 전극으로 지칭될 수 있다.
커패시터 전극 (529)은 전도성 컨택을 통하여 액세스 디바이스의 소스/드레인 영역에 결합된다. 커패시터 전극 (527)은 전도성 컨택 (521)및 전도성 컨택 필라 (523)을 통하여 액세스 디바이스의 소스/드레인 영역에 결합된다.
많은 실시예들에서, 강유전체 재료 (525)는 예를 들어 약 300 옹스트롱의 길이 및/또는 폭 치수 또는 직경(571-1,571-2) 및 약 10 킬로옹스트롱 또는 그 이상의 높이를 가질 수 있는 컨테이너들의 치수 때문에 이로울 수 있는 원자 층 증착 (ALD)을 통하여 형성될 수 있다(예를 들어, 증착된). 직경 (571-1,571-2)은 피처 사이즈(feature size) (F)일 수 있다. 추가하여, 강유전체 재료 (525)는 약 100 옹스트롱의 길이 (577), 약 50 옹스트롱의 길이 (575), 및 약 50 옹스트롱의 길이 (573)를 가질 수 있다. 컨테이너들의 종횡비가 10:1 또는 더 큰 예들에서, 예를 들어 다른 증착 프로세스들 예컨대 물리적 기상 증착 (PVD)을 이용하여 컨테이너내에 강유전체를 적절하게 형성하는 것을 어려울 수 있다.
컨택 필라 (523)를 강유전체 커패시터 스트링 (509-0,509-1) “후방에” 위치시키는 것이 강유전체 메모리 어레이 (500)내의 공간을 절약한다. 예를 들어, 컨택 필라 (523)를 절연 영역 (540)과 관련된 유전체 부분상에 위치시키는 것은 컨택 필라 (523)가 강유전체 커패시터들 (520-0,520-1) 사이에 위치된 실시예에 비하여 강유전체 커패시터 (520-0)가 강유전체 커패시터 (520-1)에 상대적으로 더 가까운 위치에 위치되는 위치되는 것을 가능하게 할 수 있다.
도 6은 본 개시의 다수의 실시예들에 따른 강유전체 메모리 어레이(600)를 갖는 메모리 시스템(650) 형태에 장치의 블록도를 예시한다. 메모리 시스템 (650)는 본 출원에 이하에서 설명된 것들과 같은 비-휘발성 강유전체 메모리 셀들의 어레이 (600)를 포함하는 메모리 디바이스 (654)에 결합된 메모리 액세스 디바이스 (652) (예를 들어, 호스트 프로세서, 펌웨어, 등.)를 포함한다. 많은 실시예들에서, 메모리 디바이스 (654), 메모리 어레이 (600), 및/또는 제어기 (655)가 또한 “장치”로 간주될 수 있다.
메모리 디바이스 (654) 및 메모리 액세스 디바이스 (652)는 개별 집적 회로들로 구현될 수 있거나, 또는 액세스 디바이스 (652) 및 메모리 디바이스 (654)는 동일한 집적 회로, 칩, 또는 패키지내에 통합될 수 있다. 메모리 액세스 디바이스 (652)는 이산 디바이스 (예를 들어, 마이크로프로세서) 또는 펌웨어, 예컨대 애플리케이션-특정 집적 회로 (ASIC)에 구현된 일부 다른 유형의 프로세스 회로부일 수 있다.
I/O 연결들 (672) 및 제어 연결들 (670)은 메모리 액세스 디바이스 (652)와 메모리 디바이스 (654) 사이의 통신 인터페이스를 포함한다. 도 6의 실시예는 I/O 회로부 (662)통하여 I/O 연결들 (672) 상에 제공된 어드레스 신호들을 래치(latch)하는 어드레스 회로부 (658)를 포함한다. 어드레스 신호들이 액세스 메모리 어레이 (600)에 대한 로우 디코더 (650) 및 컬럼 디코더 (666)에 의해 수신되고 디코딩될 수 있다.
메모리 디바이스 (654)는 감지 판독/래치 회로부 (668)를 이용하여 메모리 어레이 컬럼들내 전압 및/또는 전류 변화들을 감지함으로써 메모리 어레이 (600)내 데이터를 감지한다. 판독/래치 회로부 (668)는 메모리 어레이 (600)로부터의 데이터의 페이지 (예를 들어, 로우)를 판독 및 래치할 수 있다. I/O 회로부 (662)는 메모리 액세스 디바이스 (652)와의 I/O 연결들 (672)상에서의 양방향 데이터 통신을 위하여 포함된다. 기록 회로부 (664)가 메모리 어레이 (600)에 데이터를 기록하기 위해 포함된다.
제어 로직 회로부, 소프트웨어, 및/또는 펌웨어로 구현될 수 있는 제어기 (655)는 메모리 액세스 디바이스 (652)로부터의 제어 연결들 (670)에 의해 전달되는 신호들을 디코딩한다. 제어기 (655)는 예를 들어 데이터 감지 (예를 들어, 판독) 및 데이터 프로그래밍 (예를 들어, 기록)을 포함하여 메모리 어레이 (600)의 그리고 메모리 디바이스 (654)상에서의 동작들을 제어할 수 있다.
특정 실시예들이 본 출원에서 예시되고 설명되었지만, 이 기술분야의 숙련자들은 동일한 결과들을 달성하기 위해 산출된 배열이 도시된 특정 실시예들로 대체될 수 있다는 것을 이해할 것이다. 본 명세서는 본 개시 내용의 다양한 실시예들의 개조들 또는 변형들을 커버하도록 의도된다. 상기 설명은 제한적인 것이 아닌, 예시적 방식으로 이루어졌다는 것이 이해될 것이다. 상기 실시예들의 조합, 본 출원에서 특히 설명되지 않은 다른 실시예들이 상기 설명을 검토할 때 이 기술분야의 숙련자들에게 명백할 것이다. 본 개시 내용의 다양한 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 응용들을 포함한다. 그러므로, 본 개시 내용의 다양한 실시예들의 범위는 첨부된 청구항들이 권리가 있는 전체 범위의 균등물들과 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
이전의 상세한 설명에서, 다양한 특징들은 본 개시 내용을 간소화하기 위해 단일 실시예에서 함께 그룹화된다. 개시의 이러한 방법은 본 개시의 개시된 실시예들이 각각의 청구항에서 명확히 제시된 것보다 다수의 특징들을 사용해야 한다는 의도를 반영한 것으로서 해석되지 않는다. 오히려, 다음의 청구항들이 반영함에 따라, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 적게 있다. 따라서 다음의 청구항들은 상세한 설명으로 통합되며, 각각의 청구항은 별개의 실시예로서 자체로 성립된다.
Claims (30)
- 메모리 셀에 있어서,
기판 안에 형성된 매립 리세스된 액세스 디바이스 (BRAD: buried recessed access device); 및
상기 BRAD상에 형성된 강유전체 커패시터를 포함하는, 메모리 셀. - 청구항 1에 있어서, 상기 강유전체 커패시터는 그 내부에 형성된 강유전체 재료를 갖는 컨테이너 커패시터(container capacitor)인, 메모리 셀.
- 청구항 2에 있어서, 상기 강유전체 재료는 원자 층 증착(atomic layer deposition)을 통하여 형성되는, 메모리 셀.
- 청구항 2에 있어서, 상기 강유전체 재료는 상기 컨테이너 커패시터의 컨테이너내 전극 재료의 측벽들상에 형성되는, 메모리 셀.
- 청구항 4에 있어서, 상기 컨테이너의 높이는 약 10 킬로-옹스트롱 이상이며, 상기 컨테이너의 직경은 약 600 옹스트롱 이하인, 메모리 셀.
- 청구항 1 내지 5 중 어느 하나의 항에 있어서, 상기 BRAD의 게이트는 상기 BRAD에 대응하는 제 1 소스/드레인 영역과 제 2 소스/드레인 영역 사이에 형성되고, 상기 게이트는 상기 제 1 및 상기 제 2 소스/드레인 영역 중 적어도 하나의 상부 표면 아래에 형성되는, 메모리 셀.
- 청구항 6에 있어서, 상기 강유전체 커패시터의 바닥 전극(bottom electrode)은 상기 제 1 소스/드레인 영역에 결합되고, 상기 강유전체 커패시터의 상단 전극은 상기 제 2 소스/드레인 영역에 결합되는, 메모리 셀.
- 청구항 7에 있어서, 상기 상단 전극 및 상기 제 2 소스/드레인 영역에 결합된 전도성 컨택(conductive contact)을 더 포함하는, 메모리 셀.
- 청구항 8에 있어서, 상기 전도성 컨택은 적어도 부분적으로 상기 제 2 소스/드레인 영역 위에 그리고 적어도 부분적으로 상기 메모리 셀과 인접한 메모리 셀 사이의 절연 영역에 대응하는 유전체 재료 위에 형성되는, 메모리 셀.
- 청구항 1 내지 5 중 어느 하나의 항에 있어서, 상기 강유전체 커패시터는 상기 BRAD를 갖는 피치(pitch)상에 있는, 메모리 셀.
- 청구항 1 내지 5 중 어느 하나의 항에 있어서, 상기 메모리 셀은 4F2 아키텍처를 달성하며, F는 상기 메모리 셀에 대응하는 피처 사이즈(feature size)인, 메모리 셀.
- 청구항 1 내지 5 중 어느 하나의 항에 있어서, 상기 강유전체 커패시터는 인접한 메모리 셀의 강유전체 커패시터와 직렬로 결합되는, 메모리 셀.
- 메모리 셀을 형성하기 위한 방법에 있어서,
기판 안에 매립 리세스된 액세스 디바이스 (BRAD)를 형성하는 단계로서, 상기 BRAD의 게이트는 상기 BRAD에 대응하는 제 1 소스/드레인 영역의 상부 표면 아래에 그리고 제 2 소스/드레인 영역의 상부 표면 아래에 형성되는, 상기 BRAD를 형성하는 단계;
상기 제 1 소스/드레인 영역 위 및 상기 BRAD의 캡핑 재료(capping material) 위에 제 1 전극 컨택을 형성하는 단계;
상기 제 1 전극 컨택 위에 강유전체 커패시터에 대응하는 컨테이너를 형성하는 단계;
상기 강유전체 커패시터의 바닥 전극을 상기 제 1 전극 컨택 위에 그리고 상기 컨테이너 안에 형성하는 단계;
상기 컨테이너 안에 강유전체 재료를 형성하는 단계; 및
상기 컨테이너 안에 상단 전극을 형성하는 단계; 및
상기 제 2 소스/드레인 영역 위에 적어도 전도성 필라의 일부를 형성하는 단계로서, 상기 전도성 필라는 제 2 전극 컨택을 통하여 상기 상단 전극에 결합되는, 상기 전도성 필라를 형성하는 단계를 포함하는, 메모리 셀을 형성하기 위한 방법. - 청구항 13에 있어서, 상기 강유전체 커패시터를 상기 BRAD를 갖는 피치상에 형성하는 단계를 포함하는, 메모리 셀을 형성하기 위한 방법.
- 청구항 13에 있어서,
상기 BRAD와 인접한 메모리 셀의 BRAD 사이에 절연 영역을 형성하는 단계; 및
상기 절연 영역에 대응하는 유전체 재료 위에 상기 전도성 필라의 적어도 일부를 형성하는 단계를 포함하는, 메모리 셀을 형성하기 위한 방법. - 청구항 13에 있어서, 제 1 전도성 라인과 제 2 전도성 라인 사이에 많은 추가 메모리 셀들의 개별 강유전체 커패시터들과 직렬로 상기 강유전체 커패시터를 형성하는 단계를 더 포함하는, 메모리 셀을 형성하기 위한 방법.
- 청구항 13 내지 16 중 어느 하나의 항에 있어서, 상기 컨테이너는 적어도 20:1의 종횡비를 가지며, 상기 컨테이너 안에 상기 강유전체 재료를 형성하는 단계는
납 지르코네이트 티타네이트 (PZT : lead zirconate titanate) 재료;
스트론튬 비스무트 탄탈레이트 (SBT : strontium bismuth tantalate) 재료;
하프늄 옥사이드계 재료; 및
지르코늄 옥사이드계 재료 중 적어도 하나를 증착하는 단계를 포함하는, 메모리 셀을 형성하기 위한 방법. - 청구항 17에 있어서, 상기 하프늄 옥사이드계 재료 및 상기 지르코늄 옥사이드계 재료는 실리콘 (Si), 알루미늄 (Al), 게르마늄 (Ge), 마그네슘 (Mg), 칼슘 (Ca), 스트론튬 (Sr), 나이오븀 (Nb), 이트륨 (Y), 바륨 (Ba), 티타늄 (Ti), 및/또는 그것의 조합 중 적어도 하나로 도핑되는, 메모리 셀을 형성하기 위한 방법.
- 강유전체 랜덤 액세스 메모리 (FeRAM)에 있어서,
제 1 전도성 라인과 제 2 전도성 라인 사이에 직렬로 결합된 제 1 복수개의 강유전체 커패시터들; 및
상기 제 1 전도성 라인과 제 3 전도성 라인 사이에 직렬로 결합된 제 2 복수개의 강유전체 커패시터들;를 포함하되,
각각의 상기 제 1 및 제 2 복수개의 강유전체 커패시터들은 대응하는 강유전체 커패시터 아래에 형성된 게이트 전극을 갖는 개별 매립 리세스된 액세스 디바이스 (BRAD)에 결합되는, 강유전체 랜덤 액세스 메모리. - 청구항 19에 있어서, 각각의 상기 제 1 복수개의 강유전체 커패시터들은 컨테이너 안에 형성되고,
상기 컨테이너의 측벽들상에 그리고 바닥 전극 컨택 위에 형성되는 바닥 전극(bottom electrode);
상기 컨테이너 안에 그리고 상기 바닥 전극의 측벽들상에 형성되는 강유전체 재료; 및
상기 강유전체 재료의 측벽들상에 그리고 상기 컨테이너 안에 형성되는 상단 전극을 포함하되, 상기 상단 전극은 전도성 필라를 통하여 대응하는 BRAD의 소스/드레인 영역에 결합되고, 적어도 상기 전도성 필라의 제 1 부분은 상기 제 1 복수개의 강유전체 커패시터들에 대응하는 BRAD들과 상기 제 2 복수개의 강유전체 커패시터들에 대응하는 BRAD들을 분리시키는 절연 영역의 유전체 재료 위에 형성되는, 강유전체 랜덤 액세스 메모리. - 청구항 20에 있어서, 상기 제 1 전도성 라인은 플레이트 라인(plate line)이고, 상기 제 2 전도성 라인은 비트 라인(bit line), 및 상기 제 3 전도성 라인은 상이한 비트 라인인, 강유전체 랜덤 액세스 메모리.
- 청구항 18 내지 21 중 어느 하나의 항에 있어서, 상기 제 1 복수개의 강유전체 커패시터들 중 적어도 하나는
납 지르코네이트 티타네이트 (PZT : lead zirconate titanate); 및
스트론튬 비스무트 탄탈레이트 (SBT : strontium bismuth tantalate);
하프늄 옥사이드계 재료; 및
지르코늄 옥사이드계 재료를 포함하는 그룹으로부터 선택된 강유전체 스토리지 재료를 포함하는, 강유전체 랜덤 액세스 메모리. - 청구항 18 내지 21 중 어느 하나의 항에 있어서, 상기 제 1 복수개의 강유전체 커패시터들은 적어도 네개의 강유전체 커패시터들을 포함하는, 강유전체 랜덤 액세스 메모리.
- 청구항 18 내지 21 중 어느 하나의 항에 있어서, 상기 제 1 복수개의 강유전체 커패시터들은 적어도 여덟개의 강유전체 커패시터들을 포함하는, 강유전체 랜덤 액세스 메모리.
- 청구항 18 내지 청구항 21 중 어느 한 항에 있어서,
상기 제 1 복수개의 강유전체 커패시터들을 상기 제 1 전도성 라인에 선택적으로 결합하도록 구성된 제 1 선택 디바이스; 및
상기 제 2 복수개의 강유전체 커패시터들을 상기 제 1 전도성 라인에 선택적으로 결합하도록 구성된 제 2 선택 디바이스를 더 포함하는, 강유전체 랜덤 액세스 메모리. - 강유전체 랜덤 액세스 메모리 (FeRAM)를 형성하기 위한 방법에 있어서,
개별 제 1 복수개의 메모리 셀들에 대응하는 제 1 복수개의 매립 리세스된 액세스 디바이스들 (BRAD)을 형성하는 단계;
상기 제 1 복수개의 BRAD들 위에 제 1 복수개의 강유전체 커패시터들을 형성하는 단계; 및
개별 제 2 복수개의 메모리 셀들에 대응하는 제 2 복수개의 BRAD들을 형성하는 단계; 및
상기 제 2 복수개의 BRAD들 위에 제 2 복수개의 강유전체 커패시터들을 형성하는 단계;를 포함하되,
상기 제 1 복수개의 강유전체 커패시터들은 상기 제 1 전도성 라인과 상기 제 2 전도성 라인 사이에서 서로 직렬로 결합되고; 및
상기 제 2 복수개의 강유전체 커패시터들은 상기 제 1 전도성 라인과 상기 제 3 전도성 라인 사이에서 서로 직렬로 결합되는, 강유전체 랜덤 액세스 메모리를 형성하기 위한 방법. - 청구항 26에 있어서, 상기 제 1 복수개의 BRAD들을 형성하는 단계는
상기 복수개의 BRAD들의 게이트를
폴리실리콘 재료;
티타늄 나이트라이드; 및
탄탈륨 나이트라이드 중 적어도 하나로 형성하는 단계를 포함하는, 강유전체 랜덤 액세스 메모리를 형성하기 위한 방법. - 청구항 26에 있어서, 상기 제 1 복수개의 BRAD들을 형성하는 단계는
기판의 표면 아래에 상기 BRAD들의 게이트를 형성하는 단계를 포함하는, 강유전체 랜덤 액세스 메모리를 형성하기 위한 방법. - 청구항 26 내지 28 중 어느 하나의 항에 있어서, 상기 제 1 복수개의 강유전체 커패시터들을 형성하는 단계는
상기 제 1 복수개의 BRAD들 위에 많은 전도성 컨택들을 형성하는 단계;
상기 전도성 컨택들 위에 유전체 재료를 증착하는 단계;
상기 유전체 재료 안에 많은 컨테이너들을 에칭하는 단계;
상기 많은 컨테이너들 안에 제 1 전도성 재료를 증착하는 단계;
원자 층 증착을 통하여, 상기 제 1 전도성 재료상에 강유전체 재료를 증착하는 단계; 및
상기 많은 컨테이너들 안에 제 2 전도성 재료를 증착하는 단계를 포함하는, 강유전체 랜덤 액세스 메모리를 형성하기 위한 방법. - 청구항 29에 있어서, 상기 제 1 전도성 재료는 상기 강유전체 커패시터의 바닥 전극으로서 동작하고, 상기 제 2 전도성 재료는 상기 강유전체 커패시터의 상단 전극으로서 동작하는, 강유전체 랜덤 액세스 메모리를 형성하기 위한 방법.
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