TWI244754B

TWI244754B - Ferroelectric memory integrated circuit with improved reliability

Info

Publication number: TWI244754B
Application number: TW092113662A
Authority: TW
Inventors: Uwe Wellhausen; Michael Jacob
Original assignee: Infineon Technologies Ag
Priority date: 2002-06-04
Filing date: 2003-05-20
Publication date: 2005-12-01
Also published as: US20030222279A1; TW200401439A; CN100562941C; US6858890B2; EP1509923A1; EP1509923B1; WO2003102957A1; DE60315290D1; DE60315290T2; KR20050010863A; JP2005528788A; KR100644999B1; CN1659661A

Description

1244754 """；—— 〜111 議1丨_一概〜五、發明說明（1) 發明領域本，， ), 是C 別C 特路。電 }體 C 積 ο I—I 牙 C體> 路憶1C 電記C 體的路積構電體架體憶聯積記串體於有憶關具記有於電是關鐵乃有，明是說發乃來本明例發舉發明背景办鐵電金氧陶磁材料，諸如：锆鈦酸鉛（PZT )，已經研究用於鐵電半導體記憶體裝置中。另外，其他鐵電材料，諸如·鉍鈦酸鳃（SBT )，亦可以具有相同用途。第J圖係表示一種習知之鐵電記憶體胞元1〇5，其具有一電晶體13〇 $—鐵電電容器140。一電容器電極142係耦接至一平板線〇，而另一電容器電極141則耦接至此電晶體13〇，藉以 2據耦接此電晶體閘極之一字元線15〇之狀態（啟動或不欠動），選擇性地麵接或解_此電容器及―位元線i6Q。此鐵，記，體係利用殘留極性，將資訊儲存於此電容哭。，存於:匕s己憶體胞元之邏輯數值係取決於此鐵電電容 ί性：電容器之極性，此鐵電電容器之電極 :必須此加大於切換電壓（強制電壓）之一電μ : j谷益之一優點係：此鐵電電容器可以在功率移除後唯拄其；性’進：得到-非揮發性記憶體胞元。後維持這類々产妒加椹筏4巨串連2 0 2之複數鐵電記憶體胞元。 "類S己憶體木構係揭露於’舉例來說，Takashima et

第5頁 1244754 五、發明說明（2) ™ al. ， 1997 Symposium on VLSI Circuit Digest of

Technical Papers ， p.83f及Takashima et al. ， IEEE J· Solid-State Circuits ， vol· 33 ， pp 787-792 ，

May 1 9 98，兩者均可以做為本發明之參考前案。此串連 2 0 2之記憶體胞元20 5，其分別具有一電晶體23〇及並聯之一電容器2 4 0，係彼此串聯。記憶體胞元之電晶體閘極，舉例來說，係用以做為字元線或麵接字元線之閘極導電體。此串連2 0 2之一端2 1 3係|馬接一位元線，而此串連2 〇 2 之另一端2 1 4則耦接至一平板線。複數串連係彼此互連或利用字元線定址，藉以形成一記憶體陣列區塊。第3圖係表示一種習知記憶體串連3 〇 2之剖面圖。如圖中所示，各個記憶體胞元之電晶體3 3 〇係形成於一基底3丨〇表面相卻6己丨思體胞元之電晶體係分享一共用擴散區域。此記憶體串連302之各個電容器34〇係成對地群組。下電極 3 41係用以做為相鄰電容器之一共用電極。一對電容器之一電容器之上電極342係耦接另一對電容器之一電容器之上電極’藉以形成一雛菊串連（daiSy chain)。各個上電容器電極係經由主動區域之上電極插塞（AATE piug ) 386，耦接各個記憶體胞元之電晶體。已知’相鄰對電容器之上電極耦接係可以利用插塞3 4 8 及一導線362達成。因此，串連架構之應用將會需要額外之金屬製程，其至少包括：接觸插塞及金屬線之形成。額外金屬製程之使用會增加製造成本及原始處理時間。另外’接觸插塞之形成亦會需要額外之圖案定義及蝕刻步

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驟’其可能會產生額外之钱刻損害。第4圖係表示一記憶體串連之兩相鄰對電容器3 〇 9之俯視 ^。~上電容器電極插塞386係位於兩相鄰對電容器3 0 9中 / °這類上電容器電極插塞之利用需要在兩相鄰對電容器徵9中間具有一間隔3F，其中，F係此積體電路（1C )之特，大/、或基本規則。此接觸插塞之各側分別需要一間隔矣，藉_以與相鄰對電容器之下電極隔離，另外，此接觸插 $會佔去一間隔F。然而，此需要間隔可能會增加記憶發胞元之大小。因此，連架構，元之大小由上述可知，本發明之主要的目便是提供一種串其不需要額外之金屬製程、亦不會降低記憶體胞

發明概述个發明記憶體陣中減少_ 與相鄰電係成對群電容器之之電晶體 )。對於接至各個列區塊金屬層晶體分組，且相鄰電之一此串連記憶體有關於在憶體胞元記憶體胞係彼此共耦接至一說，主動言，各個區域。另於積體電路（1C )， °特別是，本發明係。在串連架構中，記享一共用擴散區域。各對電容器之下電極容器之上電極係一起用擴散區域（舉例來兩端之記憶體胞元而胞元之電晶體之擴散其具有一串連架構之此串連架構之電晶體係元之電容器用。相鄰對記憶體胞元區域（AA ) 上電極係輕外，各個下

1244754 五、發明說明（4) ~~一"一一—一—〜其他擴散區域。電容器之上電極側壁表面係形成不同層。各個間間隙亦可以做為 ’各個間隙材料電極係耦接至各個根據本於明_=體胞凡之電晶體之至主動區i (ΑΑ「係用以耦接各個門階.. ΑΑ )。另外，各個電容器之 :可以離ί導電帶及各個電容器之 ,,,«： ^ , ¥電V自我校準。另外，各個此鐵電材料i ^ 将卄之一封I。在一較佳實施例中

係包括氧化鋁。 J T 至主動區域（AA 至主動區域（AA 上電極接觸插塞上電極及主動區消除額外金屬層在^ 一較佳實施例中，耦接各個上電極之各個接觸插塞係低於耦接各個下電極之ί Ϊ :接觸插塞。這可以使下電極相對動作變得較不嚴格。另外，在各個域：間、❹#電帶做為區域互連亦可以之需求，進而降低整體之處理成本。較佳貫施例之詳細說明本發明係有關於串連之記憶體架構。在—較佳實施例元：ίΓ月利用串連架構實施之鐵電記憶體胞 ^另外，本發明亦可以應用於排列為串連芊構之直他類型記憶體胞元。第5圖係表示根據本發：二二他類 =一記憶體串連402之剖面圖。此記憶體串連術係具有複數記憶體胞元4〇51及4叫，形成於—基底㈣表面。各個圮憶體胞兀係具有一胞元電晶體43〇及並聯之一電容器。此記憶體串連40 2之各個記憶體胞元係彼此串聯。為便於 1244754 五、發明說明（5) —一_™一一__ 介紹，此S己憶體串連4 〇 2係具有八個記憶體胞元（亦即· 。另外，本發明亦可以提供具有其他數目之記憶體 ΐΪ Ϊ: Ϊ憶體"。較佳者，一記憶體串連之記憶體胞數係荨於2 ，其中，γ係大於或等於1之一整數。場ίΠί體’舉例來說，係Ν型場效電晶體。另外，Ρ型曰ί:曰曰體、ρ型及Ν型場效電晶體組合、或其他類型的電晶體亦可以使用。在一較佳實施例中，一 =的電享一共用擴散㈣。一選擇電；中記憶體串連之-端，藉以選擇性：擴散串連之第一記憶體胞元之電晶體分享-共用各=容：憶f胞f之電容器係提供於各個電晶體上方。其他電；：較m中’係鐵電電容器。或者，，用。此鐵電電容器係具有声谷器’亦可以 ζτ)。另夕卜，其他類型之鐵電材層料=:錯欽酸敍 (sbt)’亦可以使用。再者，多鐵電：：：叙鈦酸銷用。此鐵電層係放在第一及第：電、、、。構亦可以使 ‘利用貴金屬（舉例來說，幻j成。二其舉例來說，二Γ夕、氧化·_)、或氧化銀ΠΓ電材 :第氮化欽、銥、或其他金ΠΐΠ:屬’包括：第-電極亦不需要利用相同材料形&另外，第- 1244754 五、發明說明（6) 接著，本發離各個電晶體來說，係包括如··氮化矽，接著，本發層，藉以避免之擴散。在一其他類型之阻於鐵電物質、化係一主要問層中間提供一著層，舉例來只要能夠提昇用明會提供一中及電容器。此 :氧化矽。另亦可以用來形明會在此接角蜀或禁止，舉例較佳實施例中障層亦可以利高k介電物質，題。接著，本附著層，藉以說，可以包括此中間介電層間介電層（ILD) 426，藉以隔中間介電層（ILD ) 426，舉例外，其他類型之介電材料，諸成此中間介電層（ILD ) 426。插塞及下電極中間提供一阻障來說’氧原子相對此接觸插塞 ’此阻障層係包括銥。另外，用。阻障層之應用係特別有利、或其他應用，其中，插塞氣發明會在此阻障層及中間介聲提昇此阻障層之附著力。此附鈦。另外，其他類型之材料、及阻障層之附著力，亦可以使在一較佳實極，藉器係分會提供電容器以將各享一下主動區之一下主動區域下電電晶體 )插塞料，諸區域下極至一(AABE 導電材之主動施例中，兩相鄰個電容器群組成共用電極。另外域下電極（AABE 電極至一電晶體極（AABE )插塞之一共用擴散區，舉例來說，係如：摻質多晶石夕電極（AABE )插電容器440係分享一共用電對40 9。較佳者，各個電容，此中間介電層（ILD )内 )插塞485，其分別耦接一之一擴散區域。較佳者，係耦接一對電容器之_下電域。各個主動區域下電極包括鎢。另外，其他類型之，亦可以使用。對於多晶矽塞而言，本發明會在此主動

1244754 五、發明說明（7) 區域下電極（AABE )插塞及電容器中間提供一金屬矽化物，其舉例來說··係具有鈷或鈦。根據本發明之一較佳實施例，相鄰對電容器之兩相鄰電容器之上電極係經由一導電帶490耦接。一導電帶係經由主動區域上電極（AATE )插塞48 6，耦接至一電晶體之另一擴散區域。較佳者，一導電帶係經由一主動區域上極（AATE)插塞，耦接不同對電容器之兩相鄰電容器之上電極至兩電晶體之其他共用擴散區域。土-較佳實施例巾，此主動區域上電( mE )及電罐BE)係利用個別製程產生。各個主動區域 (AABE )(AATE )插塞之上表面係低於各個主動區域不電極 κ之主表面。提供低於主動區域下電極（AABE)插 ;Κ （ΑΑΤΕ)插塞係有利於製程視窗之增求。另夕t 及插塞中間之校準將不再嚴格要 I動區域上電極（AATE)及主動區域下電極各塞亦：以利用相同製程產生。、下電桎（AABE)插此導電帶係接觸各個電容器電極。一 & =充分地接觸各输，藉以提供想=;性:導電帶導口’舉例來說，係、包括多晶石夕。另外 :電：枓，諸如：！呂、氮化鈦、鈦、鶴、及多；：頰型之在’、可以用來形成此導電帶。 s電結在—較佳實施例中，間隙478會形成於電容器之側壁表 1244754 五、發明說明（8) 面藉以電性隔離各個電免各個電極之短踗々y 之側邊及此導電帶，％氧介叙Γ j個間隙係具有-介雷：進而避二化銘。另外，其他類：：2材料，諸如：化矽、氧化矽、D戈多@人電材科，包括：氧化鈦、& 给於v丨丰層介電結構，亦可以佔m 鈦虱進而避免其污染，諸如了 =於鐵電材料之，層，以提供於各個電容器及二二7 。另外，—封裝層493可串連，舉例來說，免於Λ:贡之上方，進而避免此記憶體之特性。凤之污染’其可能會降低鐵電材；此記憶體串連之一端曰曰

I 連之另一端則會耦接至二^妾至一位元線，而此記憶體串體之閘極，舉例來說，1平板線。各個記憶體胞元之電另外，此位元線及i板Ζ以做為字元線或麵接至字元線面，而各個字元線則可w可以形成於第一金屬位準之表者，其他類型之繞線方：成於第一金屬位之之表面。再第6至1〇圖係表示根據W以使用體串連之製造流程圖。试心明^之一較佳貫施例、一記憶體基底51 0。此半導體//考第6圖’ f先係提供一半導胞元之電晶體。另外Λ係具#此記憶體串連之記憶體電路（1C)(圖中未亍半導體基底表面亦可以形成積體電晶體，在-較佳實施2其他元件。各個記憶體胞元之體分享-共用擴散區域例:々:係”鄰記憶體胞元之電曰曰曰體，舉例來說型場饮/曰V各個記憶體胞元之電晶 (FET) 、N型及？型^2晶體（FET) 、P型場效電晶體文電晶體（FET)之組合、或其他類

第12頁 1244754 五、發明說明（9) 型之記憶體，亦可以使用。接著，此半導體基底上方會提供一 525。此中間介電層（ILD) 525，舉例中來^電層^⑷ 矽。另外，其他類型之介電材料，諸如，、匕括虱化土摻質矽酸玻璃、或旋塗玻璃、亦可以使用。m 介電層之多層結構亦可以使用。已知，中間來形成此中間介電層（ILD )，諸 ^均可以用

)。洧如·化學虱相沈積（CVD ，f ’插塞585及58 6係形成於此中間介電層中，料以例中，主動區域下電極（AAB= 2域。在—較佳實施客哭)插塞585係福接各個下電合时電極至各個電晶體，而主動區域上電極（aa 則會叙接各個上電容器電極至各個電晶體。各個插土塞，舉例來說，係包括一導電材料，諸如：多晶矽。另外，其他類型之導電材料，諸如：鎢，亦可以使用。

、並定義圖案以形成開隨後，執行一非等向蝕此反應離子蝕刻（r I E 係利用習知技術產生。舉例來說’-電阻層係沈積於此中間介電層（ILD)表面口’其對應於欲形成插塞之穿孔c 刻，諸如：反應離子蝕刻（R〖E) ______ _ )係移除此電阻層罩幕所曝露之部分中間“介電^層^^⑶ )進而產生牙孔。接著，一導電材料會沈積於此半導體基底表面，進而填滿各個穿孔。此中間介電層（丨ld )上方之超額導電材料，舉例來說，可以利用化學機械研磨 (CMP )移除。經由化學機械研磨（CMp )，各個插塞及中

第13頁 1244754 五、發明說明（10) 面間介電層間便可以得到—平坦夕i f，“概Γ層、’諸如··鈦，可以沈積於此半導體基底、二 3以填滿各個穿孔前對齊各個穿孔側壁。此襯 σ以立於此基底材料之矽化，藉以降低其電阻值。另外，-阻F早層，諸如：氮化欽，亦可以提供，藉以對齊各 ^孔側J。此阻障層係用來禁止此半導體基底及料間之反應。根據此襯裡及/或阻障層是否導t，fΜ 面亦可以移除，藉以曝露此擴散區域。在-較佳實施例中，主動區域上電極（ΑΑΤΕ)及主動區域下電極（ΑΑΒΕ)插塞係個別產生。各個主動區域上電極 (ΑΑΤΕ)插塞586之高度係低於各個主動區域下電極 (ΑΑΒΕ)插塞586之高度。舉例來說，首先沈積一第一介電層’並接著形成各個主動區域上電極（ΑΑΤΕ ) 接著，沈積-第二介電層，並形成各個極 (AABE )插塞。在上下電極之插塞需要不同電性特徵，諸如：電阻值，之應用中，分別形成各個插塞之做法會特別有利。再者’提供低於主動區域下電極（AABE )插^之主動區域上電極（ΑΑΤΕ)插塞亦可以增加製程視窗，^為個插塞及下電容裔電極間之校準將會不再嚴格。 " 在另一較佳實施例中，耦接各個電晶體至各個上電極之丨主動區域上電極（A A Τ Ε )插塞5 8 6係利用兩個製程步驟^ 成。主動區域上電極（A A T E )插塞5 8 6，舉例來★兒’，係盘周邊裝置具有相同或類似之電性要求（舉例來說，電阻值、。如此，在周邊裝置之插塞形成期間，主動區域上電極

1244754 l —-— —— —~-—— ____

五、發明說明GO (A A T E )插塞之下部便可以形成。或者，插塞5 8 6亦可以在單一製程步驟中形成。請參考第7圖，各個電容器層係沈積於此半導體基底表面。在一較佳實施例中’各個電容器層係具有形成鐵電電容器之各層。要形成一鐵電電容器，第一電極641、鐵電層646、及第二電極642會依序沈積於此半導體基底表面。在一較佳實施例中，此導電材料係包括一貴金屬，諸如：翻’此鐵電材料係包括錯鈦酸錯（p Z T )。另外，其他導電及鐵電材料亦可以使用。舉例來說，絲鈦酸錄（$ B 丁）亦可以用來形成此鐵電層，而其他導電材料，諸如： =釕（SR〇)或氧減（Ir0)，則可以用來形成各個電忐。：外’第一及第二電極亦可以利用不同導電材料形成。在另一較佳實施例中，夂… ^ 電電容器，諸如：動熊隨機,跑電谷器層係用來形成非鐵舉例來說，本發明係；用習體咖）電容器。 ⑽龍）電極及介電層^之動態隨機存取記憶體相沈積（CVD )、金氧有機化各^種技^，諸如：化學氣旋塗（spin—on)，均可^勿化予乱相沈積（M0CVD)、及在一較佳實施例中，一=來形成各個電容器層。以前。此阻障層，舉例來^ ^層係形成於第一電極之形成擴散氧之其他材料，諸如°•二係包括鉉。另外，可以禁止昇此阻障層及中間介電乂·氮化鈦，亦可以使用。為了提障層下方係可以提供一 μ 1 LD )中間之附著力，在此阻例中，係包括鈦。哎、，層。此附著層，在一較佳實施次者’提昇材肖間附著力之其他附著層苐15頁 1244754 五、發明說明（13) 方電容器層（舉例决士、 r. ,, ^ 如声）之圖宰，1 j末矽化物層、附著層、及/或阻障曰也 ^ 進而形成各個電容器之下部。定義下雷；^ μ 之圖案，舉例决句.. 疋我卜電極層 ,,1例末5兄，係利用一硬式罩幕達成。在一較佳者，此下電極可以做為兩相鄰 ='口器之下部之製程係曝露各個主動極 =電層必㈣度“ 可以曝露出來。&域上電極(aate) #塞之上表面均接著間隙層877會一致地沈積在此半導體基底上 :，進而覆蓋各個電容器及插塞58 :，此間隙層係具有一介電材料，諸如：氧車:？。7 此間隙層亦可以做為一 M 、隹另外，於，舉例㈣，，九進而保護此鐵電材料免卒例不Λ，虱 >可染。再者，其他介 · 化鈦、氮化矽、或i他類帮 f ’、啫如·氧 :乂以利用多層介電堆叠形成，其包括：氧亦可以此钱刻 3此反進而曝 :理形成。當然，其他沈積y:；^或 ^化子乳相沈積（CVD)或原子層沈積（ald) 用來形成此間隙層。請參考第10圖’接著’執行一非等向韻刻動作 t作，舉例來說，係包括—反應離子蝕刻（RIE) ，離子餘刻（RIE)係移除此間隙層之水平部分個電容器及插塞586之表面、並保留電各器側壁- 诉邊之冤

1244754 五、發明說明（14) 在一較佳實施例中，隨後，一蝕刻停止導體基底上方。此敍刻停止層，舉例來說於此半層，諸如：氮化I太。提供一姓刻停止層合Μ已括—導電上電極之後續银刻損害。另外，使用以；於：低各個發明將會接著執行一定義圖案之步驟，藉:則本極及接觸插塞586。 ·^路4 /刀上電隨後，一導電層991會形成在此半導體 J蓋各個電容器、並充分地填滿兩相鄰對土容’進而域。此導電材料’在一較佳實施例中，之£ :夕。另外’其他類型之導電材料，諸如··、：負：晶在呂、鐫、銅翻、其合金、或其組合，亦可以用各種技術亦可以用來形成各個導吏用。或者，沈積（PVD )或化學氣相沈積（CVD )=如.物理氣相接著，本發明會定義此導鄰對電容器之相鄰電容哭m之圖·，進而形成耦接相較佳實施例中，個，。在-形成。各個導電帶係充分地：d:罩幕及蝕刻技術要之電性特徵。在一較佳电九觸t個上電極以產生想約-半之各個上電極之表："中’各個導電帶係接觸大各個側壁間隙係用來隔離各免各個電極之短路。隨後，一電合叩之不同層，進而避容器上方。域裝；I係、降低y裝層便可以沈積在各個電 1244754

五、發明說明（15) 括氮化矽或氧化鋁。夠保護鐵電材料免一、’/、他類型之封裝材料，只要能層亦可以利用習知括氫染，亦可以使用。再者，此封裝

)或化學氣相沈積成，諸如：物理氣相沈積（PVD 於—自我校準製程之 °應、用間隙層及導電帶會有利晶體，並且不兩巫，、錯以輕接各個上電極至各個電且+而要—金屬製程。圖係表示根據本發明一 — 胞元之電路佈局圖。如圖中所-較^貫施例、各個記憶體是放置於主動區域上電極（αατε)插塞986則容器之兩相鄰電容器之各個電容器之：個ί :（A:)插塞。利用側壁間隙隔離此 t ^ 5| H 't ^ 此‘電帶，本發明便可以在兩相鄰對這將會有利於更小之記憶體胞元八小及降低之製造成本。細合所：圖式’並參考各個較佳實施例詳及範圍之二接 4s此技術者，在不違背本發明精神及改-2下i 對各個較佳實施例進行可能調整各C 之保護範圍不應該僅僅限制於上述, 範圍例，而應該根據下列申請專利範圍及其等效《 1244754 圖式簡單說明第1圖係表示一習知鐵電記憶體胞元。第2圖係表示一習知記憶體串連。第3圖係表示一習知記憶體串連之剖面圖。第4圖係表示一習知記憶體串連之俯視圖。第5圖係表示根據本發明之一較佳實施例-一記憶體串連之剖面圖。第6至1 0圖係表示根據本發明之一較佳實施例-一記憶體串連之製造流程圖。第11圖係表示根據本發明之一較佳實施例-一記憶體串連之部分俯視圖。元件符號說明：鐵電記憶體胞元1 0 5 電晶體1 3 0 鐵電電容器1 4 0 電容器電極141、142 平板線1 7 0 電晶體 1 3 0、2 3 0、3 3 0、4 3 0 字元線1 5 0 位元線1 6 0。記憶體串連2 02、30 2、402 記憶體胞元2 05 電容器240

第20頁 1244754 圖式簡單說明串連之一端2 1 3 串連之另一端214 基底 310、410、510 電容器3 4 0 下電極3 4 1 上電極342

下電極（AABE )插塞485、585 上電極插塞（AATE ) 386、586、986 插塞3 4 8 導線362 兩相鄰對電容器3 0 9、4 0 9、9 0 9 複數記憶體胞元4(^、4 05x 中間介電層（ILD ) 426 兩相鄰電容器4 4 0 導電帶49 0、990 下電極441 間隙478 、 978 封裝層4 9 3

中間介電層（ILD ) 525 第一電極641 鐵電層6 4 6 第二電極642 間隙層8 7 7 導電層991

第21頁

Claims

1244754 _案號92113662_年月曰修正_ 六、申請專利範圍 1 . 一種具改善可靠性之鐵電記憶積體電路（I C )，其包括：一第一記憶體胞元，具有一第一電晶體，其具有第一及第二擴散區域，及一第一電容器，其在上下電極中間具有一介電層；一第二記憶體胞元，具有一第二電晶體，其具有第一及第二擴散區域，及一第二電容器，其在上下電極中間具有一介電層；

該等第一及第二電晶體之該等第二擴散區域係形成一共用擴散區域；以及一導電帶，耦接該等第一及第二電容器之該等上電極至與該共用擴散區域耦接之一第一接觸，其中，該導電帶係利用該等電容器之側壁表面之間隙、而與該等電容器隔離。 2.如申請專利範圍第1項所述之積體電路（I C )，其中，該介電層係一鐵電層。

3 ·如申請專利範圍第1項所述之積體電路（I C )，其中，該第一電容器之該下電極係為與一第三記憶體胞元之一第三電容器共用之一共用電極，且其中，該第二電容器之該下電極係為與一第四記憶體胞元之一第四電容器共用之一共用電極。 4.如申請專利範圍第3項所述之積體電路（I C )，其中，該第三電晶體係具有第一及第二擴散區域，其中，該第三電晶體之該第一擴散區域係為與該第一電晶體之該第一擴散

第22頁 1244754 _案號 92113662_年月日__ 六、申請專利範圍區域共用之一共用擴散區域，且其中，該第四電晶體係具有第一及第二擴散區域，其中，該第四電晶體之該第一擴散區域係為與該第二電晶體之該第一擴散區域共用之一共用擴散區域。 5 ·如申請專利範圍第2項所述之積體電路（I C )，其中，該第一電容器之該下電極係為與一第三記憶體胞元之一第三電容器共用之一共用電極，且其中，該第二電容器之該下電極係為與一第四記憶體胞元之一第四電容器共用之一共用電極。

6 ·如申請專利範圍第5項所述之積體電路（I C )，其中，該第三電晶體係具有第一及第二擴散區域，其中，該第三電晶體之該第一擴散區域係為與該第一電晶體之該第一擴散區域共用之一共用擴散區域，且其中，該第四電晶體係具有第一及第二擴散區域，其中，該第四電晶體之該第一擴散區域係為與該第二電晶體之該第一擴散區域共用之一共用擴散區域。

7·如申請專利範圍第1項所述之積體電路（I C )，其中，該等第一及第二電容器之該等下電極係經由一第二接觸，而耦接至該等第一及第二電晶體之個別第一擴散區域。 8 ·如申請專利範圍第7項所述之積體電路（I C )，其中，該第一接觸係低於該第二接觸。 9 ·如申請專利範圍第7項所述之積體電路（I C )，其中，該第一電容器之該下電極係為與一第三記憶體胞元之一第三電容器共用之一共用電極，且其中，該第二電容器之該下

第23頁 1244754 _案號92113662_年月日__ 六、申請專利範圍電極係為與一第四記憶體胞元之一第四電容器共用之一共用電極。 I 0.如申請專利範圍第9項所述之積體電路（I C )，其中，該第三電晶體係具有第一及第二擴散區域，其中，該第三電晶體之該第一擴散區域係與該第一電晶體之該第一擴散區域共用之一共用擴散區域，且其中，該第四電晶體係具有第一及第二擴散區域，其中，該第四電晶體之該第一擴散區域係為與該第二電晶體之該第一擴散區域共用之一共用擴散區域。

II ·如申請專利範圍第8項所述之積體電路（I C )，其中，該第一電容器之該下電極係為與一第三記憶體胞元之一第三電容器共用之一共用電極，且其中，該第二電容器之該下電極係為與一第四記憶體胞元之一第四電容器共用之一共用電極。

1 2.如申請專利範圍第1 1項所述之積體電路（I C )，其中，該第三電晶體係具有第一及第二擴散區域，其中，該第三電晶體之該第一擴散區域係為與該第一電晶體之該第一擴散區域共用之一共用擴散區域，且其中，該第四電晶體係具有第一及第二擴散區域，其中，該第四電晶體之該第一擴散區域係為與該第二電晶體之該第一擴散區域共用之一共用擴散區域。 1 3 ·如申請專利範圍第1項所述之積體電路（I C )，其中，該等間隙係包括一介電材料。 1 4.如申請專利範圍第1 3項所述之積體電路（I C )，其中，

第24頁 1244754 _案號 92Π3662_年月日__ 六、申請專利範圍該介電材料係禁止氫之擴散。 1 5.如申請專利範圍第1 3項所述之積體電路（I C )，其中，該等間隙係包括氧化鋁。 1 6.如申請專利範圍第1 3項所述之積體電路（I C )，其中，該導電帶係包括選自下列群組之一材料，其包括：多晶石夕、紹、鈦、氮化鈦、嫣、翻銅、其合金、或其組合。 1 7 ·如申請專利範圍第1 6項所述之積體電路（I C )，其中，該導電帶係包括複數導電層組成之一堆疊。

1 8.如申請專利範圍第1 4項所述之積體電路（I C )，其中，該導電帶係包括選自下列群組之一材料，其包括：多晶石夕、铭、鈦、氮化鈦、鐫、顧銅、其合金、或其組合。 1 9 ·如申請專利範圍第1 4項所述之積體電路（I C )，其中，該導電帶係包括複數導電層組成之一堆疊。 2 0 ·如申請專利範圍第1 5項所述之積體電路（I C )，其中，該導電帶係包括選自下列群組之一材料，其包括：多晶石夕、铭、鈦、氮化鈦、鐫、鈿銅、其合金、或其組合。 2 1 ·如申請專利範圍第1 5項所述之積體電路（I C )，其中，該導電帶係包括複數導電層組成之一堆疊。

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