JP7177260B2 - 水素障壁材料を有する垂直トランジスタを含むデバイス及び関連する方法 - Google Patents

水素障壁材料を有する垂直トランジスタを含むデバイス及び関連する方法 Download PDF

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Description

［関連出願へのクロスリファレンス］
この出願は、“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ Ｉｎｃｌｕｄｉｎｇ Ｖｅｒｔｉｃａｌ Ｔｒａｎｓｉｓｔｏｒｓ Ｈａｖｉｎｇ Ｈｙｄｒｏｇｅｎ Ｂａｒｒｉｅｒ Ｍａｔｅｒｉａｌｓ, ａｎｄ Ｒｅｌａｔｅｄ Ｍｅｔｈｏｄｓ”に対する２０１８年１０月９日に出願の米国仮特許出願整理番号６２／７４３，１３３に対して特許協力条約の８条の下での利益を主張する、日本を指定し、２０２０年４月１６日に国際特許公開ＷＯ２０２０／０７６７５８Ａ１として英語で公開された、２０１９年１０月８日に出願の国際特許出願ＰＣＴ／ＵＳ２０１９／０５５１０５の国内段階の移行である。
［技術分野］
開示の実施形態は、半導体デバイスの設計及び製造の分野に関する。より具体的には、本明細書に開示される実施形態は、それを通じて水素種の透過を抑制するように構成された材料を有する垂直トランジスタを含む半導体デバイス構造体に関し、関連する半導体デバイス、電子システム、及び方法に関する。
メモリデバイスは、一般的に、コンピュータ又はその他の電子デバイスの内部集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ、及び抵抗可変メモリを含むが、それらに限定されない多くの種類のメモリがある。抵抗可変メモリの非限定的な例は、抵抗性ランダムアクセスメモリ（ＲｅＲＡＭ）、導電性ブリッジランダムアクセスメモリ（導電性ブリッジＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、相変化材料（ＰＣＭ）メモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、スピントルク転送ランダムアクセスメモリ（ＳＴＴＲＡＭ）、酸素空孔ベースのメモリ、及びプログラム可能導体メモリを含む。
メモリデバイスの典型的なメモリセルは、トランジスタ等の少なくとも１つのアクセスデバイスと、コンデンサ等の少なくとも１つのメモリ蓄積構造体とを含む。半導体デバイスに対する最新のアプリケーションは、メモリセルの行及び列を示すメモリアレイ内に配置された著しい量のメモリセルを用い得る。
（例えば、“セルコンデンサ”又は“蓄積コンデンサ”とも時には称される）コンデンサは、コンデンサ内の蓄積電荷により定義される論理状態（例えば、“０”又は“１”の内の何れかのバイナリ値）を蓄積するように構成される。該トランジスタは、当技術分野では“アクセストランジスタ”と称され得る。トランジスタは、従来、一対のソース／ドレイン領域の間にチャネル領域を含み、チャネル領域を通じてソース／ドレイン領域を相互に電気的に接続するように構成されたゲートを更に含む。チャネル領域は、従来、シリコン等の半導体材料を含む。
従来のメモリセルを形成する従来のプロセスは、製造されているメモリセルの１つ以上の機構が低温（例えば、４５０℃未満）でアニーリングされている間に水素に露出される水素アニーリングプロセスを実施することをしばしば含む。しかしながら、水素アニーリングプロセスの間、水素は、メモリセルのアクセスデバイスのチャネル領域中に拡散し得、もたらされるメモリデバイスの性能及び／又は信頼性を低下させる。したがって、こうした望ましくない水素拡散を低減又は防止さえする新たな方法及び構造体に対する必要性が存在する。
幾つかの実施形態では、デバイスは垂直トランジスタを含む。垂直トランジスタは、それを通じて水素透過を抑制するように構成された少なくとも１つの導電性材料を個別に各々含むソース及びドレイン領域を含む半導電性ピラーを含み、ソース及びドレイン領域の垂直方向の間にチャネル領域を含む。垂直トランジスタは、半導電性ピラーのチャネル領域に横方向に隣接する少なくとも１つのゲート電極と、半導電性ピラーと少なくとも１つのゲート電極との間の誘電体材料とを更に含む。
追加の実施形態では、デバイスは垂直トランジスタを含む。垂直トランジスタは、それを通じて水素透過を抑制するように構成された少なくとも１つの導電性材料を含むドレイン領域と、ドレイン領域の上方の半導電性ピラーであって、それを通じて水素透過を抑制するように構成された少なくとも１つの追加の導電性材料を含むソース領域と、ソース領域とドレイン領域との垂直方向の間のチャネル領域とを含む該半導電性ピラーと、半導電性ピラーのチャネル領域に横方向に隣接する少なくとも１つのゲート電極と、半導電性ピラーと少なくとも１つのゲート電極との横方向の間の誘電体材料とを含む。
更なる実施形態では、デバイスを製造する方法は、第１の導電性材料と、第１の導電性材料の上方の第２の導電性材料を含むドレイン領域と、第２の導電性材料の上方の半導電性材料とを含むスタックを形成することであって、第２の導電性材料は、それを通じて水素種の透過を抑制するように構成されることを含む。半導電性材料は、半導電性ピラーを形成するようにパターニングされる。ゲート誘電体材料及びゲート電極は、半導電性ピラーに横方向に隣接するように形成され、ゲート誘電体材料は、ゲート電極と半導電性ピラーとの間に介在する。それを通じて水素種の透過を抑制するように構成された電気絶縁材料が、ゲート誘電体材料、ゲート電極、及び半導電性ピラーの上方に形成される。導電性ピラーの上面を露出するために、電気絶縁材料内に開口部が形成される。ソース領域は、電気絶縁材料の開口部内に形成され、ソース領域は、それを通じて水素種の透過を抑制するように構成された第３の導電性材料を含む。
更に別の実施形態では、半導体デバイスを製造する方法は、第１の導電性材料と、第１の導電性材料の上方の第２の導電性材料と、第２の導電性材料の上方の半導電性材料と、半導電性材料の上方の第３の導電性材料とを含むスタックを形成することであって、第２の導電性材料及び第３の導電性材料の各々は、それを通じて水素透過を抑制するように構成されることを含む。半導電性材料の少なくとも一部分及び第３の導電性材料の少なくとも一部分は選択的に除去される。半導電性材料の残余部分と第３の導電性材料の残余部分とを含む半導電性ピラーが形成される。ゲート誘電体材料及びゲート電極は、半導電性ピラーに横方向に隣接するように形成され、ゲート誘電体材料は、ゲート電極と半導電性ピラーとの間に介在する。
開示の実施形態に従った半導体デバイス構造体の簡略化された断面図である。 図１の半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 図１の半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 図１の半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 図１の半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 図１の半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 図１の半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 開示の追加の実施形態に従った半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 開示の追加の実施形態に従った半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 開示の追加の実施形態に従った半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 開示の追加の実施形態に従った半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 開示の追加の実施形態に従った半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 開示の追加の実施形態に従った半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 開示の追加の実施形態に従った半導体デバイス構造体を形成する方法の様々な段階を説明する簡略化された断面図である。 本開示の更なる実施形態に従った半導体デバイス構造体を形成するための別の製造プロセスの様々な段階を説明する簡略化された断面図である。 本開示の更なる実施形態に従った半導体デバイス構造体を形成するための別の製造プロセスの様々な段階を説明する簡略化された断面図である。 本開示の更なる実施形態に従った半導体デバイス構造体を形成するための別の製造プロセスの様々な段階を説明する簡略化された断面図である。 本開示の更なる実施形態に従った半導体デバイス構造体を形成するための別の製造プロセスの様々な段階を説明する簡略化された断面図である。 本開示の更なる実施形態に従った半導体デバイス構造体を形成するための別の製造プロセスの様々な段階を説明する簡略化された断面図である。 本開示の更なる実施形態に従った半導体デバイス構造体を形成するための別の製造プロセスの様々な段階を説明する簡略化された断面図である。 本開示の更なる実施形態に従った半導体デバイス構造体を形成するための別の製造プロセスの様々な段階を説明する簡略化された断面図である。 本開示の更なる実施形態に従った半導体デバイス構造体を形成するための別の製造プロセスの様々な段階を説明する簡略化された断面図である。 本開示の更なる実施形態に従った半導体デバイス構造体を形成するための別の製造プロセスの様々な段階を説明する簡略化された断面図である。 開示の実施形態に従った電子システムを説明する概略的ブロック図である。
本明細書内に含まれる説明は、何れかの特定のシステム、半導体構造体、又は半導体デバイスの実景であることを意味せず、本明細書の実施形態を説明するために用いられる理想的な表現にすぎない。（複数の）図の間で共通の素子及び機構は、説明を続けることを容易にするために、多くの場合、素子が紹介された又は最も完全に説明された図面の番号を用いて参照数字が開始することを除いて、同じ数表示を保持し得る。
後続の説明は、本明細書で説明される実施形態の説明を通じて提供するために、材料の種類、材料の厚さ、及び処理条件等の具体的詳細を提供する。しかしながら、本明細書に開示される実施形態は、これらの具体的詳細を用いずに実践され得ることを当業者は理解するであろう。実際、実施形態は、半導体産業において用いられる従来の製造技術と組み合わせて実践され得る。また、本明細書で提供される説明は、半導体デバイス構造体の完全な説明、半導体デバイス構造体の処理の間に使用されるツール、又は半導体デバイスを製造するためのプロセスフローの完全な説明を形成しない。以下で説明される構造体は、完全な半導体デバイス構造体、又は半導体デバイス構造体を処理するためのツール若しくはシステムを形成しない。本明細書で説明される実施形態を理解するために必要なこれらのプロセス作用及び構造体のみが以下で詳細に説明される。完全な半導体デバイス構造体又は半導体デバイス構造体を処理するためのツール又はシステムを形成するための追加の作用は、従来の技術によって実行され得る。
本明細書で使用されるとき、所与のパラメータ、特性、又は条件に関する用語“実質的に”は、所与のパラメータ、特性、又は条件が、許容可能な製造公差内等の分散度に合致することを当業者が理解するであろう度合いを意味し、含む。例として、実質的に合致する特定のパラメータ、特性、又は条件に依存して、パラメータ、特性、又は条件は、少なくとも９０．０％合致され得、少なくとも９５．０％合致され得、少なくとも９９．０％合致され得、又は１００．０％にさえ合致され得る。
本明細書で使用されるとき、特定のパラメータに対する数値に関する“約”又は“凡そ”は、該数値を含み、当業者が理解するであろう数値からの分散度は、特定のパラメータに対する許容範囲内にある。例えば、数値に関する“約”又は“凡そ”は、数値の９５．０パーセントから１０５．０パーセントまでの範囲内、数値の９７．５パーセントから１０２．５パーセントまでの範囲内、数値の９９．０パーセントから１０１．０パーセントまでの範囲内、数値の９９．５パーセントから１００．５パーセントまでの範囲内、又は数値の９９．９パーセントから１００．１パーセントまでの範囲等の、数値の９０．０パーセントから１１０．０パーセントまでの範囲内の追加の数値を含み得る。
本明細書で使用されるとき、“下（beneath）”、“下方（below）”、“下部（lower）”、“底（bottom）”、“上方（above）”、“上部（upper）”、“最上部（top）”、“前方（front）”、“後方（rear）”、“左（left）”、及び“右（right）”等の空間的に相対的な用語は、図で説明されるようなある素子又は機構の別の素子又は機構との関係を説明するために、説明の容易性のために使用され得る。特に指定されていない限り、空間的に相対的な用語は、図で描写される方向に加えて、材料の異なる方向を包含することを意図する。例えば、図中の材料が反転される場合、他の素子又は機構の“下方”又は“下”又は“真下（under）”又は“底”として説明される要素は、他の素子又は機構の“上方”又は“最上部”に方向付けられるであろう。したがって、用語“下方”は、該用語が使用される文脈に依存して、上方及び下方の両方の方向を包含し得、このことは当業者に明らかであろう。材料は、他の方法で方向付けられ（例えば、９０度回転され、反転され、フリッピングされ等）得、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈される。
本明細書で使用されるとき、“及び／又は”は、関連する列挙された項目の内の１つ以上のあらゆる組み合わせを含む。
本明細書で使用されるとき、用語“構成される”は、所定の方法における構造体及び装置の内の１つ以上の動作を容易にする、少なくとも１つの構造体及び少なくとも１つの装置の内の１つ以上のサイズ、形状、材料組成、方向付け、及び配置を指す。
本明細書で説明される実施形態に従えば、半導体デバイスは垂直トランジスタを含む。垂直トランジスタは、それを通じて水素透過を抑制するように構成された少なくとも１つの導電性材料を個別に各々含むソース及びドレイン領域を含む半導電性ピラーを含み、ソース領域とドレイン領域との垂直方向の間にチャネル領域を含む。垂直トランジスタは、半導電性ピラーのチャネル領域に横方向に隣接する少なくとも１つのゲート電極と、半導電性ピラーと少なくとも１つのゲート電極との間の誘電体材料とを更に含む。
本明細書で説明される追加の実施形態に従えば、半導体デバイスの垂直トランジスタは、ドレイン領域と、ドレイン領域の上方の半導電性ピラーとを含む。ドレイン領域は、それを通じて水素透過を抑制するように構成された少なくとも１つの導電性材料を含む。半導電性ピラーは、それを通じて水素透過を抑制するように構成された少なくとも１つの追加の導電性材料を含むソース領域と、ソース領域とドレイン領域との垂直方向の間のチャネル領域とを含む。垂直トランジスタは、半導電性ピラーのチャネル領域に横方向に隣接する少なくとも１つのゲート電極と、半導電性ピラーと少なくとも１つのゲート電極との間の誘電体材料とを更に含む。
開示の実施形態に従った半導体デバイスを製造する方法は、第１の導電性材料と、第１の導電性材料の上方の第２の導電性材料を含むドレイン領域と、第２の導電性材料の上方の半導電性材料とを含むスタックを形成することを含む。方法は、半導電性ピラーを形成するように半導電性材料をパターニングすることと、半導電性ピラーを横方向に隣接するためのゲート電極と、ゲート電極と半導電性ピラーとの間に介在するゲート誘電体材料とを形成することを更に含む。方法はまた、ゲート誘電体材料、ゲート電極、及び半導電性ピラーの上方の、それを通じて水素種の透過を抑制するように構成された電気絶縁材料を形成すること、半導電性ピラーの上面を露出するために電気絶縁材料内に開口部を形成することを含む。それを通じて水素種の透過を抑制するように構成された第３の導電性材料を含むソース領域が、電気絶縁材料の開口部内に形成される。第２の導電性材料及び第３の導電性材料は、それを通じて水素種の透過を抑制するように各々構成される。
開示の追加の実施形態に従った半導体デバイスを製造する方法は、第１の導電性材料と、第１の導電性材料の上方の第２の導電性材料と、第２の導電性材料の上方の半導電性材料と、半導電性材料の上方の第３の導電性材料とを含むスタックを形成することを含む。第２の導電性材料及び第３の導電性材料は、それを通じて水素種の透過を抑制するように各々構成される。半導電性材料の少なくとも一部分及び第３の導電性材料の少なくとも一部分は選択的に除去され、半導電性材料の残余部分及び第３の導電性材料の残余部分を含む半導電性ピラーは半導電性ピラーを形成する。方法はまた、半導電性ピラーに横方向に隣接するためのゲート電極と、ゲート電極と半導電性ピラーとの間に介在するゲート誘電体材料とを形成することを含む。
図１は、開示の実施形態に従った半導体デバイス構造体１４０の簡略化された断面図を説明する。半導体デバイス構造体１４０は、電気絶縁材料１０２の上方にあるデジット線１０４（例えば、データ線、ビット線）を含む。電気絶縁材料１０２は、水素アニールステップの間に半導体デバイス構造体１４０のトランジスタのチャネル領域中への水素の透過を抑制するように構成された材料を含む。それに応じて、電気絶縁材料１０２は、本明細書では障壁材料とも称され得る。電気絶縁材料１０２は、窒化ホウ素（ＢＮ）、炭窒化ホウ素（ＢＣＮ）、サイアロン（ＳｉＡｌＯＮ）、炭化ケイ素（ＳｉＣ）、炭窒化ケイ素（ＳｉＣＮ）、窒化ケイ素（ＳｉＮ）、窒化ケイ素アルミニウム（ＳｉＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）、及び酸化アルミニウム（Ａｌ２Ｏ３）の内の１つ以上を含み得る。幾つかの実施形態では、電気絶縁材料１０２は酸化アルミニウム（Ａｌ２Ｏ３）を含む。
垂直トランジスタ１３０は、デジットライン１０４の上方にある。垂直トランジスタ１３０は、ドレイン領域１０６と、ソース領域１０８と、ドレイン領域１０６とソース領域１０８との垂直方向の間のチャネル領域１１０とを含む半導電性ピラー１０１を含む。図１に示すように、デジット線１０４は、半導電性ピラー１０１のドレイン領域１０６と電気通信する。また、垂直トランジスタ１３０は、半導電性ピラー１０１の側面を少なくとも部分的に取り囲むゲート誘電体材料１１２と、ゲート誘電体材料１１２に横方向に隣接する１つ以上のゲート電極１１４（例えば、ワード線）とを更に含む。ゲート誘電体材料１１２は、ゲート電極１１４と半導電性ピラー１０１のチャネル領域１１０との間に横方向に介在し得る。
デジット線１０４は、例えば、タングステン、チタン、ニッケル、白金、ロジウム、ルテニウム、アルミニウム、銅、モリブデン、イリジウム、銀、金、金属合金、金属含有材料（例えば、金属窒化物、金属ケイ化物、金属炭化物、金属酸化物）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、酸化イリジウム（ＩｒＯｘ）、酸化ルテニウム（ＲｕＯｘ）、それらの合金の内の少なくとも１つを含む材料、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム、導電的にドープされたシリコンゲルマニウム等）、ポリシリコン、導電性を示すその他の材料、又はそれらの組み合わせ等の導電性材料を含み得る。
半導電性ピラー１０１のチャネル領域１１０は、垂直トランジスタ１３０への電圧（例えば、閾値電圧、設定バイアス電圧、読み出しバイアス電圧）の印加に応答して電流を伝導するように策定及び構成された半導電性材料１０９（図２Ａ）を含み得る。チャネル領域１１０は、例えば、１．６５電子ボルト（ｅＶ）を超えるバンドギャップ等の、多結晶シリコンよりも大きなバンドギャップを有する半導電性材料を含み得る。幾つかの実施形態では、チャネル領域１１０は、例えば、酸化亜鉛スズ（ＺＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯｘ）、酸化インジウムガリウム亜鉛（ＩＧＺＯ）、酸化インジウムガリウムシリコン（ＩＧＳＯ）、酸化インジウム（ＩｎＯｘ、Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化チタン（ＴｉＯｘ）、酸窒化亜鉛（ＺｎｘＯｙＮｚ）、酸化マグネシウム亜鉛（ＭｇｘＺｎｙＯｚ）、酸化インジウム亜鉛（ＩｎｘＺｎｙＯｚ）、酸化インジウムガリウム亜鉛（ＩｎｘＧａｙＺｎｚＯａ）、酸化ジルコニウムインジウム亜鉛（ＺｒｘＩｎｙＺｎｚＯａ）、酸化ハフニウムインジウム亜鉛（ＨｆｘＩｎｙＺｎｚＯａ）、酸化スズインジウム亜鉛（ＳｎｘＩｎｙＺｎｚＯａ）、酸化アルミニウムスズインジウム亜鉛（ＡｌｘＳｎｙＩｎｚＺｎａＯｄ）、酸化シリコンインジウム亜鉛（ＳｉｘＩｎｙＺｎｚＯａ）、酸化亜鉛スズ（ＺｎｘＳｎｙＯｚ）、酸化アルミニウム亜鉛スズ（ＡｌｘＺｎｙＳｎｚＯａ）、酸化ガリウム亜鉛スズ（ＧａｘＺｎｙＳｎｚＯａ）、酸化ジルコニウム亜鉛スズ（ＺｒｘＺｎｙＳｎｚＯａ）、酸化インジウムガリウムシリコン（ＩｎＧａＳｉＯ）、及びその他の同様の材料等の酸化物半導体材料を含む。
半導電性ピラー１０１のドレイン領域１０６及びソース領域１０８は、少なくとも１つの導電性材料を個別に各々含み得る。導電性材料は、水素アニールステップの間にそれを通じて水素の透過を抑制するように構成され得る。幾つかの実施形態では、ドレイン領域１０６及びソース領域１０８は、各々実質的に均質である。例えば、ドレイン領域１０６及びソース領域１０８は、それらの寸法（例えば、横方向の寸法、垂直方向の寸法）全体を通じて実質的に均一な（例えば、不変の）組成を有する単一の（例えば、唯一の）材料から個別に各々形成され得る。他の実施形態では、ドレイン領域１０６及びソース領域１０８の内の少なくとも１つ（例えば、各々）は不均質である。例えば、ドレイン領域１０６及びソース領域１０８の内の１つ以上は、それらの寸法（例えば、横方向の寸法、垂直方向の寸法）全体を通じて実質的に不均一な（例えば、可変の）材料組成を有し得る。幾つかの実施形態では、ドレイン領域１０６及びソース領域１０８の内の１つ以上は、それらを通じて水素透過を抑制するように構成された２つ以上の（例えば、３つ以上の）異なる導電性障壁材料のスタック（例えば、ラミネート）を含む複合構造体を含む。
例えば、図１に説明するように、ドレイン領域１０６及びソース領域１０８は、第１の障壁材料１０３と、第２の障壁材料１０５と、第３の障壁材料１０７とを含む導電性材料のスタックを個別に各々含み得る。例えば、図１に示されるように、ドレイン領域１０６の障壁材料１０３、１０５、１０７がソース領域１０８の障壁材料１０３、１０５、１０７に対して逆の順序で配置され得るように、ドレイン領域１０６の障壁材料１０３、１０５、１０７は、ソース領域１０８の障壁材料１０３、１０５、１０７とは異なる順序で配置され得る。追加の実施形態では、第１、第２、及び第３の障壁材料１０３、１０５、１０７は、ドレイン領域１０６及びソース領域１０８を形成するために、その他の任意の順序で夫々配置され得る。更なる実施形態では、ドレイン領域１０６は、ソース領域１０８内に含まれない１つ以上の障壁材料を含み得、又はその逆も然りである。幾つかの実施形態では、第１の障壁材料１０３は元素イリジウム（Ｉｒ）を含み、第２の障壁材料１０５は酸化イリジウム（ＩｒＯ２）を含み、第３の障壁材料１０７は窒化チタンアルミニウム（ＴｉＡｌＮ）を含む。他の実施形態では、ドレイン領域１０６及びソース領域１０８の内の１つ以上は不均質であり、元素イリジウム（Ｉｒ）及び酸化イリジウム（ＩｒＯ２）を含むスタックを含む。更なる実施形態では、ドレイン領域１０６及びソース領域１０８の内の１つ以上は、実質的に均質であり、窒化チタンアルミニウム（ＴｉＡｌＮ）を含む。
ドレイン領域１０６及びソース領域１０８の各々は、約５０Åから約２５０Åまで、又は約５０Åから約１００Åまで等の、約２０Åから約５５０Åまでの範囲内の個別の厚さに形成され得る。幾つかの実施形態では、ドレイン領域１０６及びソース領域１０８は、相互に異なる厚さを有するように形成される。他の実施形態では、ドレイン領域１０６及びソース領域１０８は、同じ厚さに形成される。
ゲート誘電体材料１１２は、リンケイ酸塩ガラス、ホウケイ酸ガラス、ホウリンケイ酸塩ガラス（ＢＰＳＧ）、フッ化ケイ酸ガラス、二酸化ケイ素、二酸化チタン、二酸化ジルコニウム、二酸化ハフニウム、酸化タンタル、酸化マグネシウム、酸化アルミニウム、酸化ニオブ、酸化モリブデン、酸化ストロンチウム、酸化バリウム、酸化イットリウム、窒化物材料（例えば、窒化ケイ素（Ｓｉ３Ｎ４））、酸窒化物（例えば、酸窒化ケイ素、別のゲート誘電体材料、誘電体炭窒化物材料（例えば、炭窒化ケイ素（ＳｉＣＮ））、誘電性炭窒酸化物材料（例えば、炭窒酸化ケイ素（ＳｉＯＣＮ））、別の材料、又はそれらの組み合わせ等の１つ以上の電気絶縁材料を含み得る。
ゲート電極材料１１３（図２Ｃ）は、例えば、タングステン、チタン、ニッケル、白金、ルテニウム、アルミニウム、銅、モリブデン、金、金属合金、金属含有材料（例えば、金属窒化物、金属ケイ化物、金属炭化物、金属酸化物）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、元素チタン（Ｔｉ）、元素白金（Ｐｔ）、元素ロジウム（Ｒｈ）、元素ルテニウム（Ｒｕ）、元素モリブデン（Ｍｏ）、元素イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯｘ）、酸化ルテニウム（ＲｕＯｘ）、元素タングステン（Ｗ）、元素アルミニウム（Ａｌ）、元素銅（Ｃｕ）、元素金（Ａｕ）、元素銀（Ａｇ）、ポリシリコン、それらの合金の内の少なくとも１つを含む材料、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム、導電的にドープされたシリコンゲルマニウム等）、ポリシリコン、導電性を示すその他の材料、又はそれらの組み合わせ等の１つ以上の導電性材料を含み得る。
図１に示すように、別の電気絶縁材料１１６が、ゲート電極１１４及びゲート誘電体材料１１２の側面を少なくとも部分的に取り囲み得る。電気絶縁材料１１６は、隣接する垂直トランジスタ１３０の隣接するゲート電極１１４の間の空間を充填し得る。幾つかの実施形態では、電気絶縁材料１１６は、電気絶縁材料１０２及びゲート誘電体材料１１２と同じ材料組成を含む。他の実施形態では、電気絶縁材料１１６、電気絶縁材料１０２、及びゲート誘電体材料１１２の内の１つ以上は、電気絶縁材料１１６、電気絶縁材料１０２、及びゲート誘電体材料１１２の内の１つ以上の他とは異なる材料組成を含む。
図１に示すように、幾つかの実施形態では、別の電気絶縁材料１１８の第１の部分は、垂直トランジスタ１３０の上方にあり、別の電気絶縁材料１２０は電気絶縁材料１１８の上方にあり、別の電気絶縁材料１１８の第２の部分は、別の電気絶縁材料１２０の上方にある。他の実施形態では、別の電気絶縁材料１１８の第１の部分は省かれる。例えば、追加の電気絶縁材料１２０は、垂直トランジスタ１３０の上方にあり得、別の電気絶縁材料１１８の全体が、追加の電気絶縁材料１２０の上方にある。追加の電気絶縁材料１２０は、水素アニールステップの間にそれを通じて水素の透過を抑制するように構成された障壁材料を含み得る。追加の電気絶縁材料１２０の材料組成は、電気絶縁材料１０２の材料組成と実質的に同じであってもよく、異なってもよい。それに応じて、垂直トランジスタ１３０の半導電性ピラー１０１のチャネル領域１１０は、電気絶縁材料１０２及び追加の電気絶縁材料１２０と共に、半導電性ピラー１０１のドレイン領域１０６及びソース領域１０８によって取り囲まれ（例えば、カプセル化され）得、水素種の透過に対して実質的に保護され得る。
図１を引き続き参照すると、半導体デバイス構造体１４０は、別の電気絶縁材料１１８及び追加の電気絶縁材料１２０を通って延伸する開口部１２４を充填する導電性材料１２２（例えば、導電性コンタクト材料）を更に含み得る。導電性材料１２２は、例えば、垂直トランジスタ１３０のソース領域１０８を導電線構造体（例えば、ソース線）に電気的に結合し得る。
図２Ａ～図２Ｆは、開示の幾つかの実施形態に従った、図１に示した半導体デバイス構造体１４０を形成するための製造プロセスの様々な段階を説明する。図２Ａを参照すると、スタック構造体２００は、電気絶縁材料１０２と、電気絶縁材料１０２の上方のデジット線１０４と、電気絶縁材料１０２の上方のドレイン領域１０６（図１）を形成するための導電性障壁材料１０３、１０５、１０７の内の１つ以上（例えば、各々）と、導電性障壁材料１０３、１０５、１０７の上方のチャネル領域１１０（図１）になるための半導電性材料１０９と、ソース領域１０８（図１）を形成するための半導電性材料１０９の上方の導電性障壁材料１０３、１０５、１０７の内の１つ以上（例えば、各々）の追加の量とを含むように形成され得る。
図２Ｂを参照すると、スタック構造体２００（図２Ａ）は、ドレイン領域１０６と、チャネル領域１１０と、ソース領域とを含む半導電性ピラー１０１を形成するために、少なくとも１つの材料除去プロセス（例えば、少なくとも１つのエッチングプロセス）を受ける。図２Ｂに示すように、材料除去プロセスは、デジット線１０４の上面１２６を露出し得る。
図２Ｃを次に参照すると、デジット線１０４の上面１２６と半導電性ピラー１０１の表面（例えば、上面、側面）との上方にゲート誘電体材料１１２が形成され（例えば、コンフォーマルに形成され）得る。ゲート誘電体材料１１２は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、プラズマ強化化学気相成長（ＰＥＣＶＤ）、別の堆積方法、又はそれらの組み合わせによって形成され得る。ゲート誘電体材料１１２を形成した後、ゲート電極１１４（図１）になるためのゲート電極材料１１３が、ゲート誘電体材料１１２の少なくとも一部分の上方に形成され得る。
図２Ｄを参照すると、ゲート電極材料１１３（図２Ｃ）及びゲート誘電体材料１１２は、半導電性ピラー１０１と、ゲート誘電体材料１１２と、ゲート電極１１４とを含む垂直トランジスタ１３０を形成するようにパターニングされ得る。ゲート誘電体材料１１２及びゲート電極材料１１３（図２Ｃ）は、本明細書では詳細には説明しない従来のプロセス（例えば、化学機械平坦化プロセス、エッチングプロセス）を使用してパターニングされ得る。
図２Ｅの次に参照すると、ゲート電極１１４及びゲート誘電体材料１１２の少なくとも一部分の上方に電気絶縁材料１１６が形成され得る。電気絶縁材料１１６は、隣接する垂直トランジスタ１３０の隣接するゲート電極１１４の間の空間を充填し得る。電気絶縁材料１１６は、本明細書では詳細には説明しない従来のプロセス（例えば、従来の材料堆積プロセス、従来の化学機械平坦化（ＣＭＰ）プロセス）を使用して形成され得る。
図２Ｆの次に参照すると、垂直トランジスタ１３０及び電気絶縁材料１１６の上方に別の電気絶縁材料１１８及び追加の電気絶縁材料１２０が形成され（例えば、堆積され）得、その後、開口部１２４を形成するために、電気絶縁材料１１８及び追加の電気絶縁材料１２０の一部分が選択的に除去され得る。開口部１２４は、半導体デバイス構造体１４０（図１）を形成するために、導電性材料１２２（図１）でその後充填され得る。別の電気絶縁材料１１８、追加の電気絶縁材料１２０、及び開口部１２４は、本明細書では詳細には説明しない従来のプロセス（例えば、従来の材料堆積プロセス、従来のエッチングプロセス）を使用して形成され得る。
図３Ａ～図３Ｇは、開示の追加の実施形態に従った、半導体デバイス構造体を形成するための製造プロセスの様々な段階を説明する簡略化された断面図である。残りの説明及び付随する図の全体を通じて、機能的に同様の機構（例えば、構造体、デバイス）は、１００ずつ増加する同様の参照数字を用いて参照される。繰り返しを避けるために、残りの図中に示される全ての機構が本明細書で詳細に説明されるわけではない。むしろ、以下に別段に説明しない限り、以前に説明した機構の参照数字の１００の増加である参照数字により指定される機構は、（以前に説明した機構が本段落の前に最初に説明されたか、それとも本段落の後に最初に説明されたかに関わらず）以前に説明した機構と実質的に同様であると理解されるであろう。
図３Ａを参照すると、電気絶縁材料３０２と、電気絶縁材料３０２の上方のデジット線３０４と、デジット線３０４の上方の導電性障壁材料３０３、３０５、３０７の内の１つ以上（例えば、各々）を含むドレイン領域３０６と、導電性障壁材料３０３、３０５、３０７の上方のチャネル領域３１０（図３Ｂ）を形成するための半導電性材料３０９と、半導電体材料３０９の上方のソース領域３０８（図３Ｂ）を形成するための導電性障壁材料３０３、３０５、３０７の内の１つ以上（例えば、各々）とを含むように、材料のスタック３００が形成される。
図３Ｂを参照すると、スタック３００は、ソース領域３０８及びチャネル領域３１０を含む半導電性ピラー３０１を形成するために、少なくとも１つの材料除去プロセス（例えば、少なくとも１つのエッチングプロセス）を受ける。図３Ｂに示すように、材料除去プロセスは、ドレイン領域３０６の上面３１１を露出し得る。幾つかの実施形態では、ドレイン領域３０６の１つ以上の導電性障壁材料３０３、３０５、３０７は、デジット線３０４の上方に実質的に維持され、除去プロセスの間に除去されない。図３Ｂに示すように、デジット線３０４は、デジット線３０４の上方に連続的に伸長するドレイン領域３０６と電気通信する。
図３Ｃを次に参照すると、ドレイン領域３０６の上面３１１と半導電性ピラー３０１の表面（例えば、上面、側面）との上方にゲート誘電体材料３１２が形成され（例えば、コンフォーマルに形成され）得る。ゲート誘電体材料３１２を形成した後、ゲート電極３１４（図３Ｄ）になるためのゲート電極材料３１３が、ゲート誘電体材料３１２の少なくとも一部分の上方に形成され（例えば、コンフォーマルに形成され）得る。幾つかの実施形態では、ゲート誘電体材料３１２は、図２Ｃを参照しながら以前に説明したように、１つ以上の堆積プロセスによって形成される。
図３Ｄを次に参照すると、（ソース領域３０８及びチャネル領域３１０を含む）半導電性ピラー３０１を含む垂直トランジスタ３３０（図３Ｅ）と、ドレイン領域３０６と、半導電性ピラー３０１のチャネル領域３１０に横方向に隣接するゲート電極３１４と、ゲート電極３１４と半導電性ピラー３０１及びドレイン領域３０６の各々との間に伸長するゲート誘電体材料３１２とを形成するように、ゲート電極材料３１３（図３Ｃ）及びゲート誘電体材料３１２はパターニングされ得る。ゲート電極材料３１３及びゲート誘電体材料３１２は、本明細書では詳細には説明しない従来のプロセス（例えば、ＣＭＰプロセス、エッチングプロセス）を使用してパターニングされ得る。
図３Ｅを次に参照すると、ゲート電極３１４及びゲート誘電体材料３１２の少なくとも一部分の上方に電気絶縁材料３１６が形成され（例えば、選択的に形成され）得る。電気絶縁材料３１６は、隣接する垂直トランジスタの隣接するゲート電極３１４の間の空間を充填し得る。電気絶縁材料３１６は、本明細書では詳細には説明しない従来のプロセス（例えば、ＣＭＰプロセス、エッチングプロセス）を使用してパターニングされ得る。
図３Ｆを次に参照すると、垂直トランジスタ３３０の上方に別の電気絶縁材料３１８の第１の部分が形成（例えば、堆積）され得、別の電気絶縁材料３１８の第１の部分の上方に追加の電気絶縁材料３２０が形成され得、別の電気絶縁材料３２０に別の電気絶縁材料３１８の第２の部分が形成され得る。他の実施形態では、別の電気絶縁材料３１８の第１の部分は省かれ、追加の電気絶縁材料３２０は垂直トランジスタ３３０の上方にあり得、別の電気絶縁材料３１８の全体が追加の電気絶縁材料３２０の上方にある。追加の電気絶縁材料３２０は、水素アニールステップの間にそれを通じて水素の透過を抑制するように構成された障壁材料を含み得る。
図３Ｆを引き続き参照すると、別の電気絶縁材料３１８及び追加の電気絶縁材料３２０の少なくとも一部分は、開口部３２４を形成するために選択的に除去され得る。
図３Ｇを次に参照すると、開口部３２４は、半導体デバイス構造体３４０を形成するために、導電性材料３２２でその後充填され得る。続いて、導電性線構造体（例えば、ソース線）は、導電性材料３２２を経由して、垂直トランジスタ３３０のソース領域３０８に電気的に結合され得る。
半導体デバイス構造体３４０が形成された後、半導体デバイス構造体３４０は、水素アニールプロセスを受け得る。水素アニールプロセスの間、チャネル領域３１０は、ドレイン領域３０６と、ソース領域３０８と、電気絶縁材料３０２と、追加の電気絶縁材料３２０とにより取り囲まれ（例えば、カプセル化され）、水素種の透過に対して保護される。ドレイン領域３０６が維持され、半導体デバイス構造体３４０内でエッチングされないままであるため、半導体デバイス構造体３４０を形成する方法は、実施されなければならないエッチングステップの数を減らすことにより簡略化される。更に、ドレイン領域３０６は、水素アニールプロセスの間にデジット線３０４及びゲート誘電体材料３１２を通じて拡散し得る水素種からのチャネル領域３１０に対する拡張保護を提供する。
図４Ａ～４Ｉは、開示の更なる実施形態に従った、半導体デバイス構造体を形成するための製造プロセスの様々な段階を説明する簡略化された断面図である。図４Ａを参照すると、電気絶縁材料４０２と、電気絶縁材料４０２の上方のデジット線４０４と、デジット線４０４の上方の導電性障壁材料４０３、４０５、４０７の内の１つ以上（例えば、各々）を含むドレイン領域４０６と、ドレイン領域４０６の上方のチャネル領域４１０（図４Ｂ）を形成するための半導電性材料４０９とを材料のスタック４００は含む。
図４Ｂを参照すると、スタック４００（図４Ａ）は、チャネル領域４１０を含む半導電性ピラー４０１を形成するために、少なくとも１つの材料除去プロセス（例えば、少なくとも１つのエッチングプロセス）を受ける。図４Ｂに示すように、材料除去プロセスは、ドレイン領域４０６の上面４１１の少なくとも一部分を露出し得る。ドレイン領域４０６は、材料の除去の間、デジットライン４０４の上方に維持される。図４Ｂに示すように、デジット線４０４は、デジット線４０４の上方に連続的に伸長するドレイン領域４０６と電気通信する。
図４Ｃを次に参照すると、ドレイン領域４０６の上面４１１の少なくとも一部分と半導電性ピラー４０１の表面（上面、側面）との上方にゲート誘電体材料４１２が形成され（例えば、コンフォーマルに形成され）得る。ゲート誘電体材料４１２を形成した後、ゲート電極４１４（図４Ｄ）になるためのゲート電極材料４１３が、ゲート誘電体材料４１２の少なくとも一部分の上方に形成され（例えば、コンフォーマルに形成され）得る。
図４Ｄを次に参照すると、ゲート電極材料４１３（図４Ｃ）及びゲート誘電体材料４１２は、チャネル領域４１０の上面４１９を露出するように、及びゲート電極４１４を形成するようにパターニングされ得る。ゲート電極材料４１３及びゲート誘電体材料４１２は、本明細書では詳細には説明しない従来のプロセス（例えば、ＣＭＰプロセス、エッチングプロセス）を使用してパターニングされ得る。
図４Ｄを引き続き参照すると、ゲート誘電体材料４１２と、ゲート電極４１４と、半導電性ピラー４０１の上面４１９との上方に電気絶縁材料４１６が形成され得る。電気絶縁材料４１６は、隣接する垂直トランジスタの隣接するゲート電極４１４の間の空間を充填し得る。他の実施形態では、電気絶縁材料４１６は、図４Ｄの破線により説明されるように、ゲート誘電体材料４１２、ゲート電極４１４、及び半導電性ピラー４０１の内の１つ以上の上面の上方には形成されない。
図４Ｅを次に参照すると、電気絶縁材料４１６が上面４１９の上方に形成される実施形態では、チャネル領域４１０の上面４１９を露出する開口部４２３をその中に形成するために、電気絶縁材料４１６の一部分が除去され得る。他の実施形態では、ゲート誘電体材料４１２と、ゲート電極４１４と、半導電性ピラー４０１との上方に追加の電気絶縁材料４２０が（破線により示されるように）任意に形成され得る。こうした実施形態では、チャネル領域４１０の上面４１９を露出する開口部４２３をその中に形成するために、追加の電気絶縁材料４２０の一部分は除去され得る。
次に、図４Ｆを参照すると、電気絶縁材料４１６の残余部分又は追加の電気絶縁材料４２０の残余部分の上方に、及び開口部４２３（図４Ｅ）内のチャネル領域４１０の上方に1つ以上の導電性障壁材料４０３、４０５、４０７が形成され得る。
図４Ｇを次に参照すると、開口部４２３の外側の障壁材料４０３、４０５、４０７の少なくとも一部分を除去するために、及びソース領域４０８を形成するために、障壁材料４０３、４０５、４０７は、少なくとも１つの材料除去プロセスを受け得る。図４Ｇに示すように、ソース領域４０８を形成することは、ソース領域４０８と、チャネル領域４１０と、ドレイン領域４０６と、チャネル領域４１０に横方向に隣接するゲート電極４１４と、ゲート電極４１４とチャネル領域４１０及びドレイン領域４０６の各々との間に伸長するゲート誘電体材料４１２とを含む垂直トランジスタ４３０を形成し得る。
図４Ｈを次に参照すると、垂直トランジスタ４３０及び電気絶縁材料４２０の上方に別の電気絶縁材料４１８が形成され（例えば、堆積され）得、その後、開口部４２４を形成するために別の電気絶縁材料４１８の一部分は選択的に除去され得る。
図４Ｉを次に参照すると、半導体デバイス構造体４４０を形成するために、開口部４２４（図４Ｈ）は導電性材料４２２でその後充填され得る。導電性材料４２２は、垂直トランジスタ４３０のソース領域４０８を導電線構造体（例えば、ソース線）に電気的に結合するために用いられ得る。
半導体デバイス構造体４４０が形成された後、半導体デバイス構造体４４０は、水素アニールプロセスを受け得る。垂直トランジスタ４３０のチャネル領域４１０は、ドレイン領域４０６、ソース領域４０８、電気絶縁材料４１６、及び電気絶縁材料４０２によって取り囲まれ（例えば、カプセル化され）得、水素種の透過に対して保護され得る。ドレイン領域４０６が維持され、半導体デバイス構造体４４０内でエッチングされないままであるため、また、ソース領域４０８の形成はエッチングを必要としないため、半導体デバイス構造体４４０を形成する方法は、実施されなければならないエッチングステップの数を減らすことによって簡略化される。更に、ドレイン領域４０６は、水素アニールプロセスの間にデジット線４０４及びゲート誘電体材料４１２を通じて拡散し得る水素種からのチャネル領域３１０に対する拡張保護を提供する。
開示の実施形態に従った半導体デバイス構造体（例えば、図１、図３Ｇ、図４Iを参照しながら以前に説明した半導体デバイス構造体１４０、３４０、４４０）を含む半導体デバイスは、開示の電子システムの実施形態において使用され得る。例えば、図５は、開示の実施形態に従った説明的な電子システム５５０のブロック図である。電子システム５５０は、例えば、コンピュータ又はコンピュータハードウェアコンポーネント、サーバ又はその他のネットワーキングハードウェアコンポーネント、セルラー式電話、デジタルカメラ、携帯情報端末（ＰＤＡ）、ポータブルメディア（例えば、音楽）プレーヤー、Ｗｉ－Ｆｉ又は例えば、ｉＰａｄ（登録商標）若しくはＳＵＲＦＡＣＥ（登録商標）タブレット等のセルラー対応のタブレット、電子書籍、ナビゲーションデバイス等を含み得る。電子システム５５０は、少なくとも１つのメモリデバイス５５５を含む。少なくとも１つのメモリデバイス５５５は、例えば、半導体デバイス構造体（例えば、本明細書で以前に説明した構造体１４０、３４０、４４０）を含む実施形態を含み得る。電子システム５５０は、（“マイクロプロセッサ”としばしば称される）少なくとも１つの電子信号プロセッサデバイス５６０を更に含み得る。電子システム５５０は、例えば、マウス若しくはその他のポインティングデバイス、キーボード、タッチパッド、ボタン、又は制御パネル等の、ユーザにより電子システム５５０に情報を入力するための１つ以上の入力デバイス５６５を更に含み得る。電子システム５５０は、例えば、モニタ、ディスプレイ、プリンタ、オーディオ出力ジャック、スピーカー等の、情報（例えば、視覚的な又はオーディオの出力）をユーザへ出力するための１つ以上の出力デバイス５７０を更に含み得る。幾つかの実施形態では、入力デバイス５６５及び出力デバイス５７０は、電子システム５５０に情報を入力するため、及びユーザに視覚的な情報を出力するための両方に使用され得る単一のタッチスクリーンデバイスを含み得る。１つ以上の入力デバイス５６５及び出力デバイス５７０は、メモリデバイス５５５及び電子信号プロセッサデバイス５６０の内の少なくとも１つと電気的に通信し得る。
開示の追加の非限定的な例示的実施形態を以下に説明する。
実施形態１：それを通じて水素透過を抑制するように構成された少なくとも１つの導電性材料を個別に各々含むソース及びドレイン領域と、ソース及びドレイン領域の垂直方向の間のチャネル領域とを含む半導電性ピラーと、半導電性ピラーのチャネル領域に横方向に隣接する少なくとも１つのゲート電極と、半導電性ピラーと少なくとも１つのゲート電極との横方向の間の誘電体材料とを含む垂直トランジスタを含む、デバイス。
実施形態２：ソース及びドレイン領域の内の少なくとも１つは不均質である、実施形態１に記載のデバイス。
実施形態３：ソース及びドレイン領域の内の少なくとも１つの少なくとも１つの導電性材料は、元素Ｉｒ、ＩｒＯｘ、及びＴｉＡｌＮの内の１つ以上を含む、実施形態１及び２の何れか１つに記載のデバイス。
実施形態４：ソース及びドレイン領域の内の少なくとも１つの少なくとも１つの導電性材料は、元素Ｉｒ及びＩｒＯｘを含む、実施形態１及び２の何れか１つに記載のデバイス。
実施形態５：ソース及びドレイン領域の内の少なくとも１つの少なくとも１つの導電性材料はＴｉＡｌＮを含む、実施形態１及び２の何れか１つに記載のデバイス。
実施形態６：ソース及びドレイン領域は、約２０Åから約５５０Åまでの範囲内の厚さを個別に各々有する、実施形態１～５の何れか１つに記載のデバイス。
実施形態７：ソース及びドレイン領域は、相互に異なる材料組成を有する、実施形態１～６の何れか１つに記載のデバイス。
実施形態８：チャネル領域は、ＺＴＯ、ＩＺＯ、ＺｎＯｘ、ＩＧＺＯ、ＩＧＳＯ、ＩｎＯｘ、Ｉｎ２Ｏ３、ＳｎＯ２、ＴｉＯｘ、ＺｎｘＯｙＮｚ、ＭｇｘＺｎｙＯｚ、ＩｎｘＺｎｙＯｚ、ＩｎｘＧａｙＺｎｚＯａ、ＺｒｘＩｎｙＺｎｚＯａ、ＨｆｘＩｎｙＺｎｚＯａ、ＳｎｘＩｎｙＺｎｚＯａ、ＡｌｘＳｎｙＩｎｚＺｎａＯｄ、ＳｉｘＩｎｙＺｎｚＯａ、ＺｎｘＳｎｙＯｚ、ＡｌｘＺｎｙＳｎｚＯａ、ＧａｘＺｎｙＳｎｚＯａ、ＺｒｘＺｎｙＳｎｚＯａ、及びＩｎＧａＳｉＯの内の１つ以上を含む、実施形態１～７の何れか１つに記載のデバイス。
実施形態９：チャネル領域はＩＧＺＯを含む、実施形態１～７の何れか１つに記載のデバイス。
実施形態１０：それを通じて水素透過を抑制するように構成された電気絶縁材料は、垂直トランジスタの少なくとも一部分の上方にある、実施形態１～９の何れか１つに記載のデバイス。
実施形態１１：電気絶縁材料はＡｌ２Ｏ３を含む、実施形態１０に記載のデバイス。
実施形態１２：電気絶縁材料の上方にあり、半導電性ピラーと電気通信するデジット線を更に含む、実施形態１０及び１１の何れか１つに記載のデバイス。
実施形態１３：それを通じて水素透過を抑制するように構成された少なくとも１つの導電性材料を含むドレイン領域と、ドレイン領域の上方の半導電性ピラーであって、それを通じて水素透過を抑制するように構成された少なくとも１つの追加の導電性材料を含むソース領域と、ソース領域とドレイン領域との垂直方向の間のチャネル領域とを含む該半導電性ピラーと、半導電性ピラーのチャネル領域に横方向に隣接する少なくとも１つのゲート電極と、半導電性ピラーと少なくとも１つのゲート電極との横方向の間の誘電体材料とを含む垂直トランジスタを含むデバイス。
実施形態１４：垂直トランジスタの上方の電気絶縁材料であって、それを通じて水素透過を抑制するように構成された該電気絶縁材料を更に含む、実施形態１３に記載のデバイス。
実施形態１５：ドレイン領域は、デジット線の上方に連続的に伸長する、実施形態１３及び１４の何れか１つに記載のデバイス。
実施形態１６：第１の導電性材料と、第１の導電性材料の上方の第２の導電性材料を含むドレイン領域と、第２の導電性材料の上方の半導電性材料と含むスタックを形成することであって、第２の導電性材料は、それを通じて水素種の透過を抑制するように構成されること、半導電性ピラーを形成するように半導電性材料をパターニングすることと、半導電性ピラーに横方向に隣接するようにゲート誘電体材料及びゲート電極を形成することであって、ゲート誘電体材料は、ゲート電極と半導電性ピラーとの間に介在することと、ゲート誘電体材料、ゲート電極、及び半導電性ピラーの上方のそれを通じて水素種の透過を抑制するように構成された電気絶縁材料を形成することと、半導電性ピラーの上面を露出させるために電気絶縁材料内に開口部を形成することと、電気絶縁材料の開口部内にソース領域を形成することであって、ソース領域は、それを通じて水素種の透過を抑制するように構成された第３の導電性材料を含むこととを含む、デバイスを製造する方法。
実施形態１７：Ｉｒ及びＩｒＯｘを含むように第２の導電性材料及び第３の導電性材料の内の少なくとも１つを選択することを更に含む、実施形態１６に記載の方法。
実施形態１８：元素Ｉｒ、ＩｒＯｘ、及びＴｉＡｌＮの内の１つ以上を含むように第２の導電性材料及び第３の導電性材料の内の少なくとも１つを選択することを更に含む、実施形態１６に記載の方法。
実施形態１９：相互に異なる材料組成を有するように第２の導電性材料及び第３の導電性材料を選択することを更に含む、実施形態１８に記載の方法。
実施形態２０：第１の導電性材料と、第１の導電性材料の上方の第２の導電性材料と、第２の導電性材料の上方の半導電性材料と、半導電性材料の上方の第３の導電性材料とを含むスタックを形成することであって、第２の導電性材料及び第３の導電性材料の各々は、それを通じて水素透過を抑制するように構成されることと、半導電性材料上の少なくとも一部分と第３の導電性材料の少なくとも一部分とを選択的に除去することと、半導電性材料の残余部分と第３の導電性材料の残余部分とを含む半導電性ピラーを形成することと、半導電性ピラーに横方向に隣接するようにゲート誘電体材料及びゲート電極を形成することであって、ゲート誘電体材料は、ゲート電極と半導電性ピラーとの間に介在することとを含む、デバイスを製造する方法。
実施形態２１：ＴｉＡｌＮを含むように第１の導電性材料及び第２の導電性材料の内の一方を選択することと、元素Ｉｒ及びＩｒＯ２のスタックを含むように第１の導電性材料及び第２の導電性材料の内の他方を選択することとを更に含む、実施形態２０に記載の方法。
実施形態２２：ＢＮ、ＢＣＮ、ＳｉＡｌＯＮ、ＳｉＣ、ＳｉＣＮ、ＳｉＮ、ＳｉＡＩＮ、ＡｌＯＮ、及びＡｌ２Ｏ３の内の１つ以上を含むように第１の導電性材料を選択することを更に含む、実施形態２０に記載の方法。
実施形態２３：ＺＴＯ、ＩＺＯ、ＺｎＯｘ、ＩＧＺＯ、ＩＧＳＯ、ＩｎＯｘ、Ｉｎ２Ｏ３、ＳｎＯ２、ＴｉＯｘ、ＺｎｘＯｙＮｚ、ＭｇｘＺｎｙＯｚ、ＩｎｘＺｎｙＯｚ、ＩｎｘＧａｙＺｎｚＯａ、ＺｒｘＩｎｙＺｎｚＯａ、ＨｆｘＩｎｙＺｎｚＯａ、ＳｎｘＩｎｙＺｎｚＯａ、ＡｌｘＳｎｙＩｎｚＺｎａＯｄ、ＳｉｘＩｎｙＺｎｚＯａ、ＺｎｘＳｎｙＯｚ、ＡｌｘＺｎｙＳｎｚＯａ、ＧａｘＺｎｙＳｎｚＯａ、ＺｒｘＺｎｙＳｎｚＯａ、及びＩｎＧａＳｉＯの内の１つ以上を含むように半導電性材料を選択することを更に含む、実施形態２０～２２の何れか１つに記載の方法。
幾つかの説明的な実施形態が図に関連して説明されているが、開示により包含される実施形態は、本明細書に明示的に示され、説明されたそれらの実施形態に限定されないことを当業者は認識及び理解するであろう。むしろ、法的均等物を含む、以下で主張する実施形態等、本明細書で説明した実施形態に対する多くの追加、削除、及び修正は、開示により包含される実施形態の範囲から逸脱することなくなされ得る。また、開示されたある実施形態からの機構は、開示の範囲内に依然として包含されつつ、別の開示された実施形態の機構と組み合わせられ得る。

Claims (19)

  1. 少なくとも１つの導電性材料であって、前記少なくとも１つの導電性材料を通じての水素透過を抑制するように構成された前記少なくとも１つの導電性材料を個別に各々含む、ソース領域及びドレイン領域と、
    前記ソース領域と前記ドレイン領域との垂直方向の間のチャネル領域と
    を含む半導電性構造体と、
    前記半導電性構造体の前記チャネル領域に横方向に隣接する少なくとも１つのゲート電極と、
    前記半導電性構造体と前記少なくとも１つのゲート電極との横方向の間の誘電体材料と
    を含む垂直トランジスタ
    を含む、デバイス。
  2. 前記ソース領域及び前記ドレイン領域の内の少なくとも１つは不均質である、請求項１に記載のデバイス。
  3. 前記ソース領域及び前記ドレイン領域の内の１つ以上の前記少なくとも１つの導電性材料は、元素Ｉｒ、ＩｒＯｘ、及びＴｉＡｌＮの内の１つ以上を含む、請求項１に記載のデバイス。
  4. 前記ソース領域及び前記ドレイン領域の内の１つ以上の前記少なくとも１つの導電性材料は、元素Ｉｒ及びＩｒＯｘを含む、請求項１に記載のデバイス。
  5. 前記ソース領域及び領域ドレイン領域の内の１つ以上の前記少なくとも１つの導電性材料はＴｉＡｌＮを含む、請求項１に記載のデバイス。
  6. 前記ソース領域及び前記ドレイン領域は、２０Åから５５０Åまでの範囲内の厚さを個別に各々有する、請求項１に記載のデバイス。
  7. 前記ソース領域及び前記ドレイン領域は、相互に異なる材料組成を有する、請求項１に記載のデバイス。
  8. 前記チャネル領域は、酸化亜鉛スズ、酸化インジウム亜鉛、酸化亜鉛、酸化インジウムガリウム亜鉛、酸化インジウムガリウムシリコン、酸化インジウム、酸化スズ、酸化チタン、酸窒化亜鉛、酸化マグネシウム亜鉛、酸化ジルコニウムインジウム亜鉛、酸化ハフニウムインジウム亜鉛、酸化スズインジウム亜鉛、酸化アルミニウムスズインジウム亜鉛、酸化シリコンインジウム亜鉛、酸化亜鉛スズ、酸化アルミニウム亜鉛スズ、酸化ガリウム亜鉛スズ、酸化ジルコニウム亜鉛スズ、及び酸化インジウムガリウムシリコンの内の１つ以上を含む、請求項１に記載のデバイス。
  9. 前記垂直トランジスタの少なくとも一部分の上方にある電気絶縁材料であって、前記電気絶縁材料を通じての水素透過を抑制するように構成された前記電気絶縁材料を更に含む、請求項１に記載のデバイス。
  10. 前記電気絶縁材料はＡｌ ２ Ｏ ３ を含む、請求項９に記載のデバイス。
  11. 前記垂直トランジスタの前記ドレイン領域と電気通信するデジット線を更に含む、請求項１に記載のデバイス。
  12. 前記半導電性構造体は、前記ソース領域と、前記ドレイン領域と、前記チャネル領域とを含む半導電性ピラーを含む、請求項１に記載のデバイス。
  13. 前記半導電性構造体は、
    前記ドレイン領域と、
    前記ソース領域及び前記チャネル領域を含む半導電性ピラーであって、前記ドレイン領域よりも小さい横方向の寸法を有する前記半導電性ピラーと
    を含む、請求項１に記載のデバイス。
  14. 前記ドレイン領域は、デジット線の上方に連続的に伸長する、請求項１３に記載のデバイス。
  15. スタックを形成することであって、前記スタックは、
    第１の導電性材料と、
    前記第１の導電性材料の上方の第２の導電性材料であって、前記第２の導電性材料を通じての水素種の透過を抑制するように構成された前記第２の導電性材料と、
    前記第２の導電性材料の上方の半導電性材料と、
    前記半導電性材料の上方の第３の導電性材料であって、前記第３の導電性材料を通じての水素種の透過を抑制するように構成された前記第３の導電性材料と
    を含むことと、
    ピラー構造体を形成するように、少なくとも前記半導電性材料及び前記第３の導電性材料をパターニングすることと、
    前記ピラー構造体に横方向に隣接するようにゲート誘電体材料及びゲート電極を形成することであって、前記ゲート誘電体材料は、前記ゲート電極と前記ピラー構造体との間に介在すること
    を含む、デバイスを製造する方法。
  16. 前記ピラー構造体を形成するように、少なくとも前記半導電性材料及び前記第３の導電性材料をパターニングすることは、前記ピラー構造体を形成するように、前記第２の導電性材料、前記半導電性材料、及び前記第３の導電性材料をパターニングすることを含む、請求項１５に記載の方法。
  17. スタックを形成することであって、前記スタックは、
    第１の導電性材料と、
    前記第１の導電性材料の上方の第２の導電性材料であって、前記第２の導電性材料を通じての水素種の透過を抑制するように構成された前記第２の導電性材料と、
    前記第２の導電性材料の上方の半導電性材料と
    を含むことと、
    ピラー構造体を形成するように少なくとも前記半導電性材料をパターニングすることと、
    前記ピラー構造体に横方向に隣接するようにゲート誘電体材料及びゲート電極を形成することであって、前記ゲート誘電体材料は、前記ゲート電極と前記ピラー構造体との間に介在することと、
    前記ゲート誘電体材料、前記ゲート電極、及び前記ピラー構造体の上方に、電気絶縁材料であって、前記電気絶縁材料を通じての水素種の透過を抑制するように構成された前記電気絶縁材料を形成することと、
    前記ピラー構造体の上面を露出するように、前記電気絶縁材料内に開口部を形成することと、
    前記電気絶縁材料の前記開口部内に第３の導電性材料を形成することであって、前記第３の導電性材料は、前記第３の導電性材料を通じての水素種の透過を抑制するように構成されること
    を含む、デバイスを製造する方法。
  18. 元素Ｉｒ、ＩｒＯｘ、及びＴｉＡｌＮの内の１つ以上を含むように前記第２の導電性材料を選択すること更に含む、請求項１５に記載の方法。
  19. 酸化亜鉛スズ、酸化インジウム亜鉛、酸化亜鉛、酸化インジウムガリウム亜鉛、酸化インジウムガリウムシリコン、酸化インジウム、酸化スズ、酸化チタン、酸窒化亜鉛、酸化マグネシウム亜鉛、酸化ジルコニウムインジウム亜鉛、酸化ハフニウムインジウム亜鉛、酸化スズインジウム亜鉛、酸化アルミニウムスズインジウム亜鉛、酸化シリコンインジウム亜鉛、酸化亜鉛スズ、酸化アルミニウム亜鉛スズ、酸化ガリウム亜鉛スズ、酸化ジルコニウム亜鉛スズ、及び酸化インジウムガリウムシリコンの内の１つ以上を含むように前記半導電性材料を選択することを更に含む、請求項１５に記載の方法。
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