JP2004356458A - 半導体集積回路装置及びその製造方法 - Google Patents
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Abstract
【課題】クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続や高集積化に高信頼性をもたらす半導体集積回路装置及びその製造方法を提供する。
【解決手段】絶縁膜１４内にＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材２０１ａ，２０２ａが埋め込まれている。下部電極１５は、素子分離絶縁膜１２上方から導電部材２０１ａ上に延在するパターンや導電部材２０２ａ上に設けられるパターンを含む。下部電極１５上に強誘電体膜１６のパターンが形成されている。強誘電体膜１６上に上部電極１７が形成されている。保護膜１８は、下部電極１５、上部電極１７及びその間の強誘電体膜１６からなる容量素子を含む所定領域を覆っている。保護膜１８上、下部電極１５上、及び絶縁膜１４上を含む全面に層間の絶縁膜１９が形成されている。絶縁膜１９上に各接続孔Ｈ１１、Ｈ１２が形成され、各配線部材２０が引き出されている。
【選択図】 図１
【解決手段】絶縁膜１４内にＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材２０１ａ，２０２ａが埋め込まれている。下部電極１５は、素子分離絶縁膜１２上方から導電部材２０１ａ上に延在するパターンや導電部材２０２ａ上に設けられるパターンを含む。下部電極１５上に強誘電体膜１６のパターンが形成されている。強誘電体膜１６上に上部電極１７が形成されている。保護膜１８は、下部電極１５、上部電極１７及びその間の強誘電体膜１６からなる容量素子を含む所定領域を覆っている。保護膜１８上、下部電極１５上、及び絶縁膜１４上を含む全面に層間の絶縁膜１９が形成されている。絶縁膜１９上に各接続孔Ｈ１１、Ｈ１２が形成され、各配線部材２０が引き出されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、特にＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルが含まれる半導体集積回路装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、いわゆる強誘電体メモリは、高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。強誘電体メモリは、強誘電体膜のヒステリシス特性、すなわち高速分極反転とその残留分極を利用した高速書き換えが可能である。特にクロスポイント型のＦｅＲＡＭは、下部電極と上部電極の間に強誘電体膜を介した容量素子がマトリクス状に配列されるメモリセル構成を有し、高集積性に優れている。
【０００３】
図１３は、従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。半導体基板１０１上に素子分離絶縁膜１０２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子１０３が形成されている。ＭＯＳ型素子１０３上を含め全面に層間絶縁膜１０４が形成されている。
【０００４】
所定領域における素子分離絶縁膜１０２上方の層間の絶縁膜１０４上に下部電極１０５が一方向に伸びるように形成されている。下部電極１０５上方には上部電極１０７に繋がる上部配線１１０が上記一方向に交差するように伸長し形成されている。下部電極１０５と上部電極１０７の間に強誘電体膜１０６を配している。両電極１０５，１０７、その間の強誘電体膜１０６によって形成される容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ１０を構成している。
【０００５】
メモリ部Ｍ１０には保護膜１０８が形成されている。保護膜１０８は水素バリア膜であり、トランジスタ特性向上、安定化のための水素シンター処理（水素雰囲気中の熱処理）に関係し、水素を侵入し難くして容量素子を保護する機能を有する。保護膜１０８は、例えばＡｌｘＯｙやＳｉｘＮｙ等で構成される。このようなメモリ部Ｍ１０、ＭＯＳ型素子１０３上の絶縁膜１０４を覆うように層間の絶縁膜１０９が形成されている。絶縁膜１０９に各接続孔Ｈ１〜Ｈ３が形成され、各接続配線が引き出されている。上部配線１１０は、ワード線となる。配線１１１は、ＭＯＳ型素子１０３の選択トランジスタと下部電極１０５の副ビット線を繋ぐ配線である。配線１１２は主ビット線に繋がる配線である。
【０００６】
クロスポイント型のＦｅＲＡＭにおいては、下部電極１０５の副ビット線電位と上部配線１１０のワード線電位の関係を制御して、それぞれ強誘電体膜１０６を有する強誘電体キャパシタを所定の印加電界方向に分極させる。選択されたメモリセルは、強電体キャパシタの分極状態に応じた副ビット線電位となり、選択トランジスタ１０３及び主ビット線に伝達される。このようなプログラム制御を開示するクロスポイント型のＦｅＲＡＭは例えば特許文献１に開示されている。
【０００７】
【特許文献１】
特開平９−１１６１０７（第５−１０頁）
【０００８】
【発明が解決しようとする課題】
図９において、ＭＯＳ型素子１０３、すなわち選択トランジスタ等から引き出される配線１１１，１１２の接続孔Ｈ２，３のアスペクト比がメモリ部Ｍ１０にある接続孔Ｈ１のそれと比較して非常に大きい。よって、エレクトロマイグレーションの信頼性に欠け、部分的に高抵抗化する懸念がある。
【０００９】
また、比較的深い接続孔Ｈ２，Ｈ３にはＣＶＤ（化学気相成長）技術を利用してＷ（タングステン）プラグを埋め込むことがある。その場合、接続孔Ｈ１〜３内に必要な密着層、バリア層の形成（スパッタ被覆）が困難である。これにより、プラグ金属の剥離や抵抗増大を招き、信頼性を損なう問題があった。
【００１０】
また、ＭＯＳ型素子１０３、すなわち選択トランジスタから引き出され、下部電極１０５の副ビット線を繋ぐ配線１１１に関し、デザイン的な制約ロスが大きいといえる。このような構成は、チップサイズを縮小化する上で弊害となる。
【００１１】
本発明は上記のような事情を考慮してなされたもので、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続や高集積化に高信頼性をもたらす半導体集積回路装置及びその製造方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、半導体基板に形成されたトランジスタと、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、前記第１絶縁膜上に選択的に形成された第１電極部材と、前記第１絶縁膜内に埋め込まれ、上端部が前記第１電極部材のパターンと接続され、下端部が前記トランジスタの活性領域と接続される導電部材と、前記第１電極部材上に形成された強誘電体膜と、前記強誘電体膜上に形成された第２電極部材と、前記第１電極部材、第２電極部材及びその間の前記強誘電体膜からなる容量素子を含む所定領域に被覆された保護膜と、前記保護膜上、前記第１電極部材及び第１絶縁膜上を覆う第２絶縁膜と、前記第２絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、を具備したことを特徴とする。
【００１３】
上記本発明に係る半導体集積回路装置によれば、第１電極部材との接続部とトランジスタの活性領域との接続部は第１電極部材を介して接続される形態となる。配線の引き回しが第１電極部材で足りる構成である。信号伝達経路の短縮化、ひいては高集積化に寄与する。深い接続部を分割した構造がとれる。プロセス事情に支障のないまたは好適な導電部材を配することも可能である。
【００１４】
本発明に係る半導体集積回路装置は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、前記第１絶縁膜上に選択的に形成された第１電極部材と、前記第１絶縁膜内に埋め込まれ、上端部が前記第１電極部材のパターンと接続され、下端部が前記トランジスタの活性領域と接続される導電部材と、前記第１電極部材上及び前記トランジスタ上方を覆う平坦化された第２絶縁膜と、前記第１電極部材上における前記第２絶縁膜の選択的な除去部と、前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、前記強誘電体膜上の第２電極部材と、前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、前記第１電極部材、第２電極部材及びその間の前記強誘電体膜からなる容量素子を含む所定領域を被覆する保護膜と、前記保護膜を覆う前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、を具備したことを特徴とする。
【００１５】
上記本発明に係る半導体集積回路装置によれば、第１電極部材との接続部とトランジスタの活性領域との接続部は第１電極部材を介して接続される形態となる。配線の引き回しが第１電極部材で足りる構成である。信号伝達経路の短縮化、ひいては高集積化に寄与する。また、深い接続部を分割した構造がとれる。プロセス事情に支障のないまたは好適な導電部材を配することも可能である。また、強誘電体膜が第２絶縁膜の平坦化同一面上にあり、保護膜の段差被覆性は向上する。強誘電体膜が埋め込み形態をとることで微細加工の制御性が向上し、高集積化に寄与する。
【００１６】
また、上記いずれかの本発明に係る半導体集積回路装置において、前記第１電極部材は所定方向に伸びる複数本設けられ、前記強誘電体膜はそれぞれ所定ピッチで複数箇所配置されていることを特徴とする。強誘電体メモリとして信頼性が得られる構成が期待できる。
【００１７】
また、上記いずれかの本発明に係る半導体集積回路装置において、接続部の信頼性を向上させるため、次のようないずれかの特徴を有する。
前記導電部材は、少なくとも導電性のポリシリコンを含むことを特徴とする。
前記導電部材は、少なくとも耐酸素バリア層で保護された金属を含むことを特徴とする。
前記導電部材は、少なくとも前記第１電極部材を含むことを特徴とする。
【００１８】
また、上記いずれかの本発明に係る半導体集積回路装置において、前記第１電極部材との接続部は、前記第２絶縁膜内または、前記第２絶縁膜及び前記第３絶縁膜内に配された埋め込み導電部材を含むことを特徴とする。より深い接続孔に対する確実な引き出し配線を実現するための好適な構成となる。
【００１９】
本発明に係る半導体集積回路装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、前記貫通孔内に導電部材を形成する工程と、前記導電部材との接続を有し前記第１絶縁膜上に配される第１電極部材を形成する工程と、前記第１電極部材上の所定領域に強誘電体膜を形成する工程と、
前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材、前記強誘電体膜側部及びその周辺の前記第１電極部材上を覆う保護膜を形成する工程と、前記保護膜上、前記第１電極部材及び第１絶縁膜上を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
【００２０】
上記本発明に係る半導体集積回路装置の製造方法によれば、第１絶縁膜形成後に、トランジスタの活性領域へ到達する貫通孔を形成し、貫通孔内に導電部材を形成する。導電部材と接続されるよう第１電極部材を形成することにより、上層との接続領域を確保する。これにより、深い接続部を分割し、かつそのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。トランジスタの活性領域上に埋め込まれた導電部材は第１電極部材との接続部と共有して上層に引き出されるように形成できる。信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００２１】
また、本発明に係る半導体集積回路装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、前記貫通孔内及び前記第１絶縁膜上に配される第１電極部材を形成する工程と、前記第１電極部材上の所定領域に強誘電体膜を形成する工程と、前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材、前記強誘電体膜側部及びその周辺の前記第１電極部材上を覆う保護膜を形成する工程と、前記保護膜上、前記第１電極部材及び第１絶縁膜上を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
さらに、上記本発明に係る半導体集積回路装置の製造方法において、前記第１電極部材形成後の前記貫通孔内に導電部材を形成する工程を具備してもよい。貫通孔内に第１電極部材が充填し切れなかった場合、導電部材で貫通孔内を充填することにより、配線の信頼性を向上させる。
【００２２】
上記本発明に係る半導体集積回路装置の製造方法によっても、深い接続部を分割し、かつそのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。第１電極部材はトランジスタの活性領域上に埋め込まれ、第１電極部材との接続部と共有して上層に引き出されるように形成できる。信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００２３】
本発明に係る半導体集積回路装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、前記貫通孔内に導電部材を形成する工程と、前記導電部材との接続を有し前記第１絶縁膜上に配される第１電極部材を形成する工程と、前記第１電極部材上及び前記トランジスタ上方を覆う第２絶縁膜を形成する工程と、前記第１電極部材上における前記第２絶縁膜を選択的に除去する複数のトレンチを形成する工程と、前記トレンチ内に埋め込まれ、底部が前記第１電極部材と接触する強誘電体膜を形成する工程と、前記強誘電体膜及び前記第２絶縁膜を同一平面にする平坦化工程と、前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜を形成する工程と、前記保護膜上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
【００２４】
上記本発明に係る半導体集積回路装置の製造方法によれば、第１絶縁膜形成後に、トランジスタの活性領域へ到達する貫通孔を形成し、貫通孔内に導電部材を形成する。導電部材と接続されるよう第１電極部材を形成することにより、上層との接続領域を確保する。これにより、深い接続部を分割し、かつそのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。トランジスタの活性領域上に埋め込まれた導電部材は第１電極部材との接続部と共有して上層に引き出されるように形成できる。信号伝達経路の短縮化、ひいては高集積化に寄与する。また、強誘電体膜が第２絶縁膜の平坦化同一面上にあり、保護膜の段差被覆性は向上する。強誘電体膜が埋め込み形態をとることで微細加工の制御性が向上し、高集積化に寄与する。また、第３絶縁膜上の配線部材は、各接続部のアスペクト比の差が小さくなるよう改善される。
【００２５】
また、本発明に係る半導体集積回路装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、前記貫通孔内及び前記第１絶縁膜上に配される第１電極部材を形成する工程と、前記第１電極部材上及び前記トランジスタ上方を覆う第２絶縁膜を形成する工程と、前記第１電極部材上における前記第２絶縁膜を選択的に除去する複数のトレンチを形成する工程と、前記トレンチ内に埋め込まれ、底部が前記第１電極部材と接触する強誘電体膜を形成する工程と、前記強誘電体膜及び前記第２絶縁膜を同一平面にする平坦化工程と、前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜を形成する工程と、前記保護膜上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
さらに、上記本発明に係る半導体集積回路装置の製造方法において、前記第１電極部材形成後の前記貫通孔内に導電部材を形成する工程を具備してもよい。貫通孔内に第１電極部材が充填し切れなかった場合、導電部材で貫通孔内を充填することにより、配線の信頼性を向上させる。
【００２６】
上記本発明に係る半導体集積回路装置の製造方法によっても、深い接続部を分割し、かつそのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。第１電極部材はトランジスタの活性領域上に埋め込まれ、第１電極部材との接続部と共有して上層に引き出されるように形成できる。信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００２７】
上記いずれかの本発明に係る半導体集積回路装置の製造方法において、前記第１絶縁膜を形成する工程は、下地の段差を埋め、より段差をなくする傾向の絶縁膜の複合的な形成を伴うことを特徴とする。あるいは、前記第１絶縁膜を形成する工程は、化学的機械的研磨による平坦化工程を経ることを特徴とする。このような工程を経ることで、第１電極部材をはじめとして強誘電体膜を有する容量素子形成の制御性、各接続部を有する配線部材の信頼性向上に寄与する。
【００２８】
上記いずれかの本発明に係る集積回路装置の製造方法において、前記保護膜は少なくとも耐水素バリア膜として設けることを特徴とする。強誘電体膜の特性劣化を招く還元雰囲気での酸素欠損を防ぐために設けられる。
【００２９】
上記いずれかの本発明に係る集積回路装置の製造方法において、前記強誘電体膜を形成する工程における強誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパッタ法のうちいずれかの方法を用いることを特徴とする。プロセス事情に合った強誘電体膜の形成方法を選ぶことができる。
【００３０】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体集積回路装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図２、図３は、図１の構成を実現するための途中工程を順に示す断面図である。
【００３１】
図１において、シリコンでなる半導体基板１１に素子分離絶縁膜１２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子１３が形成されている。ＭＯＳ型素子１３上を含め全面に層間の絶縁膜１４が形成されている。絶縁膜１４内にＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材２０１ａ，２０２ａが埋め込まれている。導電部材２０１ａ，２０２ａは、例えば、予めリンやボロンがドープされた導電性のポリシリコンプラグで構成されている。
【００３２】
絶縁膜１４上の所定領域に下部電極１５が一方向に伸びるように形成されている。下部電極１５は、素子分離絶縁膜１２上方から導電部材２０１ａ上に延在するパターンや導電部材２０２ａ上に設けられるパターンを含む。これにより、導電部材２０１ａ、２０２ａそれぞれは、上端部が下部電極１５の各所定パターンと接続され、下端部がＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄの各活性領域と接続される形態となっている。
【００３３】
下部電極１５上に強誘電体膜１６のパターンが形成されている。強誘電体膜１６上に上部電極１７が形成されている。保護膜１８は、下部電極１５、上部電極１７及びその間の強誘電体膜１６からなる容量素子を含む所定領域を覆っている。保護膜１８は、強誘電体膜１６の特性劣化を招く酸素欠損を防ぐための水素バリア膜で構成されている。保護膜１８は、例えばＡｌｘＯｙやＴｉ−Ａｌ−Ｎ系合金等で構成され、水素シンター処理における強誘電体膜１６への水素侵入を阻止する。なお、Ｔｉ−Ａｌ−Ｎ系合金は導電性があるため、ホール開孔する際、同時に電極間を分離する必要がある。このような容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ１を構成している。
【００３４】
保護膜１８上、下部電極１５上、及び絶縁膜１４上を含む全面に層間の絶縁膜１９が形成されている。絶縁膜１９上に各接続孔Ｈ１１、Ｈ１２が形成され、各配線部材２０が引き出されている。各配線部材２０中、上部配線２０５は、ワード線となる。配線２０６は、ＭＯＳ型素子１３のソース領域Ｓと下部電極１５（副ビット線）を繋ぐ配線である。配線２０７はＭＯＳ型素子１３のドレイン領域Ｄに繋がる配線であり、主ビット線に繋がる。
【００３５】
次に、図２、図３を参照して図１の構成を実現する工程について説明する。
図２に示すように、シリコンでなる半導体基板１１にＬＯＣＯＳ（選択酸化分離）法を用いて素子分離絶縁膜１２を形成する。素子分離絶縁膜１２相互間の素子領域にＭＯＳ型素子１３を形成する。すなわち、ゲート絶縁膜１３１、ポリシリコン層を順次形成してゲート電極１３２をパターニングする。その後、ゲート電極１３２の領域をマスクに、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域１３３を不純物イオン注入により形成する。次に、ＣＶＤ法によりゲート電極１３２上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ１３４を形成する。次に、ゲート電極１３２の領域及びスペーサ１３４をマスクにしてソース／ドレインの高濃度領域１３５を不純物イオン注入により形成する。その後、所定の熱処理等を経る。図示しないが、ゲート電極１３２上部をシリサイド化するポリサイド構造、または、ゲート電極１３２及びソース／ドレイン領域（１３５）を自己整合的にシリサイド化するサリサイド構造を実現するためのプロセスを経ることも可能である。
【００３６】
次に、ＭＯＳ型素子１３上を含め全面に層間の絶縁膜１４を形成する。絶縁膜１４はリフロー法等の実施可能な段差被覆性に優れた膜の適用を含む。絶縁膜１４は、下地の段差を埋め、より段差をなくする傾向の絶縁膜の複合的な形成、つまり、２種類以上の絶縁膜から構成することが望ましい。その他、絶縁膜１４は、ＣＭＰ（化学的機械的研磨）法を用いて平坦化する平坦化工程を経ることも十分考えられる。いずれにしても絶縁膜１４は、より平坦化するための技術が用いられて形成される。
【００３７】
次に、フォトリソグラフィ工程、エッチング工程を経ることにより、絶縁膜１４にＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄの各活性領域へ到達する各貫通孔Ｈ１０を形成する。この各貫通孔Ｈ１０内それぞれに導電部材２０１ａ，２０２ａを形成する。導電部材２０１ａ，２０２ａとして、例えばＣＶＤ法による導電性のポリシリコンを充填する。その後、エッチバック等によって充填形態を整える。ここでＣＭＰ法を用いて平坦化することも考えられる。
【００３８】
次に、スパッタ法を用いて絶縁膜１４上にＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成する。この導電膜をパターニングすることにより、下部電極１５を形成する。下部電極１５のパターンは、素子分離絶縁膜１２上方から導電部材２０１ａ上に延在するパターンや導電部材２０２ａ上に設けられるパターンを含む。
【００３９】
次に、図３に示すように、下部電極１５上に強誘電体膜１６を形成する。強誘電体膜１６は様々考えられ、次のような酸化物質が考えられる。例えばペロブスカイト構造のＰｂ系酸化物であるＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）系である。あるいは、Ｂｉ層状酸化物としてのＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）系である。また、比較的誘電率の大きい常誘電体材料としてＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）やＳＴＯ（ＳｒＴｉＯ３）などを利用することも考えられる。強誘電体膜１６は、ゾル・ゲル法等の溶液塗布法（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタ法やＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法等を用いて形成する。その後、結晶化の熱処理（急速熱アニール）を行う。強誘電体膜１６は例えば１００〜３００ｎｍの範囲の所定厚さになるようにする。
【００４０】
次に、スパッタ法を用いて強誘電体膜１６上を覆うＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成する。この導電膜をパターニングすることにより、上部電極１７を形成、次いで強誘電体膜１６をパターニングする。次に、強誘電体膜１６に対するリカバリー酸化工程を経る。
上記下部電極１５や上部電極１７のＰｔ等貴金属をエッチングする際、化学反応エッチングは困難であり、イオンミーリング加工等物理的なエッチングに頼ることが多い。その際、強誘電体膜１６にプラズマや応力によるダメージが入り易い。すなわち、プロセス中に強誘電体膜１６にダメージが入ることにより、データ保持特性を劣化させる恐れがある。そこで、酸素雰囲気中での高温熱処理（リカバリー酸化）によりダメージを回復させる。
【００４１】
次に、スパッタ法やＣＶＤ法を用いて、下部電極１５、上部電極１７及びその間の絶縁膜１６からなる容量素子を含む所定領域上に保護膜１８をパターニング形成する。保護膜１８は上述したように強誘電体膜１６の特性劣化を招く酸素欠損を防ぐための水素バリア膜であり、例えばＡｌ２Ｏ３等を所定の厚さで被覆する。次に、保護膜１８上、下部電極１５上及び絶縁膜１４上を含む全面に層間の絶縁膜１９を形成する。次に、絶縁膜１９に対してフォトリソグラフィ工程、エッチング工程を経て接続孔Ｈ１１，Ｈ１２を形成する。接続孔Ｈ１１，Ｈ１２は同時に形成してもよい。初めのうちは層間の絶縁膜（１９）を選択性のあるフレオン（クロロフルオロカーボン）系ガスを主体とした異方性エッチングで除去し、その後、保護膜１８をエッチングするため、塩素系ガスを主体とした異方性エッチングを行う。接続孔の間口を大きくするため等方性のテーパーエッチング技術を組み合わせてもよい。ここでの等方エッチング手法は、いわゆるドライエッチャー、もしくはフッ酸系水溶液によるウェットエッチャー等に限定されることはない。また、浅い方の接続孔Ｈ１１を別工程で形成することも考えられる。
【００４２】
その後、接続孔Ｈ１１，Ｈ１２に、ＣＶＤ法またはスパッタ法によるＴｉＮやＴａＮ等のバリア膜（図示せず）の被覆を経て、ＣＶＤ法等によりＡｌ合金またはＷ等の充填を伴い、絶縁膜１９上に各配線部材２０を形成する。これにより、図１に示すような構成が実現される。
【００４３】
上記第１実施形態及び方法によれば、下部電極１５との接続部（配線２０６）とＭＯＳ型素子１３のソース領域Ｓとの接続部（２０１ａ）は下部電極１５を介して接続される形態となる。配線の引き回しが下部電極１５で足りる構成である。これにより、信号伝達経路の短縮化、ひいては高集積化に寄与する。また、ＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材２０１ａ，２０２ａにより、配線部材２０に関し、深い接続部が分割される構成になる。かつ、そのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。すなわち、導電部材２０１ａ，２０２ａは、導電性ポリシリコンプラグで構成され、６００℃以上の高温処理（強誘電体膜１６の結晶化やリカバリー酸化工程）にも安定性が確保できる。また、下部電極１５のパターンにより配線２０の接続孔Ｈ１２，Ｈ１３の位置ずれ余裕も確保できる。
【００４４】
図４は、本発明の第２実施形態に係る半導体集積回路装置の要部構成であり、前記図１の構成の変形例である。前記第１実施形態と同様の箇所には同一の符号を付す。この実施形態では、前記ポリシリコンによる導電部材２０１ａ，２０２ａに代えて、金属プラグによる導電部材２０１ｂ，２０２ｂを配している。また、各配線部材２０は次のように構成されている。各接続孔Ｈ１２は金属プラグによる導電部材２０３，２０４で形成される構成を示している。各接続孔Ｈ１１及び絶縁膜１９上の配線２０５〜２０７は、導電部材２０３，２０４形成後にパターニングされる。その他の構成及び形成の方法は前記第１実施形態での説明と同様である。
【００４５】
上記導電部材２０１ｂ，２０２ｂ，２０３，２０４それぞれは、例えば、絶縁膜内に耐酸素バリア層で保護された金属プラグを有する。より具体的な形成方法の一例を次に説明する。貫通孔Ｈ１０または接続孔Ｈ１２，１３形成後、例えばＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＣＶＤ法によりＷが充填される。これにより、Ｗプラグを構成する。上記バリア膜と充填Ｗとの間にシリサイド層を設ける構成も考えられる。その他、バリア膜としてＴｉ−Ａｌ−Ｎ系合金を採用することも考えられる。絶縁膜１９上に形成される配線２０５〜２０７は、接続孔Ｈ１１形成後、Ａｌ合金による配線のパターニングによって構成される。なお、接続孔Ｈ１１の形成は等方性エッチングを含むようにしてもよい。
【００４６】
上記第２実施形態に係る構成及び方法においても、前記第１実施形態と同様の効果が得られる。つまり、短縮すべき配線の引き回しが下部電極１５で足りる構成である。これにより、信号伝達経路の短縮化、ひいては高集積化に寄与する。また、高温のリカバリー酸化にも安定性が確保できる。これにより、信頼性を維持しつつ、信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００４７】
図５は、本発明の第３実施形態に係る半導体集積回路装置の要部構成であり、図１の構成の変形例である。前記第１実施形態と同様の箇所には同一の符号を付す。前記第１実施形態では、貫通孔Ｈ１０形成後、ポリシリコンによる導電部材２０１ａ，２０２ａを形成、充填状態を整え、下部電極１５をパターニングする工程を行った。この実施形態では上記工程順序を逆にした構成を有する。すなわち、貫通孔Ｈ１０形成後、先に下部電極１５をパターニングする。その際、各貫通孔Ｈ１０内にも下部電極１５の材料が形成される。その後、ポリシリコンによる導電部材２０１ａ，２０２ａを形成、充填状態を整え、接続プラグを構成する。その他の構成及び方法は前記第１実施形態での説明と同様である。もちろん、前記第２実施形態で示したように、各配線部材２０において、各接続孔Ｈ１２は金属プラグによる導電部材（２０３，２０４）で形成される構成でもよい。その際、各接続孔Ｈ１１内及び絶縁膜１９上の配線２０５〜２０７は、各接続孔Ｈ１２の金属プラグ（２０３，２０４）形成後にパターニングされる。
【００４８】
なお、ポリシリコンによる導電部材２０１ａ，２０２ａの形成工程を省略する可能性も考えられる。
図６は、上記図５のさらなる変形例であり、本発明の第４実施形態に係る半導体集積回路装置の要部構成を示す断面図である。各貫通孔Ｈ１０内は下部電極１５の材料のみの接続形態とした。導電部材２０１ａ，２０２ａの形成を省略した分、工程短縮に寄与する。
【００４９】
このような第３、第４実施形態に係る構成及び方法においても、前記第１実施形態と同様の効果が得られる。強誘電体膜の結晶化、リカバリー酸化等の高熱処理にも安定性が確保できる。これにより、信頼性を維持しつつ、信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００５０】
図７は、本発明の第５実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図８、図９は、図７の構成を実現するための途中工程を順に示す断面図である。
【００５１】
図７において、シリコンでなる半導体基板５１に素子分離絶縁膜５２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子５３が形成されている。ＭＯＳ型素子５３上を含め全面に層間の絶縁膜５４が形成されている。前記第１絶縁膜内にＭＯＳ型素子５３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材６２１ａ，６２２ａが埋め込まれている。導電部材６２１ａ，６２２ａは、例えば、導電性のポリシリコンプラグで構成されている。
【００５２】
絶縁膜５４上の所定領域に下部電極５５が一方向に伸びるように形成されている。下部電極５５は、素子分離絶縁膜５２上方から導電部材６２１ａ上に延在するパターンや導電部材６２２ａ上に設けられるパターンを含む。これにより、導電部材６２１ａまたは６２２ａは、上端部が下部電極５５の各所定パターンと接続され、下端部がＭＯＳ型素子５３のソース領域Ｓまたはドレイン領域Ｄの各活性領域と接続される形態となっている。
【００５３】
下部電極５５上を含む全面に層間の絶縁膜５６が形成されている。絶縁膜５６は平坦化されている。下部電極５５上の絶縁膜５６には選択的な除去部、例えばトレンチ５７が形成されている。このトレンチ５７に強誘電体膜５８が埋め込まれている。強誘電体膜５８は底部が下部電極５５と接触し上部が絶縁膜５６の平坦化同一面上にある。強誘電体膜５８上に上部電極５９が形成されている。保護膜６０は、下部電極５５、上部電極５９及びその間の強誘電体膜５８からなる容量素子を含む所定領域を覆っている。保護膜６０は、強誘電体膜５８の特性劣化を招く酸素欠損を防ぐための水素バリア膜で構成されている。保護膜６０は、例えばＡｌ２Ｏ３やＴｉ−Ａｌ−Ｎ等で構成され、水素シンター処理における強誘電体膜５８への水素侵入を阻止する。このような容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ２を構成している。
【００５４】
保護膜６０及び絶縁膜５６上に層間の絶縁膜６１が形成されている。絶縁膜６１上に各接続孔Ｈ２１，Ｈ２２が形成され、各配線部材６２が引き出されている。各配線部材６２中、上部配線６２５は、ワード線となる。配線６２６は、ＭＯＳ型素子５３のソース領域Ｓと下部電極５５（副ビット線）を繋ぐ配線である。配線６２７はＭＯＳ型素子５３のドレイン領域Ｄに繋がる配線であり、主ビット線に繋がる。
【００５５】
次に、図８、図９を参照して図７の構成を実現する工程について説明する。
図８に示すように、シリコンでなる半導体基板５１にＬＯＣＯＳ（選択酸化分離）法を用いて素子分離絶縁膜５２を形成する。素子分離絶縁膜５２相互間の素子領域にＭＯＳ型素子５３を形成する。すなわち、ゲート絶縁膜５３１、ポリシリコン層を順次形成してゲート電極５３２をパターニングする。その後、ゲート電極５３２の領域をマスクに、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域５３３を不純物イオン注入により形成する。次に、ＣＶＤ法によりゲート電極５３２上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ５３４を形成する。次に、ゲート電極５３２の領域及びスペーサ５３４をマスクにしてソース／ドレインの高濃度領域５３５を不純物イオン注入により形成する。その後、所定の熱処理等を経る。図示しないが、ゲート電極５３２上部をシリサイド化するポリサイド構造、または、ゲート電極５３２及びソース／ドレイン領域（５３５）を自己整合的にシリサイド化するサリサイド構造を実現するためのプロセスを経ることも可能である。
【００５６】
次に、ＭＯＳ型素子５３上を含め全面に層間の絶縁膜５４を形成する。絶縁膜５４はリフロー法等の実施可能な段差被覆性に優れた膜の適用を含む。絶縁膜５４は、下地の段差を埋め、より段差をなくする傾向の絶縁膜の複合的な形成、つまり、２種類以上の絶縁膜から構成することが望ましい。その他、絶縁膜５４は、ＣＭＰ（化学的機械的研磨）法を用いて平坦化する平坦化工程を経ることも十分考えられる。いずれにしても絶縁膜５４は、より平坦化するための技術が用いられて形成される。
【００５７】
次に、フォトリソグラフィ工程、エッチング工程を経ることにより、絶縁膜５４にＭＯＳ型素子５３のソース領域Ｓ、ドレイン領域Ｄの各活性領域へ到達する各貫通孔Ｈ２０を形成する。各貫通孔Ｈ２０内に導電部材６２１ａ，６２２ａを形成する。導電部材６２１ａ，６２２ａとして、例えばＣＶＤ（化学気相成長）法による導電性のポリシリコンを充填する。その後、エッチバック等によって充填形態を整える。ここでＣＭＰ法を用いて平坦化することも考えられる。
【００５８】
次に、スパッタ法を用いて絶縁膜５４上にＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成する。この導電膜をパターニングすることにより、下部電極５５を形成する。下部電極５５のパターンは、素子分離絶縁膜５２上方から導電部材６２１ａ上に延在するパターンや導電部材６２２ａ上に設けられるパターンを含む。
【００５９】
次に、ＣＶＤ法により下部電極５５上及び前記ＭＯＳ型素子５３上を覆う層間の絶縁膜５６を形成する。フォトリソグラフィ技術、異方性エッチング技術を利用して下部電極５５上の絶縁膜５６には選択的な除去部、例えばトレンチ５７が形成される。このトレンチ５７内に強誘電体膜５８を埋め込む。強誘電体膜５８は様々考えられ、次のような酸化物質が考えられる。例えば、ペロブスカイト構造のＰｂ系酸化物であるＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）系である。あるいは、Ｂｉ層状酸化物であるＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）系である。また、比較的誘電率の大きい常誘電体材料としてＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）やＳＴＯ（ＳｒＴｉＯ３）などを利用することも考えられる。強誘電体膜５８は、ゾル・ゲル法等の溶液塗布法（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタ法やＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法等を用いて形成する。その後、結晶化の熱処理（急速熱アニール）を行う。
【００６０】
次に、ＣＭＰ法を用い、強誘電体膜１８を所定の厚さにするべく、絶縁膜１６と共に平坦化する。これにより、強誘電体膜１８は１００〜３００ｎｍの範囲の所定厚さにされ、底部が下部電極１５と接触し上部が絶縁膜１６の平坦化同一面上に配されるようになる。
【００６１】
次に、図９に示すように、スパッタ法を用いて強誘電体膜５８上を覆うＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成し、パターニングする。これにより、上部電極５９を形成する。次に、強誘電体膜１６に対するリカバリー酸化工程を経る。次に、スパッタ法やＣＶＤ法を用いて上部電極５９上及び絶縁膜５６上に保護膜６０を形成する。保護膜６０は上述したように強誘電体膜５８の特性劣化を招く酸素欠損を防ぐための水素バリア膜であり、例えばＡｌ２Ｏ３等を所定の厚さで被覆する。保護膜６０は上部電極５９上及びその周辺の絶縁膜５６上を被膜するようパターニングされる。次に、保護膜６０上及び絶縁膜５６上を含む全面に層間の絶縁膜６１を形成する。
【００６２】
次に、絶縁膜６１に対してフォトリソグラフィ工程、エッチング工程を経て各接続孔Ｈ２１，Ｈ２２を形成する。各接続孔Ｈ２１，Ｈ２２は同時に形成してもよい。初めのうちは層間の絶縁膜（６１，５６）を選択性のあるフレオン（クロロフルオロカーボン）系ガスを主体とした異方性エッチングで除去し、その後、保護膜６０をエッチングするため、塩素系ガスを主体とした異方性エッチングを行う。各接続孔について、間口を大きくする等方性のテーパーエッチング工程を設けてもよい。また、浅い方の接続孔Ｈ２１を別工程で形成することも考えられる。
【００６３】
その後、接続孔Ｈ２１，Ｈ２２に、ＣＶＤ法またはスパッタ法によるＴｉＮやＴａＮ等のバリア膜（図示せず）の被覆を経て、ＣＶＤ法等によるＡｌ合金またはＷ等を充填し各配線部材６２を形成する。これにより、図７に示すような構成が実現される。
【００６４】
上記第５実施形態及び方法によれば、下部電極５５との接続部（配線６２６）とＭＯＳ型素子５３のソース領域Ｓとの接続部（６２１ａ）は下部電極５５を介して接続される形態となる。配線の引き回しが下部電極５５で足りる構成である。これにより、信号伝達経路の短縮化、ひいては高集積化に寄与する。また、ＭＯＳ型素子５３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材６２１ａ，６２２ａにより、配線部材６２に関し、深い接続部が分割される構成になる。かつ、そのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。すなわち、導電部材６２１ａ，６２２ａは、ポリシリコンプラグで構成され、６００℃以上の高温処理（強誘電体膜１６の結晶化やリカバリー酸化工程）にも安定性が確保できる。また、下部電極５５のパターンにより配線６２の接続孔Ｈ２２の位置ずれ余裕も確保できる。
【００６５】
また、強誘電体膜５８は、層間の絶縁膜５６に形成したトレンチ５７によって形作られる。これにより、同じ大きさの強誘電体膜５８を複数配するうえで微細加工の制御性、容易性が得られる。埋め込み形態の強誘電体膜５８によって、結晶化のアニールを含む熱処理工程では低融点金属物質（例えばＰＺＴならＰｂ）が横方向へ流出するのを少なく抑えることができ、特性制御が容易となる。また、強誘電体膜５８の配列ピッチもより狭めることができ、高集積化に寄与する。
また、埋め込み形態の強誘電体膜５８によって、ダメージが抑えられるので信頼性が得られる。すなわち、強誘電体膜５８はエッチング加工をしないので、ダメージ回復のためのリカバリー酸化工程を低温化または不要化する方向にプロセス改善できる。例えば、上部電極５９を形成後にリカバリー酸化工程が導入される場合、低温化または不要化する傾向に改善できる。これにより、メモリセル以外のトランジスタ特性の劣化防止に寄与する。
これら総合的な構成によれば、配線部材６２に関し、ホールＨ２１，Ｈ２２を伴う各接続部のアスペクト比の差が小さくなるよう改善される。
【００６６】
図１０は、本発明の第６実施形態に係る半導体集積回路装置の要部構成であり、前記図７の構成の変形例である。前記第５実施形態と同様の箇所には同一の符号を付す。この実施形態では、前記ポリシリコンによる導電部材６２１ａ，６２２ａに代えて、金属プラグによる導電部材６２１ｂ，６２２ｂを配している。また、各配線部材６２は次のように構成されている。各接続孔Ｈ２２は金属プラグによる導電部材６２３，６２４で形成される構成を示している。各接続孔Ｈ２１及び絶縁膜６１上の配線５２５〜６２７は、導電部材６２３，６２４形成後にパターニングされる。その他の構成及び形成の方法は前記第５実施形態での説明と同様である。
【００６７】
上記導電部材６２１ｂ，６２２ｂ，６２３，６２４それぞれは、例えば、絶縁膜内に耐酸素バリア層で保護された金属プラグを有する。より具体的な形成方法の一例を次に説明する。各貫通孔Ｈ２０または接続孔Ｈ１２，１３形成後、例えばＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＣＶＤ法によりＷが充填される。これにより、Ｗプラグを構成する。上記バリア膜と充填Ｗとの間にシリサイド層を設ける構成も考えられる。その他、バリア膜としてＴｉ−Ａｌ−Ｎを採用することも考えられる。絶縁膜６１上に形成される配線６２５〜６２７は、接続孔Ｈ２１形成後、Ａｌ合金による配線のパターニングによって構成される。なお、接続孔Ｈ２１の形成は等方性エッチングを含むようにしてもよい。
【００６８】
上記第６実施形態に係る構成及び方法においても、前記第５実施形態と同様の効果が得られる。つまり、短縮すべき配線の引き回しが下部電極５５で足りる構成である。これにより、信号伝達経路の短縮化、ひいては高集積化に寄与する。また、高温のリカバリー酸化にも安定性が確保できる。これにより、信頼性を維持しつつ、信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００６９】
図１１は、本発明の第７実施形態に係る半導体集積回路装置の要部構成であり、図７の構成の変形例である。前記第５実施形態と同様の箇所には同一の符号を付す。前記第５実施形態では、貫通孔Ｈ２０形成後、ポリシリコンによる導電部材６２１ａ，６２２ａを形成、充填状態を整え、下部電極５５をパターニングする工程を行った。この実施形態では上記工程順序を逆にした構成を有する。すなわち、貫通孔Ｈ２０形成後、先に下部電極５５をパターニングする。その際、各貫通孔Ｈ２０内にも下部電極５５の材料が形成される。その後、ポリシリコンによる導電部材６２１ａ，６２２ａを形成、充填状態を整え、接続プラグを構成する。その他の構成及び方法は前記第５実施形態での説明と同様である。もちろん、前記第６実施形態で示したように、各配線部材６２において、各接続孔Ｈ２２は金属プラグによる導電部材（６２３，６２４）で形成される構成でもよい。その際、各接続孔Ｈ２１内及び絶縁膜６１上の配線６２５〜６２７は、各接続孔Ｈ２２の金属プラグ（６２３，６２４）形成後にパターニングされる。
【００７０】
なお、ポリシリコンによる導電部材６２１ａ，６２２ａの形成工程を省略する可能性も考えられる。
図１２は、上記図１１のさらなる変形例であり、本発明の第８実施形態に係る半導体集積回路装置の要部構成を示す断面図である。各貫通孔Ｈ２０内は下部電極５５の材料のみの接続形態とした。導電部材６２１ａ，６２２ａの形成を省略した分、工程短縮に寄与する。
【００７１】
このような第１１、第１２実施形態に係る構成及び方法においても、前記第５実施形態と同様の効果が得られる。強誘電体膜の結晶化、リカバリー酸化（低温化可能）等の高熱処理にも安定性が確保できる。これにより、信頼性を維持しつつ、信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００７２】
なお、上記各実施形態及び方法において、絶縁膜１４（または５４）上に下部電極１５（または５５）が形成されるが、絶縁膜１４（または５４）上にＴｉ，Ｔａ，Ｉｒ，Ｗ等を含む高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜を形成し、この膜の上に下部電極１５（または５５）が形成されるようにしてもよい。また、強誘電体膜１６（または５８）上に上部電極１７（または５９）が形成されるが、強誘電体膜１６（または５８）上にＴｉ，Ｔａ，Ｉｒ，Ｗ等を含む高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜を形成し、この膜の上に上部電極１７（または５９）が形成されるようにしてもよい。このような高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜は、下部電極とその下層との密着性または上部電極とその下層との密着性の向上や、酸素トラップとして寄与する。
【００７３】
以上説明したように、本発明によれば、下部電極部との接続部とトランジスタの活性領域との接続部は下部電極部材を介して接続される形態となる。配線の引き回しが下部電極部材で足りる構成である。信号伝達経路の短縮化、ひいては高集積化に寄与する。また、深い接続部を分割した構造がとれる。プロセス事情に支障のないまたは好適な導電部材を配することも可能である。さらに、強誘電体膜が埋め込み形成される構成では、微細加工の制御性が向上し、高集積化に寄与する。熱処理の低温化も期待でき、メモリセル以外のトランジスタ特性の劣化防止に寄与する。この結果、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続や高集積化に高信頼性をもたらす半導体集積回路装置及びその製造方法を提供することができる。なお、実施例では、クロスポイント型に関して説明したが、いわゆるスタック型やプレナー型と称するＦｅＲＡＭを構成する半導体装置及びその製造にも応用できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体集積回路装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図２】図１の構成を実現するための途中工程を示す第１断面図。
【図３】図１の構成を実現するための途中工程を示す第２断面図。
【図４】第２実施形態であり、図１の変形例を示す断面図。
【図５】第３実施形態であり、図１の変形例を示す断面図。
【図６】第４実施形態であり、図５の変形例を示す断面図。
【図７】第５実施形態に係る半導体集積回路装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図８】図７の構成を実現するための途中工程を示す第１断面図。
【図９】図７の構成を実現するための途中工程を示す第２断面図。
【図１０】第６実施形態であり、図７の変形例を示す断面図。
【図１１】第７実施形態であり、図７の変形例を示す断面図。
【図１２】第８実施形態であり、図１１の変形例を示す断面図。
【図１３】従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【符号の説明】
１１，５１，１０１…半導体基板、１２，５２，１０２…素子分離絶縁膜、１３，５３，１０３…ＭＯＳ型素子、１３１，５３１…ゲート絶縁膜、１３２，５３２…ゲート電極、１３３，５３３…ソース／ドレインの低濃度領域、１３４，５３４…スペーサ、１３５，５３５…ソース／ドレインの高濃度領域、１４，２０，５４，５６，６１，１０４…絶縁膜、１５，５５，１０５…下部電極、５７…トレンチ、１６，５８，１０６…強誘電体膜、１７，５９，１０７…上部電極、１８，６０，１０８…保護膜、６２…配線部材、２０５，６２５，１１０…上部配線、２０６，２０７，６２６，６２７，１１１，１１２…配線、２０１ａ，２０２ａ，２０１ｂ，２０２ｂ，２０３，２０４，６２１ａ，６２２ａ，６２１ｂ，６２２ｂ，６２３，６２４…導電部材，Ｈ１０〜Ｈ１２，Ｈ２０〜Ｈ２２…開孔部、Ｍ１，Ｍ２，Ｍ１０…メモリ部。
【発明の属する技術分野】
本発明は、特にＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）セルが含まれる半導体集積回路装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＦｅＲＡＭ、いわゆる強誘電体メモリは、高速性、低消費電力、高集積性、耐書き換え特性に優れた不揮発性メモリの一つである。強誘電体メモリは、強誘電体膜のヒステリシス特性、すなわち高速分極反転とその残留分極を利用した高速書き換えが可能である。特にクロスポイント型のＦｅＲＡＭは、下部電極と上部電極の間に強誘電体膜を介した容量素子がマトリクス状に配列されるメモリセル構成を有し、高集積性に優れている。
【０００３】
図１３は、従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。半導体基板１０１上に素子分離絶縁膜１０２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子１０３が形成されている。ＭＯＳ型素子１０３上を含め全面に層間絶縁膜１０４が形成されている。
【０００４】
所定領域における素子分離絶縁膜１０２上方の層間の絶縁膜１０４上に下部電極１０５が一方向に伸びるように形成されている。下部電極１０５上方には上部電極１０７に繋がる上部配線１１０が上記一方向に交差するように伸長し形成されている。下部電極１０５と上部電極１０７の間に強誘電体膜１０６を配している。両電極１０５，１０７、その間の強誘電体膜１０６によって形成される容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ１０を構成している。
【０００５】
メモリ部Ｍ１０には保護膜１０８が形成されている。保護膜１０８は水素バリア膜であり、トランジスタ特性向上、安定化のための水素シンター処理（水素雰囲気中の熱処理）に関係し、水素を侵入し難くして容量素子を保護する機能を有する。保護膜１０８は、例えばＡｌｘＯｙやＳｉｘＮｙ等で構成される。このようなメモリ部Ｍ１０、ＭＯＳ型素子１０３上の絶縁膜１０４を覆うように層間の絶縁膜１０９が形成されている。絶縁膜１０９に各接続孔Ｈ１〜Ｈ３が形成され、各接続配線が引き出されている。上部配線１１０は、ワード線となる。配線１１１は、ＭＯＳ型素子１０３の選択トランジスタと下部電極１０５の副ビット線を繋ぐ配線である。配線１１２は主ビット線に繋がる配線である。
【０００６】
クロスポイント型のＦｅＲＡＭにおいては、下部電極１０５の副ビット線電位と上部配線１１０のワード線電位の関係を制御して、それぞれ強誘電体膜１０６を有する強誘電体キャパシタを所定の印加電界方向に分極させる。選択されたメモリセルは、強電体キャパシタの分極状態に応じた副ビット線電位となり、選択トランジスタ１０３及び主ビット線に伝達される。このようなプログラム制御を開示するクロスポイント型のＦｅＲＡＭは例えば特許文献１に開示されている。
【０００７】
【特許文献１】
特開平９−１１６１０７（第５−１０頁）
【０００８】
【発明が解決しようとする課題】
図９において、ＭＯＳ型素子１０３、すなわち選択トランジスタ等から引き出される配線１１１，１１２の接続孔Ｈ２，３のアスペクト比がメモリ部Ｍ１０にある接続孔Ｈ１のそれと比較して非常に大きい。よって、エレクトロマイグレーションの信頼性に欠け、部分的に高抵抗化する懸念がある。
【０００９】
また、比較的深い接続孔Ｈ２，Ｈ３にはＣＶＤ（化学気相成長）技術を利用してＷ（タングステン）プラグを埋め込むことがある。その場合、接続孔Ｈ１〜３内に必要な密着層、バリア層の形成（スパッタ被覆）が困難である。これにより、プラグ金属の剥離や抵抗増大を招き、信頼性を損なう問題があった。
【００１０】
また、ＭＯＳ型素子１０３、すなわち選択トランジスタから引き出され、下部電極１０５の副ビット線を繋ぐ配線１１１に関し、デザイン的な制約ロスが大きいといえる。このような構成は、チップサイズを縮小化する上で弊害となる。
【００１１】
本発明は上記のような事情を考慮してなされたもので、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続や高集積化に高信頼性をもたらす半導体集積回路装置及びその製造方法を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明に係る半導体集積回路装置は、半導体基板に形成されたトランジスタと、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、前記第１絶縁膜上に選択的に形成された第１電極部材と、前記第１絶縁膜内に埋め込まれ、上端部が前記第１電極部材のパターンと接続され、下端部が前記トランジスタの活性領域と接続される導電部材と、前記第１電極部材上に形成された強誘電体膜と、前記強誘電体膜上に形成された第２電極部材と、前記第１電極部材、第２電極部材及びその間の前記強誘電体膜からなる容量素子を含む所定領域に被覆された保護膜と、前記保護膜上、前記第１電極部材及び第１絶縁膜上を覆う第２絶縁膜と、前記第２絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、を具備したことを特徴とする。
【００１３】
上記本発明に係る半導体集積回路装置によれば、第１電極部材との接続部とトランジスタの活性領域との接続部は第１電極部材を介して接続される形態となる。配線の引き回しが第１電極部材で足りる構成である。信号伝達経路の短縮化、ひいては高集積化に寄与する。深い接続部を分割した構造がとれる。プロセス事情に支障のないまたは好適な導電部材を配することも可能である。
【００１４】
本発明に係る半導体集積回路装置は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、前記第１絶縁膜上に選択的に形成された第１電極部材と、前記第１絶縁膜内に埋め込まれ、上端部が前記第１電極部材のパターンと接続され、下端部が前記トランジスタの活性領域と接続される導電部材と、前記第１電極部材上及び前記トランジスタ上方を覆う平坦化された第２絶縁膜と、前記第１電極部材上における前記第２絶縁膜の選択的な除去部と、前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、前記強誘電体膜上の第２電極部材と、前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、前記第１電極部材、第２電極部材及びその間の前記強誘電体膜からなる容量素子を含む所定領域を被覆する保護膜と、前記保護膜を覆う前記第２絶縁膜上の第３絶縁膜と、前記第３絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、を具備したことを特徴とする。
【００１５】
上記本発明に係る半導体集積回路装置によれば、第１電極部材との接続部とトランジスタの活性領域との接続部は第１電極部材を介して接続される形態となる。配線の引き回しが第１電極部材で足りる構成である。信号伝達経路の短縮化、ひいては高集積化に寄与する。また、深い接続部を分割した構造がとれる。プロセス事情に支障のないまたは好適な導電部材を配することも可能である。また、強誘電体膜が第２絶縁膜の平坦化同一面上にあり、保護膜の段差被覆性は向上する。強誘電体膜が埋め込み形態をとることで微細加工の制御性が向上し、高集積化に寄与する。
【００１６】
また、上記いずれかの本発明に係る半導体集積回路装置において、前記第１電極部材は所定方向に伸びる複数本設けられ、前記強誘電体膜はそれぞれ所定ピッチで複数箇所配置されていることを特徴とする。強誘電体メモリとして信頼性が得られる構成が期待できる。
【００１７】
また、上記いずれかの本発明に係る半導体集積回路装置において、接続部の信頼性を向上させるため、次のようないずれかの特徴を有する。
前記導電部材は、少なくとも導電性のポリシリコンを含むことを特徴とする。
前記導電部材は、少なくとも耐酸素バリア層で保護された金属を含むことを特徴とする。
前記導電部材は、少なくとも前記第１電極部材を含むことを特徴とする。
【００１８】
また、上記いずれかの本発明に係る半導体集積回路装置において、前記第１電極部材との接続部は、前記第２絶縁膜内または、前記第２絶縁膜及び前記第３絶縁膜内に配された埋め込み導電部材を含むことを特徴とする。より深い接続孔に対する確実な引き出し配線を実現するための好適な構成となる。
【００１９】
本発明に係る半導体集積回路装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、前記貫通孔内に導電部材を形成する工程と、前記導電部材との接続を有し前記第１絶縁膜上に配される第１電極部材を形成する工程と、前記第１電極部材上の所定領域に強誘電体膜を形成する工程と、
前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材、前記強誘電体膜側部及びその周辺の前記第１電極部材上を覆う保護膜を形成する工程と、前記保護膜上、前記第１電極部材及び第１絶縁膜上を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
【００２０】
上記本発明に係る半導体集積回路装置の製造方法によれば、第１絶縁膜形成後に、トランジスタの活性領域へ到達する貫通孔を形成し、貫通孔内に導電部材を形成する。導電部材と接続されるよう第１電極部材を形成することにより、上層との接続領域を確保する。これにより、深い接続部を分割し、かつそのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。トランジスタの活性領域上に埋め込まれた導電部材は第１電極部材との接続部と共有して上層に引き出されるように形成できる。信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００２１】
また、本発明に係る半導体集積回路装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、前記貫通孔内及び前記第１絶縁膜上に配される第１電極部材を形成する工程と、前記第１電極部材上の所定領域に強誘電体膜を形成する工程と、前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材、前記強誘電体膜側部及びその周辺の前記第１電極部材上を覆う保護膜を形成する工程と、前記保護膜上、前記第１電極部材及び第１絶縁膜上を覆う第２絶縁膜を形成する工程と、前記第２絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
さらに、上記本発明に係る半導体集積回路装置の製造方法において、前記第１電極部材形成後の前記貫通孔内に導電部材を形成する工程を具備してもよい。貫通孔内に第１電極部材が充填し切れなかった場合、導電部材で貫通孔内を充填することにより、配線の信頼性を向上させる。
【００２２】
上記本発明に係る半導体集積回路装置の製造方法によっても、深い接続部を分割し、かつそのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。第１電極部材はトランジスタの活性領域上に埋め込まれ、第１電極部材との接続部と共有して上層に引き出されるように形成できる。信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００２３】
本発明に係る半導体集積回路装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、前記貫通孔内に導電部材を形成する工程と、前記導電部材との接続を有し前記第１絶縁膜上に配される第１電極部材を形成する工程と、前記第１電極部材上及び前記トランジスタ上方を覆う第２絶縁膜を形成する工程と、前記第１電極部材上における前記第２絶縁膜を選択的に除去する複数のトレンチを形成する工程と、前記トレンチ内に埋め込まれ、底部が前記第１電極部材と接触する強誘電体膜を形成する工程と、前記強誘電体膜及び前記第２絶縁膜を同一平面にする平坦化工程と、前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜を形成する工程と、前記保護膜上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
【００２４】
上記本発明に係る半導体集積回路装置の製造方法によれば、第１絶縁膜形成後に、トランジスタの活性領域へ到達する貫通孔を形成し、貫通孔内に導電部材を形成する。導電部材と接続されるよう第１電極部材を形成することにより、上層との接続領域を確保する。これにより、深い接続部を分割し、かつそのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。トランジスタの活性領域上に埋め込まれた導電部材は第１電極部材との接続部と共有して上層に引き出されるように形成できる。信号伝達経路の短縮化、ひいては高集積化に寄与する。また、強誘電体膜が第２絶縁膜の平坦化同一面上にあり、保護膜の段差被覆性は向上する。強誘電体膜が埋め込み形態をとることで微細加工の制御性が向上し、高集積化に寄与する。また、第３絶縁膜上の配線部材は、各接続部のアスペクト比の差が小さくなるよう改善される。
【００２５】
また、本発明に係る半導体集積回路装置の製造方法は、半導体基板にトランジスタを形成する工程と、前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、前記貫通孔内及び前記第１絶縁膜上に配される第１電極部材を形成する工程と、前記第１電極部材上及び前記トランジスタ上方を覆う第２絶縁膜を形成する工程と、前記第１電極部材上における前記第２絶縁膜を選択的に除去する複数のトレンチを形成する工程と、前記トレンチ内に埋め込まれ、底部が前記第１電極部材と接触する強誘電体膜を形成する工程と、前記強誘電体膜及び前記第２絶縁膜を同一平面にする平坦化工程と、前記強誘電体膜上に第２電極部材を形成する工程と、少なくとも前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜を形成する工程と、前記保護膜上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、前記第３絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、を具備したことを特徴とする。
さらに、上記本発明に係る半導体集積回路装置の製造方法において、前記第１電極部材形成後の前記貫通孔内に導電部材を形成する工程を具備してもよい。貫通孔内に第１電極部材が充填し切れなかった場合、導電部材で貫通孔内を充填することにより、配線の信頼性を向上させる。
【００２６】
上記本発明に係る半導体集積回路装置の製造方法によっても、深い接続部を分割し、かつそのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。第１電極部材はトランジスタの活性領域上に埋め込まれ、第１電極部材との接続部と共有して上層に引き出されるように形成できる。信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００２７】
上記いずれかの本発明に係る半導体集積回路装置の製造方法において、前記第１絶縁膜を形成する工程は、下地の段差を埋め、より段差をなくする傾向の絶縁膜の複合的な形成を伴うことを特徴とする。あるいは、前記第１絶縁膜を形成する工程は、化学的機械的研磨による平坦化工程を経ることを特徴とする。このような工程を経ることで、第１電極部材をはじめとして強誘電体膜を有する容量素子形成の制御性、各接続部を有する配線部材の信頼性向上に寄与する。
【００２８】
上記いずれかの本発明に係る集積回路装置の製造方法において、前記保護膜は少なくとも耐水素バリア膜として設けることを特徴とする。強誘電体膜の特性劣化を招く還元雰囲気での酸素欠損を防ぐために設けられる。
【００２９】
上記いずれかの本発明に係る集積回路装置の製造方法において、前記強誘電体膜を形成する工程における強誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパッタ法のうちいずれかの方法を用いることを特徴とする。プロセス事情に合った強誘電体膜の形成方法を選ぶことができる。
【００３０】
【発明の実施の形態】
図１は、本発明の第１実施形態に係る半導体集積回路装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図２、図３は、図１の構成を実現するための途中工程を順に示す断面図である。
【００３１】
図１において、シリコンでなる半導体基板１１に素子分離絶縁膜１２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子１３が形成されている。ＭＯＳ型素子１３上を含め全面に層間の絶縁膜１４が形成されている。絶縁膜１４内にＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材２０１ａ，２０２ａが埋め込まれている。導電部材２０１ａ，２０２ａは、例えば、予めリンやボロンがドープされた導電性のポリシリコンプラグで構成されている。
【００３２】
絶縁膜１４上の所定領域に下部電極１５が一方向に伸びるように形成されている。下部電極１５は、素子分離絶縁膜１２上方から導電部材２０１ａ上に延在するパターンや導電部材２０２ａ上に設けられるパターンを含む。これにより、導電部材２０１ａ、２０２ａそれぞれは、上端部が下部電極１５の各所定パターンと接続され、下端部がＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄの各活性領域と接続される形態となっている。
【００３３】
下部電極１５上に強誘電体膜１６のパターンが形成されている。強誘電体膜１６上に上部電極１７が形成されている。保護膜１８は、下部電極１５、上部電極１７及びその間の強誘電体膜１６からなる容量素子を含む所定領域を覆っている。保護膜１８は、強誘電体膜１６の特性劣化を招く酸素欠損を防ぐための水素バリア膜で構成されている。保護膜１８は、例えばＡｌｘＯｙやＴｉ−Ａｌ−Ｎ系合金等で構成され、水素シンター処理における強誘電体膜１６への水素侵入を阻止する。なお、Ｔｉ−Ａｌ−Ｎ系合金は導電性があるため、ホール開孔する際、同時に電極間を分離する必要がある。このような容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ１を構成している。
【００３４】
保護膜１８上、下部電極１５上、及び絶縁膜１４上を含む全面に層間の絶縁膜１９が形成されている。絶縁膜１９上に各接続孔Ｈ１１、Ｈ１２が形成され、各配線部材２０が引き出されている。各配線部材２０中、上部配線２０５は、ワード線となる。配線２０６は、ＭＯＳ型素子１３のソース領域Ｓと下部電極１５（副ビット線）を繋ぐ配線である。配線２０７はＭＯＳ型素子１３のドレイン領域Ｄに繋がる配線であり、主ビット線に繋がる。
【００３５】
次に、図２、図３を参照して図１の構成を実現する工程について説明する。
図２に示すように、シリコンでなる半導体基板１１にＬＯＣＯＳ（選択酸化分離）法を用いて素子分離絶縁膜１２を形成する。素子分離絶縁膜１２相互間の素子領域にＭＯＳ型素子１３を形成する。すなわち、ゲート絶縁膜１３１、ポリシリコン層を順次形成してゲート電極１３２をパターニングする。その後、ゲート電極１３２の領域をマスクに、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域１３３を不純物イオン注入により形成する。次に、ＣＶＤ法によりゲート電極１３２上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ１３４を形成する。次に、ゲート電極１３２の領域及びスペーサ１３４をマスクにしてソース／ドレインの高濃度領域１３５を不純物イオン注入により形成する。その後、所定の熱処理等を経る。図示しないが、ゲート電極１３２上部をシリサイド化するポリサイド構造、または、ゲート電極１３２及びソース／ドレイン領域（１３５）を自己整合的にシリサイド化するサリサイド構造を実現するためのプロセスを経ることも可能である。
【００３６】
次に、ＭＯＳ型素子１３上を含め全面に層間の絶縁膜１４を形成する。絶縁膜１４はリフロー法等の実施可能な段差被覆性に優れた膜の適用を含む。絶縁膜１４は、下地の段差を埋め、より段差をなくする傾向の絶縁膜の複合的な形成、つまり、２種類以上の絶縁膜から構成することが望ましい。その他、絶縁膜１４は、ＣＭＰ（化学的機械的研磨）法を用いて平坦化する平坦化工程を経ることも十分考えられる。いずれにしても絶縁膜１４は、より平坦化するための技術が用いられて形成される。
【００３７】
次に、フォトリソグラフィ工程、エッチング工程を経ることにより、絶縁膜１４にＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄの各活性領域へ到達する各貫通孔Ｈ１０を形成する。この各貫通孔Ｈ１０内それぞれに導電部材２０１ａ，２０２ａを形成する。導電部材２０１ａ，２０２ａとして、例えばＣＶＤ法による導電性のポリシリコンを充填する。その後、エッチバック等によって充填形態を整える。ここでＣＭＰ法を用いて平坦化することも考えられる。
【００３８】
次に、スパッタ法を用いて絶縁膜１４上にＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成する。この導電膜をパターニングすることにより、下部電極１５を形成する。下部電極１５のパターンは、素子分離絶縁膜１２上方から導電部材２０１ａ上に延在するパターンや導電部材２０２ａ上に設けられるパターンを含む。
【００３９】
次に、図３に示すように、下部電極１５上に強誘電体膜１６を形成する。強誘電体膜１６は様々考えられ、次のような酸化物質が考えられる。例えばペロブスカイト構造のＰｂ系酸化物であるＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）系である。あるいは、Ｂｉ層状酸化物としてのＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）系である。また、比較的誘電率の大きい常誘電体材料としてＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）やＳＴＯ（ＳｒＴｉＯ３）などを利用することも考えられる。強誘電体膜１６は、ゾル・ゲル法等の溶液塗布法（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタ法やＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法等を用いて形成する。その後、結晶化の熱処理（急速熱アニール）を行う。強誘電体膜１６は例えば１００〜３００ｎｍの範囲の所定厚さになるようにする。
【００４０】
次に、スパッタ法を用いて強誘電体膜１６上を覆うＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成する。この導電膜をパターニングすることにより、上部電極１７を形成、次いで強誘電体膜１６をパターニングする。次に、強誘電体膜１６に対するリカバリー酸化工程を経る。
上記下部電極１５や上部電極１７のＰｔ等貴金属をエッチングする際、化学反応エッチングは困難であり、イオンミーリング加工等物理的なエッチングに頼ることが多い。その際、強誘電体膜１６にプラズマや応力によるダメージが入り易い。すなわち、プロセス中に強誘電体膜１６にダメージが入ることにより、データ保持特性を劣化させる恐れがある。そこで、酸素雰囲気中での高温熱処理（リカバリー酸化）によりダメージを回復させる。
【００４１】
次に、スパッタ法やＣＶＤ法を用いて、下部電極１５、上部電極１７及びその間の絶縁膜１６からなる容量素子を含む所定領域上に保護膜１８をパターニング形成する。保護膜１８は上述したように強誘電体膜１６の特性劣化を招く酸素欠損を防ぐための水素バリア膜であり、例えばＡｌ２Ｏ３等を所定の厚さで被覆する。次に、保護膜１８上、下部電極１５上及び絶縁膜１４上を含む全面に層間の絶縁膜１９を形成する。次に、絶縁膜１９に対してフォトリソグラフィ工程、エッチング工程を経て接続孔Ｈ１１，Ｈ１２を形成する。接続孔Ｈ１１，Ｈ１２は同時に形成してもよい。初めのうちは層間の絶縁膜（１９）を選択性のあるフレオン（クロロフルオロカーボン）系ガスを主体とした異方性エッチングで除去し、その後、保護膜１８をエッチングするため、塩素系ガスを主体とした異方性エッチングを行う。接続孔の間口を大きくするため等方性のテーパーエッチング技術を組み合わせてもよい。ここでの等方エッチング手法は、いわゆるドライエッチャー、もしくはフッ酸系水溶液によるウェットエッチャー等に限定されることはない。また、浅い方の接続孔Ｈ１１を別工程で形成することも考えられる。
【００４２】
その後、接続孔Ｈ１１，Ｈ１２に、ＣＶＤ法またはスパッタ法によるＴｉＮやＴａＮ等のバリア膜（図示せず）の被覆を経て、ＣＶＤ法等によりＡｌ合金またはＷ等の充填を伴い、絶縁膜１９上に各配線部材２０を形成する。これにより、図１に示すような構成が実現される。
【００４３】
上記第１実施形態及び方法によれば、下部電極１５との接続部（配線２０６）とＭＯＳ型素子１３のソース領域Ｓとの接続部（２０１ａ）は下部電極１５を介して接続される形態となる。配線の引き回しが下部電極１５で足りる構成である。これにより、信号伝達経路の短縮化、ひいては高集積化に寄与する。また、ＭＯＳ型素子１３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材２０１ａ，２０２ａにより、配線部材２０に関し、深い接続部が分割される構成になる。かつ、そのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。すなわち、導電部材２０１ａ，２０２ａは、導電性ポリシリコンプラグで構成され、６００℃以上の高温処理（強誘電体膜１６の結晶化やリカバリー酸化工程）にも安定性が確保できる。また、下部電極１５のパターンにより配線２０の接続孔Ｈ１２，Ｈ１３の位置ずれ余裕も確保できる。
【００４４】
図４は、本発明の第２実施形態に係る半導体集積回路装置の要部構成であり、前記図１の構成の変形例である。前記第１実施形態と同様の箇所には同一の符号を付す。この実施形態では、前記ポリシリコンによる導電部材２０１ａ，２０２ａに代えて、金属プラグによる導電部材２０１ｂ，２０２ｂを配している。また、各配線部材２０は次のように構成されている。各接続孔Ｈ１２は金属プラグによる導電部材２０３，２０４で形成される構成を示している。各接続孔Ｈ１１及び絶縁膜１９上の配線２０５〜２０７は、導電部材２０３，２０４形成後にパターニングされる。その他の構成及び形成の方法は前記第１実施形態での説明と同様である。
【００４５】
上記導電部材２０１ｂ，２０２ｂ，２０３，２０４それぞれは、例えば、絶縁膜内に耐酸素バリア層で保護された金属プラグを有する。より具体的な形成方法の一例を次に説明する。貫通孔Ｈ１０または接続孔Ｈ１２，１３形成後、例えばＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＣＶＤ法によりＷが充填される。これにより、Ｗプラグを構成する。上記バリア膜と充填Ｗとの間にシリサイド層を設ける構成も考えられる。その他、バリア膜としてＴｉ−Ａｌ−Ｎ系合金を採用することも考えられる。絶縁膜１９上に形成される配線２０５〜２０７は、接続孔Ｈ１１形成後、Ａｌ合金による配線のパターニングによって構成される。なお、接続孔Ｈ１１の形成は等方性エッチングを含むようにしてもよい。
【００４６】
上記第２実施形態に係る構成及び方法においても、前記第１実施形態と同様の効果が得られる。つまり、短縮すべき配線の引き回しが下部電極１５で足りる構成である。これにより、信号伝達経路の短縮化、ひいては高集積化に寄与する。また、高温のリカバリー酸化にも安定性が確保できる。これにより、信頼性を維持しつつ、信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００４７】
図５は、本発明の第３実施形態に係る半導体集積回路装置の要部構成であり、図１の構成の変形例である。前記第１実施形態と同様の箇所には同一の符号を付す。前記第１実施形態では、貫通孔Ｈ１０形成後、ポリシリコンによる導電部材２０１ａ，２０２ａを形成、充填状態を整え、下部電極１５をパターニングする工程を行った。この実施形態では上記工程順序を逆にした構成を有する。すなわち、貫通孔Ｈ１０形成後、先に下部電極１５をパターニングする。その際、各貫通孔Ｈ１０内にも下部電極１５の材料が形成される。その後、ポリシリコンによる導電部材２０１ａ，２０２ａを形成、充填状態を整え、接続プラグを構成する。その他の構成及び方法は前記第１実施形態での説明と同様である。もちろん、前記第２実施形態で示したように、各配線部材２０において、各接続孔Ｈ１２は金属プラグによる導電部材（２０３，２０４）で形成される構成でもよい。その際、各接続孔Ｈ１１内及び絶縁膜１９上の配線２０５〜２０７は、各接続孔Ｈ１２の金属プラグ（２０３，２０４）形成後にパターニングされる。
【００４８】
なお、ポリシリコンによる導電部材２０１ａ，２０２ａの形成工程を省略する可能性も考えられる。
図６は、上記図５のさらなる変形例であり、本発明の第４実施形態に係る半導体集積回路装置の要部構成を示す断面図である。各貫通孔Ｈ１０内は下部電極１５の材料のみの接続形態とした。導電部材２０１ａ，２０２ａの形成を省略した分、工程短縮に寄与する。
【００４９】
このような第３、第４実施形態に係る構成及び方法においても、前記第１実施形態と同様の効果が得られる。強誘電体膜の結晶化、リカバリー酸化等の高熱処理にも安定性が確保できる。これにより、信頼性を維持しつつ、信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００５０】
図７は、本発明の第５実施形態に係る半導体装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図である。また、図８、図９は、図７の構成を実現するための途中工程を順に示す断面図である。
【００５１】
図７において、シリコンでなる半導体基板５１に素子分離絶縁膜５２が形成され、隣接する素子領域にはメモリ部の周辺回路、選択トランジスタとして働くＭＯＳ型素子５３が形成されている。ＭＯＳ型素子５３上を含め全面に層間の絶縁膜５４が形成されている。前記第１絶縁膜内にＭＯＳ型素子５３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材６２１ａ，６２２ａが埋め込まれている。導電部材６２１ａ，６２２ａは、例えば、導電性のポリシリコンプラグで構成されている。
【００５２】
絶縁膜５４上の所定領域に下部電極５５が一方向に伸びるように形成されている。下部電極５５は、素子分離絶縁膜５２上方から導電部材６２１ａ上に延在するパターンや導電部材６２２ａ上に設けられるパターンを含む。これにより、導電部材６２１ａまたは６２２ａは、上端部が下部電極５５の各所定パターンと接続され、下端部がＭＯＳ型素子５３のソース領域Ｓまたはドレイン領域Ｄの各活性領域と接続される形態となっている。
【００５３】
下部電極５５上を含む全面に層間の絶縁膜５６が形成されている。絶縁膜５６は平坦化されている。下部電極５５上の絶縁膜５６には選択的な除去部、例えばトレンチ５７が形成されている。このトレンチ５７に強誘電体膜５８が埋め込まれている。強誘電体膜５８は底部が下部電極５５と接触し上部が絶縁膜５６の平坦化同一面上にある。強誘電体膜５８上に上部電極５９が形成されている。保護膜６０は、下部電極５５、上部電極５９及びその間の強誘電体膜５８からなる容量素子を含む所定領域を覆っている。保護膜６０は、強誘電体膜５８の特性劣化を招く酸素欠損を防ぐための水素バリア膜で構成されている。保護膜６０は、例えばＡｌ２Ｏ３やＴｉ−Ａｌ−Ｎ等で構成され、水素シンター処理における強誘電体膜５８への水素侵入を阻止する。このような容量素子が各メモリセル構造となってマトリクス状に配列され、これにより、メモリ部Ｍ２を構成している。
【００５４】
保護膜６０及び絶縁膜５６上に層間の絶縁膜６１が形成されている。絶縁膜６１上に各接続孔Ｈ２１，Ｈ２２が形成され、各配線部材６２が引き出されている。各配線部材６２中、上部配線６２５は、ワード線となる。配線６２６は、ＭＯＳ型素子５３のソース領域Ｓと下部電極５５（副ビット線）を繋ぐ配線である。配線６２７はＭＯＳ型素子５３のドレイン領域Ｄに繋がる配線であり、主ビット線に繋がる。
【００５５】
次に、図８、図９を参照して図７の構成を実現する工程について説明する。
図８に示すように、シリコンでなる半導体基板５１にＬＯＣＯＳ（選択酸化分離）法を用いて素子分離絶縁膜５２を形成する。素子分離絶縁膜５２相互間の素子領域にＭＯＳ型素子５３を形成する。すなわち、ゲート絶縁膜５３１、ポリシリコン層を順次形成してゲート電極５３２をパターニングする。その後、ゲート電極５３２の領域をマスクに、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）構造いわゆるエクステンション領域のためのソース／ドレインの低濃度領域５３３を不純物イオン注入により形成する。次に、ＣＶＤ法によりゲート電極５３２上を覆うように絶縁膜、例えばシリコン酸化膜を堆積し、異方性のドライエッチングを実施することによりシリコン酸化膜のスペーサ５３４を形成する。次に、ゲート電極５３２の領域及びスペーサ５３４をマスクにしてソース／ドレインの高濃度領域５３５を不純物イオン注入により形成する。その後、所定の熱処理等を経る。図示しないが、ゲート電極５３２上部をシリサイド化するポリサイド構造、または、ゲート電極５３２及びソース／ドレイン領域（５３５）を自己整合的にシリサイド化するサリサイド構造を実現するためのプロセスを経ることも可能である。
【００５６】
次に、ＭＯＳ型素子５３上を含め全面に層間の絶縁膜５４を形成する。絶縁膜５４はリフロー法等の実施可能な段差被覆性に優れた膜の適用を含む。絶縁膜５４は、下地の段差を埋め、より段差をなくする傾向の絶縁膜の複合的な形成、つまり、２種類以上の絶縁膜から構成することが望ましい。その他、絶縁膜５４は、ＣＭＰ（化学的機械的研磨）法を用いて平坦化する平坦化工程を経ることも十分考えられる。いずれにしても絶縁膜５４は、より平坦化するための技術が用いられて形成される。
【００５７】
次に、フォトリソグラフィ工程、エッチング工程を経ることにより、絶縁膜５４にＭＯＳ型素子５３のソース領域Ｓ、ドレイン領域Ｄの各活性領域へ到達する各貫通孔Ｈ２０を形成する。各貫通孔Ｈ２０内に導電部材６２１ａ，６２２ａを形成する。導電部材６２１ａ，６２２ａとして、例えばＣＶＤ（化学気相成長）法による導電性のポリシリコンを充填する。その後、エッチバック等によって充填形態を整える。ここでＣＭＰ法を用いて平坦化することも考えられる。
【００５８】
次に、スパッタ法を用いて絶縁膜５４上にＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成する。この導電膜をパターニングすることにより、下部電極５５を形成する。下部電極５５のパターンは、素子分離絶縁膜５２上方から導電部材６２１ａ上に延在するパターンや導電部材６２２ａ上に設けられるパターンを含む。
【００５９】
次に、ＣＶＤ法により下部電極５５上及び前記ＭＯＳ型素子５３上を覆う層間の絶縁膜５６を形成する。フォトリソグラフィ技術、異方性エッチング技術を利用して下部電極５５上の絶縁膜５６には選択的な除去部、例えばトレンチ５７が形成される。このトレンチ５７内に強誘電体膜５８を埋め込む。強誘電体膜５８は様々考えられ、次のような酸化物質が考えられる。例えば、ペロブスカイト構造のＰｂ系酸化物であるＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）系である。あるいは、Ｂｉ層状酸化物であるＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）系である。また、比較的誘電率の大きい常誘電体材料としてＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）やＳＴＯ（ＳｒＴｉＯ３）などを利用することも考えられる。強誘電体膜５８は、ゾル・ゲル法等の溶液塗布法（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）、スパッタ法やＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法等を用いて形成する。その後、結晶化の熱処理（急速熱アニール）を行う。
【００６０】
次に、ＣＭＰ法を用い、強誘電体膜１８を所定の厚さにするべく、絶縁膜１６と共に平坦化する。これにより、強誘電体膜１８は１００〜３００ｎｍの範囲の所定厚さにされ、底部が下部電極１５と接触し上部が絶縁膜１６の平坦化同一面上に配されるようになる。
【００６１】
次に、図９に示すように、スパッタ法を用いて強誘電体膜５８上を覆うＰｔ（白金）等、貴金属を含む導電膜を１００〜３００ｎｍ程度形成し、パターニングする。これにより、上部電極５９を形成する。次に、強誘電体膜１６に対するリカバリー酸化工程を経る。次に、スパッタ法やＣＶＤ法を用いて上部電極５９上及び絶縁膜５６上に保護膜６０を形成する。保護膜６０は上述したように強誘電体膜５８の特性劣化を招く酸素欠損を防ぐための水素バリア膜であり、例えばＡｌ２Ｏ３等を所定の厚さで被覆する。保護膜６０は上部電極５９上及びその周辺の絶縁膜５６上を被膜するようパターニングされる。次に、保護膜６０上及び絶縁膜５６上を含む全面に層間の絶縁膜６１を形成する。
【００６２】
次に、絶縁膜６１に対してフォトリソグラフィ工程、エッチング工程を経て各接続孔Ｈ２１，Ｈ２２を形成する。各接続孔Ｈ２１，Ｈ２２は同時に形成してもよい。初めのうちは層間の絶縁膜（６１，５６）を選択性のあるフレオン（クロロフルオロカーボン）系ガスを主体とした異方性エッチングで除去し、その後、保護膜６０をエッチングするため、塩素系ガスを主体とした異方性エッチングを行う。各接続孔について、間口を大きくする等方性のテーパーエッチング工程を設けてもよい。また、浅い方の接続孔Ｈ２１を別工程で形成することも考えられる。
【００６３】
その後、接続孔Ｈ２１，Ｈ２２に、ＣＶＤ法またはスパッタ法によるＴｉＮやＴａＮ等のバリア膜（図示せず）の被覆を経て、ＣＶＤ法等によるＡｌ合金またはＷ等を充填し各配線部材６２を形成する。これにより、図７に示すような構成が実現される。
【００６４】
上記第５実施形態及び方法によれば、下部電極５５との接続部（配線６２６）とＭＯＳ型素子５３のソース領域Ｓとの接続部（６２１ａ）は下部電極５５を介して接続される形態となる。配線の引き回しが下部電極５５で足りる構成である。これにより、信号伝達経路の短縮化、ひいては高集積化に寄与する。また、ＭＯＳ型素子５３のソース領域Ｓ、ドレイン領域Ｄに接続される導電部材６２１ａ，６２２ａにより、配線部材６２に関し、深い接続部が分割される構成になる。かつ、そのときのプロセス事情に支障のない、好適な導電部材を配することが可能である。すなわち、導電部材６２１ａ，６２２ａは、ポリシリコンプラグで構成され、６００℃以上の高温処理（強誘電体膜１６の結晶化やリカバリー酸化工程）にも安定性が確保できる。また、下部電極５５のパターンにより配線６２の接続孔Ｈ２２の位置ずれ余裕も確保できる。
【００６５】
また、強誘電体膜５８は、層間の絶縁膜５６に形成したトレンチ５７によって形作られる。これにより、同じ大きさの強誘電体膜５８を複数配するうえで微細加工の制御性、容易性が得られる。埋め込み形態の強誘電体膜５８によって、結晶化のアニールを含む熱処理工程では低融点金属物質（例えばＰＺＴならＰｂ）が横方向へ流出するのを少なく抑えることができ、特性制御が容易となる。また、強誘電体膜５８の配列ピッチもより狭めることができ、高集積化に寄与する。
また、埋め込み形態の強誘電体膜５８によって、ダメージが抑えられるので信頼性が得られる。すなわち、強誘電体膜５８はエッチング加工をしないので、ダメージ回復のためのリカバリー酸化工程を低温化または不要化する方向にプロセス改善できる。例えば、上部電極５９を形成後にリカバリー酸化工程が導入される場合、低温化または不要化する傾向に改善できる。これにより、メモリセル以外のトランジスタ特性の劣化防止に寄与する。
これら総合的な構成によれば、配線部材６２に関し、ホールＨ２１，Ｈ２２を伴う各接続部のアスペクト比の差が小さくなるよう改善される。
【００６６】
図１０は、本発明の第６実施形態に係る半導体集積回路装置の要部構成であり、前記図７の構成の変形例である。前記第５実施形態と同様の箇所には同一の符号を付す。この実施形態では、前記ポリシリコンによる導電部材６２１ａ，６２２ａに代えて、金属プラグによる導電部材６２１ｂ，６２２ｂを配している。また、各配線部材６２は次のように構成されている。各接続孔Ｈ２２は金属プラグによる導電部材６２３，６２４で形成される構成を示している。各接続孔Ｈ２１及び絶縁膜６１上の配線５２５〜６２７は、導電部材６２３，６２４形成後にパターニングされる。その他の構成及び形成の方法は前記第５実施形態での説明と同様である。
【００６７】
上記導電部材６２１ｂ，６２２ｂ，６２３，６２４それぞれは、例えば、絶縁膜内に耐酸素バリア層で保護された金属プラグを有する。より具体的な形成方法の一例を次に説明する。各貫通孔Ｈ２０または接続孔Ｈ１２，１３形成後、例えばＴｉ，Ｔａ，Ｉｒ，Ｗ等から選ばれる高融点金属の窒化膜で構成されるバリア膜の被覆を経てＣＶＤ法によりＷが充填される。これにより、Ｗプラグを構成する。上記バリア膜と充填Ｗとの間にシリサイド層を設ける構成も考えられる。その他、バリア膜としてＴｉ−Ａｌ−Ｎを採用することも考えられる。絶縁膜６１上に形成される配線６２５〜６２７は、接続孔Ｈ２１形成後、Ａｌ合金による配線のパターニングによって構成される。なお、接続孔Ｈ２１の形成は等方性エッチングを含むようにしてもよい。
【００６８】
上記第６実施形態に係る構成及び方法においても、前記第５実施形態と同様の効果が得られる。つまり、短縮すべき配線の引き回しが下部電極５５で足りる構成である。これにより、信号伝達経路の短縮化、ひいては高集積化に寄与する。また、高温のリカバリー酸化にも安定性が確保できる。これにより、信頼性を維持しつつ、信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００６９】
図１１は、本発明の第７実施形態に係る半導体集積回路装置の要部構成であり、図７の構成の変形例である。前記第５実施形態と同様の箇所には同一の符号を付す。前記第５実施形態では、貫通孔Ｈ２０形成後、ポリシリコンによる導電部材６２１ａ，６２２ａを形成、充填状態を整え、下部電極５５をパターニングする工程を行った。この実施形態では上記工程順序を逆にした構成を有する。すなわち、貫通孔Ｈ２０形成後、先に下部電極５５をパターニングする。その際、各貫通孔Ｈ２０内にも下部電極５５の材料が形成される。その後、ポリシリコンによる導電部材６２１ａ，６２２ａを形成、充填状態を整え、接続プラグを構成する。その他の構成及び方法は前記第５実施形態での説明と同様である。もちろん、前記第６実施形態で示したように、各配線部材６２において、各接続孔Ｈ２２は金属プラグによる導電部材（６２３，６２４）で形成される構成でもよい。その際、各接続孔Ｈ２１内及び絶縁膜６１上の配線６２５〜６２７は、各接続孔Ｈ２２の金属プラグ（６２３，６２４）形成後にパターニングされる。
【００７０】
なお、ポリシリコンによる導電部材６２１ａ，６２２ａの形成工程を省略する可能性も考えられる。
図１２は、上記図１１のさらなる変形例であり、本発明の第８実施形態に係る半導体集積回路装置の要部構成を示す断面図である。各貫通孔Ｈ２０内は下部電極５５の材料のみの接続形態とした。導電部材６２１ａ，６２２ａの形成を省略した分、工程短縮に寄与する。
【００７１】
このような第１１、第１２実施形態に係る構成及び方法においても、前記第５実施形態と同様の効果が得られる。強誘電体膜の結晶化、リカバリー酸化（低温化可能）等の高熱処理にも安定性が確保できる。これにより、信頼性を維持しつつ、信号伝達経路の短縮化、ひいては高集積化に寄与する。
【００７２】
なお、上記各実施形態及び方法において、絶縁膜１４（または５４）上に下部電極１５（または５５）が形成されるが、絶縁膜１４（または５４）上にＴｉ，Ｔａ，Ｉｒ，Ｗ等を含む高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜を形成し、この膜の上に下部電極１５（または５５）が形成されるようにしてもよい。また、強誘電体膜１６（または５８）上に上部電極１７（または５９）が形成されるが、強誘電体膜１６（または５８）上にＴｉ，Ｔａ，Ｉｒ，Ｗ等を含む高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜を形成し、この膜の上に上部電極１７（または５９）が形成されるようにしてもよい。このような高融点金属膜、その窒化膜及びその酸化膜のいずれかの膜は、下部電極とその下層との密着性または上部電極とその下層との密着性の向上や、酸素トラップとして寄与する。
【００７３】
以上説明したように、本発明によれば、下部電極部との接続部とトランジスタの活性領域との接続部は下部電極部材を介して接続される形態となる。配線の引き回しが下部電極部材で足りる構成である。信号伝達経路の短縮化、ひいては高集積化に寄与する。また、深い接続部を分割した構造がとれる。プロセス事情に支障のないまたは好適な導電部材を配することも可能である。さらに、強誘電体膜が埋め込み形成される構成では、微細加工の制御性が向上し、高集積化に寄与する。熱処理の低温化も期待でき、メモリセル以外のトランジスタ特性の劣化防止に寄与する。この結果、クロスポイント型のＦｅＲＡＭにおけるメモリ部周辺回路への電気的接続や高集積化に高信頼性をもたらす半導体集積回路装置及びその製造方法を提供することができる。なお、実施例では、クロスポイント型に関して説明したが、いわゆるスタック型やプレナー型と称するＦｅＲＡＭを構成する半導体装置及びその製造にも応用できる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体集積回路装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図２】図１の構成を実現するための途中工程を示す第１断面図。
【図３】図１の構成を実現するための途中工程を示す第２断面図。
【図４】第２実施形態であり、図１の変形例を示す断面図。
【図５】第３実施形態であり、図１の変形例を示す断面図。
【図６】第４実施形態であり、図５の変形例を示す断面図。
【図７】第５実施形態に係る半導体集積回路装置の要部構成であり、クロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【図８】図７の構成を実現するための途中工程を示す第１断面図。
【図９】図７の構成を実現するための途中工程を示す第２断面図。
【図１０】第６実施形態であり、図７の変形例を示す断面図。
【図１１】第７実施形態であり、図７の変形例を示す断面図。
【図１２】第８実施形態であり、図１１の変形例を示す断面図。
【図１３】従来のクロスポイント型のＦｅＲＡＭにおける一部のメモリ部及びその周辺を示す断面図。
【符号の説明】
１１，５１，１０１…半導体基板、１２，５２，１０２…素子分離絶縁膜、１３，５３，１０３…ＭＯＳ型素子、１３１，５３１…ゲート絶縁膜、１３２，５３２…ゲート電極、１３３，５３３…ソース／ドレインの低濃度領域、１３４，５３４…スペーサ、１３５，５３５…ソース／ドレインの高濃度領域、１４，２０，５４，５６，６１，１０４…絶縁膜、１５，５５，１０５…下部電極、５７…トレンチ、１６，５８，１０６…強誘電体膜、１７，５９，１０７…上部電極、１８，６０，１０８…保護膜、６２…配線部材、２０５，６２５，１１０…上部配線、２０６，２０７，６２６，６２７，１１１，１１２…配線、２０１ａ，２０２ａ，２０１ｂ，２０２ｂ，２０３，２０４，６２１ａ，６２２ａ，６２１ｂ，６２２ｂ，６２３，６２４…導電部材，Ｈ１０〜Ｈ１２，Ｈ２０〜Ｈ２２…開孔部、Ｍ１，Ｍ２，Ｍ１０…メモリ部。
Claims (14)
- 半導体基板に形成されたトランジスタと、
前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、
前記第１絶縁膜上に選択的に形成された第１電極部材と、
前記第１絶縁膜の貫通部分に配され、前記第１電極部材のパターンと前記トランジスタの活性領域とが接続される導電部材と、
前記第１電極部材上に形成された強誘電体膜と、
前記強誘電体膜上に形成された第２電極部材と、
前記第１電極部材、第２電極部材及びその間の前記強誘電体膜からなる容量素子を含む所定領域に被覆された保護膜と、
前記保護膜上、前記第１電極部材及び第１絶縁膜上を覆う第２絶縁膜と、
前記第２絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、
を具備したことを特徴とする半導体集積回路装置。 - 半導体基板にトランジスタを形成する工程と、
前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜と、
前記第１絶縁膜上に選択的に形成された第１電極部材と、
前記第１絶縁膜の貫通部分に配され、前記第１電極部材のパターンと前記トランジスタの活性領域とが接続される導電部材と、
前記第１電極部材上及び前記トランジスタ上方を覆う平坦化された第２絶縁膜と、
前記第１電極部材上における前記第２絶縁膜の選択的な除去部と、
前記除去部内に埋め込まれ、底部が前記第１電極部材と接触し上部が前記第２絶縁膜の平坦化同一面上にある強誘電体膜と、
前記強誘電体膜上の第２電極部材と、
前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜と、
前記第１電極部材、第２電極部材及びその間の前記強誘電体膜からなる容量素子を含む所定領域を被覆する保護膜と、
前記保護膜を覆う前記第２絶縁膜上の第３絶縁膜と、
前記第３絶縁膜上に形成され前記第２電極部材との接続部、前記第１電極部材との接続部及び前記トランジスタの活性領域との少なくとも電気的な接続部を含む配線部材と、
を具備したことを特徴とする半導体集積回路装置。 - 前記第１電極部材は所定方向に伸びる複数本設けられ、前記強誘電体膜はそれぞれ所定ピッチで複数箇所配置されていることを特徴とする請求項１または２記載の半導体集積回路装置。
- 前記導電部材は、少なくとも導電性のポリシリコンを含むことを特徴とする請求項１〜３いずれか一つに記載の半導体集積回路装置。
- 前記導電部材は、少なくとも耐酸素バリア層で保護された金属を含むことを特徴とする請求項１〜３いずれか一つに記載の半導体集積回路装置。
- 前記導電部材は、少なくとも前記第１電極部材を含むことを特徴とする請求項１〜３いずれか一つに記載の半導体集積回路装置。
- 前記第１電極部材との接続部は、前記第２絶縁膜内に配された埋め込み導電部材を含むことを特徴とする請求項１、請求項３〜６いずれか一つに記載の半導体集積回路装置。
- 前記第１電極部材との接続部は、前記第２絶縁膜及び前記第３絶縁膜内に配された埋め込み導電部材を含むことを特徴とする請求項２、請求項３〜６いずれか一つに記載の半導体集積回路装置。
- 半導体基板にトランジスタを形成する工程と、
前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、
前記貫通孔内に導電部材を形成する工程と、
前記導電部材との接続を有し前記第１絶縁膜上に配される第１電極部材を形成する工程と、
前記第１電極部材上の所定領域に強誘電体膜を形成する工程と、
前記強誘電体膜上に第２電極部材を形成する工程と、
少なくとも前記第２電極部材、前記強誘電体膜側部及びその周辺の前記第１電極部材上を覆う保護膜を形成する工程と、
前記保護膜上、前記第１電極部材及び第１絶縁膜上を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、
を具備したことを特徴とする半導体集積回路装置の製造方法。 - 半導体基板にトランジスタを形成する工程と、
前記トランジスタを含む前記半導体基板上の所定領域を覆う第１絶縁膜を形成する工程と、
前記第１絶縁膜に少なくとも前記トランジスタの活性領域へ到達する貫通孔を形成する工程と、
前記貫通孔内に導電部材を形成する工程と、
前記導電部材との接続を有し前記第１絶縁膜上に配される第１電極部材を形成する工程と、
前記第１電極部材上及び前記トランジスタ上方を覆う第２絶縁膜を形成する工程と、
前記第１電極部材上における前記第２絶縁膜を選択的に除去する複数のトレンチを形成する工程と、
前記トレンチ内に埋め込まれ、底部が前記第１電極部材と接触する強誘電体膜を形成する工程と、
前記強誘電体膜及び前記第２絶縁膜を同一平面にする平坦化工程と、
前記強誘電体膜上に第２電極部材を形成する工程と、
少なくとも前記第２電極部材及びその周辺の前記第２絶縁膜上を覆う保護膜を形成する工程と、
前記保護膜上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上において少なくとも前記第２電極部材との接続部、前記第１電極部材との接続部を含む配線部材を形成する工程と、
を具備したことを特徴とする半導体集積回路装置の製造方法。 - 前記第１絶縁膜を形成する工程は、下地の段差を埋め、より段差をなくする傾向の絶縁膜の複合的な形成を伴うことを特徴とする請求項９または１０記載の半導体集積回路装置の製造方法。
- 前記第１絶縁膜を形成する工程は、化学的機械的研磨による平坦化工程を経ることを特徴とする請求項９または１０記載の半導体集積回路装置の製造方法。
- 前記保護膜は少なくとも耐水素バリア膜として設けることを特徴とする請求項９〜１２いずれか一つに記載の半導体集積回路装置の製造方法。
- 前記強誘電体膜を形成する工程における強誘電体膜の形成方法は、溶液塗布法、ＣＶＤ法及びスパッタ法のうちいずれかの方法を用いることを特徴とする請求項９〜１３いずれか一つに記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003153648A JP2004356458A (ja) | 2003-05-30 | 2003-05-30 | 半導体集積回路装置及びその製造方法 |
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| JP2004356458A true JP2004356458A (ja) | 2004-12-16 |
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| JP2003153648A Withdrawn JP2004356458A (ja) | 2003-05-30 | 2003-05-30 | 半導体集積回路装置及びその製造方法 |
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| JP (1) | JP2004356458A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147694A (ja) * | 2004-11-17 | 2006-06-08 | Sharp Corp | 半導体記憶装置の構造及びその製造方法 |
| JP4838811B2 (ja) * | 2004-12-17 | 2011-12-14 | テキサス インスツルメンツ インコーポレイテッド | 強誘電性キャパシタ積層エッチ・クリーニング |
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2003
- 2003-05-30 JP JP2003153648A patent/JP2004356458A/ja not_active Withdrawn
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