KR102476806B1 - 강유전체막을 포함하는 반도체 메모리 장치 - Google Patents
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Abstract
반도체 기판에 대해 실질적인 수직인 방향으로 연장되는 채널 영역, 상기 채널 영역 하부에 위치되는 소스 및 상기 채널 영역 상부에 위치하는 드레인을 포함하는 필라; 상기 필라 외측에 형성되는 저장 매체; 및 상기 저장 매체 외측에 형성되는 게이트를 포함한다. 상기 저장 매체는 서로 다른 전계에서 개별적으로 분극을 일으키는 복수의 강유전체막을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 터널 펫(tunnel FET) 장치 및 그 제조방법에 관한 것이다.
일반적인 저항 메모리 장치는 스위칭 소자에 동작에 따라 변화되는 저항 소자를 포함한다. 저항 소자의 저항 상태에 따라, "0" 또는 "1"의 데이터를 저장하므로서, 메모리 동작을 수행한다.
저항 변화 메모리 장치 또한 집적 밀도를 개선하기 위하여, 3차원 구조로 형성되고 있다. 3차원 구조의 저항 변화 메모리 장치는 잘 알려진 바와 같이, 버티컬 필라(vertical pillar) 형태로 스위칭 소자가 구현되고 있다. 현재, 스위칭 소자의 구동 능력을 개선하고자, 터널 펫 트랜지스터(tunnel FET: Field Effect transistor) 구조로 스위칭 소자를 구성하고 있다.
본 발명은 터널펫의 온 커런트(on-current)를 개선함과 동시에, 멀티 레벨을 실현할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 소스, 상기 소스 상부에 위치하는 드레인, 상기 소스와 드레인 사이에 위치하는 채널 영역을 포함하는 필라; 상기 필라 외측에 형성되는 게이트; 및 상기 필라와 게이트 사이에 개재되는 적어도 하나의 강유전체막을 포함한다.
또한, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 반도체 기판에 대해 실질적인 수직인 방향으로 연장되는 채널 영역, 상기 채널 영역 하부에 위치되는 소스 및 상기 채널 영역 상부에 위치하는 드레인을 포함하는 필라; 상기 필라 외측에 형성되는 저장 매체; 및 상기 저장 매체 외측에 형성되는 게이트를 포함한다. 상기 저장 매체는 서로 다른 전계에서 개별적으로 분극을 일으키는 복수의 강유전체막을 포함할 수 있다.
상기 복수의 강유전체막은 각기 다른 물질일 수 있다. 또한, 상기 복수의 강유전체막은 동일 물질이되, 서로 다른 조성비를 가질 수 있다.
상기 저장 매체는 상기 복수의 강유전체막이 적층된 형태로 구성될 수 있다.
절연 특성을 개선할 수 있도록 상기 반도체 기판과 상기 저장 매체 사이에 절연막, 예컨대, 실리콘 산화막이 더 개재될 수 있다.
또한, 상기 필라의 소스는 제 1 불순물 타입을 갖고, 상기 드레인 및 채널 영역은 상기 제 1 불순물 타입과 반대인 제 2 불순물 타입을 가질 수 있다. 이때, 상기 채널 영역과 드레인 사이에 상기 제 1 불순물 타입을 갖는 접합 유도 영역이 더 개재될 수 있다.
상기 게이트 및 상기 저장 매체는 상기 필라의 외주 전체를 감싸도록 형성될 수 있다. 또한, 상기 게이트 및 상기 저장 매체는 상기 필라의 양측벽에 형성될 수 있다.
본 발명에 따르면, 강유전체막 터널펫 트랜지스터의 게이트 절연막으로 제공됨에 따라, 터널펫 트랜지스터이 가지고 있는 고질적인 문제인 온 커런트 특성을 개선할 수 있다. 또한, 터널펫 트랜지스터의 채널이 반도체 기판 표면에 대해 수직인 방향으로 구성됨으로써, 집적 밀도를 크게 개선할 수 있다. 또한, 강유전체막은 잘 알려진 바와 같이, 분극 특성에 의해 저항값이 가변되는 특성을 갖는다. 그러므로, 게이트 인가 전압(전계)에 따라, 강유전체막의 분극 특성이 제어되므로써, 캐패시터 없이도 저장 매체로 이용될 수 있다.
또한, 복수의 강유전체막이 제공됨에 따라, 멀티 레벨을 실현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 개략적인 단면도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 8은 본 발명의 일 실시예에 따른 터널펫 트랜지스터의 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 터널펫 트랜지스터의 사시도이다.
도 10은 본 발명의 일 실시예에 따른 터널펫을 포함하는 반도체 메모리 장치의 개략적인 단면도이다.
도 11a는 도 10의 a-a'선을 따라 절단하여 나타낸 평면도이다.
도 11b는 도 10의 b-b'선을 따라 절단하여 나타낸 평면도이다.
도 12a는 도 10의 a-a'선을 따라 절단하여 나타낸 평면도이다.
도 12b는 도 10의 b-b'선을 따라 절단하여 나타낸 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전류 전압 특성 그래프이다.
도 14는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 8은 본 발명의 일 실시예에 따른 터널펫 트랜지스터의 사시도이다.
도 9는 본 발명의 다른 실시예에 따른 터널펫 트랜지스터의 사시도이다.
도 10은 본 발명의 일 실시예에 따른 터널펫을 포함하는 반도체 메모리 장치의 개략적인 단면도이다.
도 11a는 도 10의 a-a'선을 따라 절단하여 나타낸 평면도이다.
도 11b는 도 10의 b-b'선을 따라 절단하여 나타낸 평면도이다.
도 12a는 도 10의 a-a'선을 따라 절단하여 나타낸 평면도이다.
도 12b는 도 10의 b-b'선을 따라 절단하여 나타낸 평면도이다.
도 13은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전류 전압 특성 그래프이다.
도 14는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 단면도이다. 도 2 내지 도 7은 본 발명의 일 실시예에 따른 터널펫 트랜지스터를 포함하는 반도체 메모리 장치의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 실시예의 터널펫 트랜지스터(이하, 터널펫)는 고집적 특성 및 온 커런트(on-current) 특성을 확보할 수 있도록, 분극 특성을 갖는 강유전체막을 게이트 절연막으로 사용할 수 있다. 나아가, 터널펫을 버티컬 채널 형태로 구현하므로써, 집적 밀도를 개선할 수 있다.
보다 자세히 설명하면, 도 1에 도시된 바와 같이, 터널펫(100)은 반도체 기판(도시되지 않음) 상부에 형성되는 필라(P)를 포함할 수 있다. 필라(P)는 반도체 기판(도시되지 않음) 표면에 대해 수직(vertical) 방향으로 연장될 수 있다. 필라(P)의 일측 영역에 소스(110)가 구비되고, 타측 영역에 드레인(125)이 구비될 수 있다. 터널 펫을 구축할 수 있도록, 소스(110)는 고농도 n타입 불순물 영역(n+)으로 구성될 수 있고, 드레인(125)은 고농도 p타입 불순물 영역(p+)으로 구성될 수 있다. 소스(110)와 드레인(125) 사이에 채널 영역(115)이 구비될 수 있다. 채널 영역(115)은 예를 들어 p타입 불순물 영역일 수 있다. 드레인(125)과 채널 영역(115) 사이에 접합 유도 영역(120)이 추가로 개재될 수 있다. 접합 유도 영역(120)은 채널 영역(115) 및 드레인(125)과 각각 pn 접합을 이룰 수 있도록, 고농도 n형 불순물 영역(n+)으로 구성될 수 있다.
필라(P)의 외주에 게이트 절연막으로서, 강유전체막(135)이 형성될 수 있다. 강유전체막(135)은 외부 전계에 의해 스위칭 가능한 분극을 나타낼 수 있는 유전체일 수 있다. 외부 전계는 이후 형성될 게이트 및 드레인(125, 혹은 소스)간의 전압차로부터 생성될 수 있다. 강유전체막(135)은 강유전성을 갖는 금속 산화막으로, 예를 들어, 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy) 또는 하프늄-지르코늄 산화막(HfxZryOz)으로 구성될 수 있다. 강유전체막(135)은 상기 금속 산화막 외에, PZT(Pb(ZrxTi1-x)O3, 0≤x≤1 또는 SBT(SrBi2Ta2O9) 물질로 형성될 수 있다.
도면에 도시되지 않았으나, 필라(P)와 강유전체막(135) 사이에 실리콘 산화막과 같은 추가의 절연막이 추가적으로 개재될 수 있다.
강유전체막(135) 외주에, 게이트(150)가 형성될 수 있다. 게이트(150)는 예를 들어, 금속막, 금속 화합물 또는 도전성 폴리실리콘막으로 형성될 수 있다. 이와 같은 게이트(150)는 필라(P)의 채널 영역(115)과 대응되도록 형성될 수 있으며, 도면에 도시되지는 않았지만, 워드 라인과 선택적으로 연결될 수 있다.
이와 같은 터널펫은 강유전체막(135)이 게이트 절연막으로 제공됨에 따라, 터널펫이 가지고 있는 고질적인 문제인 온 커런트 특성을 개선할 수 있다. 즉, 강유전체막(135)의 잔류 분극 특성에 의해, 터널펫의 커런트 전달 능력이 크게 개선된다.
또한, 터널펫의 채널이 반도체 기판 표면에 대해 수직인 방향으로 구성됨으로써, 집적 밀도를 크게 개선할 수 있다.
또한, 강유전체막(135)은 잘 알려진 바와 같이, 분극 특성에 의해 저항값이 가변되는 특성을 갖는다. 그러므로, 게이트 인가 전압(전계)에 따라, 강유전체막의 분극 특성이 제어되므로써, 캐패시터 없이도 저장 매체로 이용될 수 있다. 그러므로, 본 실시예의 반도체 메모리 장치는 하나의 트랜지스터로서 스위칭 소자 및 저장 소자의 역할을 수행할 수 있는 1T 메모리로서 동작될 수 있다.
상술한 도 1에서 소스(110)가 패턴 형태로 구성되었지만, 상기 소스(110)는 라인 형태로 구성되어 커먼 소스(common source)로서 구동될 수 있다.
상기와 같은 터널펫 제조방법에 대해 도 2 내지 도 7을 참조하여 설명하도록 한다.
도 2를 참조하면, 반도체 기판(101)을 준비한다. 반도체 기판(101)은 예를 들어 p형 불순물 타입의 실리콘 기판일 수 있다. 반도체 기판(101) 내부에 딥 임플란테이션(deep implantation) 공정을 이용하여, 반도체 기판(101) 내부에 제 1 고농도 n형의 불순물 영역을 형성하여, 소스(110)를 한정할 수 있다. 다음, 접합 유도 영역을 형성하기 위하여, 반도체 기판(101)의 채널 예정 영역(115) 상부에 고농도 n형 불순물을 이온 주입하여, 제 2 고농도 n형 불순물 영역, 즉, 접합 유도 영역(120)을 형성한다. 접합 유도 영역 (120) 상부의 반도체 기판(101)에 고농도 p형 불순물을 이온 주입하여, 고농도 p형 불순물 영역 즉, 드레인(125)을 형성한다. 상기와 같은 이온 주입 공정 대신, 소스(110), 접합 유도 영역(120) 및 드레인(125)을 구성하는 물질층을 순차적으로 적층하여 구성할 수 있다.
도 3을 참조하면, 소스(125), 채널 예정 영역(115), 접합 유도 영역(120) 및 드레인(125)을 소정 부분 패터닝하여, 필라(P)를 형성한다. 이때, 상기 제 1 고농도 n형 불순물 영역이 필라(P)의 형태로 패터닝되는 경우, 개별 소스 형태로 구현될 수 있고(도 1 참조), 제 1 고농도 n형 불순물 영역이 패터닝되지 않는 경우, 커먼 소스(CS)로서 구현될 수 있다.
다음, 도 4에 도시된 바와 같이, 필라(P)가 구축된 반도체 기판(101)의 결과물 표면을 따라, 강유전체막(135)을 형성할 수 있다. 강유전체막(135)은 ALD(atomic layer deposition) 방식 또는 CVD(chemical vapor depositin) 방식으로 형성될 수 있다. 강유전체막(135)은 강유전성을 갖는 금속 산화막으로, 예를 들어, 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy) 또는 하프늄-지르코늄 산화막(HfxZryOz)으로 구성될 수 있다. 강유전체막(135)은 상기 금속 산화막 외에, PZT(Pb(ZrxTi1-x)O3, 0≤x≤1 또는 SBT(SrBi2Ta2O9) 물질로 형성될 수 있다.
도 5를 참조하여 설명하면, 강유전체막(135) 상부에 도전막(150)을 증착한다. 도전막(150)은 금속막, 금속화합물 또는 도전성 폴리실리콘막과 같은 도전 물질로 형성될 수 있으며, 예를 들어, TiN 물질이 이용될 수 있다.
도 6을 참조하면, 도전막(150) 및 강유전체막(135)을 드레인(125) 및/또는 소스(110) 표면이 노출되도록 비등방성 식각한다.
다음, 도 7을 참조하면, 도전막(150) 및 강유전체막(135)은 상기 채널 영역(115)에 대응될 수 있는 높이를 갖도록 소정 두께만큼 리세스(recess)하여, 게이트 및 게이트 절연막을 한정할 수 있다.
상기 도 6의 식각 방식에 따라, 강유전체막(135-1) 및 게이트(150-1)는 도 8에 도시된 바와 같이, 필라(P)를 감싸는 형태로 구성될 수 있다. 또한, 강유전체막(135-2) 및 게이트(150-2)는 도 9에 도시된 바와 같이, 필라(P)의 양측에 형성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 터널펫을 포함하는 반도체 메모리 장치의 개략적인 단면도이다.
도 10을 참조하면, 필라(P)와 게이트(150a) 사이에 게이트 절연막으로서 제 1 강유전체막(135) 및 제 2 강유전체막(140)을 포함할 수 있다.
예를 들어, 제 1 강유전체막(135)은 필라(P)의 하부 영역과 대응되도록 형성될 수 있다. 보다 자세하게, 제 1 강유전체막(135)은 소스(110) 일부 및 채널 영역(115)의 일부에 대응되도록 형성될 수 있다. 제 1 강유전체막(135)은 제 1 외부 전계에 의해 스위칭 가능한 분극을 나타낼 수 있는 유전체일 수 있다. 제 1 강유전체막(135)은 강유전성을 갖는 금속 산화막으로, 예를 들어, 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy) 또는 하프늄-지르코늄 산화막(HfxZryOz)으로 구성될 수 있다. 또한, 제 1 강유전체막(135)은 상기 금속 산화막 외에, PZT(Pb(ZrxTi1-x)O3, 0≤x≤1 또는 SBT(SrBi2Ta2O9) 물질로 형성될 수 있다. 제 1 강유전체막(135)은 ALD(atomic layer deposition) 혹은 CVD(chemical vapor deposition) 방법을 이용하여 증착될 수 있다.
제 2 강유전체막(140)은 제 1 강유전체막(135) 상부에 위치되면서, 상기 필라(P) 상부 영역에 대응되도록 형성될 수 있다. 제 2 강유전체막(140) 역시 제 1 강유전체막(135)과 마찬가지로, ALD 또는 CVD 방식을 이용하여 증착할 수 있다. 또한, 제 2 강유전체막(140)은 도 6과 같이 형성된 상기 제 1 강유전체막(135)을 일정 두께만큼 리세스하고, 상기 리세스내에 상기 제 2 강유전체 물질을 매립하여 형성될 수 있다. 예를 들어, 제 2 강유전체막(140)은 채널 영역(115) 일부 및 접합 유도 영역(120)의 외측에 형성될 수 있다. 제 2 강유전체막(140)은 제 1 외부 전계와 다른 제 2 외부 전계에 의해 스위칭 가능한 분극이 발생되는 물질일 수 있다. 제 2 강유전체막(140)은 제 1 강유전체막(135)과 다른 종류의 유전체거나, 제 1 강유전체막(135)과 동일한 종류이되 서로 다른 조성비를 갖는 유전체가 이용될 수 있다.
상기 제 1 및 제 2 강유전체막(135,140)은 터널 펫의 게이트 절연막으로서 이용될 수 있다. 추가적으로, 제 1 및 제 2 강유전체막(135,140) 및 필라(P) 사이에 절연막(130)이 추가로 개재될 수 있다. 상기 절연막(130)은 예를 들어, 실리콘 산화막이 이용될 수 있다.
도 11a 및 도 11b에 도시된 바와 같이, 게이트(150a), 제 1 강유전체막(135a) 및 제 2 강유전체막(140a)은 필라(P) 측면 전체를 둘러싸도록 형성될 수 있다.
도 11a 및 도 11b에 도시된 상기 제 1 강유전체막(135a) 및 제 2 강유전체막(140a)은 다음과 같은 방식으로 형성될 수 있다. 먼저, 제 1 강유전체막(135a) 및 게이트(150a)을 증착한다음, 제 1 강유전체막(135a) 및 게이트(150a)가 상기 필라 외주를 감싸도록 식각한다. 다음, 제 1 강유전체막(135a)을 소정 두께만큼 리세스한다. 다음, 제 1 강유전체막(135a)가 제거된 부분에 제 1 강유전체막(135a)와 식각 선택비가 상이한 제 2 강유전체막(140a)을 충진시킬 수 있다.
한편, 제 1 강유전체막(135a) 및 제 2 강유전체막(140b)은 다음과 같은 방식으로도 형성될 수 있다. 먼저, 필라(P) 외주에 제 1 강유전체막(135a)을 형성한다. 필라(P) 하부를 감싸는 제 1 강유전체막(135a) 부분을 마스크 패턴(도시되지 않음)에 의해 마스킹한다음, 노출된 제 1 강유전체막(135a)에 불순물을 주입하여, 제 2 강유전체막(140a)을 형성할 수 있다.
도 12a 및 도 12b에 도시된 바와 같이, 게이트(150b), 제 1 강유전체막(135b) 및 제 2 강유전체막(140b)은 상기 필라 양측벽에 위치하도록 형성될 수 있다.
이와 같은 제 1 강유전체막(135b), 제 2 강유전체막(140b) 및 게이트(150b) 각각은 스페이서를 형성하기 위한 비등방성 식각 방식을 이용하여 형성될 수 있다.
이와 같은 본 실시예의 강유전체 메모리 장치는 게이트(150)와 드레인(125, 혹은 소스)의 전압차(혹은 워드 라인과 비트 라인간의 전압차)에 의해 발생되는 전계에 의해, 상기 제 1 및 제 2 강유전체막(135, 140)이 선택적으로, 혹은 동시에 분극을 일으킬 수 있다. 상기 전계는 게이트 전압 또는 드레인 전압에 의해 가변될 수 있다. 이에 따라, 다양한 저항 레벨을 얻을 수 있게 된다.
예를 들어, 본 실시예와 같이, 물성이 상이한 제 1 내지 제 2 강유전체막(135, 140)이 강유전체 메모리 장치에 적용되는 경우, 도 13에 도시된 바와 같이, 2개의 강유전체막(135,140)이 각기 다른 임계 전압(V1,V2)하에서 분극이 일어날 수 있다. 이러한 경우, 절연 상태(0,0), 제 1 강유전체막의 분극(0,1), 제 2 강유전체막의 분극(1,0) 및 제 1 및 제 2 강유전체막의 분극(1,1)의 다양한 분극 상태로부터 다양한 저항 레벨을 얻을 수 있게 된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 버티컬 필라형 터널 펫의 게이트 절연막 및 저장 매체로서, 제 1 강유전체막 및 제 2 강유전체막을 사용한다. 이에 따라, 터널 펫 자체의 스위칭 특성을 확보함은 물론, 서로 상이한 전계에서 분극되는 제 1 및 제 2 강유전체막에 의해 멀티 레벨을 구현할 수 있다.
도 14는 본 발명의 개념적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(1000)은 메모리 콘트롤러(2000) 및 메모리(3000)을 포함할 수 있다. 상기 메모리(3000)는 버스 라인(B)을 통해 상기 메모리 콘트롤러(2000)와 커뮤니케이션된다. 상기 버스 라인(S)은 어드레스, 데이터, 및 코맨드를 전송하는 버스일 수 있다.
상기 메모리(3000)는 상술한 강유전체 메모리 장치를 포함할 수 있다. 강유전체 메모리 장치는 버티컬 채널을 가지는 터널 펫 구조를 가지며, 터널 펫의 게이트 절연막으로, 적어도 하나의 강유전체막을 포함할 수 있다. 이에 따라, 안정적인 터널펫 구동을 수행할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100 : 반도체 기판 135 : 강유전체막, 제 1 강유전체막
140 : 제 2 강유전체막 150 : 게이트
140 : 제 2 강유전체막 150 : 게이트
Claims (22)
- 소스, 상기 소스 상부에 위치하는 드레인, 상기 소스와 드레인 사이에 위치하는 채널 영역을 포함하는 필라;
상기 필라 외측에 형성되는 게이트; 및
상기 필라와 게이트 사이에 개재되는 적어도 하나의 강유전체막을 포함하며,
상기 소스 및 드레인은 서로 반대의 불순물 타입을 갖도록 형성되는 반도체 메모리 장치. - 삭제
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 소스는 고농도 n형의 불순물 영역을 포함하고,
상기 드레인은 고농도 p형의 불순물 영역을 포함하는 반도체 메모리 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 3 항에 있어서,
상기 채널 영역은 p형의 불순물을 포함하는 반도체 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 드레인과 상기 채널 영역 사이에 고농도 n형 불순물을 포함하는 접합 유도 영역을 더 포함하는 반도체 메모리 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 강유전체막은 하프늄 산화막(HfxOy), 지르코늄 산화막(ZrxOy), 하프튬-지르코늄 산화막(HfxZryOz), PZT(Pb(ZrxTi1-x)O3, 0≤x≤1 또는 SBT(SrBi2Ta2O9) 물질 중 선택되는 하나로 구성되는 반도체 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 강유전체막은 제 1 외부 전계에 의해 분극을 일으키는 제 1 강유전체막, 및 상기 제 1 외부 전계와 상이한 제 2 외부 전계에 의해 분극을 일으키는 제 2 강유전체막을 포함하는 반도체 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 1 강유전체막 및 제 2 강유전체막은 서로 상이한 물질인 반도체 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 1 강유전체막 및 제 2 강유전체막은 서로 동일한 물질이되, 서로 다른 조성비를 갖는 반도체 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 7 항에 있어서,
상기 제 2 강유전체막은 상기 제 1 강유전체막 상부에 위치하는 반도체 메모리 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 필라 및 상기 강유전체막 사이에 실리콘 산화막이 더 개재되는 반도체 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 게이트 및 상기 강유전체막은 상기 필라의 외주 전체를 감싸도록 형성되는 반도체 메모리 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 게이트 및 상기 강유전체막은 상기 필라의 양측벽에 형성되는 반도체 메모리 장치. - 반도체 기판에 대해 실질적인 수직인 방향으로 연장되는 채널 영역, 상기 채널 영역 하부에 위치되는 소스 및 상기 채널 영역 상부에 위치하는 드레인을 포함하는 필라;
상기 필라 외측에 형성되는 저장 매체; 및
상기 저장 매체 외측에 형성되는 게이트를 포함하며,
상기 저장 매체는 서로 다른 전계에서 개별적으로 분극을 일으키는 복수의 강유전체막을 포함하고,
상기 복수의 강유전체막은 동일 물질이되, 서로 다른 조성비를 갖는 반도체 메모리 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 복수의 강유전체막은 각기 다른 물질인 반도체 메모리 장치. - 삭제
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 저장 매체는 상기 복수의 강유전체막이 적층된 형태로 구성되는 반도체 메모리 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 반도체 기판과 상기 저장 매체 사이에 절연막이 더 개재되는 반도체 메모리 장치. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 소스는 제 1 불순물 타입을 갖고,
상기 드레인 및 채널 영역은 상기 제 1 불순물 타입과 반대인 제 2 불순물 타입을 갖는 반도체 메모리 장치. - ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제 19 항에 있어서,
상기 채널 영역과 드레인 사이에 상기 제 1 불순물 타입을 갖는 접합 유도 영역이 더 개재되는 반도체 메모리 장치. - ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 게이트 및 상기 저장 매체는 상기 필라의 외주 전체를 감싸도록 형성되는 반도체 메모리 장치. - ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈제 14 항에 있어서,
상기 게이트 및 상기 저장 매체는 상기 필라의 양측벽에 형성되는 반도체 메모리 장치.
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