JP2015056485A - 半導体記憶装置およびその動作方法 - Google Patents

半導体記憶装置およびその動作方法 Download PDF

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Abstract

【課題】強誘電体膜を用いた、ランダムアクセスが可能な半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、半導体層１０と、ゲート電極１２ａと、半導体層とゲート電極との間に設けられる強誘電体膜１８と、ゲート電極の一方の側の半導体層に設けられる第１導電型の第１の不純物領域２０と、ゲート電極の他方の側の半導体層に設けられる第２導電型の第２の不純物領域２２と、第１の不純物領域および第２の不純物領域で挟まれた半導体層にゲート電極に対向して設けられ、第１の不純物領域より第１導電型の不純物濃度の低い第１導電型の第３の不純物領域２４と、第１の不純物領域にコンタクトする接続部１４ａを通じて第１の不純物領域に接続される第１の配線１４と、第２の不純物領域にコンタクトする接続部１６ａを通じて第２の不純物領域に接続される第２の配線１６と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置およびその動作方法に関する。
強誘電体膜を用いた不揮発性メモリ、すなわち、強誘電体メモリに関して多くの報告がなされている。強誘電体メモリには、メモリセルが１個のセル選択用トランジスタと、１個のデータ保持用の強誘電体キャパシタで構成される１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリと、メモリセルが強誘電体膜をゲート絶縁膜とする１個のトランジスタで構成される１Ｔ（１トランジスタ）型のメモリがある。
メモリセルが１個のトランジスタで構成される１Ｔ（１トランジスタ）型のメモリが、メモリの微細化および大容量化に向いている。そして、セル毎にデータを書き込み、読み出すランダムアクセスが可能な強誘電体メモリに対する市場の要求がある。
特開２００７−２１４５３２号公報
本発明が解決しようとする課題は、強誘電体膜を用いた、ランダムアクセスが可能な半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられる強誘電体膜と、ゲート電極の一方の側の半導体層に設けられる第１導電型の第１の不純物領域と、ゲート電極の他方の側の半導体層に設けられる第２導電型の第２の不純物領域と、第１の不純物領域および第２の不純物領域で挟まれた半導体層にゲート電極に対向して設けられ、第１の不純物領域より第１導電型の不純物濃度の低い第１導電型の第３の不純物領域と、第１の不純物領域にコンタクトする接続部を通じて第１の不純物領域に接続される第１の配線と、第２の不純物領域にコンタクトする接続部を通じて第２の不純物領域に接続される第２の配線と、を備える。
第１の実施形態の半導体記憶装置の模式断面図である。 第１の実施形態の半導体記憶装置のレイアウト図である。 第１の実施形態の半導体記憶装置の回路構成図である。 第１の実施形態の半導体記憶装置の書き込み動作の説明図である。 第１の実施形態の半導体記憶装置の読み出し動作の説明図である。 比較形態の半導体記憶装置の模式断面図である。 比較形態の半導体記憶装置のレイアウト図である。 比較形態の半導体記憶装置の回路構成図である。 比較形態の半導体記憶装置の書き込み動作の説明図である。 比較形態の半導体記憶装置の読み出し動作の説明図である。 第２の実施形態の半導体記憶装置の模式断面図である。 第２の実施形態の半導体記憶装置のレイアウト図である。 第２の実施形態の半導体記憶装置の回路構成図である。 第２の実施形態の半導体記憶装置の書き込み動作の説明図である。 第２の実施形態の半導体記憶装置の読み出し動作の説明図である。 第３の実施形態の半導体記憶装置の模式断面図である。 第４の実施形態の半導体記憶装置の模式断面図である。 第５の実施形態の半導体記憶装置のレイアウト図である。 第５の実施形態の半導体記憶装置の模式断面図である。
（第１の実施形態）
本実施形態の半導体記憶装置は、半導体層と、ゲート電極と、半導体層とゲート電極との間に設けられる強誘電体膜と、ゲート電極の一方の側に設けられる第１導電型の第１の不純物領域と、ゲート電極の他方の側に設けられる第２導電型の第２の不純物領域と、第１の不純物領域および第２の不純物領域で挟まれた半導体層にゲート電極に対向して設けられ、第１の不純物領域より第１導電型の不純物濃度の低い第１導電型の第３の不純物領域と、第１の不純物領域にコンタクトする接続部を通じて第１の不純物領域に接続される第１の配線と、第２の不純物領域にコンタクトする接続部を通じて第２の不純物領域に接続される第２の配線と、を備える。
以下、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明する。
図１は、本実施形態の半導体記憶装置の模式断面図である。図２は、本実施形態の半導体記憶装置のレイアウト図である。図２は、メモリセルアレイの１部の領域を切り出した上面図である。図１（ａ）は、図２のＡＡ断面図、図１（ｂ）は図２のＢＢ断面図、図１（ｃ）は図２のＣＣ断面図である。
図２に示すように、複数のメモリセルがマトリックス状に配置される。図２中、太枠で囲まれた領域が１個のメモリセル、すなわちユニットセルを示す。
さらに、本実施形態の半導体記憶装置は、複数のワード線（ゲート電極配線）１２、複数のビット線（第１の配線）１４、および、複数のプレート線（第２の配線）１６を備える。ゲート電極配線１２、ビット線１４、および、プレート線１６は、各メモリセルに記憶されるデータの書き込み、読み出し、または、消去のために所定の電圧が印加される。
プレート線（第２の配線）１６は、ワード線１２に対し平行な方向に延伸する。また、ビット線（第１の配線）１４は、ワード線１２に対し垂直な方向に延伸する。
ゲート電極配線１２、ビット線１４、プレート線１６は、金属、金属半導体化合物、または、半導体等の導電性材料で形成される。
本実施形態の半導体記憶装置は、半導体基板（半導体層）１０に形成される。半導体基板は、例えば、ｐ型のシリコン基板である。
各々のメモリセルは、ゲート電極１２ａ、強誘電体膜１８、ｎ型のドレイン領域（第１の不純物領域）２０、ｐ型のソース領域（第２の不純物領域）２２、ｎ型のチャネル領域（第３の不純物領域）２４を備えている。
ゲート電極１２ａは、複数のワード線（ゲート電極配線）１２の１本に接続される。ゲート電極１２ａは、例えば、窒化チタン（ＴｉＮ）と非晶質シリコン（α−Ｓｉ）との積層膜で形成される。ゲート電極１２ａは、その他の金属、金属半導体化合物、または、半導体等の導電性材料で形成されてもかまわない。
ゲート電極１２ａとワード線１２は、同一の層で形成されても、異なる層で形成されてもかまわない。本実施形態では、同一の層で形成される場合を、例示する。
強誘電体膜１８は、半導体基板（半導体層）１０とゲート電極１２ａとの間に設けられる。強誘電体膜１８は、トランジスタのゲート絶縁膜として機能する。強誘電体膜１８は、例えば、強誘電性を備える酸化ハフニウム（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、または、酸化アルミニウム（ＡｌＯ）である。強誘電体膜１８は、強誘電性を備えていれば、ＰＺＴ、ＳＢＴ等、その他の材料を用いることも可能である。
また、強誘電体膜１８と、半導体基板１０またはゲート電極１２ａとの間に、常誘電体膜を設けて、積層構造のゲート絶縁膜としてもかまわない。例えば、強誘電体膜１８と半導体基板１０との間に、酸化シリコン膜を設ける。
ｎ型のドレイン領域（第１の不純物領域）２０は、半導体基板（半導体層）１０表面の、ゲート電極１２ａの一方の側に設けられる。ｎ型のドレイン領域２０は、ｎ型不純物として、例えば、ヒ素（Ａｓ）を含有する。
ｐ型のソース領域（第２の不純物領域）２２は、半導体基板（半導体層）１０表面の、ゲート電極１２ａの他方の側に設けられる。ｐ型のソース領域２２は、ｐ型不純物として、例えば、ボロン（Ｂ）を含有する。
ｎ型のチャネル領域（第３の不純物領域）２４は、半導体基板（半導体層）１０表面に、ゲート電極１２ａに対向して設けられる。ｎ型のチャネル領域２４は、ｎ型のドレイン領域（第１の不純物領域）２０とｐ型のソース領域（第２の不純物領域）２２に挟まれて設けられる。ｎ型のチャネル領域２４は、ｎ型のドレイン領域２０よりもｎ型の不純物濃度が低い。ｎ型のチャネル領域２４は、ｎ型不純物として、例えば、ヒ素（Ａｓ）またはリン（Ｐ）を含有する。
半導体基板（半導体層）１０には、絶縁体の素子分離領域２６が設けられる。素子分離領域２６は、例えば、酸化シリコン膜で形成される。素子分離領域２６は、ビット線１４の延伸方向と同一の方向に伸びるよう形成される。
ｎ型のドレイン領域（第１の不純物領域）２０、ｐ型のソース領域（第２の不純物領域）２２、ｎ型のチャネル領域（第３の不純物領域）２４は、素子分離領域２６で挟まれる。ｎ型のチャネル領域２４の深さは、素子分離耐圧を維持する観点から、素子分離領域２６の深さよりも浅いことが望ましい。
ｎ型のドレイン領域（第１の不純物領域）２０には、ビット線接続部１４ａがコンタクトし、ビット線接続部１４ａを通じて複数のビット線（第１の配線）１４の１本に接続される。ビット線接続部１４ａが形成される領域は、図２中、実線の正方形で示される。ビット線接続部１４ａはビット線１４と、同一の層で形成されても、異なる層で形成されてもかまわない。本実施形態では、同一の層で形成される場合を、例示する。
また、ｐ型のソース領域（第２の不純物領域）２２には、プレート線接続部１６ａがコンタクトし、プレート線接続部１６ａを通じて複数のプレート線１６の１本に接続される。プレート線接続部１６ａが形成される領域は、図２中、実線の円で示される。プレート線接続部１６ａはプレート線１６と同一の層で形成されても、異なる層で形成されてもかまわない。本実施形態では、同一の層で形成される場合を、例示する。
また、半導体基板１０中に、チャネル領域２４および素子分離領域２６よりも深いｐウェル領域を形成してもかまわない。ｐウェル領域を設けることで、例えば、メモリセルアレイ外に設けられる周辺回路と、メモリセルとの電気的分離が可能となる。
ワード線１２、ビット線１４、プレート線１６の間には層間絶縁層３０が設けられる。層間絶縁層３０は、例えば、酸化シリコン膜で形成される。
なお、本実施形態の半導体記憶装置では、図１および図２に示すように、ビット線（第１の配線）１４とドレイン領域（第１の不純物領域）２０とを接続するビット線接続部１４ａが、ビット線１４の延伸する方向に隣接する２個のメモリセル間で共通化されている。また、プレート線（第２の配線）１６とソース領域（第２の不純物領域）２２とを接続するプレート線接続部１６ａが、ビット線１４の延伸する方向に隣接する２個のメモリセル間で共通化されている。ビット線接続部１４ａまたはプレート線接続部１６ａを共通化しない構成とすることも可能である。
ゲート電極１２ａ、強誘電体膜１８、ｎ型のドレイン領域２０、ｐ型のソース領域２２、ｎ型のチャネル領域２４により、強誘電体膜１８をゲート絶縁膜とする強誘電トランジスタ（ＦｅＦＥＴ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が構成される。そして、このＦｅＦＥＴは、ドレイン領域２０とチャネル領域２４が、同じｎ型のトンネル電界効果トランジスタ（ＴＦＥＴ：Ｔｕｎｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
本実施形態の半導体記憶装置は、メモリセルが１個のＴＦＥＴで構成される１Ｔ（１トランジスタ）型の不揮発性メモリである。
以下、本実施形態の半導体記憶装置の動作方法について説明する。
図３は、本実施形態の半導体記憶装置の回路構成図である。図４は、本実施形態の半導体記憶装置の書き込み動作の説明図である。図５は、本実施形態の半導体記憶装置の読み出し動作の説明図である。図中、複数のワード線（ゲート電極配線）１２をＷＬ０〜ＷＬ３、複数のビット線（第１の配線）１４をＢＬ０〜ＢＬ２、複数のプレート線（第２の配線）１６をＰＬ０〜ＰＬ２で示す。また、図４、図５中、データの書き込み、読み出しの対象として着目する選択メモリセル（図中のメモリセルａ）を、破線の円で示す。
以下、１データとは、強誘電体膜が、基板側が正、ゲート電極側が負になるよう分極し、ＴＦＥＴのオン電流が高くなる状態と定義する。そして、０データとは、強誘電体膜が、基板側が負、ゲート電極側が正になるよう分極し、ＴＦＥＴのオン電流が低くなる状態と定義する。
まず、データの書き込み動作について説明する。図４（ａ）が１データの書き込みの際に、各配線に印加される電圧を示す。図４（ｂ）が０データの書き込みの際に、各配線に印加される電圧を示す。
選択メモリセルのデータ書き込み時には、選択メモリセルに接続されるビット線ＢＬ１と、選択メモリセルに接続されるワード線ＷＬ１に異なる電圧を印加する。そして、その電圧差が、強誘電体膜が分極反転するため閾値（分極反転閾値）を超えるよう設定する。
選択メモリセルに１データを書き込む場合、選択メモリセルのビット線ＢＬ１に０Ｖを印加する。そして、選択メモリセルのワード線ＷＬ１に、Ｖｗを印加する。したがって、強誘電体膜に印加される電圧の電圧差はＶｗ（＝Ｖｗ−０Ｖ）となる。Ｖｗは、強誘電体膜の分極反転閾値を超える電圧である。ここで、Ｖｗは正の電圧とする。
ビット線ＢＬ１以外のビット線、すなわち、ビット線ＢＬ０、ＢＬ２にはＶｎｗが印加される。また、ワード線ＷＬ１以外のワード線ＷＬ０、ＷＬ２、ＷＬ３には０Ｖが印加される。そして、すべてのプレート線ＰＬ０〜ＰＬ２には、０Ｖが印加される。
ここで、Ｖｎｗの値は、Ｖｗの値よりも小さい。ＶｎｗおよびＶｗ−Ｖｎｗは、強誘電体膜の分極反転閾値を超えない値となるようＶｎｗの値を設定する。
上記のように、各配線の電圧を設定することで、選択メモリセルの強誘電体膜にはゲート電極側を正とする分極反転閾値を超える電圧Ｖｗが印加される。したがって、強誘電体膜が、基板側が正、ゲート電極側が負になるよう分極し、選択メモリセルに１データが書き込まれる。
また、選択メモリセル以外のメモリセル、すなわち、非選択メモリセルの強誘電体膜には、分極反転閾値を超えない電圧ＶｎｗまたはＶｗ−Ｖｎｗしか印加されない。したがって、非選択メモリセルに１データが書き込まれず、データの書き換えは生じない。
一方、選択メモリセルに０データを書き込む場合、選択メモリセルのビット線ＢＬ１にＶｗを印加する。そして、選択セルのワード線ＷＬ１に、０Ｖを印加する。したがって、強誘電体膜に印加される電圧の電圧差はＶｗ（＝Ｖｗ−０Ｖ）となる。
ビット線ＢＬ１以外のビット線、すなわち、ビット線ＢＬ０、ＢＬ２にはＶｎｗが印加される。また、ワード線ＷＬ１以外のワード線ＷＬ０、ＷＬ２、ＷＬ３にはＶｎｗが印加される。そして、すべてのプレート線ＰＬ０〜ＰＬ２には、Ｖｎｗが印加される。
上記のように、各配線の電圧を設定することで、選択メモリセルの強誘電体膜にはゲート電極側を負とする分極反転閾値を超える電圧Ｖｗが印加される。したがって、強誘電体膜が、基板側が負、ゲート電極側が正になるよう分極し、選択メモリセルに０データが書き込まれる。
また、選択メモリセル以外のメモリセル、すなわち、非選択メモリセルの強誘電体膜には、分極反転閾値を超えない電圧ＶｎｗまたはＶｗ−Ｖｎｗしか印加されない。したがって、非選択メモリセルに０データが書き込まれず、データの書き換えは生じない。
なお、ＶｗおよびＶｎｗの適切な組み合わせは、使用する強誘電体膜の材質、膜厚、特性等に依存して異なる。例えば、強誘電体膜として所定の条件で成膜したシリコン（Ｓｉ）を添加した酸化ハフニウム（ＨｆＳｉＯ）を使用する場合、Ｖｗ＝６Ｖ、Ｎｎｗ＝３Ｖという値を適用することが可能である。
次に、データの読み出し動作について図５を参照して説明する。
選択メモリセルのデータ読み出し時には、選択メモリセルに接続されるワード線ＷＬ１に、トランジスタがオン動作する電圧Ｖｏｎ（第３の電圧）を印加する。選択メモリセルに接続されるプレート線ＰＬ１には０Ｖ（第２の電圧）、選択メモリセルに接続されるビット線ＢＬ１にはＶｒ（第１の電圧）を印加する。
ワード線ＷＬ１とプレート線ＰＬ１の間の電圧差（第３の電圧と第２の電圧との電圧差）はＶｏｎ（Ｖｏｎ−０Ｖ）となる。ここで、Ｖｏｎは、トランジスタはオン動作するが、強誘電体膜は分極反転しない電圧を設定する。すなわち、電圧Ｖｏｎは、分極反転閾値を超えない電圧である。
電圧Ｖｒ（第１の電圧）は、例えば、０．３Ｖ〜０．６Ｖである。プレート線ＰＬ１には０Ｖ（第２の電圧）が印加されるため、電圧Ｖｒが、選択メモリセルに接続されるビット線ＢＬ１と、選択メモリセルに接続されるプレート線ＰＬ１の間に印加される電圧差となる。そして、選択メモリセルに接続されるビット線ＢＬ１と、選択メモリセルに接続されるプレート線ＰＬ１の間に流れる電流、すなわちトランジスタのオン電流を検知することで選択メモリセルのデータが読み出される。
トランジスタのオン電流の大きさは、強誘電体膜の分極方向に依存する。１データが書き込まれている場合、０データが書き込まれている場合に比較して、トランジスタの閾値が下がるためオン電流は大きくなる。このオン電流の差を検知することで、１データか０データかを判定し、選択メモリセルのデータを読み出す。
ワード線ＷＬ１以外のワード線、すなわち、ワード線ＷＬ０、ＷＬ２、ＷＬ３には、Ｖｏｎ（第３の電圧）と異なるＶｏｆｆ（第４の電圧）が印加される。また、ビット線ＢＬ１以外のビット線、すなわち、ＢＬ０、ＢＬ２には電圧０Ｖが印加される。また、プレート線ＰＬ１以外のプレート線、すなわち、プレート線ＰＬ０、ＰＬ２には０Ｖ（第２の電圧）が印加される。
ワード線ＷＬ０、ＷＬ２、ＷＬ３と、プレート線ＰＬ０、ＰＬ２間の電圧差（第４の電圧と第２の電圧との電圧差）は、Ｖｏｆｆ（Ｖｏｆｆ−０Ｖ）となる。Ｖｏｆｆは、トランジスタがオン動作しない電圧が設定される。Ｖｏｆｆは、例えば、０Ｖまたは負の電圧である。Ｖｏｆｆは、強誘電体膜が分極反転しない絶対値をとるように、すなわち、強誘電体膜の分極反転閾値を超えないように設定する。
上記のように、各配線の電圧を設定した場合、ビット線ＢＬ１に接続される非選択メモリセル（図５中のメモリセルｂ、ｃ、ｄ）のソース領域とドレイン領域間にも電圧Ｖｒが印加される。そのため、（Ｖｒ−Ｖｏｆｆ）の絶対値が、強誘電体膜が分極反転しない値となるよう設定する。すなわち、（Ｖｒ−Ｖｏｆｆ）が、強誘電体膜の分極反転閾値を超えないように設定する。
上記のように、各配線の電圧を設定することで、非選択メモリセルのデータを書き換えることなく、また、非選択メモリセルのデータを読み出すことなく、選択メモリセルに書き込まれていたデータのみを読み出すことが可能となる。また、選択メモリセルのデータの書き換えも生じない。よって、選択メモリセルのデータの再書き込み動作も不要である。
以上のように、本実施形態の半導体記憶装置では、ワード線１２、ビット線１４、プレート線１６の電圧を制御することで、メモリセル毎にデータの書き込み、および、読み出しが可能となる。
次に、本実施形態の半導体記憶装置の製造方法について図１および図２を参照しつつ説明する。
まず、ｐ型半導体基板１０に、素子分離領域２６を形成する。素子分離領域２６は、例えば、トレンチ内を酸化シリコン膜で埋め込んだＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。素子分離領域２６の形成により、素子分離領域２６で分離される活性領域も同時に形成される。
活性領域上に、例えば、熱酸化によりゲート犠牲絶縁膜を形成する。その後、ｎ型不純物のイオン注入により、チャネル領域２４を形成する。この際、ｐ型不純物のイオン注入により、チャネル領域２４よりも深いｐウェル領域を形成してもかまわない。
次に、ゲート犠牲絶縁膜を剥離した後、強誘電体膜１８を形成する。例えば、酸化ハフニウム（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、または、酸化アルミニウム（ＡｌＯ）をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。酸化ハフニウム（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、または、酸化アルミニウム（ＡｌＯ）に、例えば、シリコン（Ｓｉ）、イットリウム（Ｙ）等の不純物を添加することにより、強誘電性を制御することが可能である。
次に、強誘電体膜１８上にゲート電極１２ａを形成する。例えば、強誘電体膜１８上にＣＶＤ法により、窒化チタン（ＴｉＮ）を形成する。次に、窒化チタン（ＴｉＮ）上にＣＶＤ法により非晶質シリコン（α−Ｓｉ）を形成する。その後、ＴｉＮ／α−Ｓｉの積層膜をパターニングして、メタルゲートのゲート電極１２ａを形成する。
ＴｉＮ形成、α−Ｓｉ形成、ゲート電極１２ａの加工後のいずれか適切なタイミングを選択して、熱処理を行い、強誘電体膜１８を結晶化させ、強誘電性を発現させる。熱処理のタイミング、温度、シーケンス等は、デバイス特性最適化の観点から適切に調整する。
ゲート電極１２ａの形成後、ゲート電極１２ａの一方の側の活性領域に、ｎ型不純物をイオン注入して、ｎ型のドレイン領域２０を形成する。また、ゲート電極１２ａの他方の側の活性領域に、ｐ型不純物をイオン注入して、ｐ型のソース領域２２を形成する。それぞれのイオン注入の際に、例えば、レジストマスクの境界を、ゲート電極１２ａ上に設けることにより、ゲート電極１２ａの両側の活性領域に、導電型が異なる不純物領域が形成されるようにする。
その後は、公知の製造方法により、プレート線接続部１６ａおよびプレート線１６、ビット線接続部１４ａおよびビット線１４を形成する。
以上の製造方法により、図１および図２に示す半導体記憶装置が製造される。
次に、比較形態の半導体記憶装置について説明する。比較形態の半導体記憶装置は、本実施形態と異なり、メモリセルのトランジスタが、ソース領域とドレイン領域の不純物が同一導電型のＦＥＴである。
図６は、比較形態の半導体記憶装置の模式断面図である。図７は、比較形態の半導体記憶装置のレイアウト図である。図７は、メモリセルアレイの１部の領域を切り出した上面図である。図６（ａ）は、図７のＤＤ断面図、図６（ｂ）は図７のＥＥ断面図、図６（ｃ）は図７のＦＦ断面図である。
図７に示すように、複数のメモリセルがマトリックス状に配置される。図７中、太枠で囲まれた領域が１個のメモリセル、すなわちユニットセルを示す。
図６、図７中、第１の実施形態と共通する構成要素については同一の符号をつけている。以下の説明では、第１の実施形態と重複する点については、記述を省略する。
比較形態の半導体記憶装置は、ｎ型のソース領域２３、ｎ型のドレイン領域２０、ｐ型のｐウェル領域（チャネル領域）３４を備える。したがって、メモリセルのトランジスタがｎ型のＭＩＳＦＥＴである。
ｐウェル領域３４は、ウェル配線として機能する。ワード線１２の伸長方向に隣接するｐウェル領域（チャネル領域）３４は、ｎ型の半導体基板（またはｎウェル）３２で分離される。ｐウェル領域３４の分離距離は、図６（ｂ）中の距離ｄで表される。この比較形態においては、回路動作の制御因子がウェル配線が加わったために４つとなり動作が複雑化すると共に、Ｄｅｅｐ−Ｗｅｌｌの導入が必要となるため深いインプラを実現するプロセスが追加で必要となり、工程が複雑化する。
以下、比較形態の半導体記憶装置の動作方法について説明する。
図８は、比較形態の半導体記憶装置の回路構成図である。図９は、比較形態の半導体記憶装置の書き込み動作の説明図である。図１０は、比較形態の半導体記憶装置の読み出し動作の説明図である。図中、複数のワード線（ゲート電極配線）をＷＬ０〜ＷＬ３、複数のビット線（第１の配線）をＢＬ０〜ＢＬ２、複数のプレート線（第２の配線）をＰＬ０〜ＰＬ２、複数のウェル線をＳＬ０〜２で示す。また、図９、図１０中、データの書き込み、読み出しの対象として着目する選択メモリセルを、破線の円で示す。
まず、データの書き込み動作について説明する。図９（ａ）が１データの書き込みの際に、各配線に印加される電圧を示す。図９（ｂ）が０データの書き込みの際に、各配線に印加される電圧を示す。比較形態では、ゲート電極１２ａとｐウェル３４間に電圧差を印加することで強誘電体膜を分極反転させる。
選択メモリセルに１データを書き込む場合、選択メモリセルに接続されるワード線ＷＬ１に、Ｖｗを印加する。選択メモリセルに接続されるワード線ＷＬ１以外のワード線、すなわち、ワード線ＷＬ０、ＷＬ２、ＷＬ３には０Ｖが印加される。選択メモリセルに接続されるウェル線ＳＬ１には、０Ｖが印加される。選択メモリセルに接続されるウェル線ＳＬ１以外のウェル線、すなわち、ＳＬ０、ＳＬ２には、Ｖｎｗが印加される。また、ビット線ＢＬ０〜ＢＬ２、プレート線ＰＬ０〜ＰＬ２には、すべて０Ｖが印加される。
選択メモリセルの、強誘電体膜に印加される電圧の電圧差はＶｗ（＝Ｖｗ−０Ｖ）となる。電圧Ｖｗは、強誘電体膜の分極反転閾値を超える電圧である。ここで、Ｖｗは正の電圧とする。Ｖｎｗの値は、Ｖｗの値よりも小さい。ＶｎｗおよびＶｗ−Ｖｎｗが、強誘電体膜の分極反転閾値を超えないようＶｎｗの値を設定する。
上記のように、各配線の電圧を設定することで、選択メモリセルの強誘電体膜にはゲート電極側を正とする分極反転閾値を超える電圧Ｖｗが印加される。したがって、強誘電体膜が、基板側が正、ゲート電極側が負になるよう分極し、選択メモリセルに１データが書き込まれる。
また、選択メモリセル以外のメモリセル、すなわち、非選択メモリセルの強誘電体膜には、分極反転閾値を超えない電圧ＶｎｗまたはＶｗ−Ｖｎｗしか印加されない。したがって、非選択メモリセルに１データが書き込まれず、データの書き換えは生じない。
一方、選択メモリセルに０データを書き込む場合、選択メモリセルに接続されるワード線ＷＬ１に、０Ｖを印加する。選択メモリセルに接続されるワード線ＷＬ１以外のワード線、すなわち、ワード線ＷＬ０、ＷＬ２、ＷＬ３にはＶｎｗが印加される。選択メモリセルに接続されるウェル線ＳＬ１には、Ｖｗが印加される。選択メモリセルに接続されるウェル線ＳＬ１以外のウェル線、すなわち、ＳＬ０、ＳＬ２には、０Ｖが印加される。また、ビット線ＢＬ０〜ＢＬ２、プレート線ＰＬ０〜ＰＬ２には、すべて０Ｖが印加される。
上記のように、各配線の電圧を設定することで、選択メモリセルの強誘電体膜にはゲート電極側を負とする分極反転閾値を超える電圧Ｖｗが印加される。したがって、強誘電体膜が、基板側が負、ゲート電極側が正になるよう分極し、選択メモリセルに０データが書き込まれる。
また、選択メモリセル以外のメモリセル、すなわち、非選択メモリセルの強誘電体膜には、分極反転閾値を超えない電圧ＶｎｗまたはＶｗ−Ｖｎｗしか印加されない。したがって、非選択メモリセルに０データが書き込まれず、データの書き換えは生じない。
次に、データの読み出し動作について、図１０を参照して説明する。
選択メモリセルのデータ読み出し時には、選択メモリセルに接続されるワード線ＷＬ１に、トランジスタがオン動作する電圧Ｖｏｎを印加する。選択メモリセルに接続されるプレート線ＰＬ１には０Ｖ、選択メモリセルに接続されるビット線ＢＬ１にはＶｒを印加する。選択メモリセルに接続されるウェル線ＳＬ１には、０Ｖが印加される。
ワード線ＷＬ１以外のワード線、すなわち、ワード線ＷＬ０、ＷＬ２、ＷＬ３には、Ｖｏｆｆが印加される。また、ビット線ＢＬ１以外のビット線、すなわち、ＢＬ０、ＢＬ２には０Ｖが印加される。また、プレート線ＰＬ１以外のプレート線、すなわち、プレート線ＰＬ０、ＰＬ２には０Ｖが印加される。ウェル線ＳＬ１以外のウェル線、すなわち、ウェル線ＳＬ０、ＳＬ２には、Ｖｓが印加される。
ここで、Ｖｏｎは、トランジスタはオン動作するが、強誘電体膜は分極反転しない電圧を設定する。すなわち、Ｖｏｎは、分極反転閾値を超えない電圧である。電圧Ｖｏｆｆは、トランジスタがオン動作しない電圧が設定される。Ｖｏｆｆは、例えば、０Ｖまたは負の電圧である。電圧Ｖｏｆｆは、強誘電体膜が分極反転しない絶対値をとるように、すなわち、強誘電体膜の分極反転閾値を超えないように設定する。
また、Ｖｓは、ＶｏｎとＶｓの電圧差（電位差）、および、ＶｏｆｆとＶｓの電圧差（電位差）がいずれも強誘電体膜を分極反転しない電圧を設定する。すなわち、強誘電体膜の分極反転閾値を超えないように設定する。
上記のように、各配線の電圧を設定することで、非選択メモリセルのデータを書き換えることなく、また、非選択メモリセルのデータを読み出すことなく、選択メモリセルに書き込まれていたデータのみを読み出すことが可能となる。また、選択メモリセルのデータの書き換えも生じない。よって、選択メモリセルのデータの再書き込み動作も不要である。
以上のように、比較形態の半導体記憶装置では、ワード線１２、ビット線１４、プレート線１６、および、ｐウェル領域（ウェル線）３４の電圧を制御することで、メモリセル毎にデータの書き込み、および、読み出しが可能となる。
本実施形態の半導体記憶装置は、ドレイン領域２０とチャネル領域２４が同じｎ型のＴＦＥＴを、メモリセルのトランジスタとして用いる。この構成により、ゲート電極１２ａとドレイン領域２０間に印加される電圧により、強誘電体膜１８を分極反転して、データの書き込みを行うことが可能となる。また、この構成により、メモリセル毎のランダムアクセスが可能になる。
本実施形態の半導体記憶装置は、ワード線１２、ビット線１４、プレート線１６の電圧制御で、メモリセルのランダムアクセス動作が可能である。例えば、比較形態のようなウェル線を含めた制御は不要である。したがって、制御回路の構成が簡易になる。また、ウェル線を形成するための付加的なプロセスも不要となる。したがって、製造プロセスが簡略化される。
本実施形態では、プレート線（第２の配線）１６が、ワード線１２に対し平行な方向に延伸する。また、ビット線（第１の配線）１４は、ワード線１２に対し垂直な方向に延伸する。この構成により、ビット線（第１の配線）１４のピッチを、配線加工の最小ピッチとすることが可能となる。したがって、メモリセルの微細化が実現される。
また、本実施形態では、ビット線接続部１４ａと、プレート線接続部１６ａの双方が、２つのメモリセル間で共通化されている。したがって、メモリセルの微細化が実現される。
また、本実施形態では、ＴＦＥＴをトランジスタとして用いることにより、低電圧での読み出し動作を実現することが可能である。
本実施形態の強誘電体膜１８としては、強誘電性を備える酸化ハフニウム（ＨｆＯ）、酸化ジルコニウム（ＺｒＯ）、または、酸化アルミニウム（ＡｌＯ）のいずれかを適用することが望ましい。これらの膜は、トランジスタへのｈｉｇｈ−ｋ絶縁膜としても使用され、半導体プロセスとの整合性が高いからである。
（第２の実施形態）
本実施形態の半導体記憶装置は、第１の配線および第２の配線がゲート電極配線に対し垂直な方向に延伸する点で、第１の実施形態と異なっている。ＴＦＥＴを用いる構成およびその作用等、第１の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体記憶装置の模式断面図である。図１２は、本実施形態の半導体記憶装置のレイアウト図である。図１２は、メモリセルアレイの１部の領域を切り出した上面図である。図１１（ａ）は、図１２のＧＧ断面図、図１１（ｂ）は図１２のＨＨ断面図、図１１（ｃ）は図１２のＩＩ断面図である。
図１２に示すように、複数のメモリセルがマトリックス状に配置される。図１２中、太枠で囲まれた領域が１個のメモリセル、すなわちユニットセルを示す。
図１１、図１２中、第１の実施形態と共通する構成要素については同一の符号をつけている。以下の説明では、第１の実施形態と重複する点については、記述を省略する。
さらに、本実施形態の半導体記憶装置は、複数のワード線（ゲート電極配線）１２、複数のビット線（第１の配線）１４、および、複数のプレート線（第２の配線）１６を備える。ゲート電極配線１２、ビット線１４、および、プレート線１６は、各メモリセルに記憶されるデータの書き込み、読み出し、または、消去のために所定の電圧を印加する。
ビット線（第１の配線）１４およびプレート線（第２の配線）１６は、ワード線１２に対し垂直な方向に延伸する。
本実施形態の半導体記憶装置でも、第１の実施形態同様、図１１および図１２に示すように、ビット線（第１の配線）１４とドレイン領域（第１の不純物領域）２０とのビット線接続部１４ａが、ビット線１４の延伸する方向に隣接する２個のメモリセル間で共通化されている。また、プレート線（第２の配線）１６とソース領域（第２の不純物領域）２２とのプレート線接続部１６ａが、ビット線１４の延伸する方向に隣接する２個のメモリセル間で共通化されている。したがって、メモリセルの微細化が実現される。もっとも、ビット線接続部１４ａまたはプレート線接続部１６ａを共通化しない構成とすることも可能である。
以下、本実施形態の半導体記憶装置の動作方法について説明する。
図１３は、本実施形態の半導体記憶装置の回路構成図である。図１４は、本実施形態の半導体記憶装置の書き込み動作の説明図である。図１５は、本実施形態の半導体記憶装置の読み出し動作の説明図である。図中、複数のワード線（ゲート電極配線）１２をＷＬ０〜ＷＬ３、複数のビット線（第１の配線）１４をＢＬ０〜ＢＬ２、複数のプレート線（第２の配線）１６をＰＬ０〜ＰＬ２で示す。また、図１４、図１５中、データの書き込み、読み出しの対象として着目する選択メモリセル（図中のメモリセルａ）を、破線の円で示す。
本実施形態は、プレート線（第２の配線）ＰＬ０〜ＰＬ２が、ワード線（ゲート電極配線）ＷＬ０〜ＷＬ３に直交する点で、第１の実施形態と異なるが、動作方法については基本的に同様である。したがって、動作方法の詳細は省略する。
まず、データの書き込み動作について説明する。図１４（ａ）が１データの書き込みの際に、各配線に印加される電圧を示す。図１４（ｂ）が０データの書き込みの際に、各配線に印加される電圧を示す。
選択メモリセルに１データを書き込む場合、選択メモリセルのビット線ＢＬ１に０Ｖを印加する。そして、選択メモリセルのワード線ＷＬ１に、電圧Ｖｗを印加する。
ビット線ＢＬ１以外のビット線、すなわち、ビット線ＢＬ０、ＢＬ２にはＶｎｗが印加される。また、ワード線ＷＬ１以外のワード線ＷＬ０、ＷＬ２、ＷＬ３には０Ｖが印加される。そして、すべてのプレート線ＰＬ０〜ＰＬ２には、０Ｖが印加される。
上記のように、各配線の電圧を設定することで、選択メモリセルに１データが書き込まれる。また、非選択メモリセルに１データが書き込まれず、データの書き換えは生じない。
一方、選択メモリセルに０データを書き込む場合、選択メモリセルのビット線ＢＬ１にＶｗを印加する。そして、選択セルのワード線ＷＬ１に、０Ｖを印加する。
ビット線ＢＬ１以外のビット線、すなわち、ビット線ＢＬ０、ＢＬ２にはＶｎｗが印加される。また、ワード線ＷＬ１以外のワード線ＷＬ０、ＷＬ２、ＷＬ３にはＶｎｗが印加される。そして、すべてのプレート線ＰＬ０〜ＰＬ２には、Ｖｎｗが印加される。
上記のように、各配線の電圧を設定することで、選択メモリセルに０データが書き込まれる。また、非選択メモリセルに０データが書き込まれず、データの書き換えは生じない。
次に、データの読み出し動作について図１５を参照して説明する。
選択メモリセルのデータ読み出し時には、選択メモリセルに接続されるワード線ＷＬ１に、トランジスタがオンする電圧Ｖｏｎを印加する。選択メモリセルに接続されるプレート線ＰＬ１には０Ｖ、選択メモリセルに接続されるビット線ＢＬ１にはＶｒを印加する。
ワード線ＷＬ１以外のワード線、すなわち、ワード線ＷＬ０、ＷＬ２、ＷＬ３には、Ｖｏｆｆが印加される。また、ビット線ＢＬ１以外のビット線、すなわち、ＢＬ０、ＢＬ２には０Ｖが印加される。また、プレート線ＰＬ１以外のプレート線、すなわち、プレート線ＰＬ０、ＰＬ２には０Ｖが印加される。
上記のように、各配線の電圧を設定することで、非選択メモリセルのデータを書き換えることなく、また、非選択メモリセルのデータを読み出すことなく、選択メモリセルに書き込まれていたデータのみを読み出すことが可能となる。また、選択メモリセルのデータの書き換えも生じない。
本実施形態の半導体記憶装置は、第１の実施形態同様、簡易な構成で、メモリセル毎のランダムアクセスが可能になる。また、ウェル配線が不要になることでプロセスの複雑化を回避できる。
さらに、本実施形態では、ビット線（第１の配線）１４およびプレート線（第２の配線）１６の両方を、ワード線１２に対し垂直な方向に延伸する構成とすることで、ビット線１４とプレート線１６を同一の導電層で形成することが可能となる。したがって、製造プロセスが一層簡易になるという効果がある。
（第３の実施形態）
本実施形態の半導体記憶装置は、半導体層がＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のＳＯＩ層である点で、第１の実施形態と異なっている。ＴＦＥＴを用いる構成およびその作用等、第１の実施形態と重複する内容については記述を省略する。
図１６は、本実施形態の半導体記憶装置の模式断面図である。メモリセルのレイアウトは、第１の実施形態で示した図２と同様である。したがって、メモリセルのレイアウトについては図２を参照する。図１６（ａ）は、図２のＡＡ断面図、図１６（ｂ）は図２のＢＢ断面図、図１６（ｃ）は図２のＣＣ断面図である。
図１６中、第１の実施形態と共通する構成要素については同一の符号をつけている。以下の説明では、第１の実施形態と重複する点については、記述を省略する。
本実施形態の半導体記憶装置は、ＳＯＩ基板５０を用いて形成されている。ＳＯＩ基板５０は、ｐ型基板５０ａ、絶縁層５０ｂ、ＳＯＩ層５０ｃで構成される。ＳＯＩ層５０ｃに、ｎ型のドレイン領域（第１の不純物領域）２０、ｐ型のソース領域（第２の不純物領域）２２、ｎ型のチャネル領域（第３の不純物領域）２４が形成される。
本実施形態の半導体記憶装置は、第１の実施形態同様、簡易な構成で、メモリセル毎のランダムアクセスが可能になる。また、メモリセルの微細化が実現される。
さらに、通常の基板を用いる場合には、ソース及びドレインに印加した電圧と基板電位の関係により順バイアスが生じて基板側へリーク電流が発生する等の問題を回避するため、基板電位を制御して逆バイアス状態にする必要が生じるが、ＳＯＩ基板５０を用いることにより、基板電位を制御することが不要となる。したがって、回路設計が容易になる。また、製造プロセスが簡略になる。
（第４の実施形態）
本実施形態の半導体記憶装置は、半導体層が柱状であり、ゲート電極が半導体層の周囲に設けられる点で、第１の実施形態と異なっている。ＴＦＥＴを用いる構成およびその作用等、第１の実施形態と重複する内容については記述を省略する。
図１７は、本実施形態の半導体記憶装置の模式断面図である。図１７（ａ）はワード線の伸長方向に垂直な方向の断面図、図１７（ｂ）はワード線の伸長方向に平行な方向の断面図である。
図１７中、第１の実施形態と共通する構成要素については同一の符号をつけている。以下の説明では、第１の実施形態と重複する点については、記述を省略する。
ｐ型の半導体基板１１上に、柱状の半導体層６０が設けられている。柱状の半導体層６０は、例えば、単結晶または多結晶のシリコンである。
柱状の半導体層６０に、ｎ型のドレイン領域（第１の不純物領域）２０、ｐ型のソース領域（第２の不純物領域）２２、ｎ型のチャネル領域（第３の不純物領域）２４が設けられている。そして、強誘電体膜１８およびゲート電極１２ａが、柱状の半導体層６０のｎ型のチャネル領域２４の周囲に設けられる。
本実施形態の半導体記憶装置は、メモリセルのトランジスタが縦型トランジスタで構成される。さらに、柱状の半導体層６０のｎ型のドレイン領域２０の周囲にビット線接続部１４ａがコンタクトし、ビット線接続部１４ａを通じてワード線１２に対し垂直な方向に延伸する複数のビット線（第１の配線）１４の１本にｎ型のドレイン領域２０が接続される。また、ｐ型のソース領域２２上にプレート線接続部１６ａがコンタクトし、プレート線接続部１６ａを通じてワード線１２に対し平行な方向に延伸する複数のプレート線（第２の配線）１６の１本にｐ型のソース領域２２が接続される。
本実施形態の半導体記憶装置は、基本的には、公知の縦型トランジスタの製造方法を用いて製造することが可能である。柱状の半導体層６０を形成する際に、柱状の半導体層６０のビット線１４側に、例えば、ｎ型不純物のイオン注入によりｎ型のドレイン領域（第１の不純物領域）２０、ｎ型のチャネル領域（第３の不純物領域）２４を形成する。また、柱状の半導体層６０のプレート線１６側に、ｐ型不純物のイオン注入により、ｐ型のソース領域（第２の不純物領域）２２を形成する。
本実施形態の半導体記憶装置は、第１の実施形態と同様の手順で動作させることが可能である。
本実施形態の半導体記憶装置は、第１の実施形態同様、簡易な構成で、メモリセル毎のランダムアクセスが可能になる。そして、縦型トランジスタ構造とすることで、一層のメモリセルの微細化が実現可能となる。また、縦型トランジスタ構造とすることで、チャネル長の最適化が容易となる。
（第５の実施形態）
本実施形態の半導体記憶装置は、メモリセルの活性領域が、ゲート電極配線に対して０度より大きく９０度未満の角度で延伸する点で、第１の実施形態と異なっている。ＴＦＥＴを用いる構成およびその作用等、第１の実施形態と重複する内容については記述を省略する。
図１８は、本実施形態の半導体記憶装置のレイアウト図である。図１９は、本実施形態の半導体記憶装置の模式断面図である。図１８は、メモリセルアレイの１部の領域を切り出した上面図である。図１９（ａ）は、図１８のＪＪ断面図、図１９（ｂ）は図１８のＫＫ断面図である。
図１８に示すように、複数のメモリセルがマトリックス状に配置される。図１８中、太枠で囲まれた領域が１個のメモリセル、すなわちユニットセルを示す。
図１８、図１９中、第１の実施形態と共通する構成要素については同一の符号をつけている。以下の説明では、第１の実施形態と重複する点については、記述を省略する。
図１８に点線で示すように、本実施形態の半導体記憶装置は、活性領域７０が、ゲート電極配線１２に対して０度より大きく９０度未満の角度で延伸する。活性領域７０に、ｎ型のドレイン領域（第１の不純物領域）２０、ｐ型のソース領域（第２の不純物領域）２２、ｎ型のチャネル領域（第３の不純物領域）２４が設けられる。
強誘電体膜１８およびゲート電極１２ａは、半導体基板（半導体層）１０に設けられたトレンチ内に埋め込まれる。ゲート電極１２ａの上部にはビット線接続部１４ａやプレート線接続部１６ａのコンタクトホールを形成する際、エッチングストッパーとして機能するエッチングストッパー層７２が設けられている。エッチングストッパー層７２は、例えば、窒化シリコン（ＳｉＮ）である。
ゲート電極１２ａのうち、トランジスタとして機能する領域は、活性領域７０部分に埋め込まれる。ゲート電極１２ａのうち、トランジスタとして機能しない領域は、素子分離領域２６部分に埋め込まれる。
素子分離領域２６の深さは、ｎ型のチャネル領域（第３の不純物領域）２４の深さよりも深い。
活性領域７０の延伸する方向に隣接し、異なる活性領域７０に形成される２個のメモリセルが、同一のビット線１４に接続される。
また、プレート線（第２の配線）１６とソース領域（第２の不純物領域）２２とを接続するプレート線接続部１６ａが、活性領域７０の延伸する方向に隣接し、同一の活性領域７０に形成される２個のメモリセル間で共通化されている。
本実施形態の半導体形態を製造する場合、まず、第１の実施形態同様、ｐ型半導体基板１０に、素子分離領域２６を形成する。この際、活性領域が、ゲート電極配線１２に対して０度より大きく９０度未満の角度で延伸するようパターニングする。
次に、ｎ型不純物のイオン注入により、チャネル領域２４を形成する。次に、ｐ型半導体基板１０および素子分離領域２６を、エッチングしてゲート電極１２ａ埋め込み用のトレンチを形成する。
次に、トレンチ内に、強誘電体膜１８、ゲート電極１２ａを埋め込み、最上部にエッチングストッパー層７２を形成する。
次に、ゲート電極１２ａが埋め込まれていない活性領域７０にドレイン領域２０およびソース領域２２を形成した後、エッチングストッパー層７２をエッチングストッパーとして、プレート線接続部１６ａのコンタクトホールを形成する。その後、プレート線１６を形成する。また、エッチングストッパー層７２をエッチングストッパーとして、ビット線接続部１４ａのコンタクトホールを形成する。その後、ビット線１４を形成する。
以上の製造方法により、図１８および図１９に示す半導体記憶装置が製造される。
本実施形態の半導体記憶装置は、第１、２の実施形態と同様の手順で動作させることが可能である。
本実施形態の半導体記憶装置は、第１の実施形態同様、簡易な構成で、メモリセル毎のランダムアクセスが可能になる。そして、活性領域７０がゲート電極配線１２に対して斜めになるレイアウトとすることで、メモリセルを一層微細化することが可能となる。すなわち、メモリセルの充填密度が向上する。
なお、ゲート電極１２ａを半導体基板１０に埋め込まずとも、本実施形態のメモリセルのレイアウトを実現することは可能である。
また、メモリセルの充填密度を上げる観点から、活性領域７０が、ゲート電極配線１２に対して６０度以上８０度以下の角度で延伸することが望ましい。
上記の第１ないし第５の実施形態では、第１導電型をｎ型、第２導電型をｐ型とする場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型としてもかまわない。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体基板（半導体層）
１２ ゲート電極配線
１２ａ ゲート電極
１４ ビット線
１４ａ ビット線接続部
１６ プレート線
１６ａ プレート線接続部
１８ 強誘電体膜
２０ ドレイン領域（第１の不純物領域）
２２ ソース領域（第２の不純物領域）
２４ チャネル領域（第３の不純物領域）
２６ 素子分離領域
５０ ＳＯＩ基板
５０ｃ ＳＯＩ層
６０ 半導体層

Claims (5)

  1. 半導体層と、
    ゲート電極と、
    前記半導体層と前記ゲート電極との間に設けられる強誘電体膜と、
    前記ゲート電極の一方の側の前記半導体層に設けられる第１導電型の第１の不純物領域と、
    前記ゲート電極の他方の側の前記半導体層に設けられる第２導電型の第２の不純物領域と、
    前記第１の不純物領域および前記第２の不純物領域で挟まれた前記半導体層に前記ゲート電極に対向して設けられ、前記第１の不純物領域より第１導電型の不純物濃度の低い第１導電型の第３の不純物領域と、
    前記第１の不純物領域にコンタクトする接続部を通じて前記第１の不純物領域に接続される第１の配線と、
    前記第２の不純物領域にコンタクトする接続部を通じて前記第２の不純物領域に接続される第２の配線と、
    を備えることを特徴とする半導体記憶装置。
  2. マトリックス状に配置される複数のメモリセルと、
    複数のゲート電極配線と、
    複数の第１の配線と、
    複数の第２の配線と、を備え、
    各々の前記メモリセルが、
    半導体層と、
    前記ゲート電極配線の１本に接続されるゲート電極と、
    前記半導体層と前記ゲート電極との間に設けられる強誘電体膜と、
    前記ゲート電極の一方の側の前記半導体層に設けられ、前記第１の配線の１本に接続される第１導電型の第１の不純物領域と、
    前記ゲート電極の他方の側の前記半導体層に設けられ、前記第２の配線の１本に接続される第２導電型の第２の不純物領域と、
    前記第１の不純物領域および前記第２の不純物領域で挟まれた前記半導体層に前記ゲート電極に対向して設けられ、前記第１の不純物領域より第１導電型の不純物濃度の低い第１導電型の第３の不純物領域と、
    を有する半導体記憶装置の動作方法であって、
    前記複数のメモリセルから選択される選択メモリセルのデータ読み出し時に、
    前記選択メモリセルに接続される前記第１の配線に第１の電圧を印加し、前記選択メモリセルに接続される前記第２の配線に前記第１の電圧と異なる第２の電圧を印加し、前記選択メモリセルに接続される前記ゲート電極配線に前記第２の電圧と異なる第３の電圧を前記選択メモリセルのトランジスタがオン動作するように印加し、前記選択メモリセルに接続される前記第１の配線と前記選択メモリセルに接続される前記第２の配線間に流れる電流を検知することを特徴とする半導体記憶装置の動作方法。
  3. 前記複数のメモリセルから選択される選択メモリセルのデータ書き込み時に、前記選択メモリセルに接続される前記ゲート電極配線と前記第１の配線間の電圧が前記強誘電体膜の分極反転閾値を超え、前記選択メモリセル以外の非選択メモリセルに接続される前記ゲート電極配線と前記第１の配線間の電圧が前記強誘電体膜の分極反転閾値を超えないように、前記ゲート電極配線と前記第１の配線の電圧を設定することを特徴とする請求項２記載の半導体記憶装置の動作方法。
  4. 前記選択メモリセルのデータ読み出し時に、前記選択メモリセルのトランジスタがオン動作するような電圧が印加された前記ゲート電極配線以外の他のゲート電極配線に、前記他のゲート電極配線に接続される非選択メモリセルのトランジスタがオン動作しないような電圧を印加するとともに、前記選択メモリセルおよび前記非選択メモリセルの前記ゲート電極と前記第１の不純物領域間の電位差が前記強誘電体膜の分極反転閾値を超えないように、前記第１の配線の電圧を設定することを特徴とする請求項２記載の半導体記憶装置の動作方法。
  5. 前記選択メモリセルおよび前記選択メモリセル以外の非選択メモリセルの前記第１の不純物領域に前記第１の配線の電圧が印加されることを特徴とする請求項２ないし請求項４いずれか一項記載の半導体記憶装置の動作方法。
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