WO2021039300A1 - 半導体素子、不揮発性記憶装置、積和演算装置、及び半導体素子の製造方法 - Google Patents

半導体素子、不揮発性記憶装置、積和演算装置、及び半導体素子の製造方法 Download PDF

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WO2021039300A1
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memory
wiring
multiplication
layer
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塚本　雅則
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ソニーセミコンダクタソリューションズ株式会社
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout

Definitions

  • the present technology relates to a semiconductor element having a non-volatile memory function, a non-volatile storage device, a product-sum calculation device, and a method for manufacturing the semiconductor element.
  • Non-Patent Document 1 describes a MOSFET-type arithmetic circuit provided with a floating gate.
  • This arithmetic circuit has a plurality of memory cells designed based on the NOR type flash memory. Each memory cell stores a preset load value and outputs a signal representing a multiplication value of an input value input as an analog signal and the load value. Further, in the arithmetic circuit, a neuromorphic network for calculating the sum of these multiplication values is configured, and arithmetic processing such as machine learning is executed.
  • the purpose of the present technology is to improve the reliability of a device having a non-volatile memory function and to achieve miniaturization, such as a semiconductor device, a non-volatile storage device, and a product-sum calculation device. And to provide a method for manufacturing a semiconductor device.
  • the semiconductor element includes a plurality of first wirings, a plurality of second wirings, a plurality of third wirings, and a plurality of memory units. ..
  • the plurality of first wires are arranged parallel to each other.
  • the plurality of second wirings are arranged adjacent to and parallel to each of the plurality of first wirings.
  • the plurality of third wirings are arranged so as to be orthogonal to the first and second wirings.
  • Each of the plurality of memory units is arranged obliquely with respect to the non-volatile memory layer that maintains the state set via the third wiring and the third wiring, and is in the state of the memory layer.
  • it has an active layer for conducting the first and second wirings adjacent to each other, and is a MOSFET type.
  • the semiconductor element is provided with first, second, and third wirings, and a MOSFET-type memory unit having a non-volatile memory layer and an active layer. Since the third wiring that sets the state of the memory layer is arranged orthogonal to the first and second wirings, a situation in which a memory layer other than the target memory layer is rewritten is avoided. Further, since the active layer is arranged diagonally with respect to the third wiring, it is possible to arrange the adjacent memory units close to each other. This makes it possible to improve the reliability of the element having the non-volatile memory function and to achieve miniaturization.
  • the memory layer may be a gate dielectric film made of a ferroelectric substance.
  • the memory unit may be an nMOSFET type element.
  • the memory unit is connected to a first electrode unit that connects the active layer to the first wiring, a second electrode unit that connects the active layer to the second wiring, and the third wiring. It may have a third electrode portion that controls the state of the memory layer.
  • the first electrode portion and the second electrode portion may be arranged with the third wiring interposed therebetween.
  • the first wiring may be a source line.
  • the second wiring may be a bit wire.
  • the third wiring may be a word line.
  • each of the plurality of memory units may be a non-volatile memory cell that outputs a state stored in the memory layer by being selected by the word line and the bit line.
  • the source line and the bit line may form a set of wiring pairs and may be arranged so that the arrangement relationship between the source line and the bit line in the wiring pair adjacent to each other is reversed.
  • the source line and the bit line may form a set of wiring pairs and may be arranged so that the source line and the bit line included in the wiring pair adjacent to each other have the same arrangement relationship.
  • the first wiring may be a drive line that supplies a drive voltage.
  • the second wiring may be an output line.
  • the third wiring may be an input line into which an input signal representing an input value is input.
  • each of the plurality of memory units is a multiplication cell that generates a charge corresponding to a multiplication value obtained by multiplying a load value according to the state of the memory layer and the input value, and generates a charge corresponding to the multiplication value.
  • the product-sum calculation device may be configured by outputting to the common output line.
  • the output line may include a first output line and a second output line arranged on both sides of the drive line.
  • the product-sum calculation device has the first multiplication cell connected to the input line and the first output line, the input line common to the first multiplication cell, and the second output. It may be composed of a pair of multiplication cells including a second multiplication cell connected to a line.
  • the drive voltage may be higher than the voltage of the output line.
  • the multiplication cell is an nMOSFET type element, and may have a high resistance element arranged between the active layer and the drive line.
  • the high resistance element may be a resistance element having a resistance value of 1 M ⁇ or more.
  • the semiconductor element may further have a separation region in which the first and second wirings are provided along the extending direction and the memory portion is not formed.
  • the memory units adjacent to each other along the third wiring may be separated by the separation area.
  • the memory units adjacent to each other along the third wiring may be connected to the common second wiring.
  • a write voltage is applied to the memory layer of the memory unit that is the write target, and one-third of the write voltage is applied to the memory layer of the other memory unit that is not the write target. Voltage, or two-thirds of the voltage may be applied.
  • the non-volatile storage device includes a plurality of source lines, a plurality of bit lines, a plurality of word lines, and a plurality of memory cells.
  • the plurality of source lines are arranged parallel to each other.
  • the plurality of bit lines are arranged adjacent to and parallel to each of the plurality of source lines.
  • the plurality of word lines are arranged so as to be orthogonal to the source line and the bit line.
  • Each of the plurality of memory cells is arranged obliquely with respect to the word line and a non-volatile memory layer that maintains a state set via the word line, and is arranged at an angle to each other depending on the state of the memory layer. It is a MOSFET type with an active layer that conducts the adjacent source line and the bit line.
  • the product-sum calculation device includes a plurality of drive lines, a plurality of output lines, a plurality of input lines, and a plurality of multiplication cells.
  • the plurality of drive lines are arranged parallel to each other.
  • the plurality of output lines are arranged adjacent to and parallel to each of the plurality of drive lines.
  • the plurality of input lines are arranged so as to be orthogonal to the drive line and the output line.
  • Each of the plurality of multiplication cells is arranged obliquely with respect to the input line and a non-volatile memory layer that maintains a state set via the input line, and is arranged at an angle to each other depending on the state of the memory layer. It has an adjacent drive line and an active layer that conducts the output line, and is a MOSFET type.
  • An input signal representing an input value may be input to each of the plurality of input lines.
  • each of the plurality of multiplication cells may generate a charge corresponding to the multiplication value obtained by multiplying the load value according to the state of the memory layer and the input value and output the charge to the output line.
  • the product-sum calculation device further calculates the sum of the multiplication values in the group of multiplication cells based on the electric charge output to the output line by the group of multiplication cells connected to the common output line. It may be provided with a plurality of output units for outputting the representative product-sum signal.
  • Each of the plurality of input lines includes the group of multiplication cells and the output unit, and a plurality of product-sum calculation units capable of outputting the product-sum signal may be connected in parallel.
  • the method for manufacturing a semiconductor element according to one embodiment of the present technology includes a plurality of first wirings arranged in parallel with each other and a plurality of second wirings arranged in parallel adjacent to each of the plurality of first wirings.
  • an active layer that conducts the first and second wirings adjacent to each other is formed obliquely with respect to the third wiring according to the state of the memory layer.
  • the non-volatile memory layer that maintains the set state is formed via the wiring of 3.
  • FIG. 1 It is a figure for demonstrating the writing operation and calculation operation of a load value in a product-sum calculation apparatus. It is a schematic diagram which shows the other configuration example of the product-sum calculation apparatus. It is a top view and sectional view which show each process of the manufacturing method of the product-sum calculation apparatus shown in FIG. It is a top view and sectional view which show each process of the manufacturing method of the product-sum calculation apparatus shown in FIG. It is a schematic diagram which shows the structural example of the product-sum calculation apparatus which concerns on other embodiment.
  • FIG. 1 is a schematic view showing a configuration example of a non-volatile storage device according to the first embodiment of the present technology.
  • the non-volatile storage device 100 is a non-volatile semiconductor memory capable of maintaining the recorded data even when the power supply is stopped.
  • the non-volatile storage device 100 corresponds to a semiconductor element.
  • the semiconductor element is, for example, an integrated element in which a plurality of elements are integrated on a semiconductor substrate.
  • FIG. 1 schematically shows a perspective plan view of the non-volatile storage device 100 integrated on the semiconductor substrate.
  • the non-volatile storage device 100 has a plurality of source lines 10, a plurality of bit lines 11, a plurality of word lines 12, and a plurality of memory cells 13.
  • One source line 10, one bit line 11, and one word line 12 are connected to one memory cell 13.
  • a multi-valued method for storing data of 1 bit or more may be used. First, the arrangement of each wiring (source wire 10, bit wire 11, and word wire 12) will be described.
  • the plurality of source lines 10 are arranged parallel to each other.
  • the source line 10 is a wiring that supplies a source voltage to each memory cell 13.
  • two source lines 10 SL: Source Lines
  • the source wire 10 corresponds to the first wiring.
  • the direction in which the source line 10 extends (the left-right direction in the figure) is referred to as the X direction.
  • the direction orthogonal to the X direction in the substrate plane is described as the Y direction.
  • the depth direction orthogonal to the XY plane (board plane) is described as the Z direction.
  • the plurality of bit lines 11 are arranged adjacent to and parallel to each of the plurality of source lines 10. That is, each bit line 11 is arranged next to the corresponding source line 10 along the X direction.
  • the bit line 11 is a wiring used for selecting a target memory cell 13 together with a word line 12 described later, and a signal corresponding to the read data is output.
  • one source wire 10 and one bit wire 11 form a pair of wirings. Therefore, the total number of source lines 10 and the total number of bit lines 11 are equal to each other.
  • two bit lines 11 BL: Bit Line
  • the bit wire 11 corresponds to the second wiring.
  • the source line 10 and the bit line 11 are wirings arranged on the uppermost layer in the perspective plan view shown in FIG. Typically, the source line 10 and the bit line 11 are laminated at the same timing. In FIG. 1, the portion arranged under the source line 10 and the bit line 11 and overlapping with each wiring is represented by a gray line.
  • the plurality of word lines 12 are arranged so as to be orthogonal to the source line 10 and the bit line 11.
  • the state in which the wiring is orthogonal is a state in which the wiring is orthogonal in a plan view viewed from a direction (Z direction) orthogonal to the substrate plane.
  • Each word line 12 is arranged along the Y direction at a position deeper than the source line 10 and the bit line 11, and is orthogonal to the source line 10 and the bit line 11 in a plan view.
  • the word line 12 is used together with the above-mentioned bit line 11 to select a target memory cell 13.
  • the word line 12 is a wiring that supplies a control voltage for writing or reading data to, for example, a target memory cell 13.
  • four word lines 12 WL: Word Lines
  • the word line 12 corresponds to the third wiring.
  • the plurality of memory cells 13 are MOSFET-type elements that store data using the structure of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). As shown in FIG. 1, each memory cell 13 is provided for each of a plurality of word lines 12 in an area sandwiched between source lines 10 and bit lines 11 (wiring pairs) corresponding to each other. Therefore, the non-volatile storage device 100 is configured with a memory array in which a plurality of memory cells 13 are arranged in a grid pattern. In FIG. 1, the area occupied by a single memory cell 13 in the XY plane (hereinafter referred to as cell area 1) is illustrated by a thick solid rectangular area. In the present embodiment, the memory cell 13 corresponds to the memory unit. Each memory cell 13 has a memory layer 20 and an active layer 21.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • the memory layer 20 is arranged below the word line 12.
  • the memory layer 20 is arranged directly below the word line 12 so as to overlap the word line 12.
  • the memory layer 20 is a layer in which data is stored, and is configured by using a material that maintains a state according to the value of the data. By using such a material, a non-volatile memory layer 20 that maintains data even when the power supply is stopped is configured.
  • the word line 12 is used. More specifically, by setting the voltage of the word line 12 to a predetermined value, the state of the memory layer 20 is changed, and data setting (writing) is executed. In this way, the memory layer 20 maintains the state set via the word line 12.
  • a ferroelectric material is used as the memory layer 20.
  • a ferroelectric material is a material that generates spontaneous polarization (residual polarization) inside the material. For example, it is possible to record 1-bit data depending on the direction of spontaneous polarization.
  • the non-volatile memory layer 20 is configured by using the ferroelectric material. Therefore, the non-volatile storage device 100 is a ferroelectric memory (FeRAM: Ferroelectric Random Access Memory) that stores data using a ferroelectric substance (memory layer 20). The specific configuration of the memory layer 20 will be described in detail later.
  • the memory cell 13 is a 1T type FeRAM that controls the polarization of the ferroelectric material (memory layer 20) by an electric field between the gate and the substrate or between the gate and the source / drain. Therefore, the memory cell 13 becomes a gain cell capable of amplifying the signal amount that changes due to polarization by the MOSFET. This makes it possible to accurately adjust the signal strength according to the recorded data (direction of polarization), and for example, it is possible to read out a memory with high accuracy.
  • the active layer 21 is a region that contributes to the conduction of the MOSFET, and is formed below the memory layer 20 described above.
  • the active layer 21 includes a source region, a drain region, and a channel region.
  • the source area is the area that becomes the source of the MOSFET
  • the drain area is the area that becomes the drain of the MOSFET.
  • the channel region is a region in which a channel connecting the source region and the drain region is formed. Therefore, the active layer 21 is a layer in which a source region and a drain region are formed at both ends of the channel region.
  • the source region and the drain region may be referred to as a contact region.
  • the active layer 21 is arranged obliquely with respect to the word line 12. That is, the active layer 21 (channel region) is formed at least in a direction different from the direction parallel to the word line 12 (Y direction) or the direction orthogonal to the word line 12 (Y direction).
  • the active layer 21 of each memory cell 13 is typically arranged along the same direction.
  • FIG. 1 schematically shows an active layer 21 arranged diagonally intersecting the word line 12 from the upper left to the lower right in the figure.
  • the angle of intersection between the active layer 21 and the word line 12 is not limited.
  • the intersection angle of the active layer 21 with respect to the word line 12 may be appropriately set according to a design rule regarding the dimensions of each part such as the width of each wiring and the width of the element separation layer described later.
  • contact electrodes 22 are formed at both ends (contact regions) of the active layer 21.
  • One contact region of the active layer 21 is connected to the source wire 10 via the contact electrode 22, and the other contact region is connected to the bit wire 11 via the contact electrode 22. Therefore, the active layer 21 serves as a conduction path connecting the source line 10 and the bit line 11.
  • the active layer 21 is arranged diagonally, a part of the active layer 21 (channel area) is arranged so as to overlap the word line 12 and the memory layer 20. Therefore, in this region, a structure in which the memory layer 20 is sandwiched between the active layer 21 and the word line 12 is realized.
  • data is stored in the region where the memory layer 20 and the active layer 21 intersect in this way.
  • the storage area 2 is schematically illustrated by a thick solid circular area.
  • the state of the memory layer 20 in the storage area 2 (direction of spontaneous polarization, etc.) is rewritten.
  • the resistance of the channel region of the active layer 21 changes depending on the state of spontaneous polarization. For example, suppose that a read voltage is set for each wiring. In this case, the amount of carriers (current value) flowing between the source line 10 and the word line 12 changes according to the state of the memory layer 20. In this way, the active layer 21 conducts the source line 10 and the bit line 11 according to the state of the memory layer 20.
  • the current value according to the data is read out by, for example, a sense amplifier (not shown) via the bit line 11. This makes it possible to read the data stored in the memory layer 20.
  • the memory cell 13 to be read or written in the data is selected. That is, when it is desired to select a certain memory cell 13, the word line 12 and the bit line 11 connected to the memory cell 13 may be selected and a read voltage or a write voltage may be applied.
  • each of the plurality of memory cells 13 functions as a non-volatile memory cell that outputs the state stored in the memory layer 20 by being selected by the word line 12 and the bit line 11. ..
  • the active layer 21 is arranged diagonally with respect to the word line 12. Therefore, it is possible to reduce the interval between the memory cells 13 arranged along the bit line 11 (source line 10).
  • the position in the X direction in which a certain active layer 21 is connected to the source line 10 is the same as the position in the X direction in which the active layer 21 arranged on the left side of the active layer 21 is connected to the bit line 11. ..
  • the position in the X direction in which a certain active layer 21 is connected to the bit line 11 is the same as the position in the X direction in which the active layer 21 arranged on the right side of the active layer 21 is connected to the source line 10.
  • the size of the cell area 1 in the Y direction is set by, for example, a design rule that defines the dimensions of each part. Therefore, the size of the cell region 1 in the Y direction is set to substantially the same value (minimum value in the design rule, etc.) regardless of whether the active layer 21 is oblique or orthogonal to the word line 12, for example. Orthogonal.
  • the size in the X direction orthogonal to the word line 12 can be significantly reduced, and the cell region 1 can be reduced in size. It is possible to reduce the size. This makes it possible to miniaturize the device. As a result, for example, it is possible to reduce the size of the device and increase the density of the memory cells 13. Further, since it is possible to prevent the area of the memory cell 13 from increasing, it is possible to suppress the manufacturing cost.
  • the separation region 3 is provided between the wiring pairs (source wire 10 and bit wire 11) adjacent to each other.
  • the separation region 3 is a region provided along the direction (X direction) in which the source line 10 and the bit line 11 extend, and the memory cell 13 (active layer) is not formed. Therefore, the memory cells 13 adjacent to each other along the word line 12 are separated by the separation area 3. Therefore, for example, one wiring pair is connected to each of the plurality of memory cells 13 arranged along one word line 12.
  • the adjacent memory cells 13 are separated along the word line 12. This makes it possible to individually set the voltage applied to each memory cell 13. As a result, it is possible to reliably read and write data to the memory cell 13, and it is possible to realize highly reliable operation control.
  • the source line 10 and the bit line 11 are arranged so that the arrangement relationship of the source line 10 and the bit line 11 in the wiring pair adjacent to each other is reversed.
  • the bit line 11 is arranged on the upper side and the source line 10 is arranged on the lower side.
  • the source line 10 is arranged on the upper side and the bit line 11 is arranged on the lower side.
  • the adjacent wiring pairs are arranged so that the source line 10 (or bit line 11) of one pair and the source line 10 (or bit line 11) of the other pair are adjacent to each other.
  • peripheral circuits such as. For example, it is possible to form a circuit common to the source line 10 and a circuit common to the bit line 11 together for two lines. As a result, the peripheral circuits can be laid out efficiently, and the layout area can be reduced.
  • the arrangement relationship between the source line 10 and the bit line 11 in each wiring pair may be the same. That is, the source line 10 and the bit line 11 may be arranged so that the arrangement relationship of the source line 10 and the bit line 11 included in the wiring pairs adjacent to each other is the same. Even in such a case, it is possible to properly drive each memory cell 13.
  • FIG. 2 is a schematic view showing a configuration example of a cross section of the element structure of the non-volatile storage device 100.
  • FIG. 2A is a schematic cross-sectional view of the non-volatile storage device 100 cut along the AA line shown in FIG. The AA line is a line that cuts the active layer 21, and
  • FIG. 2A is a cross-sectional view showing the basic structure of the memory cell 13.
  • FIG. 2B is an enlarged view of the dotted rectangular area shown in FIG. 2A.
  • the laminated structure of the non-volatile storage device 100 will be specifically described with reference to FIGS. 2A and 2B.
  • the non-volatile storage device 100 has a source line 10, a bit line 11, a word line 12, and a memory cell 13. Further, the non-volatile storage device 100 further includes a semiconductor substrate 14, an element separation layer 15, and an interlayer film 16.
  • the semiconductor substrate 14 is a substrate made of a semiconductor material and on which a memory cell 13 is formed.
  • a silicon substrate is used.
  • the specific configuration of the semiconductor substrate 14 is not limited.
  • an SOI (Silicon on Insulator) substrate or the like in which an insulating film such as SiO2 is sandwiched between silicon substrates may be used.
  • a substrate formed of another elemental semiconductor such as germanium
  • a substrate formed of a compound semiconductor such as gallium arsenide (GaAs), gallium nitride (GaN), or silicon carbide (SiC) may be used.
  • the element separation layer 15 is formed by using an insulating material, and each memory cell 13 formed on the semiconductor substrate 14 is electrically separated from each other.
  • the element separation layer 15 is formed by embedding, for example, diagonally arranged active layers 21 in a semiconductor substrate 14 so as to be separable.
  • the region separated by the element separation layer 15 is an element region in which the memory cell 13 is formed.
  • the device separation layer 15 formed in the separation region 3 described with reference to FIG. 1 is shown.
  • the element separation layer 15 is formed as a field oxide film using, for example, silicon oxide (SiO x) or the like.
  • an insulating material such as silicon nitride (SiN x ) or silicon oxynitride (SiON) may be used.
  • the element separation layer 15 is formed by using, for example, the STI (Shallow Trench Isolation) method. In this method, a part of the semiconductor substrate 14 in a predetermined region is removed by etching or the like to form a trench structure, and the trench structure is embedded with silicon oxide (SiO x ) to form the element separation layer 15. Further, the element separation layer 15 may be formed by using the LOCOS (Local Oxidation of Silicon) method. In this case, the device separation layer 15 is formed by thermally oxidizing the semiconductor substrate 14 in the predetermined region.
  • the STI Shallow Trench Isolation
  • the memory cell 13 has a memory layer 20, an active layer 21, a contact electrode 22, an interface layer 23 (Interfacial Layer), a gate electrode 24, and a sidewall 25.
  • the gate electrode 24 functions as a word line 12.
  • the structure including the word line 12 on the right side is the MOSFET structure of the memory cell 13.
  • the structure including the word line 12 on the left side has a cross-sectional structure of the word line 12 in the separation region where the active layer 21 is not provided.
  • an nMOSFET type element is formed as the memory cell 13. Therefore, the region separated by the element separation layer 15 is doped with p-type impurities (for example, boron (B), aluminum (Al), etc.) as the first conductive type impurities. Therefore, the element region is a P-well region in which P-shaped wells are formed.
  • p-type impurities for example, boron (B), aluminum (Al), etc.
  • the active layer 21 has a channel region 30 and contact regions 31 (source region or drain region) provided at both ends of the channel region 30.
  • the channel region 30 is formed in a region of the semiconductor substrate 14 doped with p-type impurities.
  • the channel region 30 formed on the semiconductor substrate 14 is schematically illustrated as a shaded region.
  • the contact region 31 is formed so that the channel region 30 is arranged obliquely with respect to the word line 12.
  • the contact region 31 functions as either a source region or a drain region depending on the voltage of the source line 10 and the bit line 11 and the like.
  • the contact region 31 is a second conductive type region formed on the semiconductor substrate 14.
  • the contact region 31 is doped with n-type impurities (for example, phosphorus (P), arsenic (As), etc.) as second conductive impurities.
  • n-type impurities for example, phosphorus (P), arsenic (As), etc.
  • an n-type contact region 31 is formed in the upper layer of the NLDD region 32.
  • the NLDD region 32 is a lightly doped region (impurity injection planned region) in which the concentration of impurities is lower than that of the contact region 31.
  • the NLDD region 32 is formed by doping with the same n-type impurities as the contact region 31.
  • the contact region 31 is formed by further doping the region in which the NLDD region 32 is formed with an n-type impurity.
  • a melting point metal such as Ni is laminated on the surface of the contact region 31 to form a silicide layer (NiSi or the like).
  • the silicidizing process is performed in accordance with the step of producing the gate electrode described later. By providing the silicide layer, it is possible to reduce the contact resistance with the contact electrode 22.
  • the interface layer 23 is provided on the surface of the semiconductor substrate 14 on which the channel region 30 is formed.
  • the interface layer 23 is a layer formed at the boundary between the memory layer 20 and the semiconductor substrate 14.
  • the interface layer 23 is formed of an insulating material. For example, an oxide film (silicon oxide film or the like) formed by oxidizing the surface of the semiconductor substrate 14 which is the channel region 30 becomes the interface layer 23.
  • the memory layer 20 is configured as a film made of a ferroelectric material. As shown in FIG. 2B, the memory layer 20 is formed on the upper layer of the interface layer 23. Further, a gate electrode 24, which will be described later, is formed on the upper layer of the memory layer 20. Therefore, the memory layer 20 functions as a gate dielectric film arranged between the active layer 21 and the gate electrode 24. As described above, the memory layer 20 is a gate dielectric film made of a ferroelectric substance. For example, the electric field acting on the active layer 21 (channel region 30) via the gate electrode 24 changes according to the polarization of the memory layer 20 which is the gate dielectric film. In the following, the memory layer 20 may be referred to as a ferroelectric film 26.
  • ferroelectric film 26 a ferroelectric material that causes spontaneous polarization and the direction of spontaneous polarization can be controlled by using an external electric field is used.
  • an oxide-based ferroelectric material such as hafnium oxide (HfO x ), zirconium oxide (HfO x ), or HfZrO x is used.
  • the ferroelectric film 26 is formed by doping the film formed of the oxide-based ferroelectric material with atoms such as lanthanum (La), silicon (Si), or gadolinium (Gd). May be good.
  • ferroelectric film 26 may be a single layer or may be formed of a plurality of layers.
  • the gate electrode 24 is formed on the upper layer of the ferroelectric film 26 (memory layer 20) and functions as a word line 12.
  • the gate electrode 24 is an electrode common to a plurality of memory cells 13 arranged along the Y direction. As shown in FIG. 2A, the gate electrode 24 has a metal electrode layer 35, a polysilicon layer 36, and a silicide layer 37.
  • the gate electrode 24 is a wiring having a laminated structure in which these layers are laminated. In the present embodiment, the gate electrode 24 corresponds to a third electrode portion connected to the third wiring and controlling the state of the memory layer.
  • the metal electrode layer 35 is a metal electrode formed on the upper layer of the ferroelectric film 26 and made of a metal or an alloy.
  • the metal electrode layer 35 for example, titanium nitride (TiN), tantalum nitride (TaN), or the like is used.
  • the polysilicon layer 36 is formed on the upper layer of the metal electrode layer 35.
  • the silicide layer 37 is formed on the upper layer of the polysilicon layer 36, and is a layer obtained by laminating a refractory metal on the polysilicon layer 36 to silicide.
  • the refractory metal for example, nickel (Ni) is used, and the silicide layer 37 is composed of, for example, nickel silicide (NiSi).
  • the sidewall 25 is made of an insulating material and is a side wall provided on the side surface of the gate electrode 24.
  • the sidewall 25 is formed by uniformly forming an insulating film in a region including, for example, the gate electrode 24, and performing vertical anisotropic etching on the formed insulating film.
  • silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiON), or the like is used as the sidewall 25, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiON), or the like is used.
  • the sidewall 25 protects the channel region 30 by shielding the second conductive impurities doped in the contact region 31 of the semiconductor substrate 14.
  • the channel region 30 is formed directly below the gate electrode 24, and each contact region 31 (source region or drain region) is electrically connected via the channel region 30. In this way, the sidewall 25 sets the positional relationship between each contact region 31, the channel region 30, and the gate electrode 24.
  • the contact electrode 22 is an electrode formed by filling a through hole (contact hole) provided through the interlayer film 16.
  • the contact electrode 22 has a source contact 22a and a bit contact 22b.
  • the source contact 22a is formed on the upper layer of one contact region 31 of the active layer 21 and connects the active layer 21 to the source line 10.
  • the bit contact 22b is formed on the upper layer of the other contact region 31 of the active layer 21 and connects the active layer 21 to the bit wire 11.
  • the source contact 22a corresponds to the first electrode portion
  • the bit contact 22b corresponds to the second electrode portion.
  • the contact electrodes 22 formed on the left side and the right side of the gate electrode 24 are the source contact 22a and the bit contact 22b, respectively. That is, the source contact 22a and the bit contact 22b are arranged so as to sandwich the word line 12 (gate electrode 24).
  • the diagonally arranged active layer 21 and the source wire 10 and the bit wire 11 can be connected by a single contact electrode 22, and the layout and the manufacturing process can be simplified.
  • the contact electrode 22 for example, a low resistance metal such as titanium (Ti) or tungsten (W), or a metal compound such as titanium nitride (TiN) or tantalum nitride (TaN) is used.
  • the contact electrode 22 is formed by filling the contact hole with these electrode materials.
  • the contact electrode 22 may be formed of a single layer or may be formed as a laminated body.
  • the interlayer film 16 is made of an insulating material and is formed over the entire surface of the semiconductor substrate 14 so as to cover each memory cell 13 formed on the semiconductor substrate 14.
  • the upper layer of the interlayer film 16 is flattened to form a flat surface.
  • a contact hole for forming the above-mentioned contact electrode 22 is formed in the interlayer film 16.
  • a SiO 2 film is typically used.
  • an insulating material such as silicon oxide (SiO x ), silicon nitride (SiN x ), or silicon oxynitride (SiON) may be used as the interlayer film 16.
  • the source wire 10 and the bit wire 11 are made of a conductive material and are formed on the upper layer of the interlayer film 16. Each wire is arranged along the X direction so as to connect with the corresponding contact electrode 22.
  • a wiring material such as copper (Cu) or aluminum (Al) is used.
  • the source line 10 and the bit line 11 are formed on the upper layer of the interlayer film 16 by using a damascene structure of Cu or the like.
  • 3 to 8 are a plan view and a cross-sectional view showing each step of the manufacturing method of the non-volatile storage device 100.
  • 3 to 8 are a plan perspective view (a) of the semiconductor substrate 14 (nonvolatile storage device 100) viewed from the Z direction and a cross-sectional view taken along the line BB shown in the plan view (a), respectively.
  • b) a cross-sectional view (c) taken along the CC line, and a cross-sectional view (d) taken along the DD line are schematically shown.
  • a method for manufacturing the non-volatile storage device 100 will be described with reference to FIGS. 3 to 8.
  • FIG. 3 shows a step of performing element separation formation for separating each memory cell 13. Specifically, the element separation layer 15 is formed on the semiconductor substrate 14, and the element region of each memory cell 13 is formed. Here, the element separation layer 15 is formed by using the STI method. Further, a Si substrate is used as the semiconductor substrate 14.
  • the SiO 2 film and the Si 3 N 4 film are deposited on the semiconductor substrate 14 in this order.
  • the SiO 2 film is formed, for example, by dry oxidation of a Si substrate.
  • the Si 3 N 4 film is formed by reduced pressure CVD (Chemical Vapor Deposition).
  • resist patterning is performed on the portion forming the active layer 21.
  • the Si 3 N 4 film / SiO 2 film / Si substrate is sequentially etched to form a groove-shaped trench region 40.
  • the semiconductor substrate 14 is etched at a depth of, for example, 350 to 400 nm.
  • the diagonally formed pattern is a region (resist pattern) in which the active layer 21 is formed. Therefore, the region outside the resist pattern becomes the trench region 40.
  • a field oxide film, which is an element separation layer 15, is provided in the trench region 40. The pattern region where the Si 3 N 4 film is left becomes the active layer 21.
  • the active layer 21 that conducts the source line 10 and the bit line 11 is formed obliquely with respect to the word line 12 according to the state of the memory layer 20.
  • the element separation layer 15 is formed by embedding the trench region 40 with a SiO 2 film.
  • a SiO 2 film For example, by embedding by high-density plasma CVD, it is possible to form a dense film having good step coverage.
  • the laminated film thickness of the SiO 2 film is, for example, 650 to 700 nm.
  • polishing is performed using a CMP (Chemical Mechanical Polish) method to flatten the deposited SiO 2 film.
  • polishing is performed to the extent that the SiO 2 film on the Si 3 N 4 film can be removed.
  • the Si 3 N 4 film is removed using thermal phosphoric acid to form the active layer 21 (active region).
  • the semiconductor substrate 14 may be annealed in an N 2 , O 2 , or H 2 / O 2 environment before being treated with thermal phosphoric acid. By the annealing treatment, it is possible to make the SiO 2 film of the element separation layer 15 a denser film, rounding the corner portion of the active layer 21 and the like.
  • the surface of the active layer 21 is oxidized to form a sacrificial oxide film 41.
  • the film thickness of the sacrificial oxide film 41 is, for example, about 10 nm.
  • ions of the first conductive impurity for example, boron (B)
  • the MOSFET memory cell 13
  • FIG. 4 shows a process of forming the ferroelectric film 26 which is the memory layer 20 and the gate electrode 24. Specifically, the ferroelectric film 26 and the film serving as the gate electrode 24 are laminated over the entire surface of the semiconductor substrate 14, and the laminated film is shaped according to the pattern of the gate electrode 24.
  • the sacrificial oxide film 41 formed in FIG. 3 is peeled off using a hydrogen fluoride (HF) solution.
  • the interface layer 23 is formed on the exposed Si substrate surface.
  • the film thickness of the interface layer 23 is set to about 0.5 to 1.5 nm.
  • an RTO (Rapid Thermal Oxidization) method, an oxygen plasma treatment, a chemical oxidation method using a superwater chemical solution treatment, or the like is used.
  • the ferroelectric film 26 (memory layer 20) is laminated.
  • a hafnium oxide (HfO x ) film is used as the ferroelectric film 26, for example.
  • the film thickness of the HfO x film is set to, for example, about 3 to 10 nm.
  • the HfO x film is formed by, for example, a CVD method, an ALD (Atomic Layer Deposition) method, or the like.
  • the ferroelectric film 26 may be formed by using HfZrO x , PZT, SBT, or the like. Further, a process of doping the ferroelectric film 26 with an atom such as La may be executed.
  • the gate electrodes 24 are laminated.
  • titanium nitride (TiN) or tantalum nitride (TaN) is volumetrically formed as the metal electrode layer 35.
  • the film thickness of the metal electrode layer 35 is set to, for example, about 5 to 20 nm.
  • a sputtering method, a CVD method, an ALD method, or the like can be used as a method for volumetric the metal electrode layer 35.
  • the polysilicon layer 36 is laminated on the upper layer of the metal electrode layer 35.
  • the film thickness of the polysilicon layer 36 is set to, for example, about 50 to 150 nm.
  • the polysilicon layer 36 is formed by a reduced pressure CVD method using , for example, SiH 4 as a raw material gas.
  • the deposition temperature at this time is set to, for example, about 580 to 620 °.
  • the resist pattern of the gate electrode 24 is formed on the polysilicon layer 36 by lithography. Using this resist pattern as a mask, anisotropic etching using hydrogen bromide (HBr) or chlorine (Cl) -based gas is performed, and the polysilicon layer 36 / metal electrode layer 35 / ferroelectric film 26 / interface layer is executed. 23 is etched in this order. As a result, the wiring pattern of the gate electrode 24 including the ferroelectric film 26 is formed. As described above, in the present embodiment, the non-volatile memory layer 20 that maintains the set state via the word line 12 (gate electrode 24) is formed.
  • HBr hydrogen bromide
  • Cl chlorine
  • FIG. 5 shows a step of forming a ferroelectric FET (FeFET) having a ferroelectric film 26 as the memory layer 20. Specifically, a sidewall 25 is formed on the side surface of the gate electrode 24, and a second conductive type impurity (n type impurity) is doped in the contact region 31.
  • FeFET ferroelectric FET
  • the acceleration voltage is set to, for example, about 5 keV to 20 keV
  • the ion implantation concentration is set to, for example, about 5 to 20 ⁇ 10 13 pieces / cm 2 .
  • Phosphorus (P) may be used as the second conductive impurity.
  • the sidewall 25 is formed.
  • the SiO 2 film is deposited with a film thickness of 10 to 30 nm by the plasma CVD method, and then the Si 3 N 4 film is deposited with the film thickness of 30 to 50 nm by the plasma CVD method to provide an insulating film for the sidewall 25.
  • the deposited insulating film Si 3 N 4 film / SiO 2 film
  • anisotropic etching is etched by anisotropic etching to form a sidewall 25 on the side surface of the gate electrode 24.
  • the acceleration voltage is set to, for example, about 20 keV to 50 keV
  • the ion implantation concentration is set to, for example, about 1 to 5 ⁇ 10 15 pieces / cm 2 .
  • the ion-implanted impurities (dopants) are activated by RTA (Rapid Thermal Annealing) for 5 seconds at an annealing temperature of 1000 ° C.
  • RTA Rapid Thermal Annealing
  • an annealing treatment may be performed using a spike RTA or the like.
  • a nickel (Ni) film is deposited over the entire surface of the semiconductor substrate 14 by using a sputtering method or the like.
  • the film thickness of the nickel film is set to, for example, about 6 to 8 nm.
  • RTA is performed at an annealing temperature of 300 to 450 ° C. for 10 to 60 seconds to silicide the Ni deposited on Si.
  • the Ni deposited on SiO 2 such as the field oxide film (device separation layer 15) remains unreacted.
  • H 2 SO 4 / H 2 O 2 or the like is used to remove the unreacted Ni film.
  • a silicide layer 37 made of low-resistance nickel silicide (NiSi) is formed on the contact region 31 and the gate electrode 24.
  • NiSi nickel silicide
  • CoSi 2 , NiPtSi, etc. may be formed by depositing a Co film, a NiPt film, or the like instead of the Ni film.
  • these silicides can be formed by appropriately setting the temperature and time of RTA.
  • FIG. 6 shows a process of forming the interlayer film 16. Specifically, the stopper liner film (not shown) and the interlayer film 16 are deposited in this order, and the flattening process is executed.
  • the stopper liner film functions as a stopper that controls etching when the contact hole 42, which will be described later, is formed.
  • a stopper liner film is deposited over the entire surface of the semiconductor substrate 14.
  • a silicon nitride (SiN) film is used as the stopper liner film, and the film thickness is set to about 10 to 50 nm.
  • a plasma CVD method, a reduced pressure CVD method, an ALD method, or the like is used to form the stopper liner film.
  • the stopper liner film can also be formed as a layer that applies compressive stress or tensile stress.
  • the interlayer film 16 is deposited over the entire surface of the semiconductor substrate 14 by the CVD method.
  • a SiO 2 film is used as the interlayer film 16, and the film thickness thereof is set to, for example, about 100 to 500 nm.
  • the upper layer of the interlayer film 16 is flattened by CMP.
  • FIG. 7 shows a process of forming the contact electrode 22. Specifically, a contact hole 42 is formed in the interlayer film 16, and a contact electrode 22 is formed so as to fill the contact hole 42.
  • a plurality of contact holes 42 penetrating the interlayer film 16 are formed.
  • the contact hole 42 is formed so as to connect to the contact region 31 of the active layer 21.
  • a contact hole 42 (not shown) connected to the gate electrode 24 is formed.
  • the contact hole 42 is formed by etching the interlayer film 16.
  • the SiO 2 film is selectively etched under the etching conditions in which the selectivity of SiO 2 / SiN (interlayer film 16 / stopper liner film) is high.
  • the stopper liner film it is possible to improve the controllability of etching up to each silicidized portion (contact region 31 and VDD layer 37).
  • Ti and TiN are deposited by a CVD method or the like, W is further deposited, and the contact hole 42 is filled with an electrode material. Then, flattening is performed by the CMP method to remove excess electrode material. As a result, the contact electrode 22 is formed.
  • the contact electrode 22 is a W-PLUG in which tungsten is exposed in the upper layer.
  • Ti and TiN may be formed by a sputtering method or the like using IMP (Ion Metal Plasma) instead of the CVD method. Further, instead of the CMP method, flattening may be performed by using a front etch back.
  • contact electrodes 22 function as source contacts 22a and bit contacts 22b in the memory cell 13. Further, in the logic region, the source electrode, the drain electrode, and the gate electrode function as a contact for connecting each wiring.
  • FIG. 8 shows a process of forming wiring such as a source wire 10 and a bit wire 11. Specifically, the source wire 10 and the bit wire 11 are formed on the same wiring layer 43.
  • the wiring layer 43 is also used as wiring that constitutes another peripheral circuit such as a CMOS circuit.
  • a wiring material such as Cu using a damascene structure is deposited to form a pattern of a source wire 10 and a bit wire 11.
  • the patterns of the source wire 10 and the bit wire 11 are arranged so as to be connected to each contact electrode 22. It is also possible to form wiring such as Al.
  • a plurality of other wiring layers 43 (not shown) are laminated as needed, and contacts for connecting the layers are appropriately provided to provide peripheral circuits of the memory cell 13. And CMOS circuits are formed.
  • the non-volatile storage device 100 According to the above steps, the non-volatile storage device 100 according to the present embodiment can be formed.
  • the above-mentioned materials, numerical values, etc. are examples, and can be appropriately changed according to the configuration of the apparatus and the like.
  • FIG. 9 is a diagram for explaining a writing operation and a reading operation in the non-volatile storage device 100.
  • FIG. 9A is a plan perspective view described with reference to FIG. 1, and shows a state in which the memory cell 13 is selected.
  • FIG. 9B is a table showing an example of the voltage of each wiring for writing and reading data to the memory cell 13.
  • the memory cell 13 selected as the target of the write / read operation will be referred to as the selected memory cell 13.
  • the source line 10, the bit line 11, and the word line 12 connected to the selected memory cell 13 are selected as the selected source line 10 (SSL: Selected Source Line), the selected bit line 11 (SBL: Selected Bit Line), and the selected word, respectively. Described as line 12 (SWL: Selected Word Line).
  • the other source line 10, the bit line 11, and the word line 12 that are not connected to the selected memory cell 13 are unselected source line 10 (USL: Unselected Source Line) and unselected bit line 11 (UBL: Unselected Bit), respectively. Line) and unselected word line 12 (UWL: Unselected Word Line).
  • the memory cell 13 arranged between the lower wiring pairs and connected to the third word line 12 from the left is the selected memory cell 13. Therefore, the source line 10 and the bit line 11 included in the lower wiring pair become the selected source line 10 and the selected bit line 11.
  • the third word line 12 from the left is the selected word line 12.
  • the source line 10 and the bit line 11 included in the upper wiring pair are the non-selected source line 10 and the non-selected bit line 11.
  • the first, second, and fourth word lines 12 from the left are non-selected word lines 12.
  • Vw is a voltage also called a program voltage, which is a voltage required to polarize the ferroelectric film 26 (FeFET) which is the memory layer 20.
  • SSL selected source line 10
  • SBL selected bit line 11
  • the non-selected word line 12 When writing data with a data value of 1, the non-selected word line 12 (UWL) is set to a voltage (1/3 Vw) that is 1/3 of the write voltage Vw.
  • the non-selection source line 10 (USL) and the non-selection bit line 11 (UBL) are set to a voltage (2/3 Vw) of 2/3 of the write voltage Vw.
  • a voltage of 1/3 Vw is applied to the ferroelectric film 26, and polarization does not occur.
  • the write voltage Vw is applied to the memory layer 20 of the selected memory cell 13 to be written among the plurality of memory cells 13, and the other non-selected memory cells 13 to be written are not written.
  • a voltage that is one-third of the write voltage Vw is applied to the memory layer 20.
  • the selected word line 12 is set to the first read voltage Vr1. Further, the voltage of the selected source line 10 (SSL) is set to 0, and the voltage of the selected bit line 11 (SBL) is set to the second read voltage Vr2. The voltage in the P-well region is set to 0.
  • Vr1 and Vr2 are, for example, a gate voltage and a drain voltage set within a range that does not affect the polarization of the ferroelectric film 26.
  • Vr1 and Vr2 are set to values sufficiently smaller than the write voltage Vw (for example, 1/3 Vw or less). As a result, it is possible to sufficiently avoid a read disturb or the like in which the data changes at the time of reading.
  • the voltages of the non-selected source line 10 (USL), the non-selected bit line 11 (UBL), and the non-selected word line 12 (UWL) are set to 0. ..
  • the drain current or the like corresponding to the data does not flow, and the data is not read out.
  • the first read voltage Vr1 is sufficiently smaller than Vw, read disturb or the like does not occur in the other non-selected memory cells 13 arranged along the selected word line 12.
  • the data stored in each memory cell 13 can be appropriately read out without causing a read disturb or the like.
  • the non-volatile storage device 100 is provided with the source line 10, the bit line, and the word line 12, and the MOSFET-type memory cell 13 having the non-volatile memory layer 20 and the active layer 21. .. Since the word line 12 for setting the state of the memory layer 20 is arranged orthogonal to the source line 10 and the bit line 11, the situation where the memory layer 20 other than the target memory layer 20 is rewritten is avoided. Further, since the active layer 21 is arranged obliquely with respect to the word line 12, the adjacent memory cells 13 can be arranged close to each other. This makes it possible to improve the reliability of the element having the non-volatile memory function and to achieve miniaturization.
  • CMOS circuits In recent years, various circuits have been developed using elements with a non-volatile memory function. As an example, a CMOS circuit in which an nMOSFET and a pMOSFET are configured on the same substrate can be mentioned. CMOS circuits are widely used as many LSI configuration devices because they consume less power, are easily miniaturized and highly integrated, and can operate at high speed. In particular, LSIs equipped with multiple functions on a single chip together with analog circuits and memories have been commercialized as so-called system-on-chips (SoCs). SRAM (Static Random Access Memory) was sometimes used as memory in these products, but in recent years, it has been considered to mix various types of memory for the purpose of cost reduction and power consumption reduction. ing.
  • SoCs system-on-chips
  • SRAM Dynamic Random Access Memory
  • DRAM and DRAM are volatile memories in which data is lost when the power is turned off, so their uses may be limited.
  • non-volatile FETs using floating gates, ferroelectric memories (FeRAM) using ferroelectrics, resistance change memories (ReRAM) using resistance changes, etc. can display data even when the power is turned off. It is a non-volatile memory to be held. These memories can be used not only as a SoC but also as a single memory chip.
  • the resistance change memory is said to be useful for miniaturization and low power consumption, but it is difficult to increase the resistance ratio between the high resistivity (HRS) and the low resistance (LRS). Therefore, the dynamic range of the output from the resistance element is small, and it may be difficult to secure the detection accuracy (reading margin) required to properly read the data.
  • a non-volatile FET using a floating gate it is possible to increase the dynamic range of the output by changing the channel resistance. This makes it possible to secure a large HRS / LRS resistance ratio.
  • miniaturization may be difficult because a high voltage is required.
  • the above-mentioned hot carriers and the like act on the floating gates of the non-selected cells, resulting in unintended write and read stars. There is a fear.
  • the active layer 21 of the memory cell 13 is arranged obliquely with respect to the word line 12. Therefore, it is possible to reduce the distance between adjacent memory cells 13 and to reduce the element area (cell area 1) per unit cell. This makes it possible to miniaturize the semiconductor storage device.
  • the word line 12 is arranged orthogonal to the bit line 11 and the source line 10.
  • the selection word line 12 and the selection bit line 11 are orthogonal to each other. Therefore, it is possible to sufficiently avoid write and read disturbs in which the data of the other non-selected memory cells 13 arranged along the selected word line 12 is rewritten during the write operation and the read operation. .. This makes it possible to provide a highly reliable storage device.
  • a MOSFET-type memory cell 13 having the ferroelectric film 26 as the memory layer 20 is used.
  • the FeFET is a voltage-driven element that applies a predetermined voltage to the ferroelectric film 26 when writing or reading data. Therefore, it is possible to reduce the wiring and element size as compared with the non-volatile FET provided with a floating gate or the like. This makes it possible to reduce the size of the cell region 1 and achieve miniaturization.
  • the MOSFET type memory cell 13 it is possible to sufficiently increase the resistance ratio (HRS / LRS resistance ratio) according to the data value. As a result, the fluctuation range (dynamic range) of the output of the memory cell 13 can be expanded, and a sufficient read margin can be secured. As a result, individual data can be read out appropriately, and the reliability of the element can be sufficiently improved.
  • FIG. 10 is a circuit diagram of the product-sum calculation device 200 according to the second embodiment.
  • the product-sum calculation device 200 using the non-volatile memory element will be described.
  • the product-sum calculation device 200 is an analog-type calculation device that executes a predetermined calculation process including the product-sum calculation.
  • a mathematical model such as a neural network.
  • the product-sum calculation device 200 corresponds to a semiconductor element.
  • the product-sum operation is, for example, an operation of adding a plurality of multiplication values obtained by multiplying a plurality of input values and a load value corresponding to each input value. Therefore, it can be said that the product-sum operation is a process of calculating the sum of each multiplication value.
  • the basic circuit configuration of the product-sum calculation device 200 will be described with reference to FIG.
  • the product-sum calculation device 200 has a plurality of drive lines 210, a plurality of output lines 211, a plurality of input lines 212, a plurality of multiplication cells 213, and a plurality of output units 218.
  • a calculation device equipped with a machine learning model such as a neural network is configured.
  • the output line 211 is described as Dendrite and the input line 212 is described as Axon.
  • the drive line 210 is a wiring that supplies a drive voltage Vcc to each multiplication cell 213.
  • the output line 211 is a wiring for transmitting a signal output from each multiplication cell 213 to the output unit 218.
  • the input line 212 is a wiring to which an input signal representing an input value is input.
  • the input signal is an analog signal that represents an input value depending on, for example, the pulse width and the input timing.
  • the drive line 210 corresponds to the first wiring
  • the output line 211 corresponds to the second wiring
  • the output line 211 corresponds to the third wiring.
  • the multiplication cell 213 outputs a signal corresponding to the multiplication value obtained by multiplying the input value of the input signal input via the input line 212 by the load value stored in advance. Therefore, the signal output from the multiplication cell 213 is a signal representing the multiplication value of the input value and the load value.
  • the signal representing the multiplication value is transmitted to the output unit 218 via the output line 211.
  • a plurality of multiplication cells 213 are connected in parallel to one output line 211. In this embodiment, the multiplication cell 213 corresponds to the memory unit.
  • the multiplication cell 213 is a MOSFET-type non-volatile memory element.
  • a ferroelectric FET FeFET
  • the multiplication cell 213 is configured as an nMOFET type element.
  • the drain of the multiplication cell 213 is connected to the drive line 210 (Vcc)
  • the source is connected to the output line 211 (Dendrite)
  • the gate is connected to the input line 212 (Axon).
  • data representing the load value is stored in the memory layer 220 of the multiplication cell 213.
  • the multiplication cell 2113 For example, suppose that a signal having a pulse width corresponding to the input value is input as an input signal.
  • the gate voltage is applied for a time corresponding to the input value, and the current (charge) corresponding to the load value is output from the output line 211 during that time. Therefore, the total amount of electric charge output from the multiplication cell 213 is a multiplication value of the input value (time) and the load value (current value).
  • the multiplication cell 213 generates an electric charge according to the multiplication value obtained by multiplying the load value according to the state of the memory layer 220 (ferroelectric film) and the input value, and the output line 211. Output to.
  • the output unit 218 outputs a product-sum signal representing the sum of the multiplication values in the group of multiplication cells 213 based on the charges output to the output line 211 by the group of multiplication cells 213 connected to the common output line 211. ..
  • a product-sum signal representing the sum of the multiplication values is generated based on the total amount of electric charge. To. This enables a product-sum operation to calculate the sum of a plurality of multiplication values.
  • the specific configuration of the output unit 218 is not limited. For example, a circuit that stores an electric charge in a capacitor (not shown) or the like and detects the voltage of the capacitor is used as the output unit 218.
  • the product-sum calculation device 200 includes a group of multiplication cells 213 connected to the common output line 211 and an output unit 218, and a plurality of product-sum calculation units capable of outputting the product-sum signal are configured. These multiply-accumulate operation units are connected in parallel to a plurality of input lines 212 (Axon). As a result, it is possible to execute a plurality of product-sum operations at the same time for a set of input values input from each input line 212, and it is possible to significantly improve the operation speed. In the example shown in FIG. 10, a pair of output lines 211 are connected to the output unit 218.
  • each output line 211 functions as a negative output line from which a signal (charge) representing a positive multiplication value is output and a signal (charge) representing a negative multiplication value including the positive output line 211 is output.
  • the output unit 218 calculates, for example, the sum of the positive multiplication values and the sum of the negative multiplication values, and adds them together to calculate the total product sum result. This makes it possible to deal with positive and negative load values and positive and negative input values.
  • each multiplication cell 213 outputs the electric charge corresponding to the multiplication value to the common output line 211, whereby the product-sum calculation device 200 is configured.
  • a multiplication cell 213 for example, an element having the same configuration as the memory cell 13 described with reference to FIG. 1 and the like can be used.
  • the layout of the integrated element on which the product-sum calculation device 200 shown in FIG. 10 is mounted will be described.
  • FIG. 11 is a schematic diagram showing a configuration example of the product-sum calculation device 200.
  • FIG. 12 is a schematic view showing a configuration example of a cross section of the element structure of the product-sum calculation device 200.
  • FIG. 11 schematically shows a perspective plan view of the product-sum calculation device 200 integrated on the semiconductor substrate, and
  • FIG. 12A shows the product-sum calculation device 200 cut along the AA line shown in FIG. It is a schematic cross-sectional view.
  • FIG. 12B is an enlarged view of the dotted rectangular area shown in FIG. 12A.
  • a plurality of drive lines 210 are arranged in parallel with each other. Further, the plurality of output lines 211 are arranged adjacent to and parallel to each of the plurality of drive lines 210. Further, the plurality of input lines 212 are arranged so as to be orthogonal to the drive line 210 and the output line 211. In the present embodiment, output lines 211 are arranged on both sides of one drive line 210, and one drive line 210 and two output lines 211 on both sides thereof form a set of three wirings. In the product-sum calculation device 200, a plurality of such wiring sets are arranged so as to extend in the X direction.
  • the output line 211 arranged above the drive line 210 will be referred to as a first output line 211a, and the output line 211 arranged below the drive line 210 will be referred to as a second output line 211b.
  • a separation region 3 in which the multiplication cell 213 is not arranged is formed between the three wiring sets.
  • the plurality of multiplication cells 213 are provided for each of the plurality of input lines 212 in the area sandwiched between the drive lines 210 and the output lines 211 corresponding to each other.
  • the multiplication cell 213 first multiplication cell 213a
  • the multiplication cell 213 second multiplication cell 213b
  • the first multiplication cell 213a and the second multiplication cell 213b connected to the common drive line 210 are arranged along one input line 212.
  • the product-sum calculation device 200 is configured with the pair of the first and second multiplication cells 213a and 213b as a unit.
  • the area occupied by the pair of the first and second multiplication cells 213a and 213b will be referred to as the pair area 4.
  • the pair region 4 in the XY plane is illustrated by a thick solid rectangular region.
  • the storage area 5 in which data is stored in the first and second multiplication cells 213a and 213b is illustrated by a thick solid circular area.
  • the output line 211 includes the first output line 211a and the second output line 211b arranged on both sides of the drive line 210.
  • the product-sum calculation device 200 includes a first multiplication cell 213a connected to the input line 212 and the first output line 211a, and an input line 212 and a second output line 211 common to the first multiplication cell 213. It is composed of a pair of multiplication cells 213 including a second multiplication cell 213b connected to and.
  • the first and second output lines 211a and 211b are, for example, the above-mentioned positive output line 211 and negative output line 211.
  • the active layer 221 of each multiplication cell 213 is arranged obliquely with respect to the input line 212.
  • the direction in which the active layer 221 of each multiplication cell 213 extends is typically set to the same direction.
  • the first and second multiplication cells 213a and 213b are connected to the common drive line 210.
  • the size in the Y direction parallel to the input line 212 can be significantly reduced.
  • the size of the pair region 4 in the Y direction can be significantly reduced as compared with the case where the first and second multiplication cells 213a and 213b are connected to separate drive lines 210, for example.
  • both the first multiplication cell 213a connected to one input line 212 and the second multiplication cell 213b connected to the other input line 212 are both. It is connected to the drive line 210 via the same contact area 231. In this way, it is possible to share the contact area 231 in the two multiplication cells 213. This makes it possible to sufficiently reduce the size in the X direction.
  • the multiplication cell 213 has an active layer 221 formed on the semiconductor substrate 214 and a ferroelectric film 226 (memory layer 220) laminated on the upper layer of the channel region 230 of the active layer 221. ) And the gate electrode 224, and the contact electrode 222 that connects the contact region 231 of the active layer 221 to the drive line 210, the output line 211, and the like.
  • the gate electrode 224 functions as an input line 212.
  • the configuration of the multiplication cell 213 is substantially the same as the configuration of the memory cell 13 described with reference to FIGS. 1 and 2 and the like.
  • the multiplication cell 213 is configured using a ferroelectric FET (FeFET) that can be used as the memory cell 13. That is, it can be said that the multiplication cell 213 is an element that performs multiplication processing using the memory cell 13.
  • FeFET ferroelectric FET
  • FIG. 13 is a schematic view showing a configuration example of another cross section of the element structure of the product-sum calculation device 200.
  • 13 shows a plan view (a) of the semiconductor substrate 214 (product-sum calculation device 200) viewed from the Z direction, a cross-sectional view (b) taken along the line BB shown in the plan view (a), and a cross-sectional view (b).
  • a cross-sectional view (c) on the CC line and a cross-sectional view (d) on the DD line are schematically shown.
  • the product-sum calculation device 200 (multiplication cell 213) can be formed by using a manufacturing technique such as a non-volatile memory. This makes it possible to easily realize the miniaturization of the product-sum calculation device 200. For example, the method for manufacturing the non-volatile storage device 100 described with reference to FIGS. 3 to 8 is applied.
  • the BB line is a line that crosses the storage area 5 of the first multiplication cell 213 in the X direction. Therefore, the active layer 221 (channel region 230) is formed in the lower layer of the gate electrode 224 (ferroelectric film 226) shown in the cross-sectional view (b).
  • the CC line is a line that crosses the drive line 210 in the X direction. Therefore, an element separation layer 215 for separating each contact region 231 is provided directly below the gate electrode 224 (ferroelectric film 226) shown in the cross-sectional view (c).
  • the DD line is a line that crosses the region where the contact electrode is provided in the Y direction.
  • the cross-sectional view (d) shows three contact regions 231 arranged along the Y direction. Of these, the central contact area 231 is a contact area 231 in which two multiplication cells 213 adjacent to each other along the X direction are connected to the drive line 210.
  • the product-sum calculation device 200 by arranging the active layer 221 diagonally with respect to the input line 212 (gate electrode 224), it is possible to reduce the interval between adjacent multiplication cells 213. As a result, the area of the multiplication cell 213 can be reduced, and the device can be miniaturized. Further, since the layout area is reduced, the required substrate size and the like can be reduced, and the manufacturing cost can be suppressed.
  • the gate electrode 224 arranged orthogonally to the output line 211 (Dendrite) is used as the input line 212 (Axon).
  • the input line 212 (Axon) is used as the input line 212 (Axon).
  • FIG. 14 is a diagram for explaining a load value writing operation and a calculation operation in the product-sum calculation device 200.
  • FIG. 14A is a plan perspective view described with reference to FIG. 11, and shows a state in which the multiplication cell 213 for setting the load value is selected.
  • FIG. 14B is a table showing an example of the voltage of each wiring for writing the load value to the multiplication cell 213.
  • FIG. 14C is a table showing an example of the voltage of each wiring when executing the multiply-accumulate operation (MAC).
  • MAC multiply-accumulate operation
  • a predetermined load value is set for each multiplication cell 213 before executing the product-sum calculation.
  • a model of a neural network or the like mounted on the product-sum calculation device 200 is designed by simulation using a computer or the like.
  • the load value calculated by such a simulation is set in each multiplication cell 213.
  • the multiplication cell 213 selected as the target of the operation of writing the load value will be referred to as the selection multiplication cell 213.
  • the process of setting the load value in the selective multiplication cell 213 can be executed in the same manner as the process of writing data to the selected memory cell described with reference to, for example, FIG.
  • the drive line 210, the output line 211, and the input line 212 connected to the selective multiplication cell 213 are referred to as the selective drive line 210 (SSL), the selective output line 211 (SBL), and the selective input line 212 (SWL), respectively.
  • the other drive lines 210, output lines 211, and input lines 212 that are not connected to the selective multiplication cell 213 are the non-selective drive lines 210 (USL), the non-selective output lines 211 (UBL), and the non-selective input lines, respectively. It is described as 212 (UWL).
  • the second multiplication cell 213a arranged in the lower wiring set and connected to the third input line 212 from the left is the selection multiplication cell 213.
  • the first multiplication cell 213b corresponding to the multiplication cell 213 is a non-selective multiplication cell 213.
  • the selection input line 212 (SWL) is set to the write voltage Vw.
  • Vw is a program voltage, which is a voltage required to polarize the ferroelectric film 226 (FeFET), which is the memory layer 220.
  • the voltages of the selective drive line 210 (SSL) and the selective output line 211 (SBL) are set to 0.
  • the voltage in the P-well region is set to 0.
  • the write voltage Vw is applied to the ferroelectric film 226 of the selective multiplication cell 213, and "1" is written as data.
  • the non-selection input line 212 UWL
  • UWL the non-selection input line 212
  • UWL the non-selective drive line 210
  • UBL the non-selective output line 211
  • a voltage smaller than Vw is applied to the ferroelectric film 226 of the non-selective multiplication cell 213, and polarization does not occur.
  • the load value is not written, and it is possible to avoid write disturb and the like.
  • non-selective multiplication cell 213 (multiplication cell 213 paired with the selective multiplication cell 213) connected to the selection input line 212 (SWL), the selection drive line 210 (SSL), and the non-selection output line (UBL), Since a voltage of 2/3 Vw is applied between the source and the drain, a current flows.
  • each drive line 210 (Vcc) is set to a drive voltage Vcc.
  • the voltage and current of each output line 211 are values corresponding to the product-sum result (sum of multiplication values), they are detected by the output unit 218 as a detection target (Sense).
  • the drive voltage Vcc is set to a voltage higher than the voltage of the output line 211. Therefore, when the product-sum operation is executed, the contact area 231 connected to the drive line 210 becomes the drain, and the contact area 231 connected to the output line 211 becomes the source.
  • the output unit 218 detects, for example, the timing when the voltage or current of the output line 211 (Dendrite) exceeds a predetermined threshold value (the timing of ignition), and a signal representing the product-sum result is generated based on the detection result. For example, the larger the sum of multiplication values, the earlier the timing of firing. Therefore, by detecting the timing when the output of Dendrite exceeds the threshold value, it is possible to generate a signal representing the sum-of-product result. This enables neuromorphic movements that imitate the movements of neurons. In addition, any method for calculating the sum-of-product result based on the output of Dendrite may be used.
  • the product-sum calculation is executed by sensing each of the plurality of multiplication cells 213 in the same period. For example, when sensing a non-volatile memory, a certain amount of current (for example, 1 ⁇ A or more) is required to properly detect each data. On the other hand, when performing the product-sum calculation, it is not necessary to detect the current value output from each multiplication cell 213, and the calculation can be executed even with a small amount of current, resulting in a large power consumption. Can be suppressed.
  • a certain amount of current for example, 1 ⁇ A or more
  • FIG. 15 is a schematic diagram showing another configuration example of the product-sum calculation device.
  • FIG. 15A is a perspective plan view of the product-sum calculation device 300
  • FIG. 15B is a schematic cross-sectional view of the product-sum calculation device 300 cut along the AA line shown in FIG. 15A.
  • the product-sum calculation device 300 shown in FIG. 15 has a high resistance element 240 arranged between the drive line 210 and the active layer 221.
  • the layout of the wiring and the like of the product-sum calculation device 300 is the same as that of the product-sum calculation device 200 described with reference to FIGS. 11 and 12.
  • the high resistance element 240 is inserted directly below the drive line 210.
  • the high resistance element 240 has a high resistance insulating layer 241 and a metal layer 242, and the insulating layer 241 is sandwiched between the metal layers 242. Therefore, the high resistance element 240 is an element having a capacitor structure in which the metal layers 242 are arranged so as to face each other via the insulating layer 241.
  • the insulating layer 241 is made of an insulating material having a high resistance value.
  • the insulating layer 241 for example, silicon dioxide (SiO 2 ), silicon nitride (SiN), aluminum oxide (AlO x ), hafnium oxide (HfO x ), magnesium oxide (MgO x ) and the like are used.
  • the metal layer 242 a metal such as aluminum (Al) or a metal compound such as titanium nitride (TiN) or tantalum nitride (TaN) is used.
  • the contact electrode 222 connected to the contact region serving as the drain in the multiplication cell 213 is connected to the drive line 210 via the high resistance element 240.
  • the high resistance element 240 By inserting the high resistance element 240 on the drain side of the ferroelectric FET (multiplication cell 213) in this way, the current supplied from the drive line 210 is suppressed. This makes it possible to suppress the extra current consumption generated during the writing operation. Further, during the writing operation, the voltage of the drive line 210 is fixed at 0. This makes it possible to properly write the load value to the selective multiplication cell 213.
  • the high resistance element 240 is configured as a resistance element having a resistance value of 1 M ⁇ or more.
  • the resistance between the drain side of the multiplication cell 213 and the drive line 210 becomes 1 M ⁇ or more, and the amount of current supplied from the drive line 210 to the multiplication cell 213 becomes sufficiently small. As a result, it is possible to sufficiently suppress the current consumption while performing the normal writing operation.
  • FIG. 16 and 17 are a plan view and a cross-sectional view showing each process of the manufacturing method of the product-sum calculation device 300 shown in FIG.
  • FIG. 16 shows a step of forming the high resistance element 240 on the upper layer of the contact electrode 222.
  • the high resistance element 240 is formed on the upper layer of the contact electrode 222 connected to the drive line 210.
  • the high resistance element 240 is appropriately patterned by etching, lift-off, or the like.
  • a metal layer 242 is formed on the upper layer of the contact electrode 222.
  • an insulating layer 241 (for example, SiO 2 , SiN, AlO x , HfO x , MgO x, etc.) is formed on the upper layer of the metal layer 242.
  • the film thickness of the insulating layer 241 is set to, for example, about 1 to 10 nm.
  • a metal layer 242 is formed on the upper layer of the insulating layer 241. This makes it possible to form a capacitor-type high-resistance element.
  • the resistance value of the high resistance element 240 is set within a range in which, for example, the current consumption during the writing operation is reduced to an unnoticeable level.
  • the resistance value is set to 1 M ⁇ or more.
  • FIG. 17 shows a process of forming wiring for the drive line 210, the output line 211, and the like.
  • a wiring material such as Cu using a damascene structure is deposited to form a pattern of a drive line 210 and an output line 211.
  • the pattern of the output line 211 is formed so as to be connected to each high resistance element 240, and the pattern of the output line 211 is formed so as to be exposed and connected to the contact electrode 222.
  • wiring such as Al.
  • a plurality of other wiring layers (not shown) are laminated as necessary, and contacts connecting the layers are appropriately provided to provide peripheral circuits (output unit 218) and CMOS of the multiplication cell 213. The circuit is formed.
  • the product-sum calculation device 300 shown in FIG. 15 can be formed.
  • the above-mentioned materials, numerical values, etc. are examples, and can be appropriately changed according to the configuration of the apparatus and the like.
  • ReRAM resistance change memory
  • HRS high resistivity
  • LRS low resistivity
  • the active layer 221 of the multiplication cell 213 is arranged obliquely with respect to the input line 212.
  • the multiplication cells 213 can be arranged adjacent to each other, and the elements can be miniaturized. It is possible.
  • the input line 212 (Axon) is arranged orthogonal to the drive line 210 (Vcc) and the output line 211 (Dendrite). As a result, it is possible to sufficiently avoid write disturbs and read disturbs in which the data of other non-selective multiplication cells 213 arranged along the selection input line 212 are rewritten during the write operation and the read operation. ..
  • a MOSFET-type multiplication cell 213 (FeFET) having the ferroelectric film 226 as the memory layer 220 is used.
  • the resistance ratio of HRS / LRS becomes high, and it becomes possible to sufficiently secure a read margin, a noise margin, and the like at the time of product-sum calculation.
  • the product-sum result can be detected with high accuracy, and the calculation accuracy can be improved.
  • the resistance ratio is high, it is possible to operate with a sufficiently small current, and it is possible to configure the product-sum calculation devices 200 and 300 having low power consumption.
  • the product-sum calculation device in which the first and second output lines are arranged on both sides of the drive line (Vcc) has been described.
  • the present invention is not limited to this, and for example, a circuit wired in the same layout as the non-volatile storage device described with reference to FIG. 1 may be used as the product-sum calculation device.
  • the drive line and the output line are formed as a pair of wiring pairs, and a multiplication cell connected to the wiring pair is provided.
  • a circuit wired in the same layout as the product-sum calculation device described with reference to FIG. 11 may be used as the non-volatile storage device. That is, the first and second bit lines may be arranged on both sides of the source line. In this case, first and second memory cells connected to the first and second bit lines are configured. For example, by controlling the first and second memory cells to write bit values (0 or 1) opposite to each other, the first and second memory cells can function as one recording cell. Become. This makes it possible to double-check the data and improve the reading accuracy.
  • FIG. 18 is a schematic diagram showing a configuration example of the product-sum calculation device 400 according to another embodiment.
  • the drive line 410 (Vcc) and the output line 411 (Dendrite) are arranged in parallel, and the input line 412 (Axon) is arranged so as to be orthogonal to the drive line 410 (Vcc).
  • a separation region for separating adjacent multiplication cells 413 along the Y direction is not provided. Therefore, the multiplication cells 413 adjacent to each other along the Y direction are connected to either the common output line 411 or the common drive line 410. In this way, in the multiply-accumulate arithmetic unit 400, the multiplication cells 413 adjacent to each other along the input line 412 are connected to the common output line 411 or to the common drive line 410.
  • both the drive line 410 and the output line 411 can be made common wiring, and the size in the Y direction along the input line 412 can be sufficiently reduced. It is also possible to configure a storage device such as a non-volatile storage device with the configuration shown in FIG.
  • a ferroelectric FET FeFET
  • a multiplication cell memory unit
  • the configuration of the memory unit is not limited.
  • a MOSFET-type element provided with a floating gate may be used as the memory unit.
  • the floating gate functions as a non-volatile memory layer.
  • a charge trap type non-volatile FET provided with an ONO film or the like may be used.
  • the ONO film on which the charge is accumulated functions as a non-volatile memory layer.
  • any MOFET-type element having a non-volatile memory function may be used as the memory unit.
  • same”, “equal”, “orthogonal”, etc. are concepts including “substantially the same”, “substantially equal”, “substantially orthogonal”, etc.
  • a state included in a predetermined range for example, a range of ⁇ 10%
  • a predetermined range for example, a range of ⁇ 10%
  • this technology can also adopt the following configurations.
  • (1) A plurality of first wires arranged parallel to each other, A plurality of second wires arranged in parallel adjacent to each of the plurality of first wires, A plurality of third wires arranged so as to be orthogonal to the first and second wires, and Each one A non-volatile memory layer that maintains the set state via the third wiring, and A plurality of MOSFET-type memory units arranged obliquely with respect to the third wiring and having an active layer for conducting the first and second wirings adjacent to each other depending on the state of the memory layer.
  • a semiconductor device comprising.
  • (2) The semiconductor device according to (1).
  • the memory layer is a semiconductor element which is a gate dielectric film made of a ferroelectric substance.
  • the memory unit is a semiconductor element which is an nMOSFET type element.
  • the memory unit is connected to a first electrode unit that connects the active layer to the first wiring, a second electrode unit that connects the active layer to the second wiring, and the third wiring.
  • the first electrode portion and the second electrode portion are semiconductor elements arranged with the third wiring interposed therebetween. (6)
  • the first wiring is a source line and The second wiring is a bit wire and The third wiring is a word line and Each of the plurality of memory units is a non-volatile memory cell that outputs a state stored in the memory layer by being selected by the word line and the bit line.
  • the semiconductor device according to (6) A semiconductor element in which the source line and the bit line form a set of wiring pairs, and the source line and the bit line are arranged so as to reverse the arrangement relationship of the source line and the bit line in the wiring pair adjacent to each other.
  • the semiconductor device according to (6). A semiconductor element in which the source line and the bit line form a set of wiring pairs, and the source line and the bit line included in the wiring pair adjacent to each other are arranged so that the arrangement relationship is the same.
  • the semiconductor device according to any one of (1) to (8).
  • the first wiring is a drive line for supplying a drive voltage.
  • the second wiring is an output line and
  • the third wiring is an input line into which an input signal representing an input value is input.
  • Each of the plurality of memory units is a multiplication cell that generates a charge corresponding to a multiplication value obtained by multiplying a load value according to the state of the memory layer and the input value, and shares a charge corresponding to the multiplication value.
  • the output line includes a first output line and a second output line arranged on both sides of the drive line.
  • the product-sum calculation device includes a first multiplication cell connected to the input line and the first output line, the input line common to the first multiplication cell, and the second output line.
  • the drive voltage is a voltage higher than the voltage of the output line.
  • the multiplication cell is an nMOSFET type element, and is a semiconductor element having a high resistance element arranged between the active layer and the drive line.
  • the semiconductor device according to (11) The high resistance element is a semiconductor element having a resistance value of 1 M ⁇ or more.
  • the first and second wirings are provided along the extending direction, and have a separation region in which the memory portion is not formed.
  • the memory portions adjacent to each other along the third wiring are semiconductor elements separated by the separation region.
  • the memory units adjacent to each other along the third wiring are semiconductor elements connected to the common second wiring.
  • a write voltage is applied to the memory layer of the memory unit that is the write target, and one-third of the write voltage is applied to the memory layer of the other memory unit that is not the write target.
  • a semiconductor device to which the voltage of, or two-thirds of the voltage is applied.
  • Sexual memory device is provided parallel to each other, A plurality of bit lines arranged in parallel adjacent to each of the plurality of source lines, A plurality of word lines arranged so as to be orthogonal to the source line and the bit line, Each one A non-volatile memory layer that maintains the state set via the word line, A non-volatile memory cell having a plurality of MOSFET-type memory cells arranged obliquely with respect to the word line and having an active
  • Each of the plurality of multiplication cells generates a charge corresponding to the multiplication value obtained by multiplying the load value according to the state of the memory layer and the input value, and outputs the charge to the output line. Further, a plurality of products that output a product-sum signal representing the sum of the multiplication values in the group of multiplication cells based on the charge output to the output line by the group of multiplication cells connected to the common output line.
  • a product-sum arithmetic unit including an output unit of. (19) The product-sum calculation device according to (18).
  • a product-sum calculation device in which each of the plurality of input lines includes the group of multiplication cells and the output unit, and a plurality of product-sum calculation units capable of outputting the product-sum signal are connected in parallel.

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Abstract

本技術の一形態に係る半導体素子は、複数の第１の配線と、複数の第２の配線と、複数の第３の配線と、複数のメモリ部とを具備する。前記複数の第１の配線は、互いに平行に配置される。前記複数の第２の配線は、前記複数の第１の配線の各々と隣接して平行に配置される。前記複数の第３の配線は、前記第１及び前記第２の配線と直交するように配置される。前記複数のメモリ部の各々は、前記第３の配線を介して設定された状態を維持する不揮発性のメモリ層と、前記第３の配線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記第１及び前記第２の配線を導通させる活性層とを有し、ＭＯＳＦＥＴ型である。

Description

半導体素子、不揮発性記憶装置、積和演算装置、及び半導体素子の製造方法
　本技術は、不揮発性のメモリ機能を備えた半導体素子、不揮発性記憶装置、積和演算装置、及び半導体素子の製造方法に関する。
　従来、不揮発性のメモリ機能を備えた素子が開発されている。ＭＯＳＦＥＴ型の素子では、セルごとに記録された状態に応じて、各セルのドレイン電流等が制御される。このような素子は、データを記憶する記憶装置として利用される。また近年では、メモリ機能を備えた素子を用いた演算装置が開発されている。
　例えば、非特許文献１には、フローティングゲートを備えたＭＯＳＦＥＴ型の演算回路について記載されている。この演算回路は、ＮＯＲ型のフラッシュメモリに基づいて設計された複数のメモリセルを有する。各メモリセルは、予め設定された荷重値を記憶し、アナログ信号として入力された入力値と荷重値との乗算値を表す信号を出力する。また演算回路では、これらの乗算値の和を算出するニューロモルフィックネットワークが構成され、機械学習等の演算処理が実行される。
X. Guo1 et al., "Fast, Energy-Efficient, Robust, and Reproducible Mixed-Signal Neuromorphic Classifier Based on Embedded NOR Flash Memory Technology" 2017 IEEE International Electron Devices Meeting (IEDM), 2017, p.151-154.
　このように不揮発性のメモリ機能を備えた素子を用いることで、記憶装置や演算装置等を構成することが可能であり、様々な分野での応用が期待されている。このため、不揮発性のメモリ機能を備えた素子の信頼性を向上するとともに微細化を図ることが可能な技術が求められている。
　以上のような事情に鑑み、本技術の目的は、不揮発性のメモリ機能を備えた素子の信頼性を向上するとともに微細化を図ることが可能な半導体素子、不揮発性記憶装置、積和演算装置及び半導体素子の製造方法を提供することにある。
　上記目的を達成するため、本技術の一形態に係る半導体素子は、複数の第１の配線と、複数の第２の配線と、複数の第３の配線と、複数のメモリ部とを具備する。
　前記複数の第１の配線は、互いに平行に配置される。
　前記複数の第２の配線は、前記複数の第１の配線の各々と隣接して平行に配置される。
　前記複数の第３の配線は、前記第１及び前記第２の配線と直交するように配置される。
　前記複数のメモリ部の各々は、前記第３の配線を介して設定された状態を維持する不揮発性のメモリ層と、前記第３の配線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記第１及び前記第２の配線を導通させる活性層とを有し、ＭＯＳＦＥＴ型である。
　この半導体素子には、第１、第２、及び第３の配線と、不揮発性のメモリ層及び活性層を有するＭＯＳＦＥＴ型のメモリ部とが設けられる。メモリ層の状態を設定する第３の配線は、第１及び第２の配線と直交して配置されため、対象のメモリ層以外のメモリ層を書き変えるといった事態が回避される。また、活性層は第３の配線に対して斜めに配置されるため、隣接するメモリ部を近づけて配置することが可能となる。これにより、不揮発性のメモリ機能を備えた素子の信頼性を向上するとともに微細化を図ることが可能となる。
　前記メモリ層は、強誘電体からなるゲート誘電膜であってもよい。
　前記メモリ部は、ｎＭＯＳＦＥＴ型の素子であってもよい。
　前記メモリ部は、前記活性層を前記第１の配線に接続する第１の電極部と、前記活性層を前記第２の配線に接続する第２の電極部と、前記第３の配線に接続され前記メモリ層の状態を制御する第３の電極部とを有してもよい。
　前記第１の電極部及び前記第２の電極部は、前記第３の配線を挟んで配置されてもよい。
　前記第１の配線は、ソース線であってもよい。この場合、前記第２の配線は、ビット線であってもよい。また前記第３の配線は、ワード線であってもよい。また前記複数のメモリ部の各々は、前記ワード線及び前記ビット線により選択されることで前記メモリ層に記憶された状態を出力する不揮発性のメモリセルであってもよい。
　前記ソース線及び前記ビット線は、一組の配線ペアを形成し、互いに隣接する前記配線ペアにおける前記ソース線及び前記ビット線の配置関係が反転するように配置されてもよい。
　前記ソース線及び前記ビット線は、一組の配線ペアを形成し、互いに隣接する前記配線ペアに含まれる前記ソース線及び前記ビット線の配置関係が同じになるように配置されてもよい。
　前記第１の配線は、駆動電圧を供給する駆動線であってもよい。この場合、前記第２の配線は、出力線であってもよい。また前記第３の配線は、入力値を表す入力信号が入力される入力線であってもよい。また前記複数のメモリ部の各々は、前記メモリ層の状態に応じた荷重値と前記入力値とを乗算した乗算値に応じた電荷を生成する乗算セルであり、前記乗算値に応じた電荷を共通の前記出力線に出力することで積和演算装置を構成してもよい。
　前記出力線は、前記駆動線の両側に配置された第１の出力線と第２の出力線とを含んでもよい。この場合、前記積和演算装置は、前記入力線と前記第１の出力線とに接続された第１の乗算セルと、前記第１の乗算セルと共通の前記入力線と前記第２の出力線とに接続された第２の乗算セルとを含む前記乗算セルのペアにより構成されてもよい。
　前記駆動電圧は、前記出力線の電圧よりも高い電圧であってもよい。前記乗算セルは、ｎＭＯＳＦＥＴ型の素子であり、前記活性層と前記駆動線との間に配置された高抵抗素子を有してもよい。
　前記高抵抗素子は、抵抗値が１ＭΩ以上の抵抗素子であってもよい。
　前記半導体素子は、さらに、前記第１及び前記第２の配線が延在する方向に沿って設けられ、前記メモリ部が形成されない分離領域を有してもよい。この場合、前記第３の配線に沿って隣り合う前記メモリ部は、前記分離領域により分離されてもよい。
　前記第３の配線に沿って隣り合う前記メモリ部は、共通の前記第２の配線に接続されてもよい。
　前記複数のメモリ部のうち、書き込み対象である前記メモリ部の前記メモリ層には書き込み電圧が印加され、前記書き込み対象ではない他の前記メモリ部のメモリ層には前記書き込み電圧の３分の１の電圧、又は３分の２の電圧が印加されてもよい。
　本技術の一形態に係る不揮発性記憶装置は、複数のソース線と、複数のビット線と、複数のワード線と、複数のメモリセルとを具備する。
　前記複数のソース線は、互いに平行に配置される。
　前記複数のビット線は、前記複数のソース線の各々と隣接して平行に配置される。
　前記複数のワード線は、前記ソース線及び前記ビット線と直交するように配置される。
　前記複数のメモリセルの各々は、前記ワード線を介して設定された状態を維持する不揮発性のメモリ層と、前記ワード線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記ソース線及び前記ビット線を導通させる活性層とを有し、ＭＯＳＦＥＴ型である。
　本技術の一形態に係る積和演算装置は、複数の駆動線と、複数の出力線と、複数の入力線と、複数の乗算セルとを具備する。
　前記複数の駆動線は、互いに平行に配置される。
　前記複数の出力線は、前記複数の駆動線の各々と隣接して平行に配置される。
　前記複数の入力線は、前記駆動線及び前記出力線と直交するように配置される。
　前記複数の乗算セルの各々は、前記入力線を介して設定された状態を維持する不揮発性のメモリ層と、前記入力線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記駆動線及び前記出力線を導通させる活性層とを有し、ＭＯＳＦＥＴ型である。
　前記複数の入力線の各々には、入力値を表す入力信号が入力されてもよい。この場合、前記複数の乗算セルの各々は、前記メモリ層の状態に応じた荷重値と前記入力値とを乗算した乗算値に応じた電荷を生成して前記出力線に出力してもよい。また前記積和演算装置は、さらに、共通の前記出力線に接続された前記乗算セルのグループにより前記出力線に出力された前記電荷に基づいて、前記乗算セルのグループにおける前記乗算値の和を表す積和信号を出力する複数の出力部を具備してもよい。
　前記複数の入力線には、各々が、前記乗算セルのグループ及び前記出力部を含み、前記積和信号を出力可能な複数の積和演算ユニットが並列に接続されてもよい。
　本技術の一形態に係る半導体素子の製造方法は、互いに平行に配置された複数の第１の配線と、前記複数の第１の配線の各々と隣接して平行に配置された複数の第２の配線と、前記第１及び前記第２の配線と直交するように配置された複数の第３の配線と、ＭＯＳＦＥＴ型の複数のメモリ部とを有する半導体素子の製造方法であって、
　前記メモリ部の製造工程では、メモリ層の状態に応じて、互いに隣接する前記第１及び前記第２の配線を導通させる活性層を、前記第３の配線に対して斜めに形成し、前記第３の配線を介して設定された状態を維持する不揮発性の前記メモリ層を形成する。
本技術の第１の実施形態に係る不揮発性記憶装置の構成例を示す模式図である。 不揮発性記憶装置の素子構造の断面の構成例を示す模式図である。 不揮発性記憶装置の製造方法の各工程を示す平面図及び断面図である。 不揮発性記憶装置の製造方法の各工程を示す平面図及び断面図である。 不揮発性記憶装置の製造方法の各工程を示す平面図及び断面図である。 不揮発性記憶装置の製造方法の各工程を示す平面図及び断面図である。 不揮発性記憶装置の製造方法の各工程を示す平面図及び断面図である。 不揮発性記憶装置の製造方法の各工程を示す平面図及び断面図である。 不揮発性記憶装置における書き込み動作及び読み出し動作を説明するための図である。 第２の実施形態に係る積和演算装置の回路図である。 積和演算装置の構成例を示す模式図である。 積和演算装置の素子構造の断面の構成例を示す模式図である。 積和演算装置の素子構造の他の断面の構成例を示す模式図である。 積和演算装置における荷重値の書き込み動作及び演算動作を説明するための図である。 積和演算装置の他の構成例を示す模式図である。 図１５に示す積和演算装置の製造方法の各工程を示す平面図及び断面図である。 図１５に示す積和演算装置の製造方法の各工程を示す平面図及び断面図である。 他の実施形態に係る積和演算装置の構成例を示す模式図である。
　以下、本技術に係る実施形態を、図面を参照しながら説明する。
　＜第１の実施形態＞
　［不揮発性記憶装置の構成］
　図１は、本技術の第１の実施形態に係る不揮発性記憶装置の構成例を示す模式図である。不揮発性記憶装置１００は、電源の供給が停止された状態でも記録されたデータを維持することが可能な不揮発性の半導体メモリである。本実施形態では、不揮発性記憶装置１００は、半導体素子に相当する。本開示において、半導体素子とは、例えば複数の素子が半導体基板上に集積された集積素子である。図１には、半導体基板上に集積された不揮発性記憶装置１００の透視平面図が模式的に図示されている。
　不揮発性記憶装置１００は、複数のソース線１０と、複数のビット線１１と、複数のワード線１２と、複数のメモリセル１３とを有する。１つのメモリセル１３には、ソース線１０、ビット線１１、及びワード線１２がそれぞれ一つ接続される。各メモリセル１３には、例えば０及び１を示す１ビットのデータが記録される。なお、１ビット以上のデータを記憶する多値方式が用いられてもよい。まず各配線（ソース線１０、ビット線１１、及びワード線１２）の配置について説明する。
　複数のソース線１０は、互いに平行に配置される。ソース線１０は、各メモリセル１３にソース電圧を供給する配線である。図１には、互いに平行に配置された２つのソース線１０（ＳＬ：Source Line）が模式的に図示されている。本実施形態では、ソース線１０は、第１の配線に相当する。以下では、ソース線１０が延在する方向（図中の左右方向）をＸ方向と記載する。また基板平面内でＸ方向と直交する方向をＹ方向と記載する。またＸＹ平面（基板平面）に直交する深さ方向をＺ方向と記載する。
　複数のビット線１１は、複数のソース線１０の各々と隣接して平行に配置される。すなわち各ビット線１１は、対応するソース線１０の隣にＸ方向に沿って配置される。ビット線１１は、後述するワード線１２とともに、対象となるメモリセル１３を選択するために用いられ、読み出されたデータに応じた信号が出力される配線である。本実施形態では、１つのソース線１０と１つのビット線１１とにより１組の配線ペアが形成される。従ってソース線１０の総数とビット線１１の総数とは互いに等しくなる。図１には、互いに平行に配置された２つのビット線１１（ＢＬ：Bit Line）が模式的に図示されている。本実施形態では、ビット線１１は、第２の配線に相当する。
　なお、後述するように、ソース線１０及びビット線１１は、図１に示す透視平面図において最上層に配置される配線である。典型的には、ソース線１０及びビット線１１は、同じタイミングで積層される。図１では、ソース線１０及びビット線１１の下層に配置され、各配線と重なる部分がグレーの線を用いて表されている。
　複数のワード線１２は、ソース線１０及びビット線１１と直交するように配置される。本開示において、配線が直交している状態とは、基板平面に直交する方向（Ｚ方向）から見た平面視で配線が直交している状態である。各ワード線１２は、ソース線１０及びビット線１１よりも深い位置にＹ方向に沿って配置され、平面視でソース線１０及びビット線１１と直交する。ワード線１２は、上記したビット線１１とともに、対象となるメモリセル１３を選択するために用いられる。ワード線１２は、例えば対象となるメモリセル１３に対してデータの書き込みや読み出しを行うための制御電圧を供給する配線である。図１には、互いに平行に配置された４つのワード線１２（ＷＬ：Word Line）が模式的に図示されている。本実施形態では、ワード線１２は、第３の配線に相当する。
　複数のメモリセル１３は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構造を利用してデータを記憶するＭＯＳＦＥＴ型の素子である。図１に示すように、各メモリセル１３は、互いに対応するソース線１０及びビット線１１（配線ペア）で挟まれた領域に複数のワード線１２ごとに設けられる。従って不揮発性記憶装置１００には、複数のメモリセル１３が、格子状に配置されたメモリアレイが構成される。図１では、ＸＹ平面において単一のメモリセル１３が占める領域（以下セル領域１と記載する）が、太い実線の矩形領域により図示されている。本実施形態では、メモリセル１３は、メモリ部に相当する。各メモリセル１３は、メモリ層２０と、活性層２１とを有する。
　メモリ層２０は、ワード線１２の下層に配置される。図１では、メモリ層２０は、ワード線１２と重なるようにワード線１２の直下に配置されている。メモリ層２０は、データが記憶される層であり、データの値に応じた状態を維持する材料を用いて構成される。このような材料を用いることで、電源の供給が停止された状態でもデータを維持する不揮発性のメモリ層２０が構成される。メモリ層２０にデータを設定する際には、ワード線１２が用いられる。より詳しくは、ワード線１２の電圧を所定の値に設定することで、メモリ層２０の状態が変化し、データの設定（書き込み）が実行される。このようにメモリ層２０は、ワード線１２を介して設定された状態を維持する。
　本実施形態では、メモリ層２０として、強誘電体材料が用いられる。強誘電体材料は、材料の内部に自発分極（残留分極）を発生する材料である。例えば自発分極の向きにより１ビットのデータを記録することが可能である。このように、本実施形態では、強誘電体材料を用いて不揮発性のメモリ層２０が構成される。従って、不揮発性記憶装置１００は、強誘電体（メモリ層２０）を用いてデータを記憶する強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）となる。メモリ層２０の具体的な構成については、後に詳しく説明する。
　後述するように、メモリセル１３は、ゲートと基板間、又はゲートとソース・ドレイン間の電界によって強誘電体材料（メモリ層２０）分極を制御する１Ｔ型のＦｅＲＡＭである。従ってメモリセル１３は、分極によって変化する信号量をＭＯＳＦＥＴで増幅することが可能なゲインセルとなる。これにより、記録されたデータ（分極の向き）に応じた信号の強度を精度よく調節することが可能となり、例えば高精度なメモリの読み出し等が可能となる。
　活性層２１は、ＭＯＳＦＥＴの伝導に寄与する領域であり、上記したメモリ層２０よりも下層に形成される。活性層２１には、ソース領域と、ドレイン領域と、チャネル領域とが含まれる。ソース領域は、ＭＯＳＦＥＴのソースとなる領域であり、ドレイン領域は、ＭＯＳＦＥＴのドレインとなる領域である。チャネル領域は、ソース領域とドレイン領域とをつなぐチャネルが形成される領域である。従って活性層２１は、チャネル領域の両端にソース領域及びドレイン領域がそれぞれ形成された層となる。以下では、ソース領域及びドレイン領域をコンタクト領域と記載する場合がある。
　本実施形態では、活性層２１は、ワード線１２に対して斜めに配置される。すなわち、活性層２１（チャネル領域）は、少なくともワード線１２と平行な方向（Ｙ方向）あるいはワード線１２と直交する方向（Ｙ方向）とは異なる方向に沿って形成される。各メモリセル１３の活性層２１は、典型的には同一の方向に沿って配置される。図１には、ワード線１２に対して図中の左上から右下にかけて斜めに交差して配置された活性層２１が模式的に図示されている。活性層２１とワード線１２との交差角度等は限定されない。ワード線１２に対する活性層２１の交差角度は、例えば各配線の幅や後述する素子分離層の幅等の各部の寸法に関するデザインルールに合わせて適宜設定されてよい。
　また、活性層２１の両端（コンタクト領域）には、コンタクト電極２２が形成される。活性層２１の一方のコンタクト領域は、コンタクト電極２２を介してソース線１０に接続され、他方のコンタクト領域は、コンタクト電極２２を介してビット線１１に接続される。従って、活性層２１は、ソース線１０とビット線１１とをつなぐ導通経路となる。
　図１に示すように、活性層２１を斜めに配置した構成では、活性層２１（チャネル領域）の一部の領域が、ワード線１２及びメモリ層２０と重なって配置される。従って、この領域では、メモリ層２０が、活性層２１とワード線１２とにより挟まれた構造が実現される。本実施形態では、このようにメモリ層２０と活性層２１とが交差する領域に、データが記憶される。以下では、メモリ層２０と活性層２１とが交差する領域を、記憶領域２と記載する。図１では、記憶領域２が、太い実線の円形領域により模式的に図示されている。
　例えば、ワード線１２と活性層２１との間に書き込み用の電圧を印加した場合、記憶領域２におけるメモリ層２０の状態（自発分極の向き等）が書き変えられる。これにより、各メモリセル１３に対して所望のデータを記憶させることが可能とある。また、自発分極の状態により、活性層２１のチャネル領域の抵抗が変化する。例えば各配線に読み出し用の電圧を設定するとする。この場合、ソース線１０及びワード線１２の間を流れるキャリアの量（電流値）は、メモリ層２０の状態に応じて変化する。このように、活性層２１は、メモリ層２０の状態に応じてソース線１０及びビット線１１を導通させる。データに応じた電流値は、例えばビット線１１を介して図示しないセンスアンプ等により読み出される。これにより、メモリ層２０に記憶されたデータを読み出すことが可能となる。
　不揮発性記憶装置１００では、ワード線１２及びビット線１１を選択することで、データの読み出しや書き込みの対象となるメモリセル１３が選択される。すなわち、あるメモリセル１３を選択したい場合には、そのメモリセル１３に接続されたワード線１２及びビット線１１を選択して、読み出し用の電圧や書き込み用の電圧を印加すればよい。このように、本実施形態では、複数のメモリセル１３の各々は、ワード線１２及びビット線１１により選択されることでメモリ層２０に記憶された状態を出力する不揮発性のメモリセルとして機能する。
　上記したように、本実施形態では、活性層２１がワード線１２に対して斜めに配置される。このため、ビット線１１（ソース線１０）に沿って配置されたメモリセル１３の間隔を縮小することが可能である。
　例えば図１では、ある活性層２１がソース線１０と接続するＸ方向の位置は、その活性層２１の左側に配置された活性層２１がビット線１１と接続するＸ方向の位置と同じになる。同様に、ある活性層２１がビット線１１と接続するＸ方向の位置は、その活性層２１の右側に配置された活性層２１がソース線１０と接続するＸ方向の位置と同じになる。このように、Ｘ方向に沿って隣り合う各メモリセル１３では、活性層２１と干渉しない範囲で、活性層２１同士の間隔を近づけることが可能である。
　なお、セル領域１のＹ方向のサイズは、例えば各部の寸法を規定するデザインルールによって設定される。従って、セル領域１のＹ方向のサイズは、例えばワード線１２に対して活性層２１が斜めである場合や直交する場合に係らず、略同じ値（デザインルールでの最小値等）に設定される。
　このように、本実施形態では、活性層２１をワード線１２に対して斜めに配置することで、ワード線１２と直交するＸ方向のサイズを大幅に縮小することが可能となり、セル領域１のサイズを縮小することが可能となる。これにより、装置の微細化を図ることが可能となる。この結果、例えば装置の小型化や、メモリセル１３の高密度化を実現することが可能となる。また、メモリセル１３の面積の増大を防止することが可能であるため、製造コストを抑制することが可能となる。
　また図１に示すように、本実施形態では、互いに隣接する配線ペア（ソース線１０及びビット線１１）の間に、分離領域３が設けられる。分離領域３は、ソース線１０及びビット線１１が延在する方向（Ｘ方向）に沿って設けられ、メモリセル１３（活性層）が形成されない領域である。従ってワード線１２に沿って隣り合うメモリセル１３は、分離領域３により分離される。従って、例えば１つのワード線１２に沿って配置された複数のメモリセル１３に対して、それぞれ１つの配線ペアが接続されることになる。
　例えば、ワード線１２に沿って隣り合うメモリセル１３を、共通のソース線１０（ビット線１１）に接続するといった構成が考えられる。このような場合、選択したメモリセル１３を書き変えるために印加した電圧が、共通のソース線１０（ビット線１１）を介して隣接するメモリセル１３に印加されるといった状況が発生し、意図しないメモリセル１３を書き換えてしまう誤動作（ライトディスターブ）等が生じる恐れがある。
　これに対し、本実施形態では、ワード線１２に沿って隣り合うメモリセル１３が分離される。これにより、各メモリセル１３に印加する電圧を個別に設定することが可能となる。この結果、メモリセル１３に対するデータの読み出しや書き込み等を確実に実行することが可能となり、信頼性の高い動作制御を実現することが可能である。
　また、本実施形態では、ソース線１０及びビット線１１は、互いに隣接する配線ペアにおけるソース線１０及びビット線１１の配置関係が反転するように配置される。図１に示す例では、図中の上側に配置された配線ペアでは、上側にビット線１１が配置され、下側にソース線１０が配置される。また図中の下側に配置された配線ペアでは、上側にソース線１０が配置され、下側にビット線１１が配置される。このように、隣接する配線ペアは、一方のペアのソース線１０（又はビット線１１）と他方のペアのソース線１０（又はビット線１１）が隣り合うように配置される。
　このように、ソース線１０とビット線１１とを対に配置し、その対を反転させたレイアウトとすることで、隣接する二本のソース線１０やビット線１１ごとに、各線を駆動するドライバー等の周辺回路を構成することが可能となる。例えば、ソース線１０に共通する回路や、ビット線１１に共通する回路等を、二本分まとめて形成するといったことが可能となる。この結果、周辺回路を効率よくレイアウトすることが可能となり、レイアウト面積の縮小等が可能となる。
　なお、各配線ペアにおけるソース線１０とビット線１１との配置関係が同一であってもよい。すなわち、ソース線１０及びビット線１１は、互いに隣接する配線ペアに含まれるソース線１０及びビット線１１の配置関係が同じになるように配置されてもよい。このような場合であっても、各メモリセル１３を適正に駆動することが可能である。
　［不揮発性記憶装置の断面構造］
　図２は、不揮発性記憶装置１００の素子構造の断面の構成例を示す模式図である。図２Ａは、図１に示すＡＡ線で切断した不揮発性記憶装置１００の模式的な断面図である。ＡＡ線は、活性層２１を切断する線であり、図２Ａは、メモリセル１３の基本的な構造を示す断面図となる。図２Ｂは、図２Ａに示す点線の矩形領域の拡大図である。以下では、図２Ａ及び図２Ｂを参照して、不揮発性記憶装置１００の積層構造について具体的に説明する。
　上記したように不揮発性記憶装置１００は、ソース線１０と、ビット線１１と、ワード線１２と、メモリセル１３とを有する。また不揮発性記憶装置１００は、さらに、半導体基板１４と、素子分離層１５と、層間膜１６とを有する。
　半導体基板１４は、半導体材料からなり、メモリセル１３が形成される基板である。半導体基板１４としては、例えば、シリコン基板が用いられる。この他、半導体基板１４の具体的な構成は限定されない。例えばシリコン基板にＳｉＯ２等の絶縁膜を挟みこんだＳＯＩ（Silicon on Insulator）基板等が用いられてもよい。またゲルマニウム等の他の元素半導体で形成された基板や、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、シリコンカーバイド（ＳｉＣ）等の化合物半導体で形成された基板等が用いられてもよい。
　素子分離層１５は、絶縁性材料を用いて形成され、半導体基板１４に形成された各メモリセル１３を互いに電気的に分離する。素子分離層１５は、例えば斜めに配置された活性層２１をそれぞれ分離可能となるように、半導体基板１４に埋め込んで形成される。また素子分離層１５によって分離された領域は、メモリセル１３が形成される素子領域となる。
　図２Ａに示す例では、図１を参照して説明した分離領域３に形成された素子分離層１５が図示されている。素子分離層１５は、例えば酸化シリコン（ＳｉＯx）等を用いたフィールド酸化膜として形成される。この他、素子分離層１５として、窒化シリコン（ＳｉＮx）や、酸窒化シリコン（ＳｉＯＮ）等の絶縁性の材料が用いられてよい。
　素子分離層１５は、例えば、ＳＴＩ（Shallow Trench Isolation）法を用いて形成される。この方法では、所定領域の半導体基板１４の一部をエッチング等で除去してトレンチ構造を形成し、このトレンチ構造を酸化シリコン（ＳｉＯx）で埋め込むことで、素子分離層１５が形成される。また、素子分離層１５は、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて形成されてもよい。この場合、所定領域の半導体基板１４を熱酸化することで、素子分離層１５が形成される。
　メモリセル１３は、メモリ層２０と、活性層２１と、コンタクト電極２２と、界面層２３（Interfacial Layer）と、ゲート電極２４と、サイドウォール２５とを有する。なおゲート電極２４は、ワード線１２として機能する。図２Ａでは、右側のワード線１２を含む構造が、メモリセル１３のＭＯＳＦＥＴ構造となる。なお左側のワード線１２を含む構造は、活性層２１が設けられない分離領域でのワード線１２の断面構造となる。
　本実施形態では、メモリセル１３として、ｎＭＯＳＦＥＴ型の素子が形成される。従って、素子分離層１５により分離された領域には、第１導電型不純物としてｐ型不純物（例えばホウ素（Ｂ）やアルミニウム（Ａｌ））等）がドープされる。従って、素子領域は、Ｐ型のウェルが形成されたＰウェル領域となる。
　上記したように活性層２１は、チャネル領域３０と、チャネル領域３０の両端に設けられたコンタクト領域３１（ソース領域またはドレイン領域）を有する。チャネル領域３０は、半導体基板１４のｐ型不純物がドープされた領域に形成される。図２Ｂには、半導体基板１４に形成されたチャネル領域３０が網かけの領域として模式的に図示されている。本実施形態では、このチャネル領域３０がワード線１２に対して斜めに配置されるように、コンタクト領域３１が形成される。なおコンタクト領域３１は、ソース線１０やビット線１１の電圧等に応じて、ソース領域又はドレイン領域のいずれかとして機能する。
　コンタクト領域３１は、半導体基板１４に形成された第２導電型の領域である。コンタクト領域３１には、第２導電型不純物としてｎ型不純物（例えばリン（Ｐ）やヒ素（Ａｓ）等）がドープされる。図２Ａに示す例では、ＮＬＤＤ領域３２の上層に、ｎ型のコンタクト領域３１が形成される。ＮＬＤＤ領域３２は、コンタクト領域３１に比べて不純物の濃度が低い軽ドープ領域（不純物注入予定領域）である。ＮＬＤＤ領域３２は、コンタクト領域３１と同じｎ型の不純物がドープして形成される。コンタクト領域３１は、ＮＬＤＤ領域３２が形成された領域に、さらにｎ型不純物をドープして形成される。
　なお、コンタクト領域３１の表面には、Ｎｉ等の高融点金属が積層されシリサイド層（ＮｉＳｉ等）が形成される。シリサイド化の処理は、後述するゲート電極を生成する工程に合わせて実行される。シリサイド層を設けることで、コンタクト電極２２とのコンタクト抵抗を低下させることが可能となる。
　図２Ｂに示すように、界面層２３は、チャネル領域３０が形成された半導体基板１４の表面に設けられる。界面層２３は、メモリ層２０と半導体基板１４との境界に形成された層である。界面層２３は、絶縁性材料により形成される。例えばチャネル領域３０となる半導体基板１４の表面を酸化して形成された酸化膜（シリコン酸化膜等）が界面層２３となる。
　メモリ層２０は、強誘電体材料からなる膜として構成される。図２Ｂに示すように、メモリ層２０は、界面層２３の上層に形成される。またメモリ層２０の上層には、後述するゲート電極２４が形成される。従って、メモリ層２０は、活性層２１とゲート電極２４との間に配置されたゲート誘電膜として機能する。このように、メモリ層２０は、強誘電体からなるゲート誘電膜である。例えばゲート電極２４を介して活性層２１（チャネル領域３０）に作用する電界は、ゲート誘電膜であるメモリ層２０の分極に応じて変化する。以下では、メモリ層２０のことを強誘電体膜２６と記載する場合がある。
　強誘電体膜２６としては、自発分極を生じ、自発分極の方向が外部電界を用いて制御可能な強誘電体材料が用いられる。このような材料として、例えば酸化ハフニウム（ＨｆＯx）、酸化ジルコニウム（ＨｆＯx）、又はＨｆＺｒＯx等の酸化物系の強誘電体材料が用いられる。また、上記した酸化物系の強誘電体材料で形成された膜にランタン（Ｌａ）、シリコン（Ｓｉ）、又はガドリニウム（Ｇｄ）等の原子をドープすることで強誘電体膜２６が形成されてもよい。あるいは、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3：ＰＺＴ）や、タンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9：ＳＢＴ）等のペレブスカイト系の強誘電体材料が用いられてもよい。また強誘電体膜２６は、単層であってもよいし、複数層で形成されてもよい。
　ゲート電極２４は、強誘電体膜２６（メモリ層２０）の上層に形成され、ワード線１２として機能する。ゲート電極２４は、Ｙ方向に沿って配置された複数のメモリセル１３に共通する電極である。図２Ａに示すように、ゲート電極２４は、金属電極層３５と、ポリシリコン層３６と、シリサイド層３７とを有する。ゲート電極２４は、これらの層が積層された積層構造の配線となる。本実施形態では、ゲート電極２４は、第３の配線に接続されメモリ層の状態を制御する第３の電極部に相当する。
　金属電極層３５は、強誘電体膜２６の上層に形成され、金属や合金からなる金属製の電極である。金属電極層３５としては、例えば窒化チタン（ＴｉＮ）や窒化タンタル（ＴａＮ）等が用いられる。ポリシリコン層３６は、金属電極層３５の上層に形成される。シリサイド層３７は、ポリシリコン層３６の上層に形成され、ポリシリコン層３６に高融点金属を積層してシリサイド化した層である。高融点金属としては、例えばニッケル（Ｎｉ）が用いられ、シリサイド層３７は、例えばニッケルシリサイド（ＮｉＳｉ）により構成される。このように、ゲート電極２４を積層構造とすることで、例えばポリシリコン単層で形成された電極と比較して配線抵抗を十分に下げることが可能となる。
　サイドウォール２５は、絶縁性材料で構成され、ゲート電極２４の側面に設けられた側壁である。サイドウォール２５は、例えばゲート電極２４を含む領域に一様に絶縁膜を成膜し、成膜された絶縁膜に対して垂直異方性エッチングを施すことで形成される。サイドウォール２５としては、例えば酸化シリコン（ＳｉＯx）、窒化シリコン（ＳｉＮx）、又は酸窒化シリコン（ＳｉＯＮ）等が用いられる。
　サイドウォール２５は、半導体基板１４のコンタクト領域３１にドープされる第２導電型不純物を遮蔽して、チャネル領域３０を保護する。チャネル領域３０は、ゲート電極２４の直下に形成され、チャネル領域３０を介して各コンタクト領域３１（ソース領域又はドレイン領域）が電気的に接続される。このようにサイドウォール２５により、各コンタクト領域３１とチャネル領域３０とゲート電極２４との位置関係が設定される。
　コンタクト電極２２は、層間膜１６を貫通して設けられた貫通孔（コンタクトホール）を充填して形成された電極である。コンタクト電極２２は、ソースコンタクト２２ａとビットコンタクト２２ｂとを有する。ソースコンタクト２２ａは、活性層２１の一方のコンタクト領域３１の上層に形成され、活性層２１をソース線１０に接続する。ビットコンタクト２２ｂは、活性層２１の他方のコンタクト領域３１の上層に形成され、活性層２１をビット線１１に接続する。本実施形態では、ソースコンタクト２２ａは、第１の電極部に相当し、ビットコンタクト２２ｂは、第２の電極部に相当する。
　図２Ａに示す例では、ゲート電極２４の左側及び右側に形成されたコンタクト電極２２が、それぞれソースコンタクト２２ａ及びビットコンタクト２２ｂとなる。すなわち、ソースコンタクト２２ａ及びビットコンタクト２２ｂは、ワード線１２（ゲート電極２４）を挟んで配置される。これにより、斜めに配置された活性層２１と、ソース線１０及びビット線１１とを単一のコンタクト電極２２で接続することが可能となり、レイアウトや製造工程を簡素化することが可能となる。
　コンタクト電極２２（ソースコンタクト２２ａ及びビットコンタクト２２ｂ）としては、例えばチタン（Ｔｉ）やタングステン（Ｗ）等の低抵抗金属、窒化チタン（ＴｉＮ）や窒化タンタル（ＴａＮ）等の金属化合物が用いられる。例えばこれらの電極材料を、コンタクトホールに充填してコンタクト電極２２が形成される。コンタクト電極２２は、単層で形成されてもよいし、積層体として形成されてもよい。
　層間膜１６は、絶縁性材料で構成され、半導体基板１４に形成された各メモリセル１３を覆うように半導体基板１４の全面にわたって形成される。層間膜１６の上層には、平坦化処理が施され平面が形成される。また層間膜１６には、上記したコンタクト電極２２を形成するためのコンタクトホールが形成される。層間膜１６としては、典型的には、ＳｉＯ2膜が用いられる。この他、酸化シリコン（ＳｉＯx）、窒化シリコン（ＳｉＮx）、酸窒化シリコン（ＳｉＯＮ）等の絶縁性材料が、層間膜１６として用いられてよい。
　ソース線１０及びビット線１１は、導電性材料で構成され、層間膜１６の上層に形成される。各配線は対応するコンタクト電極２２と接続するように、Ｘ方向に沿って配置される。ソース線１０及びビット線１１としては、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）等の配線材料が用いられる。例えばＣｕのダマシン構造等を用いて、層間膜１６の上層にソース線１０及びビット線１１が形成される。
　［不揮発性記憶装置の製造方法］
　図３～図８は、不揮発性記憶装置１００の製造方法の各工程を示す平面図及び断面図である。図３～図８には、それぞれ半導体基板１４（不揮発性記憶装置１００）をＺ方向から見た平面透視図（ａ）と、平面透視図（ａ）に記載した、ＢＢ線での断面図（ｂ）と、ＣＣ線での断面図（ｃ）と、ＤＤ線での断面図（ｄ）とが模式的に図示されている。以下では、図３～図８を参照して、不揮発性記憶装置１００の製造方法について説明する。
　図３には、各メモリセル１３を分離するための素子分離形成を行う工程が示されている。具体的には、半導体基板１４に素子分離層１５を形成して、各メモリセル１３の素子領域が形成される。ここでは、ＳＴＩ法を用いて素子分離層１５が形成される。また半導体基板１４としてＳｉ基板が用いられる。
　まず、半導体基板１４上にＳｉＯ2膜及びＳｉ3Ｎ4膜をこの順番で堆積する。ＳｉＯ2膜は、例えば、Ｓｉ基板のドライ酸化により形成される。またＳｉ3Ｎ4膜は減圧ＣＶＤ（Chemical Vapor Deposition）により形成される。続いて、活性層２１を形成する部分にレジストパターニングを行う。このパターンをマスクとして、Ｓｉ3Ｎ4膜／ＳｉＯ2膜／Ｓｉ基板を順次エッチングして溝状のトレンチ領域４０を形成する。このとき、半導体基板１４は、例えば３５０～４００ｎｍの深さでエッチングを行う。
　図３（ａ）では、斜めに形成されたパターンが、活性層２１が形成される領域（レジストパターン）である。従って、レジストパターンの外側の領域が、トレンチ領域４０となる。トレンチ領域４０には、素子分離層１５であるフィールド酸化膜が設けられる。またＳｉ3Ｎ4膜が残されたパターン領域が、活性層２１となる。このように、本実施形態では、メモリ層２０の状態に応じてソース線１０及びビット線１１を導通させる活性層２１が、ワード線１２に対して斜めに形成される。
　トレンチ領域４０を形成した後、トレンチ領域４０をＳｉＯ2膜で埋め込むことで、素子分離層１５を形成する。例えば高密度プラズマＣＶＤによって埋め込みを行う事によって、段差被覆性が良好で緻密な膜を形成する事が可能である。このとき、ＳｉＯ2膜の積層膜厚は、例えば６５０～７００ｎｍである。続いて、ＣＭＰ（Chemical Mechanical Polish）法を用いて研磨を行い、堆積されたＳｉＯ2膜を平坦化する。このとき、Ｓｉ3Ｎ4膜が残されたパターン領域において、Ｓｉ3Ｎ4膜上のＳｉＯ2膜が除去できる程度まで研磨が行われる。
　続いて、熱リン酸を用いて、Ｓｉ3Ｎ4膜の除去を行い、活性層２１（活性領域）を形成する。なお熱リン酸による処理を行う前に、半導体基板１４をＮ2、Ｏ2、又はＨ2／Ｏ2環境下でアニーリングしてもよい。アニーリング処理により、素子分離層１５のＳｉＯ2膜をより緻密な膜とすることや、活性層２１のコーナー部分を丸めるラウンディング等が可能となる。
　続いて、活性層２１の表面を酸化して犠牲酸化膜４１を形成する。犠牲酸化膜４１の膜厚は、例えば１０ｎｍ程度である。犠牲酸化膜４１の形成後、ＭＯＳＦＥＴ（メモリセル１３）を形成する領域に、第１導電型不純物（例えばホウ素（Ｂ）等）のイオン注入を行う。これにより、半導体基板１４（Ｓｉ基板）上の活性層２１が、第１導電型のウェル領域（Ｐウェル領域）に変換される。
　図４には、メモリ層２０である強誘電体膜２６と、ゲート電極２４とを形成する工程が示されている。具体的には、半導体基板１４の全面にわたって強誘電体膜２６及びゲート電極２４となる膜が積層され、この積層膜がゲート電極２４のパターンに合わせて整形される。
　まず、図３で形成された犠牲酸化膜４１がフッ化水素（ＨＦ）溶液を用いて剥離される。その後、露出したＳｉ基板表面に界面層２３が形成される。界面層２３の膜厚は、およそ０．５～１．５ｎｍに設定される。界面層２３の形成には、ＲＴＯ（Rapid Thermal Oxidization）法、酸素プラズマ処理、あるいは過水系薬液処理を用いた化学酸化法（Chemical Oxide）等が用いられる。
　続いて、強誘電体膜２６（メモリ層２０）が積層される。強誘電体膜２６としては、例えば酸化ハフニウム（ＨｆＯx）膜が用いられる。ＨｆＯx膜の膜厚は、例えば３～１０ｎｍ程度に設定される。ＨｆＯx膜は、例えばＣＶＤ法や、ＡＬＤ（Atomic Layer Deposition）法等を用いて形成される。この他、ＨｆＺｒＯx、ＰＺＴ、ＳＢＴ等を用いて強誘電体膜２６が形成されてもよい。また強誘電体膜２６にＬａ等の原子をドープする処理が実行されてもよい。
　続いて、ゲート電極２４が積層される。まず金属電極層３５として、窒化チタン（ＴｉＮ）あるいは窒化タンタル（ＴａＮ）が体積される。金属電極層３５の膜厚は、例えば５～２０ｎｍ程度に設定される。金属電極層３５を体積する方法としては、スパッタ法、ＣＶＤ法、ＡＬＤ法等を用いることが可能である。
　続いて、金属電極層３５の上層にポリシリコン層３６が積層される。ポリシリコン層３６の膜厚は、例えば５０～１５０ｎｍ程度に設定される。ポリシリコン層３６は、例えば原料ガスとしてＳｉＨ4を用いた減圧ＣＶＤ法により成膜される。このときの堆積温度は、例えば５８０～６２０°程度に設定される。
　ポリシリコン層３６が成膜されたのち、ポリシリコン層３６上に、ゲート電極２４のレジストパターンがリソグラフィによって形成される。このレジストパターンをマスクとして、臭化水素（ＨＢｒ）や塩素（Ｃｌ）系のガスを用いた異方性エッチングが実行され、ポリシリコン層３６／金属電極層３５／強誘電体膜２６／界面層２３がこの順番でエッチングされる。これにより、強誘電体膜２６を含むゲート電極２４の配線パターンが形成される。このように、本実施形態では、ワード線１２（ゲート電極２４）を介して設定された状態を維持する不揮発性のメモリ層２０が形成される。
　図５には、メモリ層２０として強誘電体膜２６を備えた強誘電体ＦＥＴ（ＦｅＦＥＴ）を形成する工程が示されている。具体的には、ゲート電極２４の側面にサイドウォール２５が形成され、コンタクト領域３１に第２導電型不純物（ｎ型不純物）がドープされる。
　まず、ゲート電極２４の両側に、第２導電型不純物であるヒ素イオン（Ａｓ）のイオン注入を行い、ＮＬＤＤ領域３２を形成する。この時、加速電圧は、例えば５ｋｅＶ～２０ｋｅＶ程度に設定され、イオン注入の濃度は、例えば５～２０×１０13個／ｃｍ2程度に設定される。ＮＬＤＤ領域３２を形成することで、短チャンネル効果が抑制され、メモリセル１３のＦＥＴ特性のばらつき等を低減することが可能である。なお第２導電型不純物として、リン（Ｐ）が用いられてもよい。
　続いて、サイドウォール２５を形成する。まず、プラズマＣＶＤ法により、ＳｉＯ2膜を膜厚１０～３０ｎｍで堆積し、その後、プラズマＣＶＤ法により、Ｓｉ3Ｎ4膜を膜厚３０～５０ｎｍで堆積して、サイドウォール２５用の絶縁膜を形成する。次に、異方性エッチングにより、堆積した絶縁膜（Ｓｉ3Ｎ4膜／ＳｉＯ2膜）をエッチングして、ゲート電極２４の側面にサイドウォール２５を形成する。
　サイドウォール２５の形成後、第２導電型不純物であるヒ素イオン（Ａｓ）のイオン注入を行い、ゲート電極２４の両側にそれぞれｎ型のコンタクト領域３１を形成する。この時、加速電圧は、例えば２０ｋｅＶ～５０ｋｅＶ程度に設定され、イオン注入の濃度は、例えば１～５×１０15個／ｃｍ2程度に設定される。さらに、１０００℃のアニール温度で５秒間のＲＴＡ（Rapid Thermal Annealing）により、イオン注入した不純物（ドーパント）を活性化させる。これにより、ＭＯＳＦＥＴが形成される。また、不純物の活性化を促進し、かつ不純物の拡散を抑制するために、スパイクＲＴＡ等を用いてアニーリング処理が実行されてもよい。
　続いて、スパッタ法等を用いて半導体基板１４の全面にわたってニッケル（Ｎｉ）膜を堆積する。ニッケル膜の膜厚は、例えば６～８ｎｍ程度に設定される。ニッケル膜の堆積後、３００～４５０℃のアニール温度で１０～６０秒間のＲＴＡを行うことで、Ｓｉ上に堆積したＮｉをシリサイド化させる。なお、フィールド酸化膜（素子分離層１５）等のＳｉＯ2上に堆積したＮｉは未反応のまま残る。例えば、Ｈ2ＳＯ4／Ｈ2Ｏ2等を用いて、未反応のＮｉ膜を除去する。この結果、コンタクト領域３１やゲート電極２４上には、低抵抗なニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層３７が形成される。この他、Ｎｉ膜に代えて、Ｃｏ膜やＮｉＰｔ膜等を堆積することでＣｏＳｉ2や、ＮｉＰｔＳｉ等が形成されてもよい。例えばＲＴＡの温度や時間を適宜設定することでこれらのシリサイドを形成することが可能である。
　図６には、層間膜１６を形成する工程が示されている。具体的には、図示しないストッパーライナー膜と、層間膜１６とがこの順番で堆積され、平坦化処理が実行される。なおストッパーライナー膜は、後述するコンタクトホール４２の生成する際のエッチングを制御するストッパーとして機能する。
　まず、半導体基板１４の全面にわたってストッパーライナー膜が堆積される。ストッパーライナー膜としては、窒化シリコン（ＳｉＮ）膜が用いられ、その膜厚は、１０～５０ｎｍ程度に設定される。ストッパーライナー膜の形成には、プラズマＣＶＤ法、減圧ＣＶＤ法、及びＡＬＤ法等が用いられる。またストッパーライナー膜は、圧縮応力又は引張応力を付与する層として形成することも可能である。
　続いて、ＣＶＤ法により、半導体基板１４の全面にわたって層間膜１６が堆積される。層間膜１６としては、ＳｉＯ2膜が用いられ、その膜厚は、例えば１００～５００ｎｍ程度に設定される。層間膜１６を成膜した後、ＣＭＰにより層間膜１６の上層が平坦化される。
　図７には、コンタクト電極２２を形成する工程が示されている。具体的には、層間膜１６にコンタクトホール４２が形成され、このコンタクトホール４２を埋めるようにコンタクト電極２２が形成される。
　まず、層間膜１６を貫通する複数のコンタクトホール４２が形成される。コンタクトホール４２は、活性層２１のコンタクト領域３１に接続するように形成される。またゲート電極２４に接続するコンタクトホール４２（図示省略）が形成される。コンタクトホール４２は、層間膜１６をエッチングして形成される。この際、ＳｉＯ2／ＳｉＮ（層間膜１６／ストッパーライナー膜）の選択比が高いエッチング条件で、ＳｉＯ2膜が選択的にエッチングされる。これにより、エッチングはストッパーライナー膜で止まるため、シリサイド化された各部（コンタクト領域３１及びシリサイド層３７）までのエッチングの制御性を高めることが可能となる。
　コンタクトホール４２の形成後、ＣＶＤ法等により、Ｔｉ及びＴｉＮを堆積し、さらにＷを堆積して、コンタクトホール４２を電極材料により充填する。その後、ＣＭＰ法による平坦化を行い、余分な電極材料を除去する。これにより、コンタクト電極２２が形成される。なお、コンタクト電極２２は、上層にタングステンが露出したＷ－ＰＬＵＧとなる。なお、Ｔｉ及びＴｉＮは、ＣＶＤ法に代えて、ＩＭＰ（Ion Metal Plasma）を用いたスパッタ法等により成膜されてもよい。またＣＭＰ法に代えて、前面エッチバックを用いて平坦化が行われてもよい。
　これらのコンタクト電極２２は、メモリセル１３では、ソースコンタクト２２ａやビットコンタクト２２ｂとして機能する。またロジック領域では、ソース電極、ドレイン電極、及びゲート電極と、各配線を接続するコンタクトとして機能する。
　図８には、ソース線１０及びビット線１１等の配線を形成する工程が示されている。具体的には、ソース線１０及びビット線１１が同じ配線層４３に形成される。この配線層４３は、ＣＭＯＳ回路等の他の周辺回路を構成する配線としても用いられる。
　例えば、ダマシン構造を用いたＣｕ等の配線材料が堆積され、ソース線１０及びビット線１１のパターンが形成される。ソース線１０及びビット線１１のパターンは、各コンタクト電極２２と接続するように配置される。またＡｌ等の配線を形成することも可能である。ソース線１０及びビット線１１等が形成された後は、必要に応じて他の配線層４３（図示省略）を複数積層し、各層間を接続するコンタクトを適宜設けることでメモリセル１３の周辺回路やＣＭＯＳ回路が形成される。
　以上の工程によれば、本実施形態に係る不揮発性記憶装置１００を形成することができる。なお上記した材料や数値等は一例であり、装置の構成等に応じて適宜変更可能である。
　［不揮発性記憶装置の基本動作］
　図９は、不揮発性記憶装置１００における書き込み動作及び読み出し動作を説明するための図である。図９Ａは、図１を参照して説明した平面透視図であり、メモリセル１３が選択された状態を表している。図９Ｂは、メモリセル１３に対してデータの書き込み及び読み出しを行うための各配線の電圧の一例を示す表である。
　以下では、書き込み及び読み出し動作の対象として選択されたメモリセル１３を、選択メモリセル１３と記載する。また選択メモリセル１３に接続されるソース線１０、ビット線１１、及びワード線１２をそれぞれ選択ソース線１０（ＳＳＬ：Selected Source Line）、選択ビット線１１（ＳＢＬ：Selected Bit Line）、及び選択ワード線１２（ＳＷＬ：Selected Word Line）と記載する。また、選択メモリセル１３に接続されていない他のソース線１０、ビット線１１、及びワード線１２をそれぞれ非選択ソース線１０（ＵＳＬ：Unselected Source Line）、非選択ビット線１１（ＵＢＬ：Unselected Bit Line）、及び非選択ワード線１２（ＵＷＬ：Unselected Word Line）と記載する。
　図９Ａでは、下側の配線ペアの間に配置され、左から３番目のワード線１２と接続するメモリセル１３が選択メモリセル１３となる。従って、下側の配線ペアに含まれるソース線１０及びビット線１１が選択ソース線１０及び選択ビット線１１となる。また左から３番目のワード線１２が、選択ワード線１２となる。これに対し、上側の配線ペアに含まれるソース線１０及びビット線１１は、非選択ソース線１０及び非選択ビット線１１となる。また左から１番目、２番目、及び４番目のワード線１２は、非選択ワード線１２となる。
　まず選択メモリセル１３にデータを書き込む動作について説明する。図９Ｂに示すように、データ値＝１のデータを書き込む場合（Write "1"）、選択ワード線１２（ＳＷＬ）は、書き込み電圧Ｖｗに設定される。ここでＶｗは、プログラム電圧とも呼ばれる電圧であり、メモリ層２０である強誘電体膜２６（ＦｅＦＥＴ）を分極させるのに必要な電圧である。この時、選択ソース線１０（ＳＳＬ）及び選択ビット線１１（ＳＢＬ）の電圧は、０に設定される。またＰウェル領域の電圧は、０に設定される。この結果、強誘電体膜２６には、書き込み電圧Ｖｗが印加され、データとして"１"が書き込まれる。
　またデータ値＝１のデータを書き込む場合、非選択ワード線１２（ＵＷＬ）は、書き込み電圧Ｖｗの１／３の電圧（１／３Ｖｗ）に設定される。また非選択ソース線１０（ＵＳＬ）及び非選択ビット線１１（ＵＢＬ）は、書き込み電圧Ｖｗの２／３の電圧（２／３Ｖｗ）に設定される。この結果、非選択メモリセル１３では、強誘電体膜２６に１／３Ｖｗの電圧が印加されることになり、分極は発生しない。
　このように、本実施形態では、複数のメモリセル１３のうち、書き込み対象である選択メモリセル１３のメモリ層２０には書き込み電圧Ｖｗが印加され、書き込み対象ではない他の非選択メモリセル１３のメモリ層２０には書き込み電圧Ｖｗの３分の１の電圧が印加される。これにより、非選択メモリセル１３では、データの書き込みが生じず、ライトディスターブ等を回避することが可能である。これにより、信頼性の高い記憶装置を提供することが可能となる。
　次に選択メモリセル１３に記憶されたデータを読み出す動作について説明する。図９Ｂに示すように、選択メモリセル１３のデータを読み出す場合（Ｒｅａｄ）、選択ワード線１２（ＳＷＬ）は、第１の読み出し電圧Ｖｒ１に設定される。また、選択ソース線１０（ＳＳＬ）の電圧は、０に設定され、選択ビット線１１（ＳＢＬ）の電圧は、第２の読み出し電圧Ｖｒ２に設定される。なおＰウェル領域の電圧は、０に設定される。
　ここで、Ｖｒ１及びＶｒ２は、例えば強誘電体膜２６の分極に影響を与えない範囲で設定されたゲート電圧、及びドレイン電圧である。Ｖｒ１及びＶｒ２は、書き込み電圧Ｖｗよりも十分に小さい値（例えば１／３Ｖｗ以下）に設定される。これにより、読出しの際にデータが変わるリードディスターブ等を十分に回避することが可能である。
　なお、選択メモリセル１３のデータを読み出す際には、非選択ソース線１０（ＵＳＬ）、非選択ビット線１１（ＵＢＬ）、及び非選択ワード線１２（ＵＷＬ）の電圧は、０に設定される。これにより、非選択メモリセル１３では、データに応じたドレイン電流等が流れることはなく、データの読み出しは行われない。また第１の読み出し電圧Ｖｒ１は、Ｖｗに比べ十分に小さいため、選択ワード線１２に沿って配置された他の非選択メモリセル１３において、リードディスターブ等が発生することはない。これにより、各メモリセル１３に記憶されたデータを、リードディスターブ等を発生させることなく、適正に読み出すことが可能となる。
　以上、本実施形態に係る不揮発性記憶装置１００には、ソース線１０、ビット線、及びワード線１２と、不揮発性のメモリ層２０及び活性層２１を有するＭＯＳＦＥＴ型のメモリセル１３とが設けられる。メモリ層２０の状態を設定するワード線１２は、ソース線１０及びビット線１１と直交して配置されため、対象のメモリ層２０以外のメモリ層２０を書き変えるといった事態が回避される。また、活性層２１はワード線１２に対して斜めに配置されるため、隣接するメモリセル１３を近づけて配置することが可能となる。これにより、不揮発性のメモリ機能を備えた素子の信頼性を向上するとともに微細化を図ることが可能となる。
　近年、不揮発性のメモリ機能を備えた素子を利用した様々な回路が開発されている。一例として、同一基板上にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとが構成されたＣＭＯＳ回路が挙げられる。ＣＭＯＳ回路は、消費電力が少なく、また微細化や高集積化が容易で高速動作が可能であることから、多くのＬＳＩ構成デバイスとして広く用いられている。特にアナログ回路やメモリとともに単一のチップに多機能を搭載したＬＳＩは、所謂システムオンチップ（ＳｏＣ）として製品化されている。これらの製品には、メモリとしてＳＲＡＭ（Static Random Access Memory）が用いられることがあったが、近年では、低コスト化、低消費電力化を目的にさまざまな種類のメモリを混載することが検討されている。
　例えばＳＲＡＭに代えて、ＤＲＡＭ（Dynamic Random Access Memory）を混載する方法があるが、ＳＲＡＭやＤＲＡＭは、電源を切るとデータが消失する揮発性のメモリであるため用途が限られる場合がある。これに対し、フローティングゲートを利用した不揮発性のＦＥＴ、強誘電体を用いた強誘電体メモリ（ＦｅＲＡＭ）、及び抵抗変化を利用した抵抗変化メモリ（ＲｅＲＡＭ）等は、電源を切ってもデータを保持する不揮発性のメモリである。これらのメモリは、ＳｏＣとしての混載だけではなく、メモリチップ単体として利用することも可能である。
　ところで、抵抗変化メモリは、微細化や低消費電力化を行う上で有用であるとされているが、高抵抗（ＨＲＳ）と低抵抗（ＬＲＳ）との抵抗比を大きくすることが難しい。このため、抵抗素子からの出力のダイナミックレンジが小さく、データを適正に読み出すために必要となる検出精度（読み出しマージン）を確保することが難しい場合がある。
　またフローティングゲートを利用した不揮発性のＦＥＴでは、チャネル抵抗を変化させることで、出力のダイナミックレンジを大きくすることが可能である。これにより大きなＨＲＳ／ＬＲＳの抵抗比を確保することができる。一方で、ＮＯＲ型のＦｌａｓｈメモリのように、データの書き込み及び消去に、ホットキャリアあるいはＦＮトンネル電流を用いる方式では、高電圧が必要となるため微細化が難しい場合があり得る。また、例えば不揮発性のＦＥＴにおいて、ソース線をワード線を平行に配置するような構成では、上記したホットキャリア等が非選択セルのフローティングゲートに作用して、意図しないライトディスターブやリードディスターブが生じる恐れがある。
　本実施形態では、メモリセル１３の活性層２１が、ワード線１２に対して斜めに配置される。このため、隣接するメモリセル１３の距離を縮小することが可能であり、単位セルあたりの素子面積（セル領域１）を小さくすることが可能である。これにより、半導体記憶装置　の微細化を図ることが可能である。
　またワード線１２は、ビット線１１及びソース線１０と直交して配置される。これにより、あるメモリセル１３を選択しようとした場合、選択ワード線１２と選択ビット線１１（選択ソース線１０）とが直交することになる。このため、書き込み動作や読み出し動作の際に、選択ワード線１２に沿って配置された他の非選択メモリセル１３のデータが書き換わるといったライトディスターブやリードディスターブを十分に回避することが可能である。これにより、信頼性の高い記憶デバイスを提供することが可能となる。
　また本実施形態では、強誘電体膜２６をメモリ層２０とするＭＯＳＦＥＴ型のメモリセル１３（ＦｅＦＥＴ）が用いられる。ＦｅＦＥＴは、図９等を参照して説明したように、データの書き込みや読み出しの際に強誘電体膜２６に所定の電圧を印加する電圧駆動で動作する素子である。このため、フローティングゲート等を備える不揮発性のＦＥＴと比較して、配線や素子サイズを小さくすることが可能である。これにより、セル領域１のサイズを小さくして、微細化を図ることが可能となる。
　また、ＭＯＳＦＥＴ型のメモリセル１３では、データの値に応じた抵抗比（ＨＲＳ／ＬＲＳの抵抗比）を十分に大きくすることが可能である。これにより、メモリセル１３の出力の変動幅（ダイナミックレンジ）を拡大することが可能となり、読み出しマージンを十分に確保することが可能である。これにより、個々のデータを適正に読み出すことが可能となり、素子の信頼性を十分に向上することが可能である。
　＜第２の実施形態＞
　本技術に係る第２の実施形態の積和演算装置について説明する。これ以降の説明では、上記の実施形態で説明した不揮発性記憶装置１００における構成及び作用と同様な部分については、その説明を省略又は簡略化する。
　図１０は、第２の実施形態に係る積和演算装置２００の回路図である。本実施形態では、不揮発性のメモリ素子を利用した積和演算装置２００について説明する。積和演算装置２００は、積和演算を含む所定の演算処理を実行するアナログ方式の演算装置である。積和演算装置２００を用いることで、例えばニューラルネットワーク等の数学モデルに従った演算処理を実行することが可能である。本実施形態では、積和演算装置２００は、半導体素子に相当する。
　ここで、積和演算は、例えば複数の入力値と、各入力値に対応する荷重値とをそれぞれ乗算して得られる複数の乗算値を足し合わせる演算である。従って積和演算は、各乗算値の和を算出する処理であるとも言える。以下では、図１０を参照して、積和演算装置２００の基本的な回路構成について説明する。
　積和演算装置２００は、複数の駆動線２１０と、複数の出力線２１１と、複数の入力線２１２と、複数の乗算セル２１３と、複数の出力部２１８とを有する。例えば積和演算装置２００を適宜構成することで、ニューラルネットワーク等の機械学習モデルを実装した演算装置が構成される。図１０では、神経科学の用語を用いて、出力線２１１がＤｅｎｄｒｉｔｅと記載、入力線２１２をＡｘｏｎと記載している。
　駆動線２１０は、各乗算セル２１３に駆動電圧Ｖｃｃを供給する配線である。出力線２１１は、各乗算セル２１３から出力される信号を出力部２１８に伝送する配線である。入力線２１２は、入力値を表す入力信号が入力される配線である。ここで入力信号は、例えばパルスの幅や入力タイミングよって入力値を表すアナログ信号である。本実施形態では、駆動線２１０は、第１の配線に相当し、出力線２１１は、第２の配線に相当し、出力線２１１は、第３の配線に相当する。
　乗算セル２１３は、入力線２１２を介して入力された入力信号の入力値に、予め記憶された荷重値を乗算した乗算値に対応する信号を出力する。従って、乗算セル２１３から出力される信号は、入力値と荷重値との乗算値を表す信号となる。乗算値を表す信号は、出力線２１１を介して出力部２１８に伝送される。なお図１０に示すように、１つの出力線２１１には、複数の乗算セル２１３が並列に接続される。本実施形態では、乗算セル２１３は、メモリ部に相当する。
　具体的には、乗算セル２１３は、ＭＯＳＦＥＴ型の不揮発性のメモリ素子である。本実施形態では、乗算セル２１３として、強誘電体膜（メモリ層）にデータ（荷重値）を記憶する強誘電体ＦＥＴ（ＦｅＦＥＴ）が用いられる。また、乗算セル２１３は、ｎＭＯＦＥＴ型の素子として構成される。例えば乗算セル２１３のドレインは、駆動線２１０（Ｖｃｃ）に接続され、ソースは、出力線２１１（Ｄｅｎｄｒｉｔｅ）に接続され、ゲートは入力線２１２（Ａｘｏｎ）に接続される。また乗算セル２１３のメモリ層２２０には、荷重値を表すデータが記憶される。
　例えば、入力信号として、入力値に応じたパルス幅を持った信号が入力されるとする。この場合、乗算セル２１３では、入力値に応じた時間だけゲート電圧が印加され、その間は荷重値に応じた電流（電荷）が出力線２１１から出力される。従って、乗算セル２１３から出力される電荷の総量は、入力値（時間）と荷重値（電流値）との乗算値となる。このように、本実施形態では、乗算セル２１３は、メモリ層２２０（強誘電体膜）の状態に応じた荷重値と入力値とを乗算した乗算値に応じた電荷を生成して出力線２１１に出力する。
　出力部２１８は、共通の出力線２１１に接続された乗算セル２１３のグループにより出力線２１１に出力された電荷に基づいて、乗算セル２１３のグループにおける乗算値の和を表す積和信号を出力する。例えば乗算値が電荷量で表される場合には、接続された各乗算セル２１３が出力した電荷の総量が検出され、電荷の総量に基づいて、乗算値の和を表す積和信号が生成される。これにより、複数の乗算値の和を算出する積和演算が可能となる。出力部２１８の具体的な構成は限定されない。例えば図示しないキャパシタ等に電荷を蓄積して、キャパシタの電圧を検出するといった回路が、出力部２１８として用いられる。
　このように積和演算装置２００では、共通の出力線２１１に接続された乗算セル２１３のグループ及び出力部２１８を含み、積和信号を出力可能な複数の積和演算ユニットが構成される。これらの積和演算ユニットは、複数の入力線２１２（Ａｘｏｎ）に対して並列に接続される。これにより、各入力線２１２から入力される入力値のセットに対して、同時に複数の積和演算を実行することが可能となり、演算速度を大幅に向上することが可能となる。なお、図１０に示す例では、１対の出力線２１１が出力部２１８に接続される構成となっている。この場合、各出力線２１１は正の乗算値を表す信号（電荷）が出力される正の出力線２１１及ぶ負の乗算値を表す信号（電荷）が出力される負の出力線として機能する。また出力部２１８は、例えば正の乗算値の和と負の乗算値の和とをそれぞれ算出し、それらを足し合わせることで、全体の積和結果を算出する。これにより、正負の荷重値や正負の入力値に対応することが可能となる。
　このように、各乗算セル２１３が、乗算値に応じた電荷を共通の出力線２１１に出力することで積和演算装置２００が構成される。このような乗算セル２１３としては、例えば図１等を参照して説明したメモリセル１３と同様の構成を備えた素子を用いることが可能である。以下では、図１０に示す積和演算装置２００を実装する集積素子のレイアウトについて説明する。
　図１１は、積和演算装置２００の構成例を示す模式図である。図１２は、積和演算装置２００の素子構造の断面の構成例を示す模式図である。図１１には、半導体基板上に集積された積和演算装置２００の透視平面図が模式的に図示されている、また図１２Ａは、図１１に示すＡＡ線で切断した積和演算装置２００の模式的な断面図である。図１２Ｂは、図１２Ａに示す点線の矩形領域の拡大図である。
　図１１に示すように、積和演算装置２００では、複数の駆動線２１０が互いに平行に配置される。また複数の出力線２１１は、複数の駆動線２１０の各々と隣接して平行に配置される。また複数の入力線２１２は、駆動線２１０及び出力線２１１と直交するように配置される。本実施形態では、１つの駆動線２１０の両側に、それぞれ出力線２１１が配置され、１つの駆動線２１０とその両側の２つの出力線２１１とにより３つの配線の組が構成される。積和演算装置２００では、このような配線の組が、Ｘ方向に延在するように、複数配置される。以下では、駆動線２１０に対して上側に配置される出力線２１１を第１の出力線２１１ａと記載し、下側に配置される出力線２１１を第２の出力線２１１ｂと記載する。なお３つの配線の組の間には、乗算セル２１３が配置されない分離領域３が形成される。
　複数の乗算セル２１３は、互いに対応する駆動線２１０及び出力線２１１で挟まれた領域に複数の入力線２１２ごとに設けられる。例えば上記した配線の組と入力線２１２とが交差する領域には、駆動線２１０及び第１の出力線２１１ａの間に配置された乗算セル２１３（第１の乗算セル２１３ａ）と、駆動線２１０及び第２の出力線２１１ｂの間に配置された乗算セル２１３（第２の乗算セル２１３ｂ）とがそれぞれ隣接して設けられる。言い換えれば、一つの入力線２１２に沿って、共通の駆動線２１０に接続された第１の乗算セル２１３ａ及び第２の乗算セル２１３ｂが配置される。
　積和演算装置２００は、この第１及び第２の乗算セル２１３ａ及び２１３ｂのペアを単位として構成される。以下では、第１及び第２の乗算セル２１３ａ及び２１３ｂのペアが占める領域をペア領域４と記載する。図１では、ＸＹ平面におけるペア領域４が、太い実線の矩形領域により図示されている。また第１及び第２の乗算セル２１３ａ及び２１３ｂにおいてデータが記憶される記憶領域５が太い実線の円形領域により図示されている。
　このように、本実施形態では、出力線２１１は、駆動線２１０の両側に配置された第１の出力線２１１ａと第２の出力線２１１ｂとを含む。そして積和演算装置２００は、入力線２１２と第１の出力線２１１ａとに接続された第１の乗算セル２１３ａと、第１の乗算セル２１３と共通の入力線２１２と第２の出力線２１１とに接続された第２の乗算セル２１３ｂとを含む乗算セル２１３のペアにより構成される。第１及び第２の出力線２１１ａ及び２１１ｂは、例えば上記した正の出力線２１１及び負の出力線２１１となる。これにより、正負の荷重値や正負の入力値が用いられる場合であっても、積和演算を適正に実行することが可能な積和演算装置２００が実現される。
　図１１に示すように、各乗算セル２１３の活性層２２１は、入力線２１２に対して斜めに配置される。各乗算セル２１３の活性層２２１が延在する方向は、典型的には同一の方向に設定される。このように、活性層２２１を入力線２１２に対して斜めに配置することで、入力線２１２と直交するＸ方向のサイズを大幅に縮小することが可能となり、ペア領域４のサイズを縮小することが可能となる。
　また、本実施形態では、第１及び第２の乗算セル２１３ａ及び２１３ｂが共通の駆動線２１０に接続される。これにより、入力線２１２と平行なＹ方向のサイズを大幅に縮小することが可能となる。この結果、例えば第１及び第２の乗算セル２１３ａ及び２１３ｂを別々の駆動線２１０に接続する場合と比較して、ペア領域４のＹ方向のサイズを大幅に縮小することが可能となる。この結果、十分な微細化を実現することが可能となり、素子の小型化や演算能力の向上等を図ることが可能となる。
　図１１に示す例では、互いに隣接する入力線２１２のうち、一方の入力線２１２に接続する第１の乗算セル２１３ａと、他方の入力線２１２に接続する第２の乗算セル２１３ｂとが、ともに同じコンタクト領域２３１を介して駆動線２１０に接続される。このように、二つの乗算セル２１３において、コンタクト領域２３１を共有することが可能である。これにより、Ｘ方向のサイズを十分に縮小することが可能となる。
　図１２Ａの左側には、図１１において左から２番目の入力線２１２に接続された第１の乗算セル２１３ａの断面構造が模式的に図示されている。また図１２Ａの右側には、図１１において左から３番目の入力線２１２に接続された第２の乗算セル２１３ｂの断面構造が模式的に図示されている。図１２Ａ及び図１２Ｂに示すように、乗算セル２１３は、半導体基板２１４上に形成された活性層２２１と、活性層２２１のチャネル領域２３０の上層に積層された強誘電体膜２２６（メモリ層２２０）及びゲート電極２２４と、活性層２２１のコンタクト領域２３１を駆動線２１０や出力線２１１等に接続するコンタクト電極２２２とを有する。なおゲート電極２２４は、入力線２１２として機能する。
　このように、乗算セル２１３の構成は、図１及び図２等を参照して説明したメモリセル１３の構成と実質的に同一となる。言い換えれば、乗算セル２１３は、メモリセル１３として利用可能な強誘電体ＦＥＴ（ＦｅＦＥＴ）を用いて構成される。すなわち、乗算セル２１３は、メモリセル１３を用いて乗算処理を行う素子であるとも言える。
　図１３は、積和演算装置２００の素子構造の他の断面の構成例を示す模式図である。図１３には、半導体基板２１４（積和演算装置２００）をＺ方向から見た平面透視図（ａ）と、平面透視図（ａ）に記載した、ＢＢ線での断面図（ｂ）と、ＣＣ線での断面図（ｃ）と、ＤＤ線での断面図（ｄ）とが模式的に図示されている。
　積和演算装置２００（乗算セル２１３）は、不揮発性メモリ等の製造技術を用いて形成することが可能である。これにより、積和演算装置２００の微細化を容易に実現することが可能となる。例えば図３～図８を参照して説明した不揮発性記憶装置１００の製造方法が適用される。
　ＢＢ線は、第１の乗算セル２１３の記憶領域５をＸ方向に横切る線である。従って断面図（ｂ）に示すゲート電極２２４（強誘電体膜２２６）の下層には、活性層２２１（チャネル領域２３０）が形成される。またＣＣ線は、駆動線２１０をＸ方向に横切る線である。従って、断面図（ｃ）に示すゲート電極２２４（強誘電体膜２２６）の直下には、各コンタクト領域２３１を分離する素子分離層２１５が設けられる。またＤＤ線は、コンタクト電極が設けられる領域をＹ方向に横切る線である。断面図（ｄ）には、Ｙ方向に沿って配置された３つのコンタクト領域２３１が示されている。このうち、中央のコンタクト領域２３１は、Ｘ方向に沿って隣接する２つの乗算セル２１３が駆動線２１０に接続するコンタクト領域２３１である。
　このように、積和演算装置２００では、入力線２１２（ゲート電極２２４）に対して活性層２２１を斜めに配置することで、隣接する乗算セル２１３の間隔を縮小することが可能である。これにより、乗算セル２１３の面積を小さくすることが可能となり、装置の微細化を図ることが可能となる。またレイアウト面積が小さくなるため、必要な基板サイズ等が縮小し製造コストを抑制することが可能である。
　また本実施形態では、出力線２１１（Ｄｅｎｄｒｉｔｅ）と直交して配置されたゲート電極２２４が、入力線２１２（Ａｘｏｎ）として用いられる。これにより、例えばＡｘｏｎ及びＤｅｎｄｒｉｔｅ間の寄生容量を十分に抑制することが可能である。この結果、消費電流を抑制することが可能となり、低消費電力で動作する積和演算装置２００を実現することが可能となる。
　図１４は、積和演算装置２００における荷重値の書き込み動作及び演算動作を説明するための図である。図１４Ａは、図１１を参照して説明した平面透視図であり、荷重値を設定する乗算セル２１３が選択された状態を表している。図１４Ｂは、乗算セル２１３に対して荷重値の書き込みを行うための各配線の電圧の一例を示す表である。図１４Ｃは、積和演算（ＭＡＣ：Multiply-accumulate）を実行する際の各配線の電圧の一例を示す表である。
　積和演算装置２００では、積和演算を実行する前に、各乗算セル２１３ごとに所定の荷重値が設定される。例えば積和演算装置２００に実装されるニューラルネットワーク等のモデルは、コンピュータ等を用いたシミュレーションにより設計される。このようなシミュレーションにより算出された荷重値が、各乗算セル２１３に設定される。以下では、荷重値を書き込む動作の対象として選択された乗算セル２１３を、選択乗算セル２１３と記載する。
　選択乗算セル２１３に荷重値を設定する処理は、例えば図９等を参照して説明した選択メモリセルにデータを書き込む処理と同様に実行することが可能である。ここでは、選択乗算セル２１３に接続される駆動線２１０、出力線２１１、及び入力線２１２をそれぞれ選択駆動線２１０（ＳＳＬ）、選択出力線２１１（ＳＢＬ）、及び選択入力線２１２（ＳＷＬ）と記載する。また、選択乗算セル２１３に接続されていない他の駆動線２１０、出力線２１１、及び入力線２１２をそれぞれ非選択駆動線２１０（ＵＳＬ）、非選択出力線２１１（ＵＢＬ）、及び非選択入力線２１２（ＵＷＬ）と記載する。
　図１４Ａでは、下側の配線の組に配置され、左から３番目の入力線２１２と接続する第２の乗算セル２１３ａが選択乗算セル２１３となる。なお、この乗算セル２１３に対応する第１の乗算セル２１３ｂは、非選択乗算セル２１３である。
　図１４Ｂに示すように、荷重値＝１のデータを書き込む場合（Write "1"）、選択入力線２１２（ＳＷＬ）は、書き込み電圧Ｖｗに設定される。Ｖｗは、プログラム電圧であり、メモリ層２２０である強誘電体膜２２６（ＦｅＦＥＴ）を分極させるのに必要な電圧である。この時、選択駆動線２１０（ＳＳＬ）及び選択出力線２１１（ＳＢＬ）の電圧は、０に設定される。またＰウェル領域の電圧は、０に設定される。この結果、選択乗算セル２１３の強誘電体膜２２６には、書き込み電圧Ｖｗが印加され、データとして"１"が書き込まれる。
　また荷重値＝１を書き込む場合、非選択入力線２１２（ＵＷＬ）は、書き込み電圧Ｖｗの１／３の電圧（１／３Ｖｗ）に設定される。また非選択駆動線２１０（ＵＳＬ）及び非選択出力線２１１（ＵＢＬ）は、書き込み電圧Ｖｗの２／３の電圧（２／３Ｖｗ）に設定される。これにより、非選択乗算セル２１３の強誘電体膜２２６には、Ｖｗよりも小さい電圧が印加されることになり、分極は発生しない。この結果、非選択乗算セル２１３では、荷重値の書き込みが生じず、ライトディスターブ等を回避することが可能である。なお、選択入力線２１２（ＳＷＬ）と選択駆動線２１０（ＳＳＬ）と非選択出力線（ＵＢＬ）とに接続された非選択乗算セル２１３（選択乗算セル２１３とペアとなる乗算セル２１３）では、ソースとドレインとの間に２／３Ｖｗの電圧が印加されるため電流が流れることになる。
　次に積和演算を実行する際の動作について説明する。積和演算を実行する場合、例えば所定の入力期間内に、複数の入力線２１２（Ａｘｏｎ）の各々に入力値を表す入力信号が入力され、各乗算セル２１３からは入力値と荷重値との乗算値を表す信号が生成される。このため、積和演算を実行する場合には、全ての乗算セル２１３（全ての配線）が動作状態となる。以下では、入力信号の電圧を信号電圧Ｖｒと記載する。
　図１４Ｃに示すように、積和演算（ＭＡＣ）を実行する場合、各入力線２１２（Ａｘｏｎ）には、信号電圧Ｖｒの入力信号が入力される。また各駆動線２１０（Ｖｃｃ）は、駆動電圧Ｖｃｃに設定される。また各出力線２１１（Ｄｅｎｄｒｉｔｅ）の電圧や電流は、積和結果（乗算値の和）に対応した値となるため、検出対象（Ｓｅｎｓｅ）として出力部２１８により検出される。なお、ｎＭＯＳＦＥＴ型の乗算セル２１３では、駆動電圧Ｖｃｃは、出力線２１１の電圧よりも高い電圧に設定される。従って、積和演算を実行する場合、駆動線２１０に接続されるコンタクト領域２３１がドレインとなり、出力線２１１に接続されるコンタクト領域２３１がソースとなる。
　出力部２１８では、例えば出力線２１１（Ｄｅｎｄｒｉｔｅ）の電圧や電流が所定の閾値を超えるタイミング（発火するタイミング）が検出され、検出結果に基づいて積和結果を表す信号が生成される。例えば乗算値の和が大きいほど、発火のタイミングが早くなる。従ってＤｅｎｄｒｉｔｅの出力が閾値を超えるタイミングを検出することで、積和結果を表す信号を生成することが可能である。これにより、ニューロンの動作を模したニューロモルフィック動作が可能となる。この他、Ｄｅｎｄｒｉｔｅの出力に基づいて積和結果を算出する任意の方法が用いられてよい。
　このように、積和演算装置２００では、複数の乗算セル２１３の各々を同じ期間にセンシングすることで、積和演算が実行される。例えば不揮発性メモリをセンシングする場合には、各データを適正に検出するためのある程度の電流量（例えば１μＡ以上）が必要となる。これに対し、積和演算を行う場合には、個々の乗算セル２１３から出力される電流値を検出するといった必要はなく、小さい電流量でも演算を実行することが可能であり、消費電力を大幅に抑制することが可能となる。
　図１５は、積和演算装置の他の構成例を示す模式図である。図１５Ａは、積和演算装置３００の透視平面図であり、図１５Ｂは、図１５Ａに示すＡＡ線で切断した積和演算装置３００の模式的な断面図である。図１５に示す積和演算装置３００は、駆動線２１０と活性層２２１との間に配置された高抵抗素子２４０を有する。なお、図１５Ａ及び図１５Ｂに示すように、積和演算装置３００の配線等のレイアウトは、図１１及び図１２等を参照して説明した積和演算装置２００と同様である。
　図１５に示す積和演算装置３００では、駆動線２１０の直下に高抵抗素子２４０が挿入される。高抵抗素子２４０は、高抵抗な絶縁層２４１と金属層２４２とを有し、絶縁層２４１を金属層２４２で挟んで構成される。従って高抵抗素子２４０は、絶縁層２４１を介して金属層２４２が対向して配置されたキャパシタ構造を備えた素子となる。絶縁層２４１は、抵抗値の高い絶縁材料で構成される。絶縁層２４１としては、例えば二酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、酸化アルミニウム（ＡｌＯx）、酸化ハフニウム（ＨｆＯx）、酸化マグネシウム（ＭｇＯx）等が用いられる。金属層２４２としては、アルミニウム（Ａｌ）等の金属や、窒化チタン（ＴｉＮ）や窒化タンタル（ＴａＮ）等の金属化合物が用いられる。
　図１４Ｂを参照して説明したように、第１の乗算セル２１３ａ及び第２の乗算セル２１３ｂが共通の駆動線２１０に接続される構成では、荷重値を書き込む際に余分な消費電流が流れる場合があった。例えば共通の入力線２１２（ゲート電極２２４）に接続された第１及び第２の乗算セル２１３ａ及び２１３ｂでは、一方に荷重値を書き込む場合、他方のソース・ドレイン間に消費電流が生じる恐れがある。
　図１５に示す積和演算装置３００では、乗算セル２１３においてドレインとなるコンタクト領域に接続するコンタクト電極２２２が、高抵抗素子２４０を介して駆動線２１０に接続される。このように、強誘電体ＦＥＴ（乗算セル２１３）のドレイン側に高抵抗素子２４０を挿入することで、駆動線２１０から供給される電流が抑制される。これにより、書き込み動作時に発生する余分な消費電流を抑制することが可能である。また書き込み動作時には、駆動線２１０の電圧が０に固定される。これにより、選択乗算セル２１３に対して適正に荷重値を書き込むことが可能となる。
　本実施形態では、高抵抗素子２４０は、抵抗値が１ＭΩ以上の抵抗素子として構成される。これにより、乗算セル２１３のドレイン側と駆動線２１０との間の抵抗が１ＭΩ以上となり、駆動線２１０から乗算セル２１３に供給される電流量が十分に小さくなる。これにより、正常な書き込み動作を行いながら、消費電流を十分に抑制することが可能となる。
　図１６及び図１７は、図１５に示す積和演算装置３００の製造方法の各工程を示す平面図及び断面図である。図１６には、コンタクト電極２２２の上層に高抵抗素子２４０を形成する工程が示されている。断面図（ｃ）及び（ｄ）に示すように、高抵抗素子２４０は、駆動線２１０と接続するコンタクト電極２２２の上層に形成される。なお高抵抗素子２４０は、エッチングやリフトオフ等を用いて適宜パターニングされる。
　まず、コンタクト電極２２２の上層に金属層２４２が成膜される。次いで金属層２４２の上層に絶縁層２４１（例えばＳｉＯ2、ＳｉＮ、ＡｌＯx、ＨｆＯx、ＭｇＯx等）が成膜される。この時、絶縁層２４１の膜厚は、例えば１～１０ｎｍ程度に設定される。その後、絶縁層２４１の上層に金属層２４２が成膜される。これにより、キャパシタ型の高抵抗素子を形成することが可能である。高抵抗素子２４０の抵抗値としては、例えば書き込み動作時の消費電流が気にならない程度まで減少する範囲で設定される。ここでは、１ＭΩ以上の抵抗値に設定する。
　図１７には、駆動線２１０及び出力線２１１等の配線を形成する工程が示されている。例えば、ダマシン構造を用いたＣｕ等の配線材料が堆積され、駆動線２１０及び出力線２１１のパターンが形成される。出力線２１１のパターンは、各高抵抗素子２４０と接続するように形成され、出力線２１１のパターンは露出してコンタクト電極２２２と接続するように形成される。またＡｌ等の配線を形成することも可能である。各配線が形成された後は、必要に応じて他の配線層（図示省略）を複数積層し、各層間を接続するコンタクトを適宜設けることで乗算セル２１３の周辺回路（出力部２１８）やＣＭＯＳ回路が形成される。
　以上の工程によれば、図１５に示す積和演算装置３００を形成することができる。なお上記した材料や数値等は一例であり、装置の構成等に応じて適宜変更可能である。
　積和演算を行う回路を構成する方法として、例えば抵抗変化メモリ（ＲｅＲＡＭ）等を用いる方法が考えられる。ＲｅＲＡＭを用いた構成では、ＸＮＯＲ等の素子で積和演算を構成する場合に比較して、面積を縮小し消費電力を抑えることが可能である。一方で、ＲｅＲＡＭでは、高抵抗（ＨＲＳ）と低抵抗(ＬＲＳ)の抵抗比を確保することが難しく、積和演算時のマージン（例えばノイズマージン）を確保することが困難である。また、不揮発性のＦＥＴを積和演算に用いる場合、Ａｘｏｎと電源ラインを平行に配置すると、Ａｘｏｎに沿って選択したセルのデータが電源ラインとの電位差により書き換わる可能性がある。
　本実施形態では、乗算セル２１３の活性層２２１が入力線２１２に対して斜めに配置される。これにより図１１に示すように、乗算セル２１３をペアとして用いるような積和演算装置２００及び３００において、乗算セル２１３同士を隣接して配置することが可能となり、素子の微細化を図ることが可能である。また入力線２１２（Ａｘｏｎ）は、駆動線２１０（Ｖｃｃ）及び出力線２１１（Ｄｅｎｄｒｉｔｅ）と直交して配置される。これにより、書き込み動作や読み出し動作の際に、選択入力線２１２に沿って配置された他の非選択乗算セル２１３のデータが書き換わるといったライトディスターブやリードディスターブを十分に回避することが可能である。
　また本実施形態では、強誘電体膜２２６をメモリ層２２０とするＭＯＳＦＥＴ型の乗算セル２１３（ＦｅＦＥＴ）が用いられる。これによりＨＲＳ／ＬＲＳの抵抗比が高くなり、積和演算時の読み出しマージンやノイズマージン等を十分に確保することが可能となる。この結果、積和結果を精度よく検出することが可能となり、演算精度を向上することが可能となる。また抵抗比が高いため、十分に小さな電流で動作させることが可能となり、消費電力が小さい積和演算装置２００及び３００を構成することが可能となる。
　＜その他の実施形態＞
　本技術は、以上説明した実施形態に限定されず、他の種々の実施形態を実現することができる。
　上記では、駆動線（Ｖｃｃ）の両側に第１及び第２の出力線が配置される積和演算装置について説明した。これに限定されず、例えば図１を参照して説明した不揮発性記憶装置と同様のレイアウトで配線された回路が積和演算装置として用いられてもよい。この場合、駆動線と出力線とが１対の配線ペアとして形成され、配線ペアに接続する乗算セルが設けられる。これにより、例えば荷重値を書き込む際に、消費電流が発生するといった事態が回避され、消費電力の小さい積和演算装置を実現することが可能となる。
　また、例えば図１１を参照して説明した積和演算装置と同様のレイアウトで配線された回路が不揮発性記憶装置として用いられてもよい。すなわち、ソース線の両側に第１及び第２のビット線が配置されてもよい。この場合、第１及び第２のビット線に接続する第１及び第２のメモリセルが構成される。例えば第１及び第２のメモリセルは、互いに反対のビット値（０又は１）を書き込むように制御することで、第１及び第２のメモリセルを１つの記録セルとして機能させることが可能となる。これにより、データのダブルチェックが可能となり、読み出し精度を向上することが可能となる。
　図１８は、他の実施形態に係る積和演算装置４００の構成例を示す模式図である。図１６に示す積和演算装置４００では、駆動線４１０（Ｖｃｃ）及び出力線４１１（Ｄｅｎｄｒｉｔｅ）が平行に配置され、それと直交するように入力線４１２（Ａｘｏｎ）が配置される。この積和演算装置４００では、Ｙ方向に沿って隣接する乗算セル４１３を分離するための分離領域が設けられない。従って、Ｙ方向に沿って隣接する乗算セル４１３は、共通の出力線４１１あるいは共通の駆動線４１０のどちらかに接続することになる。このように、積和演算装置４００では、入力線４１２に沿って隣り合う乗算セル４１３が、共通の出力線４１１に接続される、あるいは共通の駆動線４１０に接続される。
　このような構成であっても、各配線に印加する電圧を適宜設定することで、乗算セル４１３のメモリ層４２０（強誘電体膜４２６）にかかる電圧を個別に制御することが可能である。これにより、乗算セル４１３ごとに荷重値を書き込むことが可能であり、積和演算を適正に実行することが可能となる。また、図１６では、駆動線４１０及び出力線４１１の両方を共通の配線とすることが可能であり、入力線４１２に沿ったＹ方向のサイズを十分に小さくすることが可能である。なお図１６に示す構成で、不揮発性記憶装置等の記憶デバイスを構成することも可能である。
　上記では、メモリセルや乗算セル（メモリ部）として、強誘電体ＦＥＴ（ＦｅＦＥＴ）が用いられた。メモリ部の構成は限定されない。例えばメモリ部として、フローティングゲートを備えたＭＯＳＦＥＴ型の素子が用いられてもよい。この場合、フローティングゲートが不揮発性のメモリ層として機能する。また例えば、ＯＮＯ膜等を備えたチャージトラップ型の不揮発性ＦＥＴが用いられてもよい。この場合、チャージが蓄積されるＯＮＯ膜が、不揮発性のメモリ層として機能する。この他、不揮発性のメモリ機能を備えたＭＯＦＥＴ型の任意の素子が、メモリ部として用いられてよい。
　以上説明した本技術に係る特徴部分のうち、少なくとも２つの特徴部分を組み合わせることも可能である。すなわち各実施形態で説明した種々の特徴部分は、各実施形態の区別なく、任意に組み合わされてもよい。また上記で記載した種々の効果は、あくまで例示であって限定されるものではなく、また他の効果が発揮されてもよい。
　本開示において、「同じ」「等しい」「直交」等は、「実質的に同じ」「実質的に等しい」「実質的に直交」等を含む概念とする。例えば「完全に同じ」「完全に等しい」「完全に直交」等を基準とした所定の範囲（例えば±１０％の範囲）に含まれる状態も含まれる。
　なお、本技術は以下のような構成も採ることができる。
（１）互いに平行に配置された複数の第１の配線と、
　前記複数の第１の配線の各々と隣接して平行に配置された複数の第２の配線と、
　前記第１及び前記第２の配線と直交するように配置された複数の第３の配線と、
　各々が、
　　前記第３の配線を介して設定された状態を維持する不揮発性のメモリ層と、
　　前記第３の配線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記第１及び前記第２の配線を導通させる活性層と
　を有するＭＯＳＦＥＴ型の複数のメモリ部と
　を具備する半導体素子。
（２）（１）に記載の半導体素子であって、
　前記メモリ層は、強誘電体からなるゲート誘電膜である
　半導体素子。
（３）（１）又は（２）に記載の半導体素子であって、
　前記メモリ部は、ｎＭＯＳＦＥＴ型の素子である
　半導体素子。
（４）（１）から（３）のうちいずれか１つに記載の半導体素子であって、
　前記メモリ部は、前記活性層を前記第１の配線に接続する第１の電極部と、前記活性層を前記第２の配線に接続する第２の電極部と、前記第３の配線に接続され前記メモリ層の状態を制御する第３の電極部とを有する
　半導体素子。
（５）（４）に記載の半導体素子であって、
　前記第１の電極部及び前記第２の電極部は、前記第３の配線を挟んで配置される
　半導体素子。
（６）（１）から（５）のうちいずれか１つに記載の半導体素子であって、
　前記第１の配線は、ソース線であり、
　前記第２の配線は、ビット線であり、
　前記第３の配線は、ワード線であり、
　前記複数のメモリ部の各々は、前記ワード線及び前記ビット線により選択されることで前記メモリ層に記憶された状態を出力する不揮発性のメモリセルである
　半導体素子。
（７）（６）に記載の半導体素子であって、
　前記ソース線及び前記ビット線は、一組の配線ペアを形成し、互いに隣接する前記配線ペアにおける前記ソース線及び前記ビット線の配置関係が反転するように配置される
　半導体素子。
（８）（６）に記載の半導体素子であって、
　前記ソース線及び前記ビット線は、一組の配線ペアを形成し、互いに隣接する前記配線ペアに含まれる前記ソース線及び前記ビット線の配置関係が同じになるように配置される
　半導体素子。
（９）（１）から（８）のうちいずれか１つに記載の半導体素子であって、
　前記第１の配線は、駆動電圧を供給する駆動線であり、
　前記第２の配線は、出力線であり、
　前記第３の配線は、入力値を表す入力信号が入力される入力線であり、
　前記複数のメモリ部の各々は、前記メモリ層の状態に応じた荷重値と前記入力値とを乗算した乗算値に応じた電荷を生成する乗算セルであり、前記乗算値に応じた電荷を共通の前記出力線に出力することで積和演算装置を構成する
　半導体素子。
（１０）（９）に記載の半導体素子であって、
　前記出力線は、前記駆動線の両側に配置された第１の出力線と第２の出力線とを含み、
　前記積和演算装置は、前記入力線と前記第１の出力線とに接続された第１の乗算セルと、前記第１の乗算セルと共通の前記入力線と前記第２の出力線とに接続された第２の乗算セルとを含む前記乗算セルのペアにより構成される
　半導体素子。
（１１）（９）又は（１０）に記載の半導体素子であって、
　前記駆動電圧は、前記出力線の電圧よりも高い電圧であり、
　前記乗算セルは、ｎＭＯＳＦＥＴ型の素子であり、前記活性層と前記駆動線との間に配置された高抵抗素子を有する
　半導体素子。
（１２）（１１）に記載の半導体素子であって、
　前記高抵抗素子は、抵抗値が１ＭΩ以上の抵抗素子である
　半導体素子。
（１３）（１）から（１２）のうちいずれか１つに記載の半導体素子であって、さらに、
　前記第１及び前記第２の配線が延在する方向に沿って設けられ、前記メモリ部が形成されない分離領域を有し、
　前記第３の配線に沿って隣り合う前記メモリ部は、前記分離領域により分離される
　半導体素子。
（１４）（１）から（１３）のうちいずれか１つに記載の半導体素子であって、
　前記第３の配線に沿って隣り合う前記メモリ部は、共通の前記第２の配線に接続される
　半導体素子。
（１５）（１）から（１４）のうちいずれか１つに記載の半導体素子であって、
　前記複数のメモリ部のうち、書き込み対象である前記メモリ部の前記メモリ層には書き込み電圧が印加され、前記書き込み対象ではない他の前記メモリ部のメモリ層には前記書き込み電圧の３分の１の電圧、又は３分の２の電圧が印加される
　半導体素子。
（１６）互いに平行に配置された複数のソース線と、
　前記複数のソース線の各々と隣接して平行に配置された複数のビット線と、
　前記ソース線及び前記ビット線と直交するように配置された複数のワード線と、
　各々が、
　　前記ワード線を介して設定された状態を維持する不揮発性のメモリ層と、
　　前記ワード線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記ソース線及び前記ビット線を導通させる活性層と
　を有するＭＯＳＦＥＴ型の複数のメモリセルと
　を具備する不揮発性記憶装置。
（１７）互いに平行に配置された複数の駆動線と、
　前記複数の駆動線の各々と隣接して平行に配置された複数の出力線と、
　前記駆動線及び前記出力線と直交するように配置された複数の入力線と、
　各々が、
　　前記入力線を介して設定された状態を維持する不揮発性のメモリ層と、
　　前記入力線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記駆動線及び前記出力線を導通させる活性層と
　を有するＭＯＳＦＥＴ型の複数の乗算セルと
　を具備する積和演算装置。
（１８）（１７）に記載の積和演算装置であって、
　前記複数の入力線の各々には、入力値を表す入力信号が入力され、
　前記複数の乗算セルの各々は、前記メモリ層の状態に応じた荷重値と前記入力値とを乗算した乗算値に応じた電荷を生成して前記出力線に出力し、
　さらに、共通の前記出力線に接続された前記乗算セルのグループにより前記出力線に出力された前記電荷に基づいて、前記乗算セルのグループにおける前記乗算値の和を表す積和信号を出力する複数の出力部を具備する
　積和演算装置。
（１９）（１８）に記載の積和演算装置であって、
　前記複数の入力線には、各々が、前記乗算セルのグループ及び前記出力部を含み、前記積和信号を出力可能な複数の積和演算ユニットが並列に接続される
　積和演算装置。
（２０）互いに平行に配置された複数の第１の配線と、前記複数の第１の配線の各々と隣接して平行に配置された複数の第２の配線と、前記第１及び前記第２の配線と直交するように配置された複数の第３の配線と、ＭＯＳＦＥＴ型の複数のメモリ部とを有する半導体素子の製造方法であって、
　前記メモリ部の製造工程では、
　　メモリ層の状態に応じて、互いに隣接する前記第１及び前記第２の配線を導通させる活性層を、前記第３の配線に対して斜めに形成し、
　　前記第３の配線を介して設定された状態を維持する不揮発性の前記メモリ層を形成する
　半導体素子の製造方法。
　３…分離領域
　１０…ソース線
　１１…ビット線
　１２…ワード線
　１３…メモリセル
　２０、２２０、４２０…メモリ層
　２１、２２１…活性層
　２２、２２２…コンタクト電極
　２４、２２４…ゲート電極
　２６、２２６、４２６…強誘電体膜
　１００…不揮発性記憶装置
　２００、３００、４００…積和演算装置
　２１０、４１０…駆動線
　２１１、４１１…出力線
　２１２、４１２…入力線
　２１３、４１３…乗算セル
　２４０…高抵抗素子

Claims (20)

  1. 　互いに平行に配置された複数の第１の配線と、
    　前記複数の第１の配線の各々と隣接して平行に配置された複数の第２の配線と、
    　前記第１及び前記第２の配線と直交するように配置された複数の第３の配線と、
    　各々が、
    　　前記第３の配線を介して設定された状態を維持する不揮発性のメモリ層と、
    　　前記第３の配線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記第１及び前記第２の配線を導通させる活性層と
    　を有するＭＯＳＦＥＴ型の複数のメモリ部と
    　を具備する半導体素子。
  2. 　請求項１に記載の半導体素子であって、
    　前記メモリ層は、強誘電体からなるゲート誘電膜である
    　半導体素子。
  3. 　請求項１に記載の半導体素子であって、
    　前記メモリ部は、ｎＭＯＳＦＥＴ型の素子である
    　半導体素子。
  4. 　請求項１に記載の半導体素子であって、
    　前記メモリ部は、前記活性層を前記第１の配線に接続する第１の電極部と、前記活性層を前記第２の配線に接続する第２の電極部と、前記第３の配線に接続され前記メモリ層の状態を制御する第３の電極部とを有する
    　半導体素子。
  5. 　請求項４に記載の半導体素子であって、
    　前記第１の電極部及び前記第２の電極部は、前記第３の配線を挟んで配置される
    　半導体素子。
  6. 　請求項１に記載の半導体素子であって、
    　前記第１の配線は、ソース線であり、
    　前記第２の配線は、ビット線であり、
    　前記第３の配線は、ワード線であり、
    　前記複数のメモリ部の各々は、前記ワード線及び前記ビット線により選択されることで前記メモリ層に記憶された状態を出力する不揮発性のメモリセルである
    　半導体素子。
  7. 　請求項６に記載の半導体素子であって、
    　前記ソース線及び前記ビット線は、一組の配線ペアを形成し、互いに隣接する前記配線ペアにおける前記ソース線及び前記ビット線の配置関係が反転するように配置される
    　半導体素子。
  8. 　請求項６に記載の半導体素子であって、
    　前記ソース線及び前記ビット線は、一組の配線ペアを形成し、互いに隣接する前記配線ペアに含まれる前記ソース線及び前記ビット線の配置関係が同じになるように配置される
    　半導体素子。
  9. 　請求項１に記載の半導体素子であって、
    　前記第１の配線は、駆動電圧を供給する駆動線であり、
    　前記第２の配線は、出力線であり、
    　前記第３の配線は、入力値を表す入力信号が入力される入力線であり、
    　前記複数のメモリ部の各々は、前記メモリ層の状態に応じた荷重値と前記入力値とを乗算した乗算値に応じた電荷を生成する乗算セルであり、前記乗算値に応じた電荷を共通の前記出力線に出力することで積和演算装置を構成する
    　半導体素子。
  10. 　請求項９に記載の半導体素子であって、
    　前記出力線は、前記駆動線の両側に配置された第１の出力線と第２の出力線とを含み、
    　前記積和演算装置は、前記入力線と前記第１の出力線とに接続された第１の乗算セルと、前記第１の乗算セルと共通の前記入力線と前記第２の出力線とに接続された第２の乗算セルとを含む前記乗算セルのペアにより構成される
    　半導体素子。
  11. 　請求項９に記載の半導体素子であって、
    　前記駆動電圧は、前記出力線の電圧よりも高い電圧であり、
    　前記乗算セルは、ｎＭＯＳＦＥＴ型の素子であり、前記活性層と前記駆動線との間に配置された高抵抗素子を有する
    　半導体素子。
  12. 　請求項１１に記載の半導体素子であって、
    　前記高抵抗素子は、抵抗値が１ＭΩ以上の抵抗素子である
    　半導体素子。
  13. 　請求項１に記載の半導体素子であって、さらに、
    　前記第１及び前記第２の配線が延在する方向に沿って設けられ、前記メモリ部が形成されない分離領域を有し、
    　前記第３の配線に沿って隣り合う前記メモリ部は、前記分離領域により分離される
    　半導体素子。
  14. 　請求項１に記載の半導体素子であって、
    　前記第３の配線に沿って隣り合う前記メモリ部は、共通の前記第２の配線に接続される
    　半導体素子。
  15. 　請求項１に記載の半導体素子であって、
    　前記複数のメモリ部のうち、書き込み対象である前記メモリ部の前記メモリ層には書き込み電圧が印加され、前記書き込み対象ではない他の前記メモリ部のメモリ層には前記書き込み電圧の３分の１の電圧、又は３分の２の電圧が印加される
    　半導体素子。
  16. 　互いに平行に配置された複数のソース線と、
    　前記複数のソース線の各々と隣接して平行に配置された複数のビット線と、
    　前記ソース線及び前記ビット線と直交するように配置された複数のワード線と、
    　各々が、
    　　前記ワード線を介して設定された状態を維持する不揮発性のメモリ層と、
    　　前記ワード線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記ソース線及び前記ビット線を導通させる活性層と
    　を有するＭＯＳＦＥＴ型の複数のメモリセルと
    　を具備する不揮発性記憶装置。
  17. 　互いに平行に配置された複数の駆動線と、
    　前記複数の駆動線の各々と隣接して平行に配置された複数の出力線と、
    　前記駆動線及び前記出力線と直交するように配置された複数の入力線と、
    　各々が、
    　　前記入力線を介して設定された状態を維持する不揮発性のメモリ層と、
    　　前記入力線に対して斜めに配置され、前記メモリ層の状態に応じて、互いに隣接する前記駆動線及び前記出力線を導通させる活性層と
    　を有するＭＯＳＦＥＴ型の複数の乗算セルと
    　を具備する積和演算装置。
  18. 　請求項１７に記載の積和演算装置であって、
    　前記複数の入力線の各々には、入力値を表す入力信号が入力され、
    　前記複数の乗算セルの各々は、前記メモリ層の状態に応じた荷重値と前記入力値とを乗算した乗算値に応じた電荷を生成して前記出力線に出力し、
    　さらに、共通の前記出力線に接続された前記乗算セルのグループにより前記出力線に出力された前記電荷に基づいて、前記乗算セルのグループにおける前記乗算値の和を表す積和信号を出力する複数の出力部を具備する
    　積和演算装置。
  19. 　請求項１８に記載の積和演算装置であって、
    　前記複数の入力線には、各々が、前記乗算セルのグループ及び前記出力部を含み、前記積和信号を出力可能な複数の積和演算ユニットが並列に接続される
    　積和演算装置。
  20. 　互いに平行に配置された複数の第１の配線と、前記複数の第１の配線の各々と隣接して平行に配置された複数の第２の配線と、前記第１及び前記第２の配線と直交するように配置された複数の第３の配線と、ＭＯＳＦＥＴ型の複数のメモリ部とを有する半導体素子の製造方法であって、
    　前記メモリ部の製造工程では、
    　　メモリ層の状態に応じて、互いに隣接する前記第１及び前記第２の配線を導通させる活性層を、前記第３の配線に対して斜めに形成し、
    　　前記第３の配線を介して設定された状態を維持する不揮発性の前記メモリ層を形成する
    　半導体素子の製造方法。
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JP2015056485A (ja) * 2013-09-11 2015-03-23 株式会社東芝 半導体記憶装置およびその動作方法
WO2017179314A1 (ja) * 2016-04-13 2017-10-19 ソニー株式会社 半導体記憶素子、および電子機器

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