JP4403356B2

JP4403356B2 - 半導体メモリ及びその製造方法

Info

Publication number: JP4403356B2
Application number: JP2002314756A
Authority: JP
Inventors: 利幸西原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-10-29
Filing date: 2002-10-29
Publication date: 2010-01-27
Anticipated expiration: 2022-10-29
Also published as: JP2004152893A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ及びその製造方法に関する。より詳しくは、半導体メモリにおけるメモリセルの積層構造とその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリの分野では機能素子の３次元積層が注目されている。例えばメモリ素子を、強誘電体キャパシタやアンチヒューズ、磁性接合素子等の機能素子で構成し、それらを３次元的に積層させれば、超高集積の半導体メモリが実現できる。
【０００３】
従来、強誘電体キャパシタを用いた積層型メモリの例が提案されている（特許文献１参照）。図２４は、この強誘電体キャパシタを用いた積層型メモリの回路図を示す。この積層型メモリ、いわゆる強誘電体メモリ１は、複数（本例では２つ）のメモリユニット２及び３と、ビット線４と、ＭＯＳ型ＦＥＴ（電界効果トランジスタ）からなる選択用トランジスタ５及び６と、プレート線８、９、１０、１１から構成される。各メモリユニット２及び３は、各メモリセルとなる複数の強誘電体キャパシタ１２〔１２_１、１２_２１２_３、１２_４〕及び１３〔１３_１、１３_２、１３_３、１３_４〕から成る。各メモリセル１２、１３は、各々第１の電極と強誘電体層と第２の電極で構成される。メモリセル１２〔１２_１〜１２_４〕の各第１の電極は共通であり、同様にメモリセル１３〔１３_１〜１３_４〕の各第１の電極は共通であり、これらの共通の第１の電極を便宜上、共通ノード電極１４、１５と呼ぶ。各メモリユニット２、３の複数の強誘電体キャパシタは、夫々共通ノード電極１４、１５に接続された形となる。共通ノード１４、１５は、夫々選択用トランジスタ５、６を介してビット線４に接続される。各選択用トランジスタ５、６のゲート電極は、夫々ワード線１６、１７に接続される。各強誘電体キャパシタ１２〔１２_１〜１２_４〕、１３〔１３_１〜１３_４〕の第２の電極は、独立したプレート線８〜１１に接続される。これらのプレート線８〜１１は、同一のビット線４に接続されたメモリユニット２及び３の間で共有される。１８はビット線４に接続されたセンスアンプである。
【０００４】
この強誘電体メモリ１では、プレート線８〜１１のうちのいずれかにパルスを与えることで、その選択されたプレート線（いわゆる選択プレート線）に接続された強誘電体キャパシタ１２、１３からメモリユニット２、３にデータが読み出される。さらに選択用トランジスタ５、６の夫々のゲートに接続されたワード線１６及び１７のいずれかを選択することで、メモリユニット２、３のうちの一つがビット線４に接続される。これによって、図２４の８個の強誘電体キャパシタ１２_１〜１２_４、１３_１〜１３_４のうち一つの強誘電体キャパシタからビット線４を通じてセンスアンプからデータが読み出される。
【０００５】
強誘電体型のメモリ１におけるデータの書き込みや読み出しは、図２６に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は自発分極を示す。強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐｒ，マイナス方向の外部電界が印加されたとき−Ｐｒとなる。ここで、残留分極が＋Ｐｒの状態（図２６の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐｒの状態（図２６の「Ａ」参照）の場合を「１」とする。「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体の分極は図２６の「Ｃ」の状態となる。このときデータが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、キャパシタ部の蓄積電荷量に差が生じる。選択されたメモリの選択用トランジスタをオンすることで、この蓄積電荷を信号電流として検出する。
【０００６】
図２５は、上記の強誘電体メモリ１において、メモリユニット２及び３を互いに積層させた断面構造の例を示す。メモリユニット２及び３は、半導体基板２１上に絶縁層２２、２３を介して積層形成される。選択用トランジスタ５及び６は、半導体基板２１の素子分離領域２４で区分された領域にソース／ドレイン領域２５、２６、２７と、ゲート絶縁膜と、ゲート電極を兼ねるワード線１６、１７から構成される。即ち、両ソース／ドレイン領域２５、２６とゲート絶縁膜とワード線１６により一方の選択用トランジスタ５が構成され、両ソース／ドレイン領域２６、２７とゲート絶縁膜とワード線１７により他方の選択用トランジスタ６が構成される。両選択用トランジスタ５及び６の共通のソース／ドレイン領域２６がコンタクトホール内の導電プラグ２０を介してビット線４に接続される。
【０００７】
一方のメモリユニット２は、共通ノード電極１４上に強誘電体膜１９を介してキャパシタの電極を兼ねる各プレート線８、９、１０及び１１を形成し、共通ノード電極１４と強誘電体膜１９と各プレート線８〜１１間で各メモリセルとなる複数の独立した強誘電体キャパシタ１２〔１２_１〜１２_４〕を形成して構成される。他方のメモリユニット３も同様に、共通ノード電極１５上に強誘電体膜１９を介してキャパシタの電極となる各プレート線８′、９′、１０′及び１１′を形成し、共通ノード電極１４と強誘電体膜１９と各プレート線８′〜１１′間で各メモリセルとなる複数の独立した強誘電体キャパシタ１３〔１３_１〜１３_４〕を形成して構成される。そして、選択用トランジスタ１４の一方のソース／ドレイン領域２５がコンタクトホール内の導電プラグ２８を介してメモリユニット２の共通ノード電極１４に接続される。選択用トランジスタ６の一方のソース／ドレイン領域２７がコンタクトホール内の導電プラグ２９を介してメモリユニット３の共通ノード電極１５に接続される。３０は、表面を被覆する絶縁膜である。ワード線８と８′、ワード線９と９′、ワード線１０と１０′、ワード線１１と１１′は、夫々アレイの周辺で短絡され、図１の回路と等価になる。８個の強誘電体キャパシタ１２_１〜１２_４、１３_１〜１３_４は、独立したデータを記憶する。このような構成の強誘電体メモリ１は、メモリユニット２、３を２段に積層することで集積度を約２倍に向上させている。
【０００８】
上述の強誘電体メモリ１では、メモリセル１２、１３が強誘電体キャパシタによって構成され、かつそれらを積層することで超高集積を実現している。図２４ではメモリユニットを２層縦積みしたが、３層以上の縦積みも可能であり、その場合さらに集積度を上げることができる。
【０００９】
さらに、メモリセルにアンチヒューズを使用した積層メモリが知られている（非特許文献１参照）。図２７は、この積層メモリの基本構成の回路図を示す。本積層メモリ３１は、メモリセル３２〔３２_１、３２_２、３２_３、３２_４〕及び３３〔３３_１、３３_２、３３_３、３３_４〕がビット線３４〜３７とワード線３８、３９との間にマトリックス状に配置されて成る。例えば、ビット線３４〜３７とワード線３８間に配置されたメモリセル３２_１〜３２_４は、夫々アンチヒューズ素子４０とダイオード４１により構成される。またビット線３４〜３７とワード線３９間に配置されたメモリセル３３_１〜３３_４は、夫々アンチヒューズ素子４２とダイオード４３により構成される。当初アンチヒューズ素子４０、４２は高インピーダンスとなっているが、対応するビット線３４〜３７とワード線３８、３９間に高電圧が印加されると低インピーダンスになる。読み出しは、例えば選択ワード線３８を高レベル状態にし、非選択ワード線３９及びビット線３４〜３７を低レベル状態にし、選択ワード線３８上の各メモリセル３２_１〜３２_４を介して各ビット線３４〜３７に流れる電流をモニターすることで行う。
【００１０】
図２８は、上記積層メモリ３１において、メモリセル３２と３３、ワード線３８と３９を互いに積層させた断面構造を示す。積層メモリ３１は、半導体基板４４上に絶縁層４５が形成され、この絶縁膜層４５上に同一面に配列された複数のビット線３４〜３７を挟んで上下にワード線３８及び３９が配置され、各ビット線３４〜３７と上層のワード線３８間にメモリセル３２〔３２_１〜３２_４〕が形成され、各ビット線３４〜３７と下層のワード線３９間にメモリセル３３〔３３_１〜３３_４〕が形成されて成る。ビット線３４〜３７とワード線３８、３９とは、互いに直交するように形成され、各メモリセル３２、３３は各ビット線３４〜３７とワード線３８、３９との交点位置に形成される。例えば、ｎ^＋ポリシリコンよりなるビット線３４〜３７とｐ^＋ポリシリコンよりなる上層のワード線３８との間に配置されたメモリセル３２〔３２_１〜３２_４〕は、ビット線３４〜３７とワード線３８とを接続する夫々のコンタクトプラグの内部に、ｐｎ接合を形成するポリシリコンのｎ型領域及びｐ型領域からなるダイオード４１と、シリコン窒化（ＳｉＮ）膜等の絶縁薄膜によるアンチヒューズ素子４０が埋め込まれる形で形成される。同様に、ｎ^＋ポリシリコンよりなるビット線３４〜３７とｐ^＋ポリシリコンよりなる下層のワード線３９との間に配置されたメモリセル３３〔３３_１〜３３_４〕は、ビット線３４〜３７とワード線３９とを接続する夫々のコンタクトプラグの内部に、ｐｎ接合を形成するポリシリコンのｎ型領域及びｐ型領域からなるダイオード４３と、シリコン窒化（ＳｉＮ）膜等の絶縁薄膜によるアンチヒューズ素子４２が埋め込まれる形で形成される。４６、４７は絶縁膜である。
【００１１】
メモリセルにアンチヒューズを使用した積層メモリ３１では、ビット線及びワード線間にダイオード４１、４３に対して順方向の高電圧が印加されると、アンチヒューズ素子４０、４２を構成する絶縁膜が破壊されて、アンチヒューズ素子４０、４２は低インピーダンスとなる。なお、半導体部は基本的にはダイオード領域のみで良く、ビット線３４〜３７やワード線３８、３９はメタル配線やシリサイド配線を使用しても良い。
【００１２】
このような強誘電体キャパシタ、ヒューズ素子、ダイオード等の機能素子の積層による超高集積ＬＳＩの実現は、半導体メモリの分野に限らず、今後さまざまな半導体デバイスに応用されていくものと予想される。
【００１３】
【特許文献１】
特開２００２−１９７８５７号公報（図１、図２）
【非特許文献１】
日経エレクトロニクス２００２年４月２２日号（第１２９頁）
【００１４】
【発明が解決しようとする課題】
上述のような機能素子の積層には、以下の２つの課題がある。
第１の課題は、従来の構造及び製造方法では、各層毎にそれぞれ機能素子を作り込んで行くものであり、機能素子を形成する製造ステップが積層数分必要になる。従って、工程数が非常に多くなってしまう問題があった。例えば図２４及び図２５の強誘電体メモリ１においても、プレート線８〜１１及びプレート線８′〜１１′は、上下層間でそれぞれ短絡させて良いにも拘らず積層する毎に形成、加工が必要になる。さらに、強誘電体膜１９は各層毎に成膜する必要がある。図２７、図２８の例の場合、ビット線３４〜３７が上下のワード線３８及び３９に対して共有されているが、各配線プラグとその中に埋め込むアンチヒューズ用絶縁膜〔４０、４２〕、ダイオード〔４１、４３〕は積層数分だけ繰り返し作る必要がある。
【００１５】
第２の課題は、積層させた上層と下層の機能素子において、それぞれの熱履歴が変わることである。例えば前述の強誘電体メモリ１においては、下層の強誘電体膜１９を形成し、熱処理して結晶化させた後、次の積層工程を経て上層の強誘電体膜１９を改めて形成し、熱処理して結晶化させねばならない。従って、下層の強誘電体膜１９は、その後の積層工程や上層の強誘電体膜１９の結晶化工程によって余分な熱履歴を経ることになり、上層と下層で素子特性が変わってしまう問題があった。なお、強誘電体膜１９は、ＣＶＤ（化学気相成長）で形成した時点ではアモルファスに近い状態であり、これを熱処理して結晶化させることで分極特性を有するようになる。
【００１６】
本発明は、上述の点に鑑み、積層されるメモリセルの特性の均一化を図り、製法において積層されるメモリセルの一括形成を可能にし、工程数削減、熱履歴の均等化等を同時に実現した、半導体メモリ及びその製造方法を提供するものである。
【００１７】
【課題を解決するための手段】
本発明に係る半導体メモリは、メモリセルとして下記機能素子を応用し、強誘電体メモリ、半導体マスクメモリ、ＭＲＡＭ（磁気抵抗効果型ランダムアクセスメモリ）を含む他の半導体メモリとして構成することができる。好ましくは上記の積層膜の側壁にメモリセルを形成した積層構造とする。
本発明に係る半導体メモリは、基板上に、互いに絶縁膜を挟んで複数層の第１電極が積層され最上層を絶縁膜とする積層膜の両側が選択的に一括除去されて、下層から上層まで同一幅で形成された凸状の積層膜と、凸状の積層膜の上面及び側面を覆い且つ基板の上面に延長するように、メモリセルの構成要素となる機能膜を挟んで凸状の積層膜の奥行き方向に所要の幅を有して形成された共通の第２電極とを有し、複数層の各第１電極と共通の第２電極との間にそれぞれ独立のメモリセルが形成されて成る。
上記半導体メモリにおいて、凸状の積層膜の奥行き方向に、所要の幅を有する複数の前記第２電極及び前記メモリ機能膜が並列された構成とすることもできる。
【００１８】
機能素子としては、例えば次に示すような素子が使用できる。誘電体膜とこれを挟む上記第１及び第２電極とからなるキャパシタ素子。絶縁薄膜によるアンチヒューズ素子、ダイオード素子、またはこのアンチヒューズとダイオードによる複合素子。抵抗体膜（例えばカルコゲナイド膜や磁気接合素子による記憶抵抗素子）、またはこのような抵抗体膜とダイオードによる複合素子。トンネル絶縁膜と之を挟む導電型の異なる半導体層とからなる素子。第１電極を半導体で形成し、第２電極をゲート電極としたＭＯＳトランジスタ素子。
【００１９】
本発明に係る半導体メモリの製造方法は、基板上に互いに絶縁膜を挟んで複数層の第１電極を形成し、最上層を絶縁膜とする積層膜を形成する工程と、同一マスクを介して積層膜の両側を選択的に一括除去して基板上に、下層から上層まで同一幅の凸状の積層膜を形成する工程と、凸状の積層膜の上面及び両側壁を覆い且つ基板の上面に延長するように、メモリセルの構成要素となる機能膜を形成する工程と、機能膜の全面上を覆って共通の第２電極を形成する工程と、第２電極及び機能膜を、凸状の積層膜の奥行き方向に所要の幅を残して選択除去する工程を有し、第１電極と共通の第２電極との間に複数の積層された各独立したメモリセルを形成する。
上記半導体メモリの製造方法において、第２電極及び機能膜を、凸状の積層膜の奥行き方向に並列して複数の所要の幅を残して選択除去する工程を有することもできる。
【００２０】
本発明によれば、積層されたメモリセルにおける特性は均一化される。製造方法においては、絶縁膜を介して複数層積層された各第１電極の側壁に、機能素子を用いたメモリセルを一括形成できる。従って、機能素子の形成工程を積層数分繰り返す必要がなく、工程数を大幅に低減される。さらに、各機能素子が一括で形成されるので、その熱履歴も同一となる。これにより、メモリセルにお特性は均一化され、特性ばらつきに基づく歩留り低下が抑制される。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００２２】
本発明の半導体メモリに適用することができる半導体装置について説明する。
図１は、本発明に係る半導体装置の第１実施の形態を示す。本第１実施の形態は、強誘電体キャパシタを集積した半導体装置に適用した場合である。
本実施の形態に係る半導体装置５１は、図１Ａ，Ｂに示すように、例えばシリコン等の半導体基板５２上に例えばシリコン酸化膜等の絶縁層５３が形成され、この絶縁層５３上に複数の第１電極５４〔５４_１、５４_２、５４_３、５４_４〕が互いに例えばシリコン酸化膜等の絶縁膜５５を介して積層された積層膜５６が形成される。積層膜５６は、下層から上層まで所要の同一幅となるように両側が選択的に除去された凸状に形成され（即ち凸状部の両側が溝として形成され）、両側壁に各第１電極５４_１〜５４_４が臨むように形成される。この凸状の積層膜５６の一部にその上面及び両側壁を被覆し、さらに基板側の絶縁層５３の面上に延長するように、強誘電体膜５７及び第２電極５８が順次形成される。これにより、各第１電極５４_１〜５４_４の側壁に強誘電体キャパシタ５９（図２参照）を形成した半導体装置５１が構成される。即ち、例えば第１電極５４_２の側壁には、強誘電体膜５７を挟んで第２電極５８を対向電極とした強誘電体キャパシタ６０、６１が形成される。両強誘電体キャパシタ６０及び６１は、対向電極である第２電極５８が共通であるので、回路的には１つの強誘電体キャパシタ５９と見なすことができる。従って、４層の第１電極５４_１〜５４_４に対応して、対向電極である第２電極５８を共有した４個の独立した強誘電体キャパシタ５９〔５９_１、５９_２、５９_３、５９_４〕が形成される。
【００２３】
図２は、図１に示す半導体装置５１の等価回路を示す。この等価回路では、上述したように、各第１電極５４_１〜５４_４と１つの共通の第２電極５８の間に４個の強誘電体キャパシタ５９〔５９_１、５９_２、５９_３、５９_４〕が形成される。例えば第１電極５４_２に接続された強誘電体キャパシタ５９_２は、図１の強誘電体キャパシタ６０及び６１に相当し、それを和した容量と分極量を有する。本実施の形態の構造をとりことにより、一般にＮ層の積層電極（第１電極５４）に対して対向電極（第２電極５８）を共有したＮ個の独立した強誘電体キャパシタ５９が形成される。
【００２４】
図３は、図１の示す第１実施の形態に係る半導体装置５１の製造方法の一実施の形態を示す。
先ず、図３Ａに示すように、例えばシリコン等の半導体基板５２上に例えばシリコン酸化膜等による絶縁層５３を形成し、さらにその上に互いに例えばシリコン酸化膜等による絶縁膜５５を介して、例えばイリジウム（Ｉｒ）、白金（Ｐｔ）等による複数の第１電極５４〔５４_１〜５４_４〕を積層して積層膜５６を形成する。最上層に同様の絶縁膜７８を形成する。
【００２５】
次に、図３Ｂに示すように、例えば選択エッチングにより積層膜５６の両側を選択的に除去して溝６２及び６３を形成し、下層から上層まで所要の同一幅となる凸状の積層膜５６を形成する。積層膜５６に対する選択除去は、基板側の絶縁層５３を一部除去するまで行われる。
【００２６】
次に、図３Ｃに示すように、凸状の積層膜５６の上面及び両側壁を覆い且つ基板側の絶縁層５３の上面に延長するように、例えばＰＺＴ．ＳＢＴ等の強誘電体膜５７を例えばＭＯＣＶＤ又はスパッタ等で被着形成し、その後に熱処理して強誘電体膜５７を結晶化する。
次に、図３Ｄに示すように、強誘電体膜５７上を覆うように、例えばイリジウム（Ｉｒ）や白金（Ｐｔ）等による第２電極５８を、例えばＣＶＤ法、スパッタ法、メッキ法等により形成する。その後、第２電極５８及びその下の強誘電体膜５７を所要の幅に残るように選択的にエッチング加工を行う。これにより、強誘電体キャパシタ５９が積層された目的の半導体装置５１を得る。
【００２７】
本実施の形態によれば、複数の積層された強誘電体キャパシタ５９〔５９_１〜５９_４〕を一挙に作成することができ、高密度で且つ熱履歴の均等化された強誘電体キャパシタ群を有した半導体装置５１を僅かな工程数で実現することができる。
【００２８】
上例では、イリジウム、白金等の貴金属をパターニングして第２電極５８を形成したが、上述のような激しい段差においてイリジウム、白金のような貴金属を加工するのは容易でない。第２電極５８は埋め込み法で形成するのが有効である。図４は、第２電極５８を埋め込み法で形成するようにした、半導体装置５１の製造方法の他の実施の形態を示す。
【００２９】
本実施の形態では、前述の図３Ａ〜図３Ｂまでの工程は同じであるので、詳細説明は省略する。次に、図４Ａに示すように、凸状の積層膜５６の上面及び両壁面を覆い且つ基板側の絶縁層５３の上面に延長するように、例えばＰＺＴ．ＳＢＴ等の強誘電体膜５７を例えばＭＯＣＶＤ又はスパッタ等で被着形成し、その後に熱処理して強誘電体膜５７を結晶化する。さらに、積層膜５６の領域を含んで強誘電体膜５７の全面上に例えばシリコン酸化（ＳｉＯ_２）膜等の絶縁膜６４を被着形成し、表面を平坦化する。
【００３０】
次に、図４Ｂに示すように、積層膜５６の奥行きに対応する絶縁膜６４の中間部分を、上部及び両側にわたって選択的にエッチング除去し、強誘電体膜５７が露出するような溝６５を形成する。
次に、図４Ｃに示すように、メッキ法、例えば無電解メッキを用いて溝６５内にイリジウム（Ｉｒ）や白金（Ｐｔ）等の金属６６を成長させ、表面を研磨して、溝６５内のみを金属６６で埋め込んで金属６６による第２電極５８を形成して、強誘電体キャパシタ５９が積層された目的の半導体装置５１を得る。
【００３１】
製造方法については、この他にもさまざまなバリエーションが考えられるが、基本的に積層電極（第１電極）に側壁を作る溝部を形成し、その側壁に強誘電体膜と第２電極を順次被覆して強誘電体キャパシタを形成する点では同一である。なお、本発明は、強誘電体キャパシタに替えて通常の誘電体膜を有したキャパシタを積層させた半導体装置に適用することも可能である。
【００３２】
図５は、図１に示す強誘電体キャパシタ群を複数組、本例では２組設けた第２実施の形態を示す。第２実施の形態に係る半導体装置６８は、前述の図１と同様に、半導体基板５２上に絶縁層５３を介して所要幅を有する凸状の積層膜、即ち、複数の第１電極５４_１〜５４_２が互いに絶縁膜５５を介して積層した積層膜５６が形成される。積層膜５６は奥行き方向に延長して形成される。この積層膜５６に対して上面及び両壁を被覆し且つ基板側の絶縁層５３の上面を延長するように、強誘電体膜５７と第２電極となる導電層が順次積層される。その後、導電層及び強誘電体膜５７がパターニングされ、強誘電体膜５７を介した複数、本例では２つの第２電極７１及び７２が形成される。これにより、積層膜５６の奥行き方向に並列に第１の強誘電体キャパシタ７４の群及び第２の強誘電体キャパシタ７５の群が形成される（図６参照）。即ち、各第１電極５４_１〜５４_２とその側壁の強誘電体膜５７を挟んで対向する共通の第１の第２電極７１間で各独立の強誘電体キャパシタ７４〔７４_１、７４_２、７４_３、７４_４〕が形成される。また、各第１電極５４_１〜５４_４とその側壁の強誘電体膜５７を挟んで対向する共通の第２の第２電極７２間で各独立の強誘電体キャパシタ７５〔７５_１、７５_２、７５_３、７５_４〕が形成される。従って、４層の第１電極５４_１〜５４_４に対応して、対向電極である第１の第２電極７１を共有した４個の独立した強誘電体キャパシタ７４の群と、第２の第２電極７２を共有した４個の強誘電体キャパシタ７５の群が形成される。強誘電体膜５７、第１及び第２の第２電極７１及び７２は、前述の図３の製法あるいは図４の製法で同時に形成することができ、同一工程で積層された強誘電体キャパシタ７４及び７５を形成することができる。
この図５に示す第２実施の形態に係る半導体装置６８の等価回路を図６に示す。
【００３３】
上述の実施の形態による半導体装置（いわゆる積層キャパシタ）５１及び６８は、回路中に図２、図６のような構成を含むさまざまな半導体デバイスに適用可能であるが、特に、前述の図２４、図２５に示すような積層強誘電体メモリへの応用に適している。例えば図１を例に採ると、第２電極５８は図２４、図２５の強誘電体メモリのプレート線、例えばプレート線８に見立てることができる。さらに積層された第１電極５４_１〜５４_４を図２４、図２５の共通ノード電極１４、１５に見立てれば、この構成をそのまま高集積メモリに適用できる。
【００３４】
図７は、その応用に係る半導体メモリの第１実施の形態、即ち強誘電体メモリの実施の形態を示す。図７Ａは強誘電体メモリの断面構造、図７ＢはそのＡーＡ線上の断面を示す。
本実施の形態に係る強誘電体メモリ８１は、図７に示すように、共通ノード電極８４及び８５が互いに絶縁膜８６を介して所要の幅で積層された凸状の積層膜８７と、積層膜８７の上面及び共通ノード電極８４、８５が露出する両側壁を被覆して、積層膜８７の奥行き方向に並列して形成した複数、本例では４つの強誘電体膜８８と、各対応する強誘電体膜８８上に形成された４つのプレート線８９、９０、９１及び９２とからなる強誘電体メモリセル群９３、９４を有して成る。
【００３５】
即ち、例えばシリコン等の半導体基板８２上に例えばシリコン酸化膜等による絶縁膜８３が形成され、この絶縁膜８３上に所要の幅で共通ノード電極８４及び８５が互いに例えばシリコン酸化膜８６を介して積層された凸状の積層膜８７が形成される。この凸状の積層膜８７の上面及び共通ノード電極８４及び８５が露出する両側壁を被覆し、さらに基板側の絶縁膜８３の上面に延長するように、強誘電体膜８８及びプレート線となる導電膜が順次積層される。その後、導電膜及び強誘電体膜８８がパターニングされ、強誘電体膜８８を介した４つの独立したプレート線８９〜９２が形成される。これにより、プレート線８９と各共通ノード電極８４、８５との間で強誘電体キャパシタによる強誘電体膜メモリセル９３_１、９４_１が独立に形成され、プレート線９０と各共通ノード電極８４、８５との間で強誘電体メモリセル９３_２、９４_２が独立に形成され、プレート線９１と各共通ノード電極８４、８５との間で強誘電体メモリセル９３_３、９４_３が独立に形成され、プレート線９２と各共通ノード電極８４、８５との間で強誘電体メモリセル９３_４、９４_４が独立に形成される（図８参照）。ここで、図１で説明したと同様に、積層膜８７の共通ノード電極８４とプレート線９２を例に取ると、共通ノード電極８４の両側壁とプレート線９２の間で夫々強誘電体キャパシタが形成されるが、この両強誘電体キャパシタは、プレート線９２が共通であるので、回路的には１つの強誘電体キャパシタ９３_１と見なせる。
【００３６】
その他の構成は前述の図２４及び図２５と同様である。即ち、選択用トランジスタ９６及び９７が、半導体基板８２の素子分離領域（ＬＯＣＯＳ層）９８で区分された領域にソース／ドレイン領域９９、１００、１０１と、ゲート絶縁膜を介して形成されたゲート電極を兼ねるワード線１０２、１０３とにより構成される。両ソース／ドレイン領域９９、１００とゲート絶縁膜とワード線１０２により一方の選択用トランジスタ９６が構成される。両ソース／ドレイン領域１００、１０１とゲート絶縁膜とワード線１０３により他方の選択用トランジスタ９７が構成される。両選択用トランジスタ９６及び９７の共通のソース／ドレイン領域１００がコンタクトホール内の導電プラグ１０４を介してビット線１０５に接続される。ワード線１０２、１０３は、各プレート線８９〜９２と並走するように形成される。そして、選択用トランジスタ９６の一方のソース／ドレイン領域９９がコンタクトホール内の導電プラグ１０６を介して共通ノード電極８４に接続され、選択用トランジスタ９７の一方のソース／ドレイン領域１０１がコンタクトホール内の導電プラグ１０７を介して共通ノード電極８５に接続される。１０８は、表面保護膜となる絶縁層である。
【００３７】
図８は、上述の図７の強誘電体メモリ８１の等価回路を示す。１０９はビット線１０５に接続されたセンスアンプである。各ワード線８９〜９２に各々形成されるメモリセル〔９３_１９４_１〕、メモリセル〔９３_２、９４_２〕、メモリセル〔９３_３、９４_３〕、メモリセル〔９３_４、９４_４〕は、図７に示す積層膜８７と各ワード線８９〜９２との間で構成される強誘電体キャパに対応する。本実施の形態の強誘電体メモリ８１の動作は前述の図２４で説明したと同様であるので、説明を省略する。
【００３８】
本実施の形態に係る強誘電体メモリ８１によれば、積層された強誘電体キャパシタ群〔９３_１〜９３_４、９４_１〜９４_４〕を一括して形成することができる。これにより、製造工数を大幅に削減することができると共に、各メモリセル（強誘電体キャパシタ）を構成する強誘電体膜への熱履歴も均一にすることができる。従って、各メモリセル間のメモリ特性のばらつき、メモリセルの歩留りを改善することができる。これは大幅なコストダウンを可能にする。図７及び図８の実施の形態では共通ノード電極を２層としたが、それ以上の複数層、例えば４層、８層と積み上げても同様の構造と効果を実現できる。
【００３９】
上述の実施の形態では、本発明を強誘電体キャパシタに関して示したが、ヒューズ素子や抵抗素子、ダイオード素子、ＴＦＴ（薄膜トランジスタ）素子等の他の機能素子についても類似の構成が可能である。それに伴い、さまざまな半導体装置、半導体メモリに顕著な効果を与えることができる。
【００４０】
図９は、アンチヒューズ素子を積層させた本発明に係る半導体メモリの第２実施の形態を示す。図９Ａは半導体メモリの断面構造、図９Ｂは図９ＡのＢーＢ線上の断面を示す。
本実施の形態に係る半導体メモリ１１１は、複数のワード線（又はビット線）を互いに絶縁膜を介して積層した積層膜を形成し、この積層膜の上面及び両側壁を被覆するように複数のビット線（又はワード線）を形成し、ワード線とビット線の交点に両線に接続するようにダイオードとアンチヒューズ用絶縁膜を形成して構成される。
【００４１】
即ち、例えばシリコン等の半導体基板８２上に例えばシリコン酸化膜等の絶縁膜８３が形成され、この絶縁膜８３上に複数のワード線又はビット線、本例ではワード線１１２、１１３を互いに例えばシリコン酸化膜等の絶縁膜１１４を介して積層した所要の幅の凸状の積層膜１１５が形成される。ワード線１１２、１１３は第１導電型の半導体膜、他ｐ^＋ポリシリコン膜で形成することができる。この凸状の積層膜１１５の上面及びワード線１１２、１１３が露出する両側壁を被覆し、さらに基板側の絶縁膜８３上面に延長するように、アンチヒューズ素子となるアンチヒューズ用絶縁膜１１６とワード線１１２、１１３に直交し且つ積層膜１１５の奥行き方向に並列する複数のビット線１１８、１１９、１２０、１２１が積層される。ビット線１１８〜１２１は、例えば第２導電型半導体膜のｎ^＋ポリシリコン膜で形成される。
【００４２】
積層膜１１５の側壁に臨むｐ^＋ポリシリコン膜のワード線１１２、１１３のアンチヒューズ用絶縁膜１１６と接する表面には、ｎ^＋半導体領域１１７が形成される。ワード線１１２のｐ^＋ポリシリコンとｎ^＋半導体領域１１７とで夫々ｐｎ接合を有するダイオード１２３_１、１２３_２が形成される。ワード線１１３のｐ^＋ポリシリコンとｎ^＋半導体領域１１７で夫々ｐｎ接合を有するダイオード１２４_１、１２４_２が形成される。すなわち、アンチヒューズ用絶縁膜１１６とワード線１１２、１１３の間にｐｎダイオードが挿入された形になる。２つのダイオード１２３_１及び１２３_２で夫々１つのダイオード１２３が構成され、２つのダイオード１２４_１及び１２４_２で１つのダイオード１２４が構成される（図１０参照）。各ダイオード１２３とアンチヒューズ用絶縁膜１１６でメモリセル１２５〔１２５_１、１２５_２、１２５_３、１２５_４〕、各ダイオード１２４とアンチヒューズ用絶縁膜１１６でメモリセル１２６〔１２６_１、１２６_２、１２６_３、１２６_４〕が夫々構成される。
【００４３】
図１０は、上述のアンチヒューズ素子を使用した半導体メモリ１１１の等価回路を示す。ワード線１１２、１１３とビット線１１８〜１２１との各交点にアンチヒューズ素子１１６とダイオード１２３、１２４からなるメモリセル１２５、１２６が接続されて半導体メモリ回路が構成される。
本実施の形態に係る半導体メモリ１１１の動作は前述の図２７と同様であるので重複説明を省略する。
【００４４】
図１１は、上述の半導体メモリ１１１の製造方法の実施の形態を示す。なお、図１１は図９ＡのＢーＢ断面に対応する。
先ず、図１１Ａに示すように、例えばシリコン等の半導体基板８２上に例えばシリコン酸化膜等による絶縁膜８３を形成し、さらにその上に互いに例えばシリコン酸化膜等による絶縁膜１１４を介して例えばｐ^＋ポリシリコンよりなるワード線１１２、１１３を積層して積層膜１１５を形成する。この積層膜１１５の両側を選択エッチングにより除去して溝１２７、１２８を形成し、下層から上層まで所要の同一１幅となる凸状の積層膜１１５を形成する。積層膜１５７に対する選択除去は、基板側の絶縁膜７３を一部除去するまで行われる。
【００４５】
次に、図１１Ｂに示すように、斜めイオン打ち込み、またはＰＯＣｌ_３雰囲気中での熱処理等でｎ型不純物を導入し、ｐ^＋ポリシリコンのワード線１１２、１１３が露出した側壁表面にｎ^＋半導体領域１１７を形成する。これにより、各ｐ^＋のワード線１１２、１３５と各ｎ^＋半導体領域１１７の間で夫々ｐｎダイオード１２３_１、１２３_２、１２４_１、１２４_２が形成される。
【００４６】
次に、図１１Ｃに示すように、積層膜１１５の上面及び側壁を被覆し、さらに基板側の絶縁膜８３上面を延長するように、例えばシリコン窒化（ＳｉＮ）膜等によるアンチヒューズ用絶縁膜１１６をＣＶＤ法により形成し、さらに例えばｎ^＋ポリシリコンよりなる導電膜１２９を形成する。その後、不純物活性化の熱処理を行う。
【００４７】
次に、図１１Ｄに示すように、導電膜１２９を選択エッチングによりパターニングして、複数のビット線１１８〜１２１を形成する。さらに、このビット線１１８〜１２１をマスクにアンチヒューズ用絶縁膜１１６の露出部及びその直下のｎ^＋半導体領域１２３_１、１２３_２、１２４_１、１２４_２の部分を薬液や等方性プラズマ等を用いてエッチング除去する。このようにして、目的のアンチヒューズ素子を用いた半導体メモリ１１１を得る。
【００４８】
本実施の形態の半導体メモリ１１１によれば、半導体基板８２上に絶縁膜１１４を介して複数層の積層されたワード線１１２、１１３の側壁に、夫々独立したメモリセル、即ちアンチヒューズ素子１１６及びダイオード１２３、１２４で構成される各メモリセル１２５、１２６を一括して形成することができる。従って、メモリセルの形成工程を積層数分繰り返すことなく、工程数を大幅に低減することができる。さらに、各メモリセル１２５、１２６が一括で形成されるので、その熱履歴も同一となる。よってメモリセルのメモリ特性が均一化され、特性ばらつきに基づく歩留り低下を抑制することが可能になる。
【００４９】
なお、上述の実施の形態ではワード線１１８〜１２１を積層電極に用い、ビット線１１２、１１３を積層膜の側壁被覆電極に用いたが、逆にビット線１１２、１１３側を積層電極とし、ワード線１１８〜１２１を積層膜１１５の側壁被覆電極として構成することも可能である。この場合の等価回路を図１２に示す。ビット線１１８Ｂ，１１９Ｂ，１２０Ｂ，１２１Ｂ側にダイオード１２５Ｂ〔１２５Ｂ_１，１２５Ｂ_２，１２５Ｂ_３，１２５Ｂ_４〕、１２６Ｂ〔１２６Ｂ_１，１２６Ｂ_２，１２６Ｂ_３，１２６Ｂ_４〕を設置し、ワード線１１２Ｂ，１１３Ｂ側にアンチヒューズ素子１２３Ｂ，１２４Ｂを設置すれば、図１１と類似した製造工程により図１２の等価回路を有する半導体メモリを作成することが可能になる。即ち、積層したｎ^＋ポリシリコンよりなるビット線の側壁表面にｐ^＋半導体領域を形成したダイオードを形成する。
【００５０】
上述の図９及び図１０の実施の形態では、ポリシリコンのｐｎ接合を用いてダイオード１２３、１２４を形成したが、その他、例えばＰｔ等の金属とポリシリコンとの間のショトッキー接合を用いてダイオード１２３、１２４を形成しても良い。また、積層されるポリシリコンのワード線またはビット線となる電極の表面をシリサイド化して、この電極とシリサイド部との間にショットキーダイオードを形成し、このショットキーダイオードを上述のメモリセルを構成するダイオード１２３、１２４に用いるようにしても良い。
【００５１】
さらに、積層アンチヒューズの替わりに積層抵抗素子を用いた半導体メモリも実現可能である。
例えばＩＳＳＣＣ２０００のダイジェスト論文７．２及び７．３には、磁性体膜を用いた半導体メモリ、所謂ＭＲＡＭ（磁気抵抗効果型ランダムアクセスメモリ）が提案されている。このメモリは、記憶磁性体層、トンネル絶縁膜、固定磁性体層を積層した積層膜を電極で挟んだ磁気接合素子を有し、記憶磁性体層のスピン方向によって電極間のトンネル電流値が変わるように構成される。このような磁気接合素子は、記憶状態に応じて抵抗値が変わる記憶抵抗素子と見なすとができる。
また、ＩＥＤＭ２００１のダイジェスト論文３６．５．１には、高分子メモリ、所謂ＯＵＭが提案されている。このＯＵＭは、カルコゲナイド膜を挟んで一方の側にヒータ兼電極となるプラグ抵抗が設置され、他方の側に金属電極が設置された素子を用いる。カルコゲナイド膜は、加熱状態により多結晶とアモルファスの間を状態推移し、両者は異なる抵抗値を示す。即ち、これも記憶状態に応じて抵抗値が変わる記憶抵抗素子と見なすことができる。
【００５２】
このような記憶抵抗素子を図１０のアンチヒューズ素子に替えて半導体メモリを構成できる。図１３は、記憶抵抗素子とダイオードによりメモリセルを構成した半導体メモリの等価回路を示す。
この半導体メモリ１３１は、複数のビット線１３８、１３９、１４０、１４１と複数のワード線１３２、１３３の間にマトリックス状にメモリセル１４５〔１４５_１、１４５_２、１４５_３、１４５_４〕、１４６〔１４６_１、１４６_２、１４６_３、１４６_４〕が配置されて成る。ビット線１３８〜１４１とワード線１３２、１３３間に配置されたメモリセル１４５、１４６は、記憶抵抗素子１３４、１３６とダイオード１３５、１３７により構成される。記憶抵抗素子１３４、１３６は、その記憶状態に応じて異なる抵抗値を有するカルコゲナイド膜や磁気接合素子等よりなる。読み出しは、例えば選択ワード線１３２を高レベル状態にし、非選択ワード線１３３及びビット線１３８〜１４１を低レベル状態にして、選択ワード線１３２上の各メモリセル１４５_１〜１４５_４を介して各ビット線１３８〜１４１に流れる電流をモニタすることで行う。
このような半導体メモリ及びその積層の可能性は、前述の論文にも「３Ｄポテンシャル」として若干記述がなされているが、具体的構成については触れられていない。しかし、本発明の積層構造はこのような半導体メモリのも応用が可能である。
【００５３】
図１４は、図１３の等価回路を構成する半導体メモリにおいて、記憶抵抗素子としてカルコゲナイド膜を用い、積層構造に構成した本発明に係る半導体メモリの第３実施の形態を示す。図１４Ａは半導体メモリの断面構造、図１４ＢはそのＣーＣ線上の断面を示す。
本実施の形態に係る半導体メモリ（いわゆる高分子メモリ）１３１は、複数のワード線（又はビット線）を互いに絶縁膜を介して積層した積層膜を形成し、この積層膜の上面及び両側壁を被覆するように複数のビット線（又はワード線）を形成し、ワード線とビット線の交点に両線に接続するようにダイオードと記憶抵抗素子としてのカルコゲナイド抵抗性膜を形成して構成される。
【００５４】
即ち、本実施の形態の半導体メモリ１３１は、例えばシリコン等の半導体基板８２上に例えばシリコン酸化膜等のよる絶縁膜８３が形成され、この絶縁膜８３上に複数のワード線又はビット線、本例ではｐ^＋ポリシリコン膜からなるワード線１３２、１３３が互いに例えばシリコン酸化膜等の絶縁膜１４８を介して積層された所要の同一幅で凸状の積層膜１４９が形成される。この凸状の積層膜１４９の上面及びワード線１３２、１３３が露出する両側壁を被覆し、さらに基板側の絶縁膜８３上面に延長するように、記憶抵抗素子１３４、１３６となるカルコゲナイド抵抗性膜１５０を介して複数のビット線１３８、１３９、１４０、１４１が積層される。各ビット線１３８〜１４１は、ワード線１３２、１３３と直交するように形成される。
【００５５】
積層膜１７８の側壁に臨むｐ^＋ポリシリコンのワード線１３２、１３３のカルコゲナイド抵抗性膜１５０と接する表面には、ｎ^＋半導体領域１３４が形成される。ワード線１３２のｐ^＋ポリシリコンと各ｎ^＋半導体領域１３４でｐｎ接合を有するダイオード１３５_１、１３５_２が形成される。ワード線１３３のｐ^＋ポリシリコンと各ｎ^＋半導体領域１３４でｐｎ接合を有するダイオード１３７_１、１３７_２が形成される。すなわち、カルコゲナイド抵抗性膜１５０とワード線１２３、１３３の間にｐｎダイオードが挿入された形になる。２つのダイオード１３５_１及び１３５_２で１つのダイオード１３５が構成され、２つのダイオード１３７_１及び１３７_２で１つのダイオード１３７が構成される（図１３参照）。各ダイオード１３５、１３７とカルコゲナイド抵抗性膜１５０でメモリセル１４５、１４６が構成される。
ここで、ワード線側壁のｎ^＋半導体領域の不純物ドープ量を調整し、その抵抗率を高くしておけば、ダイオードの順方向に電圧が印加された場合、この部分に電界が集中し発熱プラグ（所謂熱源）として作用させることが可能になる。
【００５６】
本実施の形態の半導体メモリ１３１_１においても、半導体基板８２上に絶縁膜１４８を介して複数層の積層されたワード線１３２、１３３の側壁に、夫々独立したメモリセル、即ちダイオード１３５、１３７及びカルコゲナイド抵抗性膜１５０による記憶抵抗素子１３４、１３６で構成される各メモリセル１４５、１４６を一括して形成することができる。従って、メモリセルの形成工程を積層数分繰り返すことなく、工程数を大幅に低減することができる。さらに、各メモリセル１４５、１４６が一括で形成されるので、その熱履歴も同一となる。よってメモリセルのメモリ特性が均一化され、特性ばらつきに基づく歩留り低下を抑制することが可能になる。
【００５７】
図１５は、図１３の等価回路を構成する半導体メモリにおいて、記憶抵抗素子として磁気接合素子を用い、積層構造に構成した本発明に係る半導体メモリの第４実施の形態を示す。図１５Ａは半導体メモリの断面構造、図１５ＢはそのＤーＤ線上の断面を示す。
本実施の形態に係る半導体メモリ、いわゆるＭＲＡＭ（磁気抵抗効果型ランダムアクセスメモリ）１３１_２は、複数のワード線（又はビット線）を互いに絶縁膜を介して積層した積層膜を形成し、この積層膜の上面及び両側壁を被覆するように複数のビット線（又はワード線）を形成し、ワード線とビット線の交点に両線に接続するようにダイオードと記憶抵抗素子としての磁気接合素子（磁気抵抗膜）を形成して構成される。
【００５８】
即ち、本実施の形態の半導体メモリ１３１_２は、例えばシリコン等の半導体基板８２上に例えばシリコン酸化（膜等のよる絶縁膜８３が形成され、この絶縁膜８３上に複数のワード線又はビット線、本例ではｎ^＋ポリシリコン膜からなるワード線１３２、１３３が互いに例えばシリコン酸化膜等の絶縁膜１５２を介して積層された所要の同一幅の凸状の積層膜１５３が形成される。この凸状の積層膜１５３には、そのｎ^＋ポリシリコンの各ワード線１３２、１３３の側壁側にワード線１３２、１３３に接してショットキー接合を形成するめのショットキー金属、本例ではＰｔシリサイド膜１５４が形成され、さらにその上に記憶抵抗素子１３４、１３６となる磁気接合素子１５６〔１５６_１、１５６_２、１５６_３、１５６_４〕が形成される。磁気接合素子１５６は、トンネル絶縁膜１５７を挟んで一方側に自由磁性膜（記録磁性膜）１５８が形成され、他方側に固定磁性膜１５９が形成されて構成される。ワード線１３２、１３３となるｎ^＋ポリシリコンとＰｔシリサイド１５４の間でショットキーダイオード１５５〔１５５_１、１５５_２、１５５_３、１５５_４〕が形成される。この凸状の積層膜１５３の上面及びワード線１３２、１３３に設けられた磁気接合素子１５６が露出する両側壁を被覆し、さらに基板側の絶縁膜８３の上面に延長するように、導電膜例えばＡｌ，Ｃｕ等の金属膜による複数のビット線１３８、１３９、１４０、１４１が積層される。各ビット線１３８〜１４１は、ワード線１３２、１３３と直交するように形成される。２つのダイオード１５５_１及び１５５_２で１つのダイオード１３５が構成され、２つのダイオード１５５_３及び１５５_４で１つのダイオード１５７が構成される（図１３参照）。各ショトキーダイオード１５５と磁気接合素子１５６でメモリセル１４５、１４６が構成される。
【００５９】
本実施の形態の半導体メモリ１３１_２においても、上述と同様にショットキーダイオード１５５によるダイオード１３４、１３６及び磁気接合素子１５６による記憶抵抗素子１３４、１３６で構成される各メモリセル１４５１４６を一括して形成することができ、工程削減とともに熱履歴の均一化を図ることが可能になる。従って、メモリセルのメモリ特性が均一化され、特性ばらつきに基づく歩留り低下を抑制できる。
【００６０】
上述した図１４、図１５に示した本発明による記憶抵抗体膜の積層構造は、特にマトリックス型のメモリに適しているが、それ以外の半導体装置の高集積化にも適用可能である。
【００６１】
図１６は、積層機能素子を用いたマトリックス型メモリの応用分野で適用される、本発明の第５実施の形態に係るマスクＲＯＭの基本構成を示す。図１６Ａが等価回路、図１６Ｂが断面構造である。
本実施の形態に係るマスクＲＯＭ１６１は、互いに直交して配置されたビット線群（１６２、１６３）とワード線群（１６４、１６５）と、ビット線１６２、１６３及びワード線１６４、１６５との交点にマトリックス状に配置されたメモリセル１６６〔１６６_１、１６６_２、１６６_３、１６６_４〕とにより構成される。メモリセル１６６は、互いに導電型の異なる半導体層と両半導体層に挟まれて挿入されたトンネル絶縁膜とによって構成される。本例では、図１６Ａに示すように、例えばシリコン等の半導体基板８２上に例えばシリコン酸化膜等の絶縁膜８３を介してｐ型ポリシリコンによるワード線１６４、１６５が紙面垂直方向に配列するように形成され、このワード線１６４、１６５に接続して各メモリセル１６６の位置にｐ型半導体層例えばｐ型ポリシリコン層１７１〔１７１_１、１７１_２、１７１_３、１７１_４〕が形成される。ｐ型半導体層１７１以外の部分は絶縁膜１７２が形成される。各ｐ型半導体層１７１上にトンネル絶縁膜１７３を挟んでワード線１６４、１６５と直交するように、ｎ型半導体層例えばｎ型ポリシリコンからなる複数のビット線１６２、１６３が形成される。このトンネル絶縁膜１７３と之を挟むｐ型半導体層１７１及びｎ型半導体層（ビット線を兼ねる）１６２、１６３でメモリセル１６６〔１６６_１〜１６６_４〕が構成される。
【００６２】
各メモリセル１６６のトンネル絶縁膜１７３を挟むｐ型半導体層１７１及びｎ型半導体層１６２、１６３による半導体部は、トンネル絶縁膜１７３との境界から空乏層１７４が形成されて、ｐ型半導体層１７１とｎ型半導体層１６２、１６３間が互いに絶縁された状態になっている。本例ではｐ型半導体層１７１側に空乏層１７４が広がるようにしている。なお、半導体部は、基本的にはトンネル絶縁膜１７３を挟むその近傍領域のみで良く、ビット線１６２、１６３やワード線１６４、１６５は、金属配線や金属シリサイド配線を使用しても良い。
【００６３】
図１７は、このマスクＲＯＭ１６１に、製造工程中のイオン打ち込みでプログラムを行った様子を示す。プログラム工程では、プログラム対象となるメモリセル、本例ではメモリセル１６６_２のトンネル絶縁膜１７３を挟む半導体部の境界付近、即ちｐ型半導体層１７１_２のトンネル絶縁膜１７３との境界付近に、例えばｎ^＋不純物のイオン位置込みを行い、ｐ型半導体層１７１_２にｎ^＋領域１７５を形成する。これにより、トンネル絶縁膜１７３近傍の空乏層１７４は消滅し、この部分のトンネル絶縁膜１７３はトンネル電流が流れる抵抗体１７６となる。それと共に、ワード線１６４と抵抗体１７６の間にｐｎ接合を有したダイオード１７７が形成される。これにより、プログラムされたメモリセル１６６_２においては、ワード線１６４からビット線１６３の方向に電流が流れるようになる。
読み出しは、例えば選択ワード線１６４を高レベル状態にし、非選択ワード線１６５及びビット線１６２、１６３を低レベル状態にし、選択ワード線１６４上の各メモリセルを介して各ビット線に流れる電流をモニターすることで行う。
【００６４】
本実施の形態のマスクＲＯＭ１６１は、メモリセル１６６中にトランジスタを必要とせず、そのセル面積を極小にすることができ、かつ製造工程も簡単になる。さらに、例えばワード線を積層することで、その記憶容量を数倍に増加でき、新しいマスクＲＯＭの構成として顕著な効果を有する。
さらに、このマスクＲＯＭに、前述の本発明による機能素子の積層構造を応用すれば、その工程数を大幅に削減できる。
【００６５】
図１８は、図１６のマスクＲＯＭに前述の本発明の積層構造を適用した、本発明に係る半導体メモリの第６実施の形態を示す。図１８Ａは半導体メモリの断面構造、図１８ＢはそのＥーＥ線上の断面を示す。
本実施の形態に係る半導体メモリ、いわゆるマスクＲＯＭ１８１は、図１６Ａと同じ等価回路を構成する。本実施の形態のマスクＲＯＭ１８１は、例えばシリコン等の半導体基板８２上に例えばシリコン酸化膜等による絶縁膜８３が形成され、この絶縁膜８３上に複数のワード線又はビット線、本例ではｐ^＋ポリシリコンによるワード線１６４、１６５が互いに例えばシリコン酸化膜等の絶縁膜１８２を介して積層された所要の同一幅の凸状の積層膜１８３が形成される。この凸状の積層膜１８３の上面及びワード線１６４、１６５が露出する両側壁を被覆し、さらに基板側の絶縁膜８２上面に延長するように、ワード線１６４、１６５と直交し且つ積層膜１８３の奥行き方向に並列して、例えばシリコンオキシナイトライド（ＳｉＯＮ）膜等よりなるトンネル絶縁膜１７３を介してｎ^＋ポリシリコンよりなる複数のビット線１６２、１６３が形成される。ワード線１６４、１６５とビット線１６２、１６３との交点におけるトンネル絶縁膜１７３と之を挟むｐ^＋ワード線１６４、１６５及びｎ^＋ビット線１６２、１６３でメモリセル１６６〔１６６_１、１６６_２、１６６_３、１６６_４〕が構成される。
【００６６】
プログラミングは、製造工程中で行われる。即ち、例えばワード線１６４がトンネル絶縁膜１７３を介してビット線１６３と接する界面近傍に、イオン打ち込み等によりｎ^＋領域１７５が形成される。このようなｎ^＋領域１７４の形成は、積層膜１８３を形成した後、レジストマスクを用い、打ち込みエネルギーを変えながらｎ型不純物例えばリンイオン等を打ち込むことで、積層された各メモリセル１６６に独立に行うことが可能である。
【００６７】
本実施の形態のマスクＲＯＭ１８１によれば、トンネル絶縁膜１７３を挟んで導電型の異なる半導体層（本例では夫々ｐ型のワード線、ｎ型のビット線を兼ねる）１６４、１６５及び１６２、１６３で構成された各独立のメモリセル１６６を一括して形成でき、工程数の大幅な削減、熱履歴の均一化が可能になる。
【００６８】
図１９は、機能素子として薄膜トランジスタ（ＴＦＴ）の積層に適用した、本発明に係る半導体装置の第３実施の形態を示す。図１９Ａは半導体装置の断面構造、図１９ＢはそのＦーＦ線上の断面を示す。
本実施の形態に係る半導体装置１９１は、例えばシリコン等の半導体基板８２上に例えばシリコン酸化膜等による絶縁膜８３が形成され、この絶縁膜８３上に複数の第１導電型半導体層、例えばポリシリコンよりなるｐ型半導体層１９２、１９３が互いに例えばシリコン酸化膜等の絶縁膜１９４を介して積層された積層膜１９５が形成される。積層膜１９５は、前述と同様に所要の同一幅の凸状に形成される。この凸状の積層膜１９５の上面及び各半導体層１９２、１９３が露出する側壁を被覆し、さらに基板側の絶縁膜８３上面に延長するように、ゲート絶縁膜１９６を介して複数のゲート電極１９８、１９９、２００、２０１が形成される。このゲート電極１９８、１９９、２００、２０１は、積層膜１９５の奥行き方向に並列して形成される。ゲート電極１９８、１９９、２００、２０１を形成した後、これらのゲート電極１９８〜２０１を自己整合マスクとして、第２導電型即ちｎ型の不純物、例えばリンを斜めイオン打ち込みし、またはＰＯＣｌ_３雰囲気内での熱処理等を用いてｐ型半導体層１９２、１９３にｎ^＋拡散層２０２（図２０参照）が形成される。これによって、各ゲート電極１９８〜２０１を共通としてｐ型半導体層１９２、１９３の側壁をチャネル領域としたｎチャネルＭＯＳトランジスタ（いわゆる薄膜トランジスタ）２０３〔２０３_１、２０３_２、２０３_３、２０３_４〕が形成される（図２０参照）。半導体層１９２、１９３をｎ型とし、拡散層２０２をｐ型とすれば、ｐチャネルＭＯＳトランジスタが形成される。
【００６９】
図２０の斜視図では、ゲート電極２０１に４つのＭＯＳトランジスタ２０３〔２０３_１、２０３_２、２０３_３、２０３_４〕が接続されており、そのうちの一対づつ２０３_１と２０３_２、２０３_３と２０３_４が互いに基板、即ち半導体層１９２、１９３を共有して構成される。図２１の斜視図では、半導体層１９２、１９３の幅を狭くして、半導体層を共有したＭＯＳトランジスタ対の拡散層２０２を接続し、半導体層１９２、１９３を両側壁からのゲート電極２０１で挟み２つのＭＯＳトランジスタ２０３_１と２０３_２、２０３_３と２０３_４を接続した形に構成される。このような形態のＭＯＳトランジスタは、チャネル領域のポテンシャルをゲート電極で制御し易く、微細化に有利である。
【００７０】
本実施の形態の半導体装置１９１は、前述と同様に積層されたＭＯＳトランジスタ群２０３を一括して形成することができ、工程削減と共に熱履歴の均一化が可能になる。
【００７１】
上述のＭＯＳトランジスタは、例えばゲート絶縁膜に電荷蓄積機能を有する膜、例えばシリコン窒化膜とシリコン酸化膜の複合膜を使用することで、メモリ機能を持たせることが可能である。即ち、各ＭＯＳトランジスタの閾値は、ゲート絶縁膜となるチャネル領域部の誘電体膜に蓄積された電荷の有無でその値が変わる。これによって、例えば「０」が記憶されたメモリセルのＭＯＳトランジスタをディプレッション状態に、「１」が記憶されたメモリセルのＭＯＳトランジスタをエンハンスメント状態にすることができる。
【００７２】
図２２は、上述の図１９の積層ＭＯＳトランジスタをメモリセルに適用した、本発明に係る半導体メモリの第７実施の形態を示す。
本実施の形態に係る半導体メモリ２０５は、上述と同様に例えばシリコン等の半導体基板８２上にシリコン酸化膜等の絶縁膜８３が形成され、この絶縁膜８３上に例えばポリシリコンからなる第１導電型、例えばｐ型の半導体層２０６、２０７が互いに例えばシリコン酸化膜等の絶縁膜２０８を介して積層された積層膜２１０が形成される。積層膜２１０は、所要の同一幅の凸状に形成される。
そして、本実施の形態では、この凸状の積層膜の上面及び各ｐ型半導体層２０６、２０７が露出する側壁を被覆し、さらに基板側の絶縁膜８３の上面に延長するように、電荷蓄積機能を有する膜、例えばシリコン窒化膜とシリコン酸化膜の複合膜２１１を介して、複数の制御ゲート線２１２、２１３、２１４、２１５が形成される。この制御ゲート線２１２〜２１５は、積層膜２１０の奥行き方向に並列して形成される。この制御ゲート線２１２〜２１５を自己整合マスクとして、ｐ型半導体層２０６、２０７に第２導電型、例えばｎ型の不純物を導入してｎ型拡散層（図示せず：例えば図２０のｎ型拡散層２０２に相当）が形成される。なお、ｎ型拡散層は、図２０または図２１のように形成される。これにより、制御ゲート線２１２〜２１５に接続されたメモリセルとなるＭＯＳトランジスタ２１７〔２１７_１、２１７_２、２１７_３、２１７_４〕、２１８〔２１８_１、２１８_２、２１８_３、２１８_４〕が夫々直列接続されるように形成され、セルストリングが構成される（図２３参照）。また、ｐ型半導体層２０６、２０７に並走してビット線２１９が配置される。
【００７３】
一方、半導体基板８２に素子分離領域（ＬＯＣＯＳ層）で区分された夫々の領域に選択用トランジスタ２２１、２２２、２２３、２２４が形成される。即ち、選択用トランジスタ２２１、２２２は、ソース／ドレイン領域２２６、２２７、２２８、ゲート絶縁膜と、ゲート電極を兼ねる選択線２２９、２３０から構成される。また、選択用トランジスタ２２３、２２４は、ソース／ドレイン領域２３１、２３２、２３３、ゲート絶縁膜と、ゲート電極を兼ねる選択線２３４、２３５から構成される。ソース／ドレイン領域２３２はグランドに接続される。ソース／ドレイン領域２２７はビット線２１９に接続される。半導体層２０６の一端はソース／ドレイン領域２３１に接続され、他端はソース／ドレイン領域２２８に接続される。半導体層２０７の一端はソース／ドレイン領域２３３に接続され、他端はソース／ドレイン領域２２６に接続される。
【００７４】
本実施の形態の半導体メモリにおいて、メモリセルからのデータの読み出しは次のように行われる。例えばメモリセル２３１７_１のデータ読み出しの場合、先ず選択線２２９、２３５がオンして上層のセルストリングが選択され、その両端がビット線２１９とグランド線（ソース／ドレイン領域）２３２に接続される。さらに制御ゲート線２１２を低レベル状態にし、他の制御ゲート線２１３〜２１５を高レベル状態にすると、制御ゲート線２１３〜２１５に接続された各メモリセルのＭＯＳトランジスタ２１７_２、２１７_３、２１７_４が導通する。メモリセルのＭＯＳトランジスタ２１７_１がディプレッション状態ならセルストリングを介してビット線２１９からグランド線２３２に電流が流れる。一方、メモリセルのＭＯＳトランジスタ２１７_１がエンハンスメント状態ならセルストリングは遮断され、ビット線２１９に電流は流れない。
【００７５】
本実施の形態の半導体メモリ２０５においても、ＭＯＳトランジスタによるメモリセル２１７、２１８を一括して形成することができ、工程削減とともに熱履歴の均一化を図ることができる。従って、メモリセルのメモリ特性が均一化され、特性ばらつきに基づく歩留り低下を抑制できる。
【００７６】
上例では、データの記憶に誘電体膜（複合膜２１１）への電荷蓄積を利用したが、その他、例えば工程中にチャネル領域へ不純物を選択的に導入してマスクＲＯＭとして使用することも可能である。また、制御ゲート線と誘電体膜の間に何らかの工程で浮遊ゲート電極を導入して、即ち誘電体膜、浮遊ゲート電極、絶縁膜、制御ゲート線を順次積層しても類似した半導体メモリを構成することが可能である。このような場合でも、本発明の積層トランジスタ構造を導入すれば、工程の削減や熱履歴の均一化に顕著な効果を奏することが可能になる。
【００７７】
上述の実施の形態に係る強誘電体半導体メモリによれば、基板上に互いに絶縁膜を介して複数層の第１電極を積層した積層膜を形成し、その側壁に強誘電体膜及びプレート線となる第２電極を形成して、複数個の独立した強誘電体キャパシタによるメモリセルを構成することにより、各独立した所謂強誘電体メモリセルの一括形成が可能になり、積層される強誘電体メモリセルの形成工程数を削減できると共に、熱履歴の均一を図ることができる。従って、各強誘電体メモリセルの特性の均一化を図ることができる。
上述の実施の形態に係る半導体メモリによれば、基板上に互いに絶縁膜を介してワード線又はビット線となる複数層の第１電極を積層した積層膜を形成し、その側壁にアンチヒューズとなる絶縁薄膜及びビット線又はワード線となる第２電極を形成し、さらに第１電極と絶縁薄膜の間に夫々ダイオードを形成して、アンチヒューズとダイオードからなる複数個の独立したメモリセルを構成することにより、各独立したアンチヒューズを用いたメモリセルの一括形成が可能になり、積層されるメモリセルの形成工程数を削減できると共に、熱履歴の均一を図ることができる。従って、各アンチヒューズを用いたメモリセルの特性の均一化を図ることができる。
上述の実施の形態に係る半導体メモリによれば、基板上に互いに絶縁膜を介してワード線又はビット線となる複数層の第１電極を積層した積層膜を形成し、その側壁に抵抗体膜及びビット線又はワード線となる第２電極を形成し、さらに第１電極と抵抗体膜の間に夫々ダイオードを形成して、抵抗体膜のよる抵抗素子（いわゆる記憶抵抗素子）とダイオードからなる複数個の独立したメモリセルを構成することにより、各独立した抵抗素子を用いたメモリセルの一括形成が可能になり、積層されるメモリセルの形成工程数を削減できると共に、熱履歴の均一を図ることができる。従って、各抵抗素子を用いたメモリセルの特性の均一化を図ることができる。
【００７８】
上述の実施の形態に係る半導体マスクＲＯＭによれば、互いに直交配置されたビット線群とワード線群の各交点に形成されるメモリセルを、トンネル絶縁膜と之を挟む互いに導電型の異なる半導体領域とにより構成することにより、新規なマスクＲＯＭが得られ、メモリセル一括形成するための積層構造を可能にする。このマスクＲＯＭは、初期状態ではトンネル絶縁膜近傍に空乏層が形成され両半導体領域は絶縁される。プログラムを行うときは、一方の導電型の半導体領域にイオン打ち込みで他方の導電型領域を形成することにより、トンネル絶縁膜近傍の空乏層を消滅し、トンネル絶縁膜がトンネル電流が流れる抵抗体として作用する。従って、読み出しは各メモリセルを介してビット線に流れる電流をモニタすることで行われる。
【００７９】
上述の実施の形態に係る半導体マスクＲＯＭによれば、基板上に互いに絶縁膜を介して複数層の第１導電型半導体層による第１電極を積層した積層膜を形成し、その側壁にトンネル絶縁膜及び第２導電型半導体層による第２電極を形成して、第１、第２導電型の両半導体層及びトンネル絶縁膜からなる複数個の独立したメモリセルを構成することにより、各独立したメモリセルの一括形成が可能になり、積層されるメモリセルの形成工程数を削減できると共に、熱履歴の均一を図ることができる。従って、各メモリセルの特性の均一化を図ることができる。
【００８０】
上述の実施の形態に係る半導体メモリによれば、基板上に互いに絶縁膜を介して複数層の半導体層を積層した積層膜を形成し、その側壁に第１及び第２の各からなる複合誘電体膜及びゲート電極となる共通の第２電極を形成して、複数個の独立したＭＯＳトランジスタによるメモリセルを構成することにより、各独立したＭＯＳトランジスタによるメモリセルの一括形成が可能になり、積層されるメモリセルの形成工程数を削減できると共に、熱履歴の均一を図ることができる。従って、各メモリセルの特性の均一化を図ることができる。この半導体メモリでは、複合誘電体膜への電荷蓄積により閾値を制御してプログラムを行っている。
メモリセルを構成するＭＯＳトランジスタの誘電体膜に通常の誘電体膜を用い、チャネル部分に不純物を導入して閾値を制御してプログラムを行うように構成するときも、同様に各メモリセルの特性の均一化を図ることができる。
メモリセルを構成するＭＯＳトランジスタとして、誘電体膜とゲート電極となる第２電極の間に浮遊ゲート部を有して、浮遊ゲート部への電荷蓄積により、メモリセルへのプログラムを行うように構成するときも、同様に各メモリセルの特性の均一化を図ることができる。
【００８１】
【発明の効果】
本発明に係る半導体メモリによれば、絶縁膜を挟んで複数層の第１電極が積層され、選択的に一括除去されて形成された凸状の積層膜と、この凸状の積層膜上にメモリセルの構成要素となる機能膜を挟んで共通の第２電極とを有し、積層した各第１電極と共通の第２電極との間に夫々独立したメモリセルが形成されるので、各メモリセルの特性の均一化を図ることができる。
本発明に係る半導体メモリの製造法によれば、積層した複数の第１電極と、共通の第２電極との間に形成される夫々独立したメモリセルの一括形成が可能になり、メモリセルの形成工程数を削減できると共に、熱履歴の均一を図ることができる。
【図面の簡単な説明】
【図１】Ａ本発明に係る半導体装置の第１実施の形態を示す断面図である。
Ｂ本発明に係る半導体装置の第１実施の形態を示す斜視図である。
【図２】図１の半導体装置の等価回路図である。
【図３】Ａ〜Ｄ図１の半導体装置の製造方法の一実施の形態を示す工程図である。
【図４】Ａ〜Ｃ図１の半導体装置の製造方法の他の実施の形態を示す工程図である。
【図５】本発明に係る半導体装置の第２実施の形態を示す斜視図である。
【図６】図５の半導体装置の等価回路図である。
【図７】Ａ本発明に係る半導体メモリの第１実施の形態（強誘電体メモリ）の断面図である。
Ｂ図７ＡのＡーＡ線上の断面図である。
【図８】図７の半導体メモリの等価回路図である。
【図９】Ａ本発明に係る半導体メモリの第２実施の形態を示す断面図である。
Ｂ図９のＢーＢ線上の断面図である。
【図１０】図９の半導体メモリの等価回路図である。
【図１１】Ａ〜Ｄ図９の半導体メモリの製造方法の実施の形態を示す工程図である。
【図１２】図９の半導体メモリの他の等価回路図である。
【図１３】本発明に係る半導体メモリの他の実施の形態の等価回路図である。
【図１４】Ａ本発明に係る半導体メモリの第３実施の形態を示す断面図である。
Ｂ図１４ＡのＣーＣ線上の断面図である。
【図１５】Ａ本発明に係る半導体メモリの第４実施の形態を示す断面図である。
Ｂ図１５ＡのＤーＤ線上の断面図である。
【図１６】Ａ本発明に係る半導体メモリの第５実施の形態を示す等価回路図である。
Ｂ本発明に係る半導体メモリの第５実施の形態を示す断面図である。
【図１７】Ａ図１６の半導体メモリのプログラム後の等価回路図である。
Ｂ図１６の半導体メモリのプログラム後の断面図である。
【図１８】Ａ本発明に係る半導体メモリの第６実施の形態を示す断面図である。
Ｂ図１８ＡのＥーＥ線上の断面図である。
【図１９】Ａ本発明に係る半導体装置の第３実施の形態を示す断面図である。
Ｂ図１９ＡのＦーＦ線上の断面図である。
【図２０】図１９の半導体装置の一例を示す斜視図である。
【図２１】図１９の半導体装置の他の例を示す斜視図である。
【図２２】本発明に係る半導体メモリの第７実施の形態を示す断面図である。
【図２３】図２２の半導体メモリの等価回路図である。
【図２４】従来の積層メモリ（強誘電体メモリ）の一例を示す等価回路図である。
【図２５】図２４の等価回路を有する従来の積層メモリの断面図である。
【図２６】強誘電体のＰーＥヒステリシスループ図である。
【図２７】従来の積層メモリの他の例を示す等価回路図である。
【図２８】図２７の等価回路を有する従来の積層メモリの断面図である。
【符号の説明】
５１・・・半導体装置、５２・・・半導体基板、５４〔５４_１〜５４_４〕・・・第１電極、５５・・・絶縁膜、５６・・・積層膜、５７・・・強誘電体膜、５８・・・第２電極、５９〔５９_１〜５９_４〕・・・強誘電体キャパシタ、８１・・・強誘電体メモリ、８４、８５・・・共通ノード電極、８９〜９２・・・プレート線、９３、９４・・・メモリセル、９６、９７・・・選択用トランジスタ、１０５・・・ビット線、１１１・・・半導体メモリ、１１２、１１３・・・ワード線、１１４・・・絶縁膜、１１５・・・積層膜、１１８〜１２１・・・ビット線、１１７・・・ｎ^＋半導体領域、１２６〔１２６_１〜１２６_４〕・・・メモリセル、１３１、１３１_１、１３１_２・・・半導体メモリ、１３８〜１４１・・・ビット線、１３２、１３３・・・ワード線、１４５〔１４５_１〜１４５_４〕、１４６〔１４６_１〜１４６_４〕・・・メモリセル、１５０・・・カルコゲナイド膜、１３５、１３６・・・ダイオード、１５６〔１５６_１〜１５６_４〕・・・磁気接合素子、１５５〔１５５_１〜１５５_４〕・・・ショトキーダイオード、１６１・・・マスクＲＯＭ、１６２、１６３・・・ｎ型ビット線、１６４、１６５・・・ｐ型ワード線、１６６〔１６６_１〜１６６_４〕・・・メモリセル、１７１・・・ｐ型半導体層、１８１・・・半導体メモリ、１７３・・・トンネル絶縁膜、１９１・・半導体装置、１９２、１９３・・・ｐ型半導体層、１９５・・・積層膜、１９６・・・ゲート絶縁膜、１９８〜２０１・・・ゲート電極、２０２・・・ｎ^＋拡散層、２０３〔２０３_１〜２０３_４〕・・・ＭＯＳトランジスタ、２０５・・・半導体メモリ、２０６、２０７・・・ｐ型半導体層、２１０・・・積層膜、２１１・・・複合膜、２１２〜２１５・・・制御ゲート線、２１７、２１８・・・ＭＯＳトランジスタ（メモリセル）、２２１〜２２４・・・選択用トランジスタ、２２６〜２２８・・・ソース／ドレイン領域、２３１〜２３３・・・ソース／ドレイン領域

Claims

基板上に、互いに絶縁膜を挟んで複数層の第１電極が積層され最上層を絶縁膜とする積層膜の両側が選択的に一括除去されて、下層から上層まで同一幅で形成された凸状の積層膜と、
前記凸状の積層膜の上面及び側面を覆い且つ前記基板の上面に延長するように、メモリセルの構成要素となる機能膜を挟んで前記凸状の積層膜の奥行き方向に所要の幅を有して形成された共通の第２電極とを有し、
前記複数層の各第１電極と前記共通の第２電極との間にそれぞれ独立のメモリセルが形成されて成る
ことを特徴とする半導体メモリ。
前記凸状の積層膜の奥行き方向に、所要の幅を有する複数の前記第２電極及び前記メモリ機能膜が並列されて成る
ことを特徴とする請求項１記載の半導体メモリ。
基板上に互いに絶縁膜を挟んで複数層の第１電極を形成し、最上層を絶縁膜とする積層膜を形成する工程と、
同一マスクを介して前記積層膜の両側を選択的に一括除去して前記基板上に、下層から上層まで同一幅の凸状の積層膜を形成する工程と、
前記凸状の積層膜の上面及び両側壁を覆い且つ前記基板の上面に延長するように、メモリセルの構成要素となる機能膜を形成する工程と、
前記機能膜の全面上を覆って共通の第２電極を形成する工程と、
前記第２電極及び前記機能膜を、前記凸状の積層膜の奥行き方向に所要の幅を残して選択除去する工程を有し、
前記第１電極と前記共通の第２電極との間に複数の積層された各独立したメモリセルを形成する
ことを特徴とする半導体メモリの製造方法。
前記第２電極及び前記機能膜を、前記凸状の積層膜の奥行き方向に並列して複数の所要の幅を残して選択除去する工程を有する
ことを特徴とする請求項３記載の半導体メモリの製造方法。