CN110061060B - 半导体器件和制作方法 - Google Patents

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Abstract

本申请提供了一种半导体器件和制作方法。该制作方法包括：在第一子层的部分表面上形成第二预半导体墙，第二预半导体墙包括依次叠置的第二子层、第一掺杂层，沟道层、第二掺杂层、金属层、第三掺杂层和硬掩膜层，第一子层和第二子层形成衬底，第二子层位于第一子层的部分表面上，第一掺杂层的掺杂类型与第二掺杂层的掺杂类型相同，第一掺杂层的掺杂类型和第三掺杂层的掺杂类型相反。该制作方法形成的半导体结构中，第二掺杂层、金属层和第三掺杂层相当于源区，第一掺杂层相当于漏区，使得该器件的关态漏电流截断热电流，只隧穿电流，开态工作电流保留热电流，使得Ion/Ioff可达到1010，使得器件具有较低的静态功耗和较高的驱动电流。

Description

半导体器件和制作方法
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体器件和制作方法。
背景技术
现有技术中的半导体器件的关态漏电流较大，开态工作电流较小，Ion/Ioff较小，导致器件的静态功耗具有较高和/或驱动电流较高，因此，现有技术中亟需一种Ion/Ioff较大的半导体器件。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体器件和制作方法，以解决现有技术中的半导体器件的Ion/Ioff较小的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体器件的制作方法，该制作方法包括：在第一子层的部分表面上形成第二预半导体墙，所述第二预半导体墙包括依次叠置的第二子层、第一掺杂层，沟道层、第二掺杂层、金属层、所述第三掺杂层和硬掩膜层，所述第一子层和所述第二子层形成衬底，且所述第二子层位于所述第一子层的部分表面上，所述第一掺杂层的掺杂类型与所述第二掺杂层的掺杂类型相同，所述第一掺杂层的掺杂类型和所述第三掺杂层的掺杂类型相反。
进一步地，在第一子层的部分表面上形成第二预半导体墙的过程包括：在衬底上设置预半导体结构，所述预半导体结构包括沿远离所述衬底的方向上依次叠置设置第一掺杂层，沟道层、第二掺杂层、牺牲层、第三掺杂层和硬掩膜层；刻蚀去除部分的所述预半导体结构与部分的所述衬底，使得所述衬底形成所述第一子层和所述第二子层，且所述第一子层的边缘表面裸露，剩余的所述预半导体结构位于所述第二子层的远离所述第一子层的表面上；在裸露的所述第一子层的表面上设置第一介质，形成介质墙，所述介质墙的远离所述第一子层的表面至少与所述硬掩膜层的裸露表面平齐；刻蚀去除部分的所述预半导体结构和部分所述第二子层，形成第一半导体墙，所述第一半导体墙体的两个侧面与所述介质墙之间的所述第一子层的表面均裸露，所述第一半导体墙体的另两个侧面与所述介质墙接触设置；去除所述牺牲层，使得所述第二掺杂层和所述第三掺杂层之间形成空隙；在所述空隙中填充导电材料，形成包括所述金属层的所述第二预半导体墙。
进一步地，所述沟道层为本征层。
进一步地，在形成所述第一半导体墙后，所述制作方法还包括：在裸露的所述第一子层的表面上设置第二介质层，所述第二介质层的裸露表面与所述第一子层之间的距离小于所述第一掺杂层的远离所述衬底的表面与所述第一子层之间的距离。
进一步地，在形成所述第二介质层和所述金属层之后，所述制作方法还包括：刻蚀去除部分所述第二预半导体墙，形成第二半导体墙，使得所述第一掺杂层的部分表面裸露，且裸露的所述第一掺杂层的一端与所述介质墙连接；在剩余的所述第二半导体墙的裸露表面上以及所述第二介质层的裸露表面上设置第三介质层；在所述第三介质层的裸露表面上设置第一金属；对所述第一金属进行刻蚀，至少保留的所述第二半导体墙的两侧的所述第一金属，所述第二半导体墙的两侧的所述第一金属形成金属栅；形成栅极接触电极、漏极接触电极以及源极接触电极，其中，所述栅极接触电极与所述金属栅连接，所述漏极接触电极与表面未设置有所述沟道层的所述第一掺杂层连接，所述源极接触电极与所述第三掺杂层连接。
进一步地，所述形成栅极接触电极、漏极接触电极以及源极接触电极的过程包括：在所述第三介质层的裸露表面上、金属栅的裸露表面上以及所述介质墙的裸露表面上设置第四介质，所述第四介质的裸露表面与所述衬底之间的距离大于或等于所述介质墙的远离所述衬底的表面与所述衬底之间的距离；至少在所述第四介质中开设栅极接触孔、漏极接触孔和源极接触孔，形成第四介质层，其中，所述栅极接触孔有两个，两个所述栅极接触孔与所述金属栅的远离所述衬底的表面抵接，所述漏极接触孔与表面未设置有所述沟道层的所述第一掺杂层的远离所述衬底的表面抵接，所述源极接触孔与所述第三掺杂层的远离所述衬底的表面抵接；在所述栅极接触孔、所述漏极接触孔和所述源极接触孔中填充第二金属，分别形成栅极接触电极、漏极接触电极以及源极接触电极。
进一步地，所述衬底、所述第一掺杂层，所述第二掺杂层、所述第三掺杂层均为Si层，所述牺牲层为GeSi，优选采用HCl去除所述牺牲层。
进一步地，所述导电材料选自TiN、Ti、W、石墨烯与MoS中的至少一种，优选采用ALD法在所述空隙中填充所述导电材料。
进一步地，所述第一掺杂层、所述第二掺杂层以及所述第三掺杂层中的杂质浓度在 1015～1020/cm3之间。
进一步地，所述金属层的宽度在2～20nm之间。
根据本申请的另一方面，提供了一种半导体器件，所述半导体器件采用任一种所述的制作方法制作而成。
根据本申请的再一方面，提供了一种半导体器件，包括依次设置的衬底、第一掺杂层，沟道层、第二掺杂层、金属层、第三掺杂层和硬掩膜层，其中，所述衬底包括第一子层和位于所述第一子层的部分表面上的第二子层，所述第一掺杂层位于所述第二子层的远离所述第一子层的表面上，所述第二子层、所述第一掺杂层，所述沟道层、所述第二掺杂层、所述金属层、所述第三掺杂层和所述硬掩膜层形成第二半导体墙，且所述第二半导体墙体中，所述第一掺杂层的部分表面裸露。
进一步地，所述半导体器件还包括：介质墙，位于所述第一子层的未设置有所述第二子层的表面上且围设在所述第二子层的外侧，所述介质墙的远离所述衬底的表面至少与所述硬掩膜层的裸露表面平齐，所述第二半导体墙体的两个侧面与所述介质墙不接触设置，所述第二半导体墙体的另两个侧面与所述介质墙接触设置。
进一步地，所述沟道层位于所述第一掺杂层的部分表面上，且与所述介质墙接触的一个侧面为所述第二掺杂层的侧面和所述第二子层的侧面形成的。
进一步地，所述半导体器件还包括：第二介质层，位于所述第二半导体墙和所述介质墙之间的裸露的所述第一子层的表面上，所述第二介质层的远离所述衬底的表面与所述衬底之间的距离小于所述第一掺杂层的远离所述衬底的表面与所述衬底之间的距离。
进一步地，所述半导体器件还包括：第三介质层，位于所述第二介质层以及所述第二半导体墙的远离所述衬底的表面上；金属栅，至少位于所述第二半导体墙的两侧的所述第三介质层的表面上；两个栅极接触电极，分别与所述第二半导体墙两侧的所述金属栅连接；漏极接触电极，与表面未设置有所述沟道层的所述第一掺杂层的表面连接；源极接触电极，与所述第三掺杂层的表面连接。
进一步地，所述半导体器件还包括：第四介质层，位于所述第三介质层的表面上、金属栅的表面上以及所述介质墙的表面上，所述第四介质层中具有两个栅极接触孔、漏极接触孔和源极接触孔，所述栅极接触电极一一对应地位于所述栅极接触孔中，所述漏极接触电极位于所述漏极接触空中，所述源极接触电极位于所述栅极接触孔中。
应用本申请的冷源器件的制作方案，上述的制作方法形成的半导体结构中，所述第二掺杂层、所述金属层和所述第三掺杂层相当于源区，所述第一掺杂层相当于漏区，这样该器件的关态漏电流截断热电流，只隧穿电流，开态工作电流保留热电流，从而使得Ion/Ioff可达到 1010，进而使得器件具有较低的静态功耗和较高的驱动电流。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1至图16示出了根据本申请的一种实施例中的半导体器件的制作过程中的结构示意图；
图17示出了根据本申请的一种实施例中的半导体器件的关态的能带图和开态的能带图。
其中，上述附图包括以下附图标记：
10、衬底；20、第一掺杂层；30、沟道层；40、第二掺杂层；50、牺牲层；60、第三掺杂层；70、硬掩膜层；80、介质墙；90、第一半导体墙；101、空隙；100、金属层；110、第二预半导体墙；111、第二半导体墙；120、第二介质层；130、第三介质层；141、第一金属； 140、金属栅；150、第四介质层；151、第四介质；152、栅极接触孔；153、漏极接触孔；154、源极接触孔；160、栅极接触电极；170、漏极接触电极；180、源极接触电极。
具体实施方式
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
正如背景技术所介绍的，现有技术中的半导体器件的Ion/Ioff较小，为了解决如上的技术问题，本申请提出了一种半导体器件与其制作方法。
本申请的一种典型的实施方式中，提供了一种半导体器件的制作方法，该制作方法包括：在第一子层的部分表面上形成第二预半导体墙110，如图7所示，上述第二预半导体墙110包括依次叠置的第二子层、第一掺杂层20，沟道层30、第二掺杂层40、金属层100、上述第三掺杂层和硬掩膜层70，上述第一子层和上述第二子层形成衬底10，且上述第二子层位于上述第一子层的部分表面上。
上述的制作方法形成的半导体结构中，上述第二掺杂层、上述金属层和上述第三掺杂层相当于源区，上述第一掺杂层相当于漏区，这样该器件的关态漏电流截断热电流，只隧穿电流，开态工作电流保留热电流，从而使得Ion/Ioff可达到1010，进而使得器件具有较低的静态功耗和较高的驱动电流。
下面以第一掺杂层为P型层，第二掺杂层为P型层，第三掺杂层为N型层为例，来说明本申请的半导体器件的工作原理：
具体地，第一掺杂层为P++层，第二掺杂层为P++层，第三掺杂层为N++层，其中，第二掺杂层、金属层以及第三掺杂层形成冷源，第一掺杂层为漏端。N++导带空穴通过弹道输运注入 P++价带，截断了高能部分的带尾分布，如图17中的关态的能带图所示，关态下没有高于沟道势垒的热电流I1通过，漏电流为很小的隧穿电流I2；如图17中的开态的能带图所示，开态下势垒降低，允许热电流通过。可以实现高开关电流比，突破带尾玻尔兹曼分布下的60mV/dec 的摆幅限制。
当然，本申请中的第一掺杂层和第二掺杂层还可以为N型层，第三掺杂层可以为P型掺杂层，器件的工作原理与上述器件的工作原理类似。
本申请的上述的第二与半导体墙的形成可以采用任何可行的方法，例如先在衬底上设置介质层，并在介质层中开槽，然后在槽中依次填充第一掺杂层，沟道层、第二掺杂层、金属层、上述第三掺杂层和硬掩膜层，最后去除介质层并且刻蚀去除部分的衬底，形成第二预半导体墙。本领域技术人员可以选择合适的方法形成本申请的上述的第二与半导体墙。
本申请的一种实施例中，在第一子层的部分表面上形成第二预半导体墙110的过程包括：
在衬底10上设置预半导体结构，上述预半导体结构包括沿远离上述衬底10的方向上依次叠置设置第一掺杂层20，沟道层30、第二掺杂层40、牺牲层50、第三掺杂层60和硬掩膜层 70，形成图1所示的结构；
刻蚀去除部分的上述预半导体结构与部分的上述衬底10，使得上述衬底10形成上述第一子层和上述第二子层，且上述第一子层的边缘表面裸露，剩余的上述预半导体结构位于上述第二子层的远离上述第一子层的表面上，如图2所示；
在裸露的上述第一子层的表面上设置第一介质，形成介质墙80，上述介质墙80的远离上述第一子层的表面至少与上述硬掩膜层70的裸露表面平齐，形成如图3所示的结构；
刻蚀去除部分的上述预半导体结构和部分上述第二子层，形成如图4和图5所示的第一半导体墙90，上述第一半导体墙90体的两个侧面与上述介质墙80之间的上述第一子层的表面均裸露，上述第一半导体墙90体的另两个侧面与上述介质墙80接触设置，其中图5为图4 在A-A方向上的截面图；
去除上述牺牲层50，在上述第二掺杂层40和上述第三掺杂层60之间形成空隙101，如图 6所示；
在上述空隙101中填充导电材料，形成包括上述金属层100的上述第二预半导体墙110，如图7所示。
上述的制作方法中，先在上述第二掺杂层和上述第三掺杂层之间形成牺牲层，然后再刻蚀去除牺牲层形成空隙，最后再在空隙中填充导电材料，形成金属层，这样的方式避免了先形成导线层然后在金属层的表面上依次设置上述第三掺杂层和硬掩膜层对金属层造成的损伤，同时避免直接长金属层后，金属层上方无法外延出单晶材料的问题，因为金属通常为多晶或非晶，其上难以外延出单晶半导体材料。此处采用先外延出多层不同性质的单晶层，再去除牺牲层，再填充进去金属来巧妙实现，保证了器件中的金属层的质量较好，进而保证了半导体器件具有较小的关态漏电流，具有较大的开态电流，进一步保证了器件的电性能良好。
上述的去除牺牲层的过程可以根据实际情况选择合适的方法实施，可以为湿法刻蚀，也可以为干法刻蚀，具体可以根据牺牲层的材料来确定具体的刻蚀剂和刻蚀方法，本申请的一种实施例中，上述衬底、上述第一掺杂层，上述第二掺杂层、上述第三掺杂层均为Si层，上述牺牲层为GeSi，且采用HCl去除上述牺牲层。该实施例中，选择GeSi作为牺牲层以及采用HCl去除牺牲层能够进一步保证在去除牺牲层的过程中，保持牺牲层和其他层较高的刻蚀选择比，进一步保证了该器件具有预定的结构和预定的性能。具体地，可以采用HCl气体去除牺牲层。
需要说明的是，本申请的Si层并不是严格意义上的只包括Si的材料层，其不仅包括Si，还包括其他的掺杂杂质，比如P或者B。
当然，本申请中的牺牲层的材料选择并不限于上述的GeSi，可以根据具体的第一掺杂层、上述第二掺杂层以及上述第三掺杂层的材料来选择合适的材料形成牺牲层，具体的刻蚀剂可以根据具体的牺牲层的材料来选择。
当然，上述的去除GeSi层的刻蚀剂也不限于上述的HCl，还可以为其他的刻蚀剂，只要能够保证牺牲层和其他的结构层之间具有较高的选择比即可。
在实际的应用过程中，为了便于控制制造过程精度，在形成上述第一半导体墙90后，上述制作方法还包括：在裸露的上述第一子层的表面上设置第二介质层120，上述第二介质层 120的裸露表面与上述第一子层之间的距离小于上述第一掺杂层20的远离上述衬底10的表面与上述第一子层之间的距离，如图5所示。
在实际的应用过程中，为了方便器件的应用，一般会在器件中形成接触电极，本申请的一种具体的实施例中，在形成上述第二介质层120和上述金属层100之后，上述制作方法还包括：刻蚀去除部分上述第二预半导体墙110，形成如图8和图9所示的第二半导体墙111，使得上述第一掺杂层20的部分表面裸露，且裸露的上述第一掺杂层20的一端与上述介质墙80 连接；在剩余的上述第二半导体墙111的裸露表面上以及裸露的上述第二介质层120的表面上设置第三介质层130，如图10所示；在上述第三介质层130的裸露表面上设置第一金属141；对上述第一金属141进行刻蚀，至少保留剩余的上述第二半导体墙111的两侧的上述第一金属 141，上述第二半导体墙111的两侧的上述第一金属141形成金属栅140，如图11和图12所示；形成如图15和图16所示的栅极接触电极160、漏极接触电极170以及源极接触电极180，其中，上述栅极接触电极160与上述金属栅连接，上述漏极接触电极170与表面未设置有上述沟道层30的上述第一掺杂层20连接，上述源极接触电极180与上述第三掺杂层60连接，图9为图8在B-B方向上的截面图。
本申请的形成栅极接触电极、漏极接触电极以及源极接触电极的方法有很多，本领域技术人员可以根据实际情况选择合适的方法形成栅极接触电极、漏极接触电极以及源极接触电极。
本申请的一种具体的实施例中，上述形成栅极接触电极160、漏极接触电极170以及源极接触电极180的过程包括：在上述第三介质层130的裸露表面上、金属栅的裸露表面上以及上述介质墙80的裸露表面上设置第四介质151，如图13所示，上述第四介质151的裸露表面与上述衬底10之间的距离大于或等于上述介质墙80的远离上述衬底10的表面与上述衬底10 之间的距离；至少在上述第四介质151中开设栅极接触孔152、漏极接触孔153和源极接触孔 154，形成第四介质层150，如图14所示，其中，上述栅极接触孔152有两个，两个上述栅极接触孔152与上述金属栅的远离上述衬底10的表面抵接，上述漏极接触孔153与表面未设置有上述沟道层30的上述第一掺杂层20的远离上述衬底10的表面抵接，上述源极接触孔154 与上述第三掺杂层60的远离上述衬底10的表面抵接；在上述栅极接触孔152、上述漏极接触孔153和上述源极接触孔154中填充第二金属，分别形成栅极接触电极160、漏极接触电极 170以及源极接触电极180，形成图15和图16所示的结构。
上述的第一金属和第二金属可以为同一种金属，也可以为不同的金属，本领域技术人员可以根据实际情况选择合适的第一金属和合适的第二金属。
并且，需要说明的是，本申请的栅极接触电极、源极接触电极以及漏极接触电极并不限于均由第二金属形成，即并不限于同一种金属形成，还可以是由不同的金属形成。
本申请的导电材料可以为现有技术中的任何可用的导电材料，本领域技术人员可以根据实际情况选择合适的导电材料形成金属层，本申请的一种具体的实施例中，上述导电材料选自选自TiN、Ti、W、石墨烯与MoS中的至少一种。
为了形成质量较好的金属层，本申请的一种实施例中，采用ALD法在上述空隙中填充上述导电材料。
需要说明的是，本申请中的各个结构层可以采用任何合适的方法形成，比如PECVD、ALD PVD、化学溅射或者物理蒸镀法形成，可以根据具体的材料等选择合适的方法形成。
为了进一步保证本申请的半导体器件的关态漏电流较小，开态电流较大，本申请的一种实施例中，上述第一掺杂层、上述第二掺杂层以及上述第三掺杂层中的杂质浓度在1015～1020/cm3之间
本申请的金属层的宽度W在2～20nm之间。这样的宽度能够提供载流子弹道运输通道且制造精度工艺上可以有效控制。
需要说明的是，这里的金属层100的宽度实际与第二半导体墙111中的其他的结构层的宽度是相同的，并且这里的宽度就是指与第二半导体墙111的高度方向垂直的方向上的第二半导体墙111的较小的尺寸，如图12所示。
需要说明的是，本申请的第一介质、第二介质、第三介质以及第四介质可以为现有半导体领域中的任何的介电材料，本领域技术人员可以根据实际情况选择合适的介电材料，另外，这四种介电材料可以为相同的材料，也可以为不同的介电材料。
本申请的另一种典型的实施方式中，提供了一种半导体器件，该器件由上述的制作方法制作而成。
该半导体器件由于由上述的制作方法制作而成，使得其关态漏电流较小，开态电流较大，从而使得器件的电性能较好。
本申请的再一种典型的实施方式中，提供了一种半导体器件，如图8、图9、图12、图15 和图16所示，该器件包括依次设置的衬底10、第一掺杂层20，沟道层30、第二掺杂层40、金属层100、第三掺杂层60和硬掩膜层70，其中，上述衬底10包括第一子层和位于上述第一子层的部分表面上的第二子层，上述第一掺杂层20位于上述第二子层的远离上述第一子层的表面上，上述第二子层、上述第一掺杂层20，上述沟道层30、上述第二掺杂层40、上述金属层100、上述第三掺杂层和上述硬掩膜层70形成第二半导体墙111，上述第二半导体墙111中，第一掺杂层20的部分表面裸露。
上述的半导体器件中，上述第二掺杂层40、上述金属层100和上述第三掺杂层60相当于源区，上述第一掺杂层20相当于漏区，这样该器件的关态漏电流截断热电流，只隧穿电流，开态工作电流保留热电流，从而使得Ion/Ioff可达到1010，器件具有较低的静态功耗和较高的驱动电流。
本申请的一种具体的实施例中，如图12至图16所示，上述半导体器件还包括介质墙80，上述介质墙80位于上述第一子层的未设置有上述第二子层的表面上且围设在上述第二子层的外侧，上述介质墙80的远离上述衬底10的表面至少与上述硬掩膜层70的裸露表面平齐，上述第二半导体墙111体的两个侧面与上述介质墙80不接触设置，上述第二半导体墙111体的另两个侧面与上述介质墙80接触设置。
在实际的应用过程中，为了方便接触电极的设置，本申请的一种实施例中，如图9和图 15所示，上述沟道层30位于上述第一掺杂层20的部分表面上，且与上述介质墙80接触的一个侧面为上述第二掺杂层40的侧面和上述第二子层的侧面形成的。
为了方便接触电极的设置，且保护裸露的第一子层的表面，本申请的一种实施例中，如图 12和图16所示，上述半导体器件还包括第二介质层120，第二介质层120位于上述第二半导体墙111和上述介质墙80之间的裸露的上述第一子层的表面上，上述第二介质层120的远离上述衬底10的表面与上述衬底10之间的距离小于上述第一掺杂层20的远离上述衬底10的表面与上述衬底10之间的距离。
一种具体的实施例中，上述半导体器件还包括第三介质层130、金属栅、两个栅极接触电极160、漏极接触电极170以及源极接触电极180，如图15和图16所示，第三介质层130位于上述第二介质层120以及上述第二半导体墙111的远离上述衬底10的表面上；金属栅至少位于上述第二半导体墙111的两侧的上述第三介质层130的表面上；两个栅极接触电极160 分别与上述第二半导体墙111两侧的上述金属栅连接；漏极接触电极170与表面未设置有上述沟道层30的上述第一掺杂层20的表面连接；源极接触电极180，与上述第三掺杂层60的表面连接。
为了保护半导体器件中的其他结构，本申请的一种实施例中，如图14所示，上述半导体器件还包括第四介质层150，第四介质层150位于上述第三介质层130的表面上、金属栅的表面上以及上述介质墙80的表面上，上述第四介质层150中具有两个栅极接触孔152、漏极接触孔153和源极接触孔154，上述栅极接触电极160一一对应地位于上述栅极接触孔152中，上述漏极接触电极170位于上述漏极接触空中，上述源极接触电极180位于上述栅极接触孔 152中。
本申请的一种具体的实施例中，上述衬底、上述第一掺杂层，上述第二掺杂层、上述第三掺杂层均为Si层，上述牺牲层为GeSi。
需要说明的是，本申请的Si层并不是严格意义上的只包括Si的材料层，其不仅包括Si，还包括其他的掺杂杂质，比如P或者B。
当然，本申请中的牺牲层的材料选择并不限于上述的GeSi，可以根据具体的第一掺杂层、上述第二掺杂层以及上述第三掺杂层的材料来选择合适的材料形成牺牲层。
本申请的第一金属和第二金属可以为同一种金属，也可以为不同的金属，本领域技术人员可以根据实际情况选择合适的第一金属和合适的第二金属。
并且，需要说明的是，本申请的栅极接触电极、源极接触电极以及漏极接触电极并不限于均由第二金属形成，即并不限于同一种金属形成，还可以是由不同的金属形成。
本申请的导电材料可以为现有技术中的任何可用的导电材料，本领域技术人员可以根据实际情况选择合适的导电材料形成金属层，本申请的一种具体的实施例中，上述导电材料选自选自TiN、Ti、W、石墨烯与MoS中的至少一种。
为了进一步保证本申请的半导体器件的关态漏电流较小，开态电流较大，本申请的一种实施例中，上述第一掺杂层、上述第二掺杂层以及上述第三掺杂层中的杂质浓度在1015～1020/cm3之间
本申请的金属层的宽度W在2～20nm之间。这样的宽度能够进一步保证器件的性能较好。
需要说明的是，这里的金属层100的宽度实际与第二半导体墙111中的其他的结构层的宽度是相同的，并且这里的宽度就是指与第二半导体墙111的高度方向垂直的方向上的第二半导体墙111的较小的尺寸，如图12所示。
需要说明的是，本申请的第一介质、第二介质、第三介质以及第四介质151可以为现有半导体领域中的任何的介电材料，本领域技术人员可以根据实际情况选择合适的介电材料，另外，这四种介电材料可以为相同的材料，也可以为不同的介电材料。
为了使得本领域技术人员能够更加清楚本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。
实施例
半导体器件的制作过程包括：
提供衬底10，衬底10为Si衬底10；
在衬底10上依次沉积第一掺杂层20，沟道层30、第二掺杂层40、牺牲层50、第三掺杂层60和硬掩膜层70，形成预半导体结构，如图1所示，其中，第一掺杂层20为掺杂有P的 Si层，第二掺杂层40为掺杂有P的Si层、第三掺杂层60为掺杂有B的Si层，且第一掺杂层20、第三掺杂层60和第二掺杂层40的掺杂浓度均为1018/cm3，沟道层30为Si层，牺牲层 50为GeSi层，硬掩膜层70为氮化硅层；
采用光刻和刻蚀去除预半导体结构和部分衬底10的四周，使得部分衬底10的表面裸露，在部分衬底10的表面上形成凸台，如图2所示，裸露的部分衬底10为第一子层，在第一子层表面上的部分衬底10为第二子层，剩余的预半导体结构接触设置在第二子层的表面上；
在裸露的第一子层的表面上设置第一介质，并平坦化，形成如图3所示的介质墙80，其中，上述介质墙80的远离上述第一子层的表面与上述硬掩膜层70的裸露表面平齐；
刻蚀去除部分的上述预半导体结构和部分上述第二子层，形成第一半导体墙90，上述第一半导体墙90体的两个侧面与上述介质墙80之间的上述第一子层的表面均裸露，上述第一半导体墙90体的另两个侧面与上述介质墙80接触设置，如图4和图5所示；
在裸露的上述第一子层的表面上沉积第二介质层120，如图5所示，上述第二介质层120 的裸露表面与上述第一子层之间的距离小于上述第一掺杂层20的远离上述衬底10的表面与上述第一子层之间的距离，第一介质层与第二介质层120均为SiO2层，且由于第一介质层和第二介质层120的材料相同，本申请的附图中用同一种填充表示第一介质层和第二介质层120；
利用高温HCl气体选择性腐蚀掉牺牲层50，形成悬臂结构，即在上述第二掺杂层40和上述第三掺杂层60之间形成空隙101，如图6所示；
利用ALD将金属填充在空隙101中，并用干法各向异性选择性腐蚀去除空隙101以外的金属，形成金属层100，进而形成如图7所示的上述第二预半导体墙110；
刻蚀去除部分上述第二预半导体墙110，形成如图8和图9所示的第二半导体墙111，使得上述第一掺杂层20的部分表面裸露，且裸露的上述第一掺杂层20的一端与上述介质墙80 连接；
采用ALD法在剩余的上述第二半导体墙111的裸露表面上以及裸露的上述第二介质层 120的表面上沉积第三介质层130，第三介质层130为高K介质层；
在上述第三介质层130的裸露表面上采用ALD法沉积第一金属141，且过刻蚀，使得金属侧墙仅仅覆盖上步形成的结构的底部角落，上述第二半导体墙111的两侧的上述第一金属141形成金属栅；
在上述第三介质层130的裸露表面上、金属栅的裸露表面上以及上述介质墙80的裸露表面上沉积第四介质151，并进行平坦化，形成如图13所示的结构，上述第四介质151的裸露表面与上述衬底10之间的距离大于或等于上述介质墙80的远离上述衬底10的表面与上述衬底10之间的距离；
至少在上述第四介质151中开设栅极接触孔152、漏极接触孔153和源极接触孔154，形成第四介质层150，如图14所示，其中，上述栅极接触孔152有两个，两个上述栅极接触孔 152与上述金属栅的远离上述衬底10的表面抵接，上述漏极接触孔153与表面未设置有上述沟道层30的上述第一掺杂层20的远离上述衬底10的表面抵接，上述源极接触孔154与上述第三掺杂层60的远离上述衬底10的表面抵接；
在上述栅极接触孔、上述漏极接触孔和上述源极接触孔中填充第二金属，并平坦化，分别形成栅极接触电极、漏极接触电极以及源极接触电极，如图15和图16所示。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的制作方法形成的半导体结构中，上述第二掺杂层、上述金属层和上述第三掺杂层相当于源区，上述第一掺杂层相当于漏区，这样该器件的关态漏电流截断热电流，只隧穿电流，开态工作电流保留热电流，从而使得Ion/Ioff可达到1010，进而使得器件具有较低的静态功耗和较高的驱动电流。
2)、本申请的半导体器件中，上述第二掺杂层、上述金属层和上述第三掺杂层相当于源区，上述第一掺杂层相当于漏区，这样该器件的关态漏电流截断热电流，只隧穿电流，开态工作电流保留热电流，从而使得Ion/Ioff可达到1010，器件具有较低的静态功耗和较高的驱动电流。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (17)

1.一种半导体器件的制作方法，其特征在于，包括：
首先，形成自下而上依次层叠的第一掺杂层、沟道层、第二掺杂层、牺牲层、第三掺杂层和硬掩膜层，之后去除牺牲层形成空隙，最后在空隙中填充金属层，进而形成竖直半导体器件；
在第一子层的部分表面上形成第二预半导体墙，所述第二预半导体墙包括依次叠置的第二子层、第一掺杂层，沟道层、第二掺杂层、金属层、第三掺杂层和硬掩膜层，所述第一子层和所述第二子层形成衬底，且所述第二子层位于所述第一子层的部分表面上，所述第一掺杂层的掺杂类型与所述第二掺杂层的掺杂类型相同，所述第一掺杂层的掺杂类型和所述第三掺杂层的掺杂类型相反；
在第一子层的部分表面上形成第二预半导体墙的过程包括：
在衬底上设置预半导体结构，所述预半导体结构包括沿远离所述衬底的方向上依次叠置设置第一掺杂层，沟道层、第二掺杂层、牺牲层、第三掺杂层和硬掩膜层；
刻蚀去除部分的所述预半导体结构与部分的所述衬底，使得所述衬底形成所述第一子层和所述第二子层，且所述第一子层的边缘表面裸露，剩余的所述预半导体结构位于所述第二子层的远离所述第一子层的表面上；
在裸露的所述第一子层的表面上设置第一介质，形成介质墙，所述介质墙的远离所述第一子层的表面至少与所述硬掩膜层的裸露表面平齐；
刻蚀去除部分的所述预半导体结构和部分所述第二子层，形成第一半导体墙，第一半导体墙体的两个侧面与所述介质墙之间的所述第一子层的表面均裸露，所述第一半导体墙体的另两个侧面与所述介质墙接触设置；
去除所述牺牲层，使得所述第二掺杂层和所述第三掺杂层之间形成空隙；
在所述空隙中填充导电材料，形成包括所述金属层的所述第二预半导体墙。
2.根据权利要求1所述的制作方法，其特征在于，所述沟道层为本征层。
3.根据权利要求2所述的制作方法，其特征在于，在形成所述第一半导体墙后，所述制作方法还包括：
在裸露的所述第一子层的表面上设置第二介质层，所述第二介质层的裸露表面与所述第一子层之间的距离小于所述第一掺杂层的远离所述衬底的表面与所述第一子层之间的距离。
4.根据权利要求3所述的制作方法，其特征在于，在形成所述第二介质层和所述金属层之后，所述制作方法还包括：
刻蚀去除部分所述第二预半导体墙，形成第二半导体墙，使得所述第一掺杂层的部分表面裸露，且裸露的所述第一掺杂层的一端与所述介质墙连接；
在剩余的所述第二半导体墙的裸露表面上以及所述第二介质层的裸露表面上设置第三介质层；
在所述第三介质层的裸露表面上设置第一金属；
对所述第一金属进行刻蚀，至少保留的所述第二半导体墙的两侧的所述第一金属，所述第二半导体墙的两侧的所述第一金属形成金属栅；
形成栅极接触电极、漏极接触电极以及源极接触电极，其中，所述栅极接触电极与所述金属栅连接，所述漏极接触电极与表面未设置有所述沟道层的所述第一掺杂层连接，所述源极接触电极与所述第三掺杂层连接。
5.根据权利要求4所述的制作方法，其特征在于，所述形成栅极接触电极、漏极接触电极以及源极接触电极的过程包括：
在所述第三介质层的裸露表面上、金属栅的裸露表面上以及所述介质墙的裸露表面上设置第四介质，所述第四介质的裸露表面与所述衬底之间的距离大于或等于所述介质墙的远离所述衬底的表面与所述衬底之间的距离；
至少在所述第四介质中开设栅极接触孔、漏极接触孔和源极接触孔，形成第四介质层，其中，所述栅极接触孔有两个，两个所述栅极接触孔与所述金属栅的远离所述衬底的表面抵接，所述漏极接触孔与表面未设置有所述沟道层的所述第一掺杂层的远离所述衬底的表面抵接，所述源极接触孔与所述第三掺杂层的远离所述衬底的表面抵接；
在所述栅极接触孔、所述漏极接触孔和所述源极接触孔中填充第二金属，分别形成栅极接触电极、漏极接触电极以及源极接触电极。
6.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述衬底、所述第一掺杂层，所述第二掺杂层、所述第三掺杂层均为Si层，所述牺牲层为GeSi。
7.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述牺牲层为GeSi，采用HCl去除所述牺牲层。
8.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述导电材料选自TiN、Ti 、W、石墨烯与MoS中的至少一种。
9.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述导电材料选自TiN、Ti 、W、石墨烯与MoS中的至少一种，采用ALD法在所述空隙中填充所述导电材料。
10.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述第一掺杂层、所述第二掺杂层以及所述第三掺杂层中的杂质浓度在1015~1020/cm3之间。
11.根据权利要求1至5中任一项所述的制作方法，其特征在于，所述金属层的宽度在2~20nm之间。
12.一种半导体器件，其特征在于，所述半导体器件采用权利要求1至10中任一项所述的制作方法制作而成；
首先，形成自下而上依次层叠的第一掺杂层、沟道层、第二掺杂层、牺牲层、第三掺杂层和硬掩膜层，之后去除牺牲层形成空隙，最后在空隙中填充金属层，进而形成竖直半导体器件。
13.一种半导体器件，其特征在于，包括依次设置的衬底、第一掺杂层，沟道层、第二掺杂层、金属层、第三掺杂层和硬掩膜层，
首先，形成自下而上依次层叠的第一掺杂层、沟道层、第二掺杂层、牺牲层、第三掺杂层和硬掩膜层，之后去除牺牲层形成空隙，最后在空隙中填充金属层，进而形成竖直半导体器件；
其中，所述衬底包括第一子层和位于所述第一子层的部分表面上的第二子层，所述第一掺杂层位于所述第二子层的远离所述第一子层的表面上，
所述第二子层、所述第一掺杂层，所述沟道层、所述第二掺杂层、所述金属层、所述第三掺杂层和所述硬掩膜层形成第二半导体墙，且第二半导体墙体中，所述第一掺杂层的部分表面裸露；
介质墙，位于所述第一子层的未设置有所述第二子层的表面上且围设在所述第二子层的外侧，所述介质墙的远离所述衬底的表面至少与所述硬掩膜层的裸露表面平齐，所述第二半导体墙体的两个侧面与所述介质墙不接触设置，所述第二半导体墙体的另两个侧面与所述介质墙接触设置。
14. 根据权利要求13所述的半导体器件，其特征在于，所述沟道层位于所述第一掺杂层的部分表面上，且所述沟道层、所述第二掺杂层、所述 金属层、所述第三掺杂层和所述硬掩膜层仅与所述介质墙的一个侧面接触，所述第一掺杂层和所述第二子层与所述介质墙的两个侧面接触。
15.根据权利要求14所述的半导体器件，其特征在于，所述半导体器件还包括：
第二介质层，位于所述第二半导体墙和所述介质墙之间的裸露的所述第一子层的表面上，所述第二介质层的远离所述衬底的表面与所述衬底之间的距离小于所述第一掺杂层的远离所述衬底的表面与所述衬底之间的距离。
16.根据权利要求15所述的半导体器件，其特征在于，所述半导体器件还包括：
第三介质层，位于所述第二介质层以及所述第二半导体墙的远离所述衬底的表面上；
金属栅，至少位于所述第二半导体墙的两侧的所述第三介质层的表面上；
两个栅极接触电极，分别与所述第二半导体墙两侧的所述金属栅连接；
漏极接触电极，与表面未设置有所述沟道层的所述第一掺杂层的表面连接；
源极接触电极，与所述第三掺杂层的表面连接。
17.根据权利要求16所述的半导体器件，其特征在于，所述半导体器件还包括：
第四介质层，位于所述第三介质层的表面上、金属栅的表面上以及所述介质墙的表面上，所述第四介质层中具有两个栅极接触孔、漏极接触孔和源极接触孔，所述栅极接触电极一一对应地位于所述栅极接触孔中，所述漏极接触电极位于所述漏极接触孔中，所述源极接触电极位于所述源极接触孔中。
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