JP3299837B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に強誘電体キャパシタの積層構造を有する半導体記憶
装置に関する。
特に強誘電体キャパシタの積層構造を有する半導体記憶
装置に関する。
【０００２】
【従来の技術】近年、半導体メモリにおいては、その微
細加工技術の進歩により、記憶容量、集積度の向上が著
しく、ＤＲＡＭにおいては１６Ｍビットが商品化され、
２５６Ｍビットの可能性が示されつつある。また、その
構造は１トランジスタ１キャパシタプレーナ構造からス
タック構造、トレンチ構造へと変化し、最近では高誘電
率材料の導入や新しいメモリセルの開発が望まれてい
る。
細加工技術の進歩により、記憶容量、集積度の向上が著
しく、ＤＲＡＭにおいては１６Ｍビットが商品化され、
２５６Ｍビットの可能性が示されつつある。また、その
構造は１トランジスタ１キャパシタプレーナ構造からス
タック構造、トレンチ構造へと変化し、最近では高誘電
率材料の導入や新しいメモリセルの開発が望まれてい
る。
【０００３】しかし、ＤＲＡＭ、ＳＲＡＭは電源を切る
と記録されている情報が失われてしまうという欠点があ
り、特にＤＲＡＭに関しては情報を保持するために、リ
フレッシュという操作が必要になる。一方、ＭＯＳ電界
効果トランジスタ（ＭＯＳＦＥＴ）と強誘電体薄膜を絶
縁膜として用いた強誘電体キャパシタとを組み合わせ
た、強誘電体メモリが不揮発性メモリとして注目を浴び
ている。強誘電体材料が自発分極を持ち、ヒステリシス
ループを示すのは周知の通りであり、この強誘電体材料
をキャパシタに用いることで、不揮発性メモリが実現で
きる。
と記録されている情報が失われてしまうという欠点があ
り、特にＤＲＡＭに関しては情報を保持するために、リ
フレッシュという操作が必要になる。一方、ＭＯＳ電界
効果トランジスタ（ＭＯＳＦＥＴ）と強誘電体薄膜を絶
縁膜として用いた強誘電体キャパシタとを組み合わせ
た、強誘電体メモリが不揮発性メモリとして注目を浴び
ている。強誘電体材料が自発分極を持ち、ヒステリシス
ループを示すのは周知の通りであり、この強誘電体材料
をキャパシタに用いることで、不揮発性メモリが実現で
きる。
【０００４】たとえば、図５に一般的な強誘電体メモリ
の回路図を示す。この強誘電体メモリは、一つのメモリ
セルがＭＯＳＦＥＴ４７と強誘電体キャパシタ４３とに
より構成された、１トランジスタ−１キャパシタ構成で
あることを表している。ＭＯＳＦＥＴ４７のゲート電極
がワードライン４１に接続され、ソース電極又はドレイ
ン電極の一方が強誘電体キャパシタ４３の一方の電極に
接続され、ＭＯＳＦＥＴ４７の残りの電極がビットライ
ン４６に接続され、強誘電体キャパシタ４３の残りの電
極がセルプレートを介してドライブライン４０に接続さ
れた構造となっている。なお、図５においては、強誘電
体メモリは、さらに、ビットラインキャパシタ４５及び
センスアンプ４４に接続されている。
の回路図を示す。この強誘電体メモリは、一つのメモリ
セルがＭＯＳＦＥＴ４７と強誘電体キャパシタ４３とに
より構成された、１トランジスタ−１キャパシタ構成で
あることを表している。ＭＯＳＦＥＴ４７のゲート電極
がワードライン４１に接続され、ソース電極又はドレイ
ン電極の一方が強誘電体キャパシタ４３の一方の電極に
接続され、ＭＯＳＦＥＴ４７の残りの電極がビットライ
ン４６に接続され、強誘電体キャパシタ４３の残りの電
極がセルプレートを介してドライブライン４０に接続さ
れた構造となっている。なお、図５においては、強誘電
体メモリは、さらに、ビットラインキャパシタ４５及び
センスアンプ４４に接続されている。
【０００５】第６図に、上記メモリ素子の一部の断面図
を示す。ＭＯＳＦＥＴは、フィールド酸化膜５２により
素子形成領域が規定され、この素子形成領域にソース領
域５６及びドレイン領域５５として高濃度不純物領域が
形成されたＰ型シリコン基板５１上であって、ソース領
域５６及びドレイン領域５５間に位置するように、ゲー
ト絶縁膜５３を介してゲート電極５４が形成されて構成
されている。そして、強誘電体キャパシタは、上記ＭＯ
ＳＦＥＴのゲート電極５４上に、絶縁膜を介して形成さ
れている。つまり、ゲート電極５４上の絶縁膜の上に、
下部電極５８、強誘電体膜６１及び上部電極５９が順次
形成されて構成されている。そして、強誘電体キャパシ
タの上部電極５９は、上部電極接続ライン６３によっ
て、ＭＯＳＦＥＴのソース領域５６又はドレイン領域５
５に接続されており、下部電極５８はドライブラインに
接続されている。また、他方のソース領域５５又はドレ
イン領域５６はソース電極６４に接続されている。
を示す。ＭＯＳＦＥＴは、フィールド酸化膜５２により
素子形成領域が規定され、この素子形成領域にソース領
域５６及びドレイン領域５５として高濃度不純物領域が
形成されたＰ型シリコン基板５１上であって、ソース領
域５６及びドレイン領域５５間に位置するように、ゲー
ト絶縁膜５３を介してゲート電極５４が形成されて構成
されている。そして、強誘電体キャパシタは、上記ＭＯ
ＳＦＥＴのゲート電極５４上に、絶縁膜を介して形成さ
れている。つまり、ゲート電極５４上の絶縁膜の上に、
下部電極５８、強誘電体膜６１及び上部電極５９が順次
形成されて構成されている。そして、強誘電体キャパシ
タの上部電極５９は、上部電極接続ライン６３によっ
て、ＭＯＳＦＥＴのソース領域５６又はドレイン領域５
５に接続されており、下部電極５８はドライブラインに
接続されている。また、他方のソース領域５５又はドレ
イン領域５６はソース電極６４に接続されている。
【０００６】上記のような構成の強誘電体不揮発性メモ
リの動作を簡単に説明すると、ドライブライン４０及び
ワードライン４１を制御して、強誘電体キャパシタ４３
にかかる電界を、記録したい情報に対応させて変化させ
ることで、強誘電体薄膜内の分極を変化させる。即ち、
例えば、分極方向が上方向を情報“０”、下方向を
“１”に対応させる。これにより情報の書き込みを行
う、又、情報の読み出しは強誘電体キャパシタに一定方
向の電界をかけて、ビットライン４６に流れる反転電
流、非反転電流を観測し、センスアンプ４４により検出
する。
リの動作を簡単に説明すると、ドライブライン４０及び
ワードライン４１を制御して、強誘電体キャパシタ４３
にかかる電界を、記録したい情報に対応させて変化させ
ることで、強誘電体薄膜内の分極を変化させる。即ち、
例えば、分極方向が上方向を情報“０”、下方向を
“１”に対応させる。これにより情報の書き込みを行
う、又、情報の読み出しは強誘電体キャパシタに一定方
向の電界をかけて、ビットライン４６に流れる反転電
流、非反転電流を観測し、センスアンプ４４により検出
する。
【０００７】
【発明が解決しようとする課題】上記した構造を有する
強誘電体キャパシタを用いた半導体記憶装置において
は、安定に信号を検出するために、分極に伴う蓄積電荷
量を確保する必要がある。しかし、高集積化に伴って強
誘電体キャパシタの面積が小さくなるにつれ、信号量が
減少し、信号の安定な検出ができなくなり、誤動作の原
因になったりする、あるいは、このような誤動作を防止
することにより、高集積化が妨げられたりするという問
題があった。
強誘電体キャパシタを用いた半導体記憶装置において
は、安定に信号を検出するために、分極に伴う蓄積電荷
量を確保する必要がある。しかし、高集積化に伴って強
誘電体キャパシタの面積が小さくなるにつれ、信号量が
減少し、信号の安定な検出ができなくなり、誤動作の原
因になったりする、あるいは、このような誤動作を防止
することにより、高集積化が妨げられたりするという問
題があった。
【０００８】本発明は上記課題に鑑みなされたものであ
って、誤動作を防止するとともに、高集積化をより一層
図ることができ、更なる情報の多値記録を可能とする半
導体記憶装置を提供することを目的としている。
って、誤動作を防止するとともに、高集積化をより一層
図ることができ、更なる情報の多値記録を可能とする半
導体記憶装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
によれば、ＭＯＳＦＥＴと強誘電体キャパシタとにより
メモリセルを構成する半導体記憶装置であって、前記強
誘電体キャパシタが、前記ＭＯＳＦＥＴのソース領域ま
たはドレイン領域に接続された下部電極、該下部電極上
に形成された第１強誘電体膜、該第１強誘電体膜上に形
成された中間電極、該中間電極上に形成された第２強誘
電体膜及び該第２強誘電体膜上に形成された上部電極か
らなる半導体記憶装置が提供される。
によれば、ＭＯＳＦＥＴと強誘電体キャパシタとにより
メモリセルを構成する半導体記憶装置であって、前記強
誘電体キャパシタが、前記ＭＯＳＦＥＴのソース領域ま
たはドレイン領域に接続された下部電極、該下部電極上
に形成された第１強誘電体膜、該第１強誘電体膜上に形
成された中間電極、該中間電極上に形成された第２強誘
電体膜及び該第２強誘電体膜上に形成された上部電極か
らなる半導体記憶装置が提供される。
【００１０】本発明の半導体記憶装置におけるＭＯＳＦ
ＥＴと強誘電体キャパシタは、半導体基板上に形成され
ているものであり、この半導体基板としては特に限定さ
れるものではないが、シリコン基板が好ましい。ＭＯＳ
ＦＥＴは、主として、半導体基板に形成されたソース／
ドレイン領域とゲート電極とからなる。半導体基板とし
てＰ型基板を用いた場合にはソース／ドレイン領域はＮ
型の不純物、例えばリン又は砒素が、約３０〜７０Ｋｅ
Ｖ、１×１０15〜１×１０16ｃｍ-3程度注入されてい
る。なお、Ｎ型基板を用いる場合にはＰ型の不純物が注
入されていてもよい。また、半導体基板上には、膜厚１
０〜３０ｎｍ程度のゲート絶縁膜を介して、膜厚３００
〜１０００ｎｍ程度のゲート電極が形成されている。ゲ
ート絶縁膜としてはＳｉＯ2 が好ましく、ゲート電極と
しては、通常電極材料として用いることができるもので
あれば、特に限定されるものではないが、ポリシリコン
が好ましい。これら絶縁膜及び電極は公知の方法、例え
ば、ＣＶＤ法等により所望の膜厚に形成することができ
る。
ＥＴと強誘電体キャパシタは、半導体基板上に形成され
ているものであり、この半導体基板としては特に限定さ
れるものではないが、シリコン基板が好ましい。ＭＯＳ
ＦＥＴは、主として、半導体基板に形成されたソース／
ドレイン領域とゲート電極とからなる。半導体基板とし
てＰ型基板を用いた場合にはソース／ドレイン領域はＮ
型の不純物、例えばリン又は砒素が、約３０〜７０Ｋｅ
Ｖ、１×１０15〜１×１０16ｃｍ-3程度注入されてい
る。なお、Ｎ型基板を用いる場合にはＰ型の不純物が注
入されていてもよい。また、半導体基板上には、膜厚１
０〜３０ｎｍ程度のゲート絶縁膜を介して、膜厚３００
〜１０００ｎｍ程度のゲート電極が形成されている。ゲ
ート絶縁膜としてはＳｉＯ2 が好ましく、ゲート電極と
しては、通常電極材料として用いることができるもので
あれば、特に限定されるものではないが、ポリシリコン
が好ましい。これら絶縁膜及び電極は公知の方法、例え
ば、ＣＶＤ法等により所望の膜厚に形成することができ
る。
【００１１】強誘電体キャパシタは、下部電極、第１強
誘電体膜、中間電極、第２強誘電体膜及び上部電極が順
次積層されて形成されている。下部電極、中間電極及び
上部電極は、通常電極材料として用いられる材料、例え
ば、ポリシリコン、シリサイド、ポリサイド、Ｗ、Ｍｏ
等を用いることができるが、ＲｕＯ2、Ｐｔ又はＲｅＯ2
等が好ましい。これら電極は、公知の方法、例えばスパ
ッタリング法、ＣＶＤ法等により、膜厚３００〜１００
０ｎｍ程度に形成することができる。また、これら電極
材料層を、フォトリソグラフィ工程、公知のエッチング
法により所望の電極形状に加工することができる。上記
下部電極、中間電極、上部電極はそれぞれ異なる信号ラ
インに接続してもよいが、上部電極と下部電極とを同一
の信号ラインに接続し、この信号ラインを中間電極と分
離することが好ましい。上部及び下部電極と中間電極と
を分離することによりメモリセル部へのアクセス及び検
出のための信号ラインの数が減少され、一層の高集積化
が図られる。
誘電体膜、中間電極、第２強誘電体膜及び上部電極が順
次積層されて形成されている。下部電極、中間電極及び
上部電極は、通常電極材料として用いられる材料、例え
ば、ポリシリコン、シリサイド、ポリサイド、Ｗ、Ｍｏ
等を用いることができるが、ＲｕＯ2、Ｐｔ又はＲｅＯ2
等が好ましい。これら電極は、公知の方法、例えばスパ
ッタリング法、ＣＶＤ法等により、膜厚３００〜１００
０ｎｍ程度に形成することができる。また、これら電極
材料層を、フォトリソグラフィ工程、公知のエッチング
法により所望の電極形状に加工することができる。上記
下部電極、中間電極、上部電極はそれぞれ異なる信号ラ
インに接続してもよいが、上部電極と下部電極とを同一
の信号ラインに接続し、この信号ラインを中間電極と分
離することが好ましい。上部及び下部電極と中間電極と
を分離することによりメモリセル部へのアクセス及び検
出のための信号ラインの数が減少され、一層の高集積化
が図られる。
【００１２】また、第１及び第２強誘電体膜としては、
強誘電体材料であれば特に限定されるものではないが、
チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ビスマス
（Ｂｉ4Ｔｉ3Ｏ12）やＰＬＺＴのような強誘電性を示す
材料が好ましい。これら強誘電体材料を第１及び第２強
誘電体膜として用いる場合には、同じ材料を異なる膜厚
で、異なる材料を同じ膜厚で、異なる材料を異なる膜厚
で、組成の異なる同じ材料を同じ膜厚で、組成の異なる
同じ材料を異なる膜厚で形成することができる。この場
合の膜厚は５０〜３００ｎｍ程度で適宣選択して組み合
わせることができる。例えば、第１及び第２強誘電体膜
の材料が同じで組成が異なり、膜厚が同じ場合の組み合
わせとしては、ＰＺＴを用いた場合にはＰｂ（Ｚｒ
0.52-0.7Ｔｉ0.48-0.3）Ｏ3を５０〜２００ｎｍとＰｂ
（Ｚｒ0.3-0.52Ｔｉ0.7-0.48）Ｏ3を５０〜２００ｎ
ｍ、ＰＬＺＴを用いた場合には（Ｐｂ0.99-0.9Ｌａ
0.01-0.1）(Ｚｒ0.6-0.7Ｔｉ0.4-0.3)Ｏ3を５０〜２０
０ｎｍと（Ｐｂ0.99-0.9Ｌａ0.01-0.1）(Ｚｒ0.2-0.5Ｔ
ｉ0.8-0.5)Ｏ3を５０〜２００ｎｍが好ましい。第１及
び第２強誘電体膜の材料が同じで組成が異なり、膜厚が
異なる場合の組み合わせとしては、ＰＺＴを用いた場合
には、Ｐｂ（Ｚｒ0.52-0.7Ｔｉ0.48-0.3）Ｏ3を５０〜
２００ｎｍとＰｂ（Ｚｒ0.3-0.52Ｔｉ0.7-0.48）Ｏ3を
５０〜１００ｎｍ、ＰＬＺＴを用いた場合には（Ｐｂ
0.99-0.9Ｌａ0.01-0.1）(Ｚｒ0.6-0.7Ｔｉ0.4-0.3)Ｏ3
を１００〜２００ｎｍと（Ｐｂ0.99-0.9Ｌａ0.01-0.1）
(Ｚｒ0.2-0.5Ｔｉ0.8-0.5)Ｏ3を５０〜１００ｎｍが好
ましい。第１及び第２強誘電体膜の材料が異なり、膜厚
が同じ場合の組み合わせとしては、ＰＺＴを５０〜２０
０ｎｍとＢｉ4Ｔｉ3Ｏ12を５０〜２００ｎｍ、ＰＬＺＴ
を５０〜２００ｎｍとＢｉ4Ｔｉ3Ｏ12を５０〜２００ｎ
ｍが好ましく、特に、ＰＺＴを５０〜２００ｎｍとＰＬ
ＺＴを５０〜２００ｎｍが好ましい。また、第１及び第
２強誘電体膜の材料が異なり、膜厚が異なる場合の組み
合わせとしては、ＰＺＴを５０〜１００ｎｍとＢｉ4Ｔ
ｉ3Ｏ12を１００〜２００ｎｍ、ＰＺＴを５０〜１００
ｎｍとＰＬＺＴを１００〜２００ｎｍが好ましい。第１
及び第２強誘電体膜の材料が同じで、膜厚が異なる場合
の組み合わせとしては、ＰＺＴを用いた場合には５０〜
１００ｎｍと１００〜２００ｎｍ、チタン酸ビスマスを
用いた場合には５０〜１００ｎｍと１００〜２００ｎ
ｍ、ＰＬＺＴを用いた場合には５０〜１００ｎｍと１０
０〜２００ｎｍが好ましい。
強誘電体材料であれば特に限定されるものではないが、
チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ビスマス
（Ｂｉ4Ｔｉ3Ｏ12）やＰＬＺＴのような強誘電性を示す
材料が好ましい。これら強誘電体材料を第１及び第２強
誘電体膜として用いる場合には、同じ材料を異なる膜厚
で、異なる材料を同じ膜厚で、異なる材料を異なる膜厚
で、組成の異なる同じ材料を同じ膜厚で、組成の異なる
同じ材料を異なる膜厚で形成することができる。この場
合の膜厚は５０〜３００ｎｍ程度で適宣選択して組み合
わせることができる。例えば、第１及び第２強誘電体膜
の材料が同じで組成が異なり、膜厚が同じ場合の組み合
わせとしては、ＰＺＴを用いた場合にはＰｂ（Ｚｒ
0.52-0.7Ｔｉ0.48-0.3）Ｏ3を５０〜２００ｎｍとＰｂ
（Ｚｒ0.3-0.52Ｔｉ0.7-0.48）Ｏ3を５０〜２００ｎ
ｍ、ＰＬＺＴを用いた場合には（Ｐｂ0.99-0.9Ｌａ
0.01-0.1）(Ｚｒ0.6-0.7Ｔｉ0.4-0.3)Ｏ3を５０〜２０
０ｎｍと（Ｐｂ0.99-0.9Ｌａ0.01-0.1）(Ｚｒ0.2-0.5Ｔ
ｉ0.8-0.5)Ｏ3を５０〜２００ｎｍが好ましい。第１及
び第２強誘電体膜の材料が同じで組成が異なり、膜厚が
異なる場合の組み合わせとしては、ＰＺＴを用いた場合
には、Ｐｂ（Ｚｒ0.52-0.7Ｔｉ0.48-0.3）Ｏ3を５０〜
２００ｎｍとＰｂ（Ｚｒ0.3-0.52Ｔｉ0.7-0.48）Ｏ3を
５０〜１００ｎｍ、ＰＬＺＴを用いた場合には（Ｐｂ
0.99-0.9Ｌａ0.01-0.1）(Ｚｒ0.6-0.7Ｔｉ0.4-0.3)Ｏ3
を１００〜２００ｎｍと（Ｐｂ0.99-0.9Ｌａ0.01-0.1）
(Ｚｒ0.2-0.5Ｔｉ0.8-0.5)Ｏ3を５０〜１００ｎｍが好
ましい。第１及び第２強誘電体膜の材料が異なり、膜厚
が同じ場合の組み合わせとしては、ＰＺＴを５０〜２０
０ｎｍとＢｉ4Ｔｉ3Ｏ12を５０〜２００ｎｍ、ＰＬＺＴ
を５０〜２００ｎｍとＢｉ4Ｔｉ3Ｏ12を５０〜２００ｎ
ｍが好ましく、特に、ＰＺＴを５０〜２００ｎｍとＰＬ
ＺＴを５０〜２００ｎｍが好ましい。また、第１及び第
２強誘電体膜の材料が異なり、膜厚が異なる場合の組み
合わせとしては、ＰＺＴを５０〜１００ｎｍとＢｉ4Ｔ
ｉ3Ｏ12を１００〜２００ｎｍ、ＰＺＴを５０〜１００
ｎｍとＰＬＺＴを１００〜２００ｎｍが好ましい。第１
及び第２強誘電体膜の材料が同じで、膜厚が異なる場合
の組み合わせとしては、ＰＺＴを用いた場合には５０〜
１００ｎｍと１００〜２００ｎｍ、チタン酸ビスマスを
用いた場合には５０〜１００ｎｍと１００〜２００ｎ
ｍ、ＰＬＺＴを用いた場合には５０〜１００ｎｍと１０
０〜２００ｎｍが好ましい。
【００１３】上記いずれの場合にも各強誘電体膜の分極
状態を独立に制御できるような組合せであれば特に限定
されるものではない。ここで、各強誘電体膜の分極状態
を独立に制御することができるということは、例えば、
図３に示したように、第１強誘電体膜と第２強誘電体膜
とがＡとＢのように異なったヒステリシス曲線を有する
ことを意味する。このようにヒステリシス曲線が異なれ
ば、各電極に印加する電圧を種々変化させることによ
り、各強誘電体膜の分極状態を独立に制御することがで
きる。
状態を独立に制御できるような組合せであれば特に限定
されるものではない。ここで、各強誘電体膜の分極状態
を独立に制御することができるということは、例えば、
図３に示したように、第１強誘電体膜と第２強誘電体膜
とがＡとＢのように異なったヒステリシス曲線を有する
ことを意味する。このようにヒステリシス曲線が異なれ
ば、各電極に印加する電圧を種々変化させることによ
り、各強誘電体膜の分極状態を独立に制御することがで
きる。
【００１４】これら強誘電体膜は、公知の方法、例えば
スパッタリング法、ＣＶＤ法等により形成することがで
きる。また、これら強誘電体膜をフォトリソグラフィ工
程、公知のエッチング法により所望の強誘電体膜形状に
加工することができる。本発明の半導体記憶装置は、Ｍ
ＯＳＦＥＴのソース領域またはドレイン領域に、強誘電
体キャパシタの下部電極が接続されているものであり、
強誘電体キャパシタはＭＯＳＦＥＴの近傍に形成されて
いても良く、ＭＯＳＦＥＴのゲート電極上に絶縁膜を介
して積層されていてもよい。
スパッタリング法、ＣＶＤ法等により形成することがで
きる。また、これら強誘電体膜をフォトリソグラフィ工
程、公知のエッチング法により所望の強誘電体膜形状に
加工することができる。本発明の半導体記憶装置は、Ｍ
ＯＳＦＥＴのソース領域またはドレイン領域に、強誘電
体キャパシタの下部電極が接続されているものであり、
強誘電体キャパシタはＭＯＳＦＥＴの近傍に形成されて
いても良く、ＭＯＳＦＥＴのゲート電極上に絶縁膜を介
して積層されていてもよい。
【００１５】
【作用】上記のように本発明の半導体記憶装置によれ
ば、ＭＯＳＦＥＴと強誘電体キャパシタとによりメモリ
セルを構成する半導体記憶装置であって、前記強誘電体
キャパシタが、前記ＭＯＳＦＥＴのソース領域またはド
レイン領域に接続された下部電極、該下部電極上に形成
された第１強誘電体膜、該第１強誘電体膜上に形成され
た中間電極、該中間電極上に形成された第２強誘電体膜
及び該第２強誘電体膜上に形成された上部電極からなる
ので、キャパシタ占有面積を増加させることなく、等価
的にキャパシタ面積が増大することにより信号量を確保
しながら高集積化が可能となる。
ば、ＭＯＳＦＥＴと強誘電体キャパシタとによりメモリ
セルを構成する半導体記憶装置であって、前記強誘電体
キャパシタが、前記ＭＯＳＦＥＴのソース領域またはド
レイン領域に接続された下部電極、該下部電極上に形成
された第１強誘電体膜、該第１強誘電体膜上に形成され
た中間電極、該中間電極上に形成された第２強誘電体膜
及び該第２強誘電体膜上に形成された上部電極からなる
ので、キャパシタ占有面積を増加させることなく、等価
的にキャパシタ面積が増大することにより信号量を確保
しながら高集積化が可能となる。
【００１６】また、強誘電体キャパシタの上部電極と下
部電極とが同一の信号ラインに接続されるとともに、中
間電極から分離されている場合には、メモリセル部への
アクセス及び検出のための信号ラインの数が減少され、
一層の高集積化が図られる。更に、強誘電体キャパシタ
が、異なる組成の同一の材料を用いた第１強誘電体膜と
第２強誘電体膜からなる、異なる材料を用いた第１強誘
電体膜と第２強誘電体膜からなる又は膜厚の異なる同一
の材料を用いた第１強誘電体膜と第２強誘電体膜からな
る場合には、分極状態が独立に制御でき、一つのメモリ
セルで強誘電体キャパシタ面積を縮小することなく多値
の情報を記録することができるとともに、信号量を確保
しながら高集積化を図ることができる。
部電極とが同一の信号ラインに接続されるとともに、中
間電極から分離されている場合には、メモリセル部への
アクセス及び検出のための信号ラインの数が減少され、
一層の高集積化が図られる。更に、強誘電体キャパシタ
が、異なる組成の同一の材料を用いた第１強誘電体膜と
第２強誘電体膜からなる、異なる材料を用いた第１強誘
電体膜と第２強誘電体膜からなる又は膜厚の異なる同一
の材料を用いた第１強誘電体膜と第２強誘電体膜からな
る場合には、分極状態が独立に制御でき、一つのメモリ
セルで強誘電体キャパシタ面積を縮小することなく多値
の情報を記録することができるとともに、信号量を確保
しながら高集積化を図ることができる。
【００１７】本発明の原理を図３、図４を用いて簡単に
説明する。図３は本発明における強誘電体膜のヒステリ
シス曲線の特性を示す図である。図４は本発明の動作原
理を示す図である。図３において前記第１強誘電体膜、
第２強誘電体膜のそれぞれのヒステリシス曲線の特性を
図中のＡ、Ｂの特性とする。このときそれぞれの残留分
極をＰｒ１、Ｐｒ２、抗電界をＥｃ１、Ｅｃ２とする
と、本発明における強誘電体膜の特性は次の関係が成立
する。
説明する。図３は本発明における強誘電体膜のヒステリ
シス曲線の特性を示す図である。図４は本発明の動作原
理を示す図である。図３において前記第１強誘電体膜、
第２強誘電体膜のそれぞれのヒステリシス曲線の特性を
図中のＡ、Ｂの特性とする。このときそれぞれの残留分
極をＰｒ１、Ｐｒ２、抗電界をＥｃ１、Ｅｃ２とする
と、本発明における強誘電体膜の特性は次の関係が成立
する。
【００１８】Ｐｒ１＜Ｐｒ２、 Ｅｃ１＜Ｅｃ２ この状態において図４の（ａ）を初期状態とすると、こ
れは上部電極７０、下部電極７１を同一信号ラインで接
続し、更に、０Ｖに保ち、中間電極７２に図中の−Ｖ２
を印加することで達成できる。ここでＶ１、Ｖ２、−Ｖ
１、−Ｖ２の大きさを次のように設定する。（図３、図
４） Ｅｃ１＜Ｖ１＜Ｅｃ２、 Ｅｃ２＜Ｖ２、 −Ｅｃ１＞−Ｖ１＞−Ｅｃ２、 −Ｅｃ２＞−Ｖ２ この中間電極７２にＶ１を印加すると分極状態は図中
（ｂ）になる。更に、印加電圧Ｖ２を印加すると状態
（ｃ）になる。更に、−Ｖ１を印加すると状態（ｄ）に
なり、−Ｖ２を印加すると状態（ａ）に戻る。これによ
り４つの状態が記録されたことになり、一つのメモリセ
ルに２ビットの多値記録が可能となる（記録）。
れは上部電極７０、下部電極７１を同一信号ラインで接
続し、更に、０Ｖに保ち、中間電極７２に図中の−Ｖ２
を印加することで達成できる。ここでＶ１、Ｖ２、−Ｖ
１、−Ｖ２の大きさを次のように設定する。（図３、図
４） Ｅｃ１＜Ｖ１＜Ｅｃ２、 Ｅｃ２＜Ｖ２、 −Ｅｃ１＞−Ｖ１＞−Ｅｃ２、 −Ｅｃ２＞−Ｖ２ この中間電極７２にＶ１を印加すると分極状態は図中
（ｂ）になる。更に、印加電圧Ｖ２を印加すると状態
（ｃ）になる。更に、−Ｖ１を印加すると状態（ｄ）に
なり、−Ｖ２を印加すると状態（ａ）に戻る。これによ
り４つの状態が記録されたことになり、一つのメモリセ
ルに２ビットの多値記録が可能となる（記録）。
【００１９】次に状態（ａ）においてリ−ドパルス−Ｖ
２を印加すると、Ａ、Ｂ共、分極反転は生じず、検出電
荷量は非常に小さい。また、状態（ｂ）においてリ−ド
パルス−Ｖ２を印加すると、Ａは分極反転を生じ、Ｂは
分極反転は生じない、即ち、検出電荷量はＡの残留分極
（Ｐｒ１）に対応した量が検出される。次に状態（ｃ）
においてリ−ドパルス−Ｖ２を印加すると、Ａ、Ｂ共、
分極反転は生じ、これによる検出電荷量はＰｒ１＋Ｐｒ
２に対応した量となる。状態（ｄ）においてリ−ドパル
ス−Ｖ２を印加すると、Ａは分極反転は生じず、Ｂは分
極反転は生じる。これにより、検出電荷量はＰｒ２とな
る。以上の操作で４状態の検出が可能となる（再生）。
２を印加すると、Ａ、Ｂ共、分極反転は生じず、検出電
荷量は非常に小さい。また、状態（ｂ）においてリ−ド
パルス−Ｖ２を印加すると、Ａは分極反転を生じ、Ｂは
分極反転は生じない、即ち、検出電荷量はＡの残留分極
（Ｐｒ１）に対応した量が検出される。次に状態（ｃ）
においてリ−ドパルス−Ｖ２を印加すると、Ａ、Ｂ共、
分極反転は生じ、これによる検出電荷量はＰｒ１＋Ｐｒ
２に対応した量となる。状態（ｄ）においてリ−ドパル
ス−Ｖ２を印加すると、Ａは分極反転は生じず、Ｂは分
極反転は生じる。これにより、検出電荷量はＰｒ２とな
る。以上の操作で４状態の検出が可能となる（再生）。
【００２０】
【実施例】本発明の半導体記憶装置である強誘電体不揮
発性メモリを図面に基づいて説明する。 実施例１ 図１に示したように、強誘電体不揮発性メモリの単位セ
ルはシリコン基板上にＭＯＳＦＥＴと強誘電体キャパシ
タから構成されている。
発性メモリを図面に基づいて説明する。 実施例１ 図１に示したように、強誘電体不揮発性メモリの単位セ
ルはシリコン基板上にＭＯＳＦＥＴと強誘電体キャパシ
タから構成されている。
【００２１】ＭＯＳＦＥＴは、Ｐ型シリコン基板１上に
は、膜厚約２０ｎｍのゲート酸化膜３を介して膜厚約５
００ｎｍのポリシリコンによるゲート電極４が形成され
ており、シリコン基板１の一部に高密度のＮ型半導体層
が形成されて構成されている。Ｎ型半導体層の一方は自
由電子の供給源として働くソース６として、他方は、ソ
ース６からゲート酸化膜３の界面に形成されたチャネル
を通って自由電子が供給されるドレイン５として形成さ
れており、ソース６にはオーミック電極としてソース電
極１４が接続されている。
は、膜厚約２０ｎｍのゲート酸化膜３を介して膜厚約５
００ｎｍのポリシリコンによるゲート電極４が形成され
ており、シリコン基板１の一部に高密度のＮ型半導体層
が形成されて構成されている。Ｎ型半導体層の一方は自
由電子の供給源として働くソース６として、他方は、ソ
ース６からゲート酸化膜３の界面に形成されたチャネル
を通って自由電子が供給されるドレイン５として形成さ
れており、ソース６にはオーミック電極としてソース電
極１４が接続されている。
【００２２】また、シリコン基板１上であって、ＭＯＳ
ＦＥＴと隣接する位置には絶縁膜を介して膜厚５００ｎ
ｍのＲｕＯ2によるキャパシタ下部電極８が形成されて
おり、このキャパシタ下部電極８はＭＯＳＦＥＴのドレ
イン５と接続されている。キャパシタ下部電極８上に
は、膜厚１００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ）
による第１強誘電体膜１１を介して膜厚３００ｎｍのＲ
ｕＯ2による中間電極１０が形成されている。さらに中
間電極１０上には、第１強誘電体膜１１と同一のキャパ
シタ第２強誘電体膜１２を介して膜厚５００ｎｍのＲｕ
Ｏ2によるキャパシタ上部電極９が形成されている。そ
して、キャパシタ下部電極８は、キャパシタ上部電極９
とＡｌによる接続ライン１３によって接続されている。
ＦＥＴと隣接する位置には絶縁膜を介して膜厚５００ｎ
ｍのＲｕＯ2によるキャパシタ下部電極８が形成されて
おり、このキャパシタ下部電極８はＭＯＳＦＥＴのドレ
イン５と接続されている。キャパシタ下部電極８上に
は、膜厚１００ｎｍのチタン酸ジルコン酸鉛（ＰＺＴ）
による第１強誘電体膜１１を介して膜厚３００ｎｍのＲ
ｕＯ2による中間電極１０が形成されている。さらに中
間電極１０上には、第１強誘電体膜１１と同一のキャパ
シタ第２強誘電体膜１２を介して膜厚５００ｎｍのＲｕ
Ｏ2によるキャパシタ上部電極９が形成されている。そ
して、キャパシタ下部電極８は、キャパシタ上部電極９
とＡｌによる接続ライン１３によって接続されている。
【００２３】このように、強誘電体キャパシタは中間電
極１０を有する多層キャパシタ構造になっており、キャ
パシタ上部電極９と下部電極８とが同一信号ライン１３
によって接続されている。以下、上記不揮発性メモリの
製造方法を簡単に説明する。まず、不純物濃度１０16〜
１０15cm-3程度のＰ型シリコン基板１内に、通常の方法
によりＭＯＳＦＥＴを作製する。そして、強誘電体キャ
パシタとして、通常の方法によりＲｕＯ2からなる下部
電極８を形成する。次いで、下部電極８上にＭＯＣＶＤ
法により、チタン酸ジルコン酸鉛（ＰＺＴ）薄膜からな
る第１強誘電体膜１１を堆積し、上記と同様にＲｕＯ2
の中間電極１０を形成する。さらに、中間電極１０上に
ＭＯＣＶＤ法により、チタン酸ジルコン酸鉛（ＰＺＴ）
薄膜からなる第２強誘電体膜１２を堆積する。更に、Ｒ
ｕＯ2の上部電極９を形成した後に、Ａｌからなる上部
電極９と下部電極８の信号ライン１３を形成する。
極１０を有する多層キャパシタ構造になっており、キャ
パシタ上部電極９と下部電極８とが同一信号ライン１３
によって接続されている。以下、上記不揮発性メモリの
製造方法を簡単に説明する。まず、不純物濃度１０16〜
１０15cm-3程度のＰ型シリコン基板１内に、通常の方法
によりＭＯＳＦＥＴを作製する。そして、強誘電体キャ
パシタとして、通常の方法によりＲｕＯ2からなる下部
電極８を形成する。次いで、下部電極８上にＭＯＣＶＤ
法により、チタン酸ジルコン酸鉛（ＰＺＴ）薄膜からな
る第１強誘電体膜１１を堆積し、上記と同様にＲｕＯ2
の中間電極１０を形成する。さらに、中間電極１０上に
ＭＯＣＶＤ法により、チタン酸ジルコン酸鉛（ＰＺＴ）
薄膜からなる第２強誘電体膜１２を堆積する。更に、Ｒ
ｕＯ2の上部電極９を形成した後に、Ａｌからなる上部
電極９と下部電極８の信号ライン１３を形成する。
【００２４】このように形成された強誘電体不揮発性メ
モリによれば、メモリ１セル中に占めるキャパシタ部の
占有面積を変えることなしに、蓄積電荷量を２倍にする
ことが可能となる。これにより高集積化時のキャパシタ
占有面積減少における検出信号量の減少を抑えることが
できる。また、上部電極９と下部電極８とが同一の信号
ライン１３に接続されているので、メモリセル部へのア
クセス及び検出のための信号ライン１３の数を減少させ
ることができ、一層の素子構造の簡素化及び高集積化を
図ることができる。
モリによれば、メモリ１セル中に占めるキャパシタ部の
占有面積を変えることなしに、蓄積電荷量を２倍にする
ことが可能となる。これにより高集積化時のキャパシタ
占有面積減少における検出信号量の減少を抑えることが
できる。また、上部電極９と下部電極８とが同一の信号
ライン１３に接続されているので、メモリセル部へのア
クセス及び検出のための信号ライン１３の数を減少させ
ることができ、一層の素子構造の簡素化及び高集積化を
図ることができる。
【００２５】実施例２ 図２に示したように、基本的な構造および原理は、図１
に示す強誘電体不揮発性メモリと同一であり、単位セル
はシリコン基板上にＭＯＳＦＥＴと強誘電体キャパシタ
から構成されている。図１に示した不揮発性メモリとの
違いは、積層形成されている強誘電体キャパシタが、選
択トランジスタであるＭＯＳＦＥＴの上部に配置されて
いることである。即ち、ゲート電極２４上に絶縁膜を介
して下部電極２８を成膜し、下部電極２８上に第１強誘
電体膜３１を形成し、更にその上部に中間電極３０、第
２強誘電体膜３２を形成し、上部電極２９を形成した構
造となっている。また、上部電極２９と下部電極２８と
を同一の信号ライン３３で接続するため、ＭＯＳＦＥＴ
のドレイン２５と下部電極２８とを接続した導電層が、
さらに上部電極２９とも接続されている。
に示す強誘電体不揮発性メモリと同一であり、単位セル
はシリコン基板上にＭＯＳＦＥＴと強誘電体キャパシタ
から構成されている。図１に示した不揮発性メモリとの
違いは、積層形成されている強誘電体キャパシタが、選
択トランジスタであるＭＯＳＦＥＴの上部に配置されて
いることである。即ち、ゲート電極２４上に絶縁膜を介
して下部電極２８を成膜し、下部電極２８上に第１強誘
電体膜３１を形成し、更にその上部に中間電極３０、第
２強誘電体膜３２を形成し、上部電極２９を形成した構
造となっている。また、上部電極２９と下部電極２８と
を同一の信号ライン３３で接続するため、ＭＯＳＦＥＴ
のドレイン２５と下部電極２８とを接続した導電層が、
さらに上部電極２９とも接続されている。
【００２６】このように、ＭＯＳＦＥＴ上に形成された
強誘電体キャパシタも、図１の不揮発性メモリと同様の
効果を有する。また、強誘電体キャパシタがＭＯＳＦＥ
Ｔ上に形成されているので、さらなる高集積化を図るこ
とができる。 実施例３ 第１強誘電体膜としてＰｂ（Ｚｒ0.6Ｔｉ0.4）Ｏ3 を１
００ｎｍで形成し、第２強誘電体膜としてＰｂ（Ｚｒ
0.4Ｔｉ0.6）Ｏ3 を１００ｎｍで形成した以外は実施例
１と同一の強誘電体不揮発性メモリを作製した。
強誘電体キャパシタも、図１の不揮発性メモリと同様の
効果を有する。また、強誘電体キャパシタがＭＯＳＦＥ
Ｔ上に形成されているので、さらなる高集積化を図るこ
とができる。 実施例３ 第１強誘電体膜としてＰｂ（Ｚｒ0.6Ｔｉ0.4）Ｏ3 を１
００ｎｍで形成し、第２強誘電体膜としてＰｂ（Ｚｒ
0.4Ｔｉ0.6）Ｏ3 を１００ｎｍで形成した以外は実施例
１と同一の強誘電体不揮発性メモリを作製した。
【００２７】実施例４ 第１強誘電体膜としてＰＺＴを１００ｎｍで形成し、第
２強誘電体膜としてＰＬＺＴを１００ｎｍで形成した以
外は実施例１と同一の強誘電体不揮発性メモリを作製し
た。 実施例５ 第１強誘電体膜としてＰＺＴを１００ｎｍで形成し、第
２強誘電体膜としてＰＺＴを２００ｎｍで形成した以外
は実施例１と同一の強誘電体不揮発性メモリを作製し
た。
２強誘電体膜としてＰＬＺＴを１００ｎｍで形成した以
外は実施例１と同一の強誘電体不揮発性メモリを作製し
た。 実施例５ 第１強誘電体膜としてＰＺＴを１００ｎｍで形成し、第
２強誘電体膜としてＰＺＴを２００ｎｍで形成した以外
は実施例１と同一の強誘電体不揮発性メモリを作製し
た。
【００２８】上記実施例３、４、及び５で示したよう
に、強誘電体キャパシタが、組成の異なる同一の材料を
用いた第１強誘電体膜と第２強誘電体膜からなる、異な
る材料を用いた第１強誘電体膜と第２強誘電体膜からな
る又は膜厚の異なる同一の材料を用いた第１強誘電体膜
と第２強誘電体膜からなる強誘電体不揮発性メモリによ
り、一つのメモリセルで多値記録が可能となった。
に、強誘電体キャパシタが、組成の異なる同一の材料を
用いた第１強誘電体膜と第２強誘電体膜からなる、異な
る材料を用いた第１強誘電体膜と第２強誘電体膜からな
る又は膜厚の異なる同一の材料を用いた第１強誘電体膜
と第２強誘電体膜からなる強誘電体不揮発性メモリによ
り、一つのメモリセルで多値記録が可能となった。
【００２９】
【発明の効果】本発明の半導体記憶装置によれば、ＭＯ
ＳＦＥＴと強誘電体キャパシタとによりメモリセルを構
成する半導体記憶装置であって、前記強誘電体キャパシ
タが、前記ＭＯＳＦＥＴのソース領域またはドレイン領
域に接続された下部電極、該下部電極上に形成された第
１強誘電体膜、該第１強誘電体膜上に形成された中間電
極、該中間電極上に形成された第２強誘電体膜及び該第
２強誘電体膜上に形成された上部電極からなるので、キ
ャパシタ占有面積を増加させることなく、等価的にキャ
パシタ面積を増大することができ、安定に信号量を確保
することが可能となった。
ＳＦＥＴと強誘電体キャパシタとによりメモリセルを構
成する半導体記憶装置であって、前記強誘電体キャパシ
タが、前記ＭＯＳＦＥＴのソース領域またはドレイン領
域に接続された下部電極、該下部電極上に形成された第
１強誘電体膜、該第１強誘電体膜上に形成された中間電
極、該中間電極上に形成された第２強誘電体膜及び該第
２強誘電体膜上に形成された上部電極からなるので、キ
ャパシタ占有面積を増加させることなく、等価的にキャ
パシタ面積を増大することができ、安定に信号量を確保
することが可能となった。
【００３０】また、強誘電体キャパシタの上部電極と下
部電極とが同一の信号ラインに接続されるとともに、中
間電極から分離されている上記半導体装置の場合には、
メモリセル部へのアクセス及び検出のための信号ライン
の数を減少することができ、一層の高集積化を図ること
ができる。更に、強誘電体キャパシタが、組成の異なる
同一の材料を用いた第１強誘電体膜と第２強誘電体膜か
らなる、異なる材料を用いた第１強誘電体膜と第２強誘
電体膜からなる又は強誘電体キャパシタが膜厚の異なる
同一の材料を用いた第１強誘電体膜と第２強誘電体膜か
らなる上記半導体装置の場合には、分極状態を独立に制
御することができ、一つのメモリセルで強誘電体キャパ
シタ面積を縮小することなく多値記録が可能となる。
部電極とが同一の信号ラインに接続されるとともに、中
間電極から分離されている上記半導体装置の場合には、
メモリセル部へのアクセス及び検出のための信号ライン
の数を減少することができ、一層の高集積化を図ること
ができる。更に、強誘電体キャパシタが、組成の異なる
同一の材料を用いた第１強誘電体膜と第２強誘電体膜か
らなる、異なる材料を用いた第１強誘電体膜と第２強誘
電体膜からなる又は強誘電体キャパシタが膜厚の異なる
同一の材料を用いた第１強誘電体膜と第２強誘電体膜か
らなる上記半導体装置の場合には、分極状態を独立に制
御することができ、一つのメモリセルで強誘電体キャパ
シタ面積を縮小することなく多値記録が可能となる。
【００３１】つまり、簡単な構造でありながら、半導体
記憶装置の大容量化を図ることができ、キャパシタ部の
占有面積を縮小していっても、安定な信号検出が可能と
なり、信頼性の向上を図ることができる。
記憶装置の大容量化を図ることができ、キャパシタ部の
占有面積を縮小していっても、安定な信号検出が可能と
なり、信頼性の向上を図ることができる。
【図１】本発明に係る半導体記憶装置の一実施例である
強誘電体不揮発性メモリの要部を示す概略断面図であ
る。
強誘電体不揮発性メモリの要部を示す概略断面図であ
る。
【図２】本発明の半導体記憶装置の他の実施例を示す要
部の概略断面である。す。
部の概略断面である。す。
【図３】本発明の半導体装置の第１及び第２強誘電体膜
のヒステリシス曲線を示す図である。
のヒステリシス曲線を示す図である。
【図４】本発明の半導体装置の動作原理を説明するため
の図である。
の図である。
【図５】従来の強誘電体不揮発性メモリの等価回路図で
ある。
ある。
【図６】従来の強誘電体不揮発性メモリの要部の概略断
面図である。
面図である。
１、２１、５１ シリコン基板 ２２、５２ 素子分離用絶縁膜 ３、２３、５３ ゲート絶縁膜 ４、２４、５４ ゲート電極 ５、２５、５５ ドレイン領域 ６、２６、５６ ソース領域 ８、２８、７１ キャパシタ下部電極 ９、２９、７０ キャパシタ上部電極 １０、３０、７２ 中間電極 １１、３１ 第１強誘電体膜 １２、３２ 第２強誘電体膜 １３、３３ 信号ライン １４、３４、６４ ソース電極 ３６、６６ 絶縁層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (72)発明者 石川 智弘 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平５−152537（ＪＰ，Ａ) 特開 平６−76562（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105 H01L 21/822 H01L 21/8247 H01L 27/04 H01L 29/788 H01L 29/792
Claims (4)
- 【請求項１】 ＭＯＳＦＥＴと強誘電体キャパシタとに
よりメモリセルを構成する半導体記憶装置であって、前
記強誘電体キャパシタが、 前記ＭＯＳＦＥＴのソース領域またはドレイン領域に接
続された下部電極、 該下部電極上に形成された第１強誘電体膜、 該第１強誘電体膜上に形成された中間電極、 該中間電極上に形成された第２強誘電体膜及び該第２強
誘電体膜上に形成された上部電極からなり、 前記上部電極と下部電極とが同一の信号ラインに接続さ
れるとともに、前記中間電極から分離され、 前記第１強誘電体膜と第２強誘電体膜とが異なるヒステ
リシス曲線を有する ことを特徴とする半導体記憶装置。 - 【請求項２】 強誘電体キャパシタが組成の異なる同一
の材料を用いた第１強誘電体膜と第２強誘電体膜からな
る請求項１記載の半導体記憶装置。 - 【請求項３】 強誘電体キャパシタが異なる材料を用い
た第１強誘電体膜と第２強誘電体膜からなる請求項１記
載の半導体記憶装置。 - 【請求項４】 強誘電体キャパシタが膜厚の異なる同一
の材料を用いた第１強誘電体膜と第２強誘電体膜からな
る請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04435794A JP3299837B2 (ja) | 1993-07-22 | 1994-03-15 | 半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-181677 | 1993-07-22 | ||
| JP18167793 | 1993-07-22 | ||
| JP04435794A JP3299837B2 (ja) | 1993-07-22 | 1994-03-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0786528A JPH0786528A (ja) | 1995-03-31 |
| JP3299837B2 true JP3299837B2 (ja) | 2002-07-08 |
Family
ID=26384215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04435794A Expired - Fee Related JP3299837B2 (ja) | 1993-07-22 | 1994-03-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3299837B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1093030A (ja) * | 1996-09-17 | 1998-04-10 | Toshiba Corp | 強誘電体不揮発性メモリ |
| KR100279297B1 (ko) * | 1998-06-20 | 2001-02-01 | 윤종용 | 반도체 장치 및 그의 제조 방법 |
| KR100349687B1 (ko) * | 1999-12-28 | 2002-08-22 | 주식회사 하이닉스반도체 | 강유전체 캐패시터 및 그의 제조 방법 |
| US6885081B2 (en) | 2000-11-13 | 2005-04-26 | Sharp Kabushiki Kaisha | Semiconductor capacitor device having reduced voltage dependence |
| JP3586638B2 (ja) * | 2000-11-13 | 2004-11-10 | シャープ株式会社 | 半導体容量装置 |
| JP2002217381A (ja) | 2000-11-20 | 2002-08-02 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| KR100389032B1 (ko) * | 2000-11-21 | 2003-06-25 | 삼성전자주식회사 | 강유전체 메모리 장치 및 그의 제조 방법 |
| KR100662504B1 (ko) * | 2001-06-23 | 2007-01-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 캐패시터 및 그 제조방법 |
| JP2003060054A (ja) * | 2001-08-10 | 2003-02-28 | Rohm Co Ltd | 強誘電体キャパシタを有する半導体装置 |
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| JP2019169574A (ja) | 2018-03-23 | 2019-10-03 | 東芝メモリ株式会社 | 半導体記憶装置 |
-
1994
- 1994-03-15 JP JP04435794A patent/JP3299837B2/ja not_active Expired - Fee Related
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| JPH0786528A (ja) | 1995-03-31 |
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