JPH08273373A

JPH08273373A - 半導体記憶装置とその動作方法

Info

Publication number: JPH08273373A
Application number: JP7073908A
Authority: JP
Inventors: Osamu Hanagasaki; 治花ケ崎
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1995-03-30
Filing date: 1995-03-30
Publication date: 1996-10-18

Abstract

(57)【要約】【目的】不揮発性メモリと揮発性メモリ機能を併せ持
つ半導体記憶装置を提供する。また、強誘電体キャパシ
タの疲労の少ない半導体記憶装置を提供する。【構成】３個のトランジスタと１個の強誘電体キャパ
シタを有し、蓄積ノードを構成する。強誘電体キャパシ
タは、蓄積ノードとプレート線間に接続される。強誘電
体キャパシタの両電極間にかかる電位を調整すること
で、キャパシタの分極反転が発生しない条件でのＤＲＡ
Ｍ動作と、分極反転を伴う不揮発性メモリ動作が可能と
なる。必要に応じてＤＲＡＭ動作と不揮発性動作を使い
分けることで、分極反転の回数を減らし、強誘電体キャ
パシタの疲労を抑制する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリに関し、
特にダイナミックなランダムアクセスが可能なメモリに
関する。

【０００２】

【従来の技術】今日用いられているメモリの種類には、
大きく分けて、不揮発性メモリと揮発性メモリがある。
不揮発性メモリとは、電源が切断され、電力等のエネル
ギーを供給しなくても書き込まれた記憶内容が消失しな
いメモリであり、例えばフラッシュメモリ、磁気テープ
や磁気フロッピーディスクである。

【０００３】揮発性メモリとは、電源が切断されると記
憶内容が消失してしまうメモリであり、例えばスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）やダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）といった半導体
メモリである。

【０００４】ＤＲＡＭは、比較的シンプルなメモリ構造
を有し、高集積化が可能であり、今日のデータ処理装置
では重要な半導体メモリである。しかし揮発性メモリで
ある為、記憶を維持する為には、電源を投入し続ける必
要がある。

【０００５】最近、半導体メモリのキャパシタとして強
誘電体膜を一対の電極間に挟んだ強誘電体キャパシタを
用いることで、揮発性メモリに不揮発性メモリの利点を
付加する試みがなされている。

【０００６】強誘電体キャパシタの両電極間に電圧をか
けると、強誘電体膜は誘電分極を起こし、図４（Ａ）、
図４（Ｂ）に示すように双極子が電界Ｅの向きに配列
し、二つの電極に電荷（＋ｑ、−ｑ）が発生する。この
強誘電体キャパシタの分極状態は、印加電圧の変化に対
し図３（Ａ）に示すようなヒステリシスループを示す。
強誘電体キャパシタにかかる電圧を０Ｖ、即ち電源を切
断しても、残留分極＋Ｐｒ（Ｂ点）、もしくは−Ｐｒ
（Ｄ点）が残り、分極の向きはそのまま保存される。点
Ｂの分極状態は図４（Ａ）、点Ｄの分極状態は図４
（Ｂ）に示す。双極子は電界の方向に沿って配列し、電
界の方向とは逆向きの分極を示す。図４（Ａ）に示すよ
うに、各双極子が下側を＋極、上側を−極とする分極状
態を「上向きの分極状態」とする。その逆に、図４
（Ｂ）に示すように、下側を−極、上側を＋極とする分
極状態を「下向きの分極状態」とする。キャパシタ誘電
体の分極を相殺するように電極には逆極性の電荷が誘起
されている。この分極特性を不揮発性メモリとして利用
できる。

【０００７】現在、強誘電体キャパシタを用いた半導体
メモリとしては、１メモリセルに１トランジスタと１強
誘電体キャパシタを含む構成のＦＲＡＭ（ＲＡＭＴＲＯ
Ｍ社製品）が実用化されている。図６に、ＦＲＡＭの等
価回路を示す。ＦＲＡＭのメモリセルは、一個のトタン
ジスタと一個の強誘電体キャパシタを有し、その構成は
１トランジスタと１メモリセルから構成される一般的な
ＤＲＡＭ回路とほぼ等しい。図６に示すように、トラン
ジスタは、ワード線に接続された制御端子と、ビット線
に接続された一方の電流端子と蓄積ノード（ＳＴ）を構
成する他方の電流端子を有する。強誘電体キャパシタの
一方の電極は、蓄積ノードＳＴに接続されており、他方
の電極は、プレート線に接続されている。

【０００８】トランジスタの数が１個であるＦＲＡＭ回
路を用いてデータの書き込み／読み出しをする場合は、
蓄積ノードＳＴの電荷量の変化を「１」、「０」の判定
に用いる。即ち、強誘電体キャパシタの分極状態の変化
に伴う電極への電荷移動をデータの判定に用いる。

【０００９】図３（Ａ）を参照すると、分極の方向が反
転する点Ｂから点Ｃ、点Ｄから点Ａへの変化の際には電
荷移動量は大きく、分極方向の反転がない点Ｂから点
Ａ、点Ｄから点Ｃへの変化の際の電荷移動量は小さい。

【００１０】そこで、読み出しの際は、例えば点Ｄ→点
Ａのような分極反転を発生し、大きな電荷移動量が起こ
る場合を「０」とし、点Ｂ→点Ａのように分極反転が起
きず、電荷移動量が小さな場合を「１」として検出す
る。このＦＲＡＭ回路を用いたデータの読み出しは、破
壊読み出しである為、「０」を読みだすと分極状態は反
転して「１」状態となる。「０」のデータを書き込む時
は点Ｂ→Ｃ→Ｄ、読み出す時は点Ｄ→Ａ→Ｂにように動
作させる。すると、「０」の書き込み、読み出しの度に
分極状態が変化する。

【００１１】

【発明が解決しようとする課題】しかし、この分極反転
が数百万回と繰り返されると、強誘電体キャパシタは疲
労し、図３（Ｂ）に示すような、残留分極Ｐｒの値の小
さいヒステリシスループを示すようになってしまう。残
留分極の減少は、読み出し電流の減少を意味し、やがて
「１」、「０」の判定も困難となる。

【００１２】本発明の目的は、不揮発性メモリと揮発性
メモリ機能を併せ持つ半導体記憶装置を提供することで
ある。本発明の他の目的は、強誘電体キャパシタを有
し、かつ疲労の少ない半導体記憶装置を提供することで
ある。

【００１３】

【課題を解決するための手段】本発明の半導体記憶装置
は、蓄積ノードと、前記蓄積ノードに接続された一方の
電流端子、他方の電流端子および制御端子を有する第１
のトランジスタと、前記蓄積ノードに接続された制御端
子と一対の電流端子を有する第２のトランジスタと、前
記第２のトランジスタの一方の電流端子に接続された一
方の電流端子と、他方の電流端子と制御端子を有する第
３のトランジスタと、一対の電極を有し、その一方の電
極が前記蓄積ノードに接続されておりかつ他方の電極が
バイアス電圧を与えるプレート線に接続されている強誘
電体キャパシタと、を有するメモリセルを含む。

【００１４】また、本発明の半導体記憶装置の動作方法
は、上述のメモリセルを用いて、情報の書き込み、若し
くは読み出しを行う際に、前記蓄積ノードの電位にかか
わらず、強誘電体キャパシタが分極反転しない電位を前
記プレート線に印加し、蓄積ノードの電位変化を情報の
有無の判断に使用するＤＲＡＭ動作と、前記蓄積ノード
の電位によっては強誘電体キャパシタが分極反転を起こ
しうる電位を前記プレート線に印加し、分極の向きの反
転に伴う蓄積ノードの電荷の変化量を情報の有無の判断
に使用する不揮発性メモリ動作と、のいずれかの動作を
選択的に使用する。

【００１５】

【作用】第１のトランジスタを用いてデータを選択的に
強誘電体キャパシタに書き込み、これに伴う蓄積ノード
の電位変化を第２のトランジスタと第３のトランジスタ
を用いて増幅した電流として読みだすことができる。

【００１６】蓄積ノードの電位変化は分極状態にかかわ
らず可能である。分極状態の変化が小さくても電位が変
化すれば、データの「１」、「０」の判定が可能であ
る。よって、誘電体キャパシタに分極反転を起こさせな
い範囲でキャパシタにかかる電位を調整し、データの書
き込み／読み出しができる。また、蓄積ノードの放電に
よる電位の時間的減少は、第１のトランジスタを用いた
リフレッシュ動作で回復することができる。即ちＤＲＡ
Ｍ動作を行うことが可能となる。

【００１７】強誘電体キャパシタの一方の電極に接続さ
れたプレート線にかかる電位を調整し、強誘電体キャパ
シタの分極状態を反転させることもできる。電源供給を
絶って、蓄積ノードが放電しても強誘電体キャパシタ
は、いずれかの向きの残留分極を維持する。次の電圧印
加時、分極方向に応じて選択的に分極反転が生じる。分
極の反転は、蓄積ノードに大きな電荷移動を発生させ
る。よって、データの書き込みと読み出しの際、分極反
転が起こり得る電位の設定を行い、分極反転に伴う電荷
移動量を「１」、「０」の判定に用いることができる。
即ち、不揮発性メモリ動作を行うことができる。

【００１８】ＤＲＡＭ動作と不揮発性動作を選択するこ
とができ、不揮発性メモリ動作回数を抑制し、強誘電体
コンデンサの分極反転回数を減じることができる。

【００１９】

【実施例】以下、図面を参照して、本発明の実施例につ
いて説明する。１．等価回路図１に実施例のメモリセルの等価回路を示す。トランジ
スタＴ１の一方の電流端子は書き込みデータ信号線ＤＷ
に、制御端子は書き込み選択信号線ＳＷに、そして他方
の電流端子はトランジスタＴ２の制御端子にそれぞれ接
続される。

【００２０】トランジスタＴ１の他方の電流端子とトラ
ンジスタＴ２の制御端子の接続点は蓄積ノードＳＴを構
成し、蓄積ノードＳＴはさらに強誘電体キャパシタＣＦ
の一方の電極Ｘ１に接続される。蓄積ノードＳＴの電位
は、強誘電体キャパシタＣＦの一方の電極Ｘ１にかかる
電位となる。また、強誘電体キャパシタＣＦの他方の電
極Ｘ２はプレート線に接続される。

【００２１】トランジスタＴ２の一方の電流端子は接地
され、他方の電流端子は、トランジスタＴ３の一方の電
流端子に接続される。トランジスタＴ３の制御端子は読
み出し選択信号線ＳＲに、他方の電流端子は、読み出し
データ信号線ＤＲに接続される。

【００２２】２．メモリ動作上述したメモリセルの等価回路の動作について説明す
る。上述の回路を用いれば揮発性メモリ機能を有するＤ
ＲＡＭ動作と不揮発性メモリ動作を選択することができ
る。通常状態では、強誘電体キャパシタの分極反転を生
じさせない為、強誘電体キャパシタに単一極性の電圧が
印加されるように信号電位を調整して、ＤＲＡＭ動作を
行う。さらに、電源を切断する場合は、強誘電体キャパ
シタの分極の反転を伴う不揮発性のメモリデータの記憶
を行う。以下、各動作について図１の等価回路、図３
（Ａ）の強誘電体キャパシタの分極状態を参考に説明す
る。

【００２３】1)ＤＲＡＭ動作ＤＲＡＭ動作における各トランジスタの役割は、３個の
トランジスタを用いた一般的なＤＲＡＭの場合とほぼ同
じように考えることができる。トランジスタＴ１は、デ
ータを強誘電体キャパシタＣＦに書き込む為の書き込み
選択用トランジスタであるとともに、強誘電体キャパシ
タに蓄積されたデータの減衰を補う為のリフレッシュ用
トランジスタとして機能する。

【００２４】トランジスタＴ１によって強誘電体キャパ
シタＣＦに書き込まれたデータは、センス用トランジス
タＴ２によって検知される。即ち、蓄積ノードＳＴの電
位によって、トランジスタＴ２が導通または、非導通の
状態となる。トランジスタＴ３は読み出し選択用トラン
ジスタである。読み出したデータは、トランジスタＴ
２、Ｔ３を経て増幅された読み出しデータ信号ＤＲとし
て取り出される。

【００２５】ＤＲＡＭ動作時においては、強誘電体キャ
パシタＣＦの一方の電極Ｘ１は、蓄積ノードＳＴに接続
されており、ＶＳＳ（０Ｖ）かＶＣＣ（５Ｖ）のいずれ
かの電位を採る。他方の電極Ｘ２に接続されたプレート
線はＧＮＤ電位に固定される。よって、強誘電体キャパ
シタＣＦの分極状態は、図３（Ａ）中の点Ａから点Ｂ間
のいずれかにあり、分極はいずれも上向きである。

【００２６】点Ａの位置は強誘電体キャパシタに充電を
行った状態で安定とはいえず、時間とともに強誘電体キ
ャパシタは放電し、電位は減衰し点Ｂの位置に変化す
る。よって、充電状態を維持する為にはトランジスタＴ
１によるリフレッシュの必要がある。なお、このような
充放電の間、強誘電体キャパシタの分極は同一方向であ
り、分極の変化はわずかである。従って強誘電体の疲労
は、ほとんど生じない。

【００２７】従来のような１個のトランジスタを用いた
ＦＲＡＭの回路構成では、電荷移動量をもって「１」、
「０」の検知を行う為、電荷移動量の少ないＡ→Ｂ間の
分極状態の変化を、「１」の判定に利用することは困難
である。しかし、上述の実施例の等価回路構成を用いれ
ば、蓄積ノードＳＴの電位をトランジスタＴ２、Ｔ３を
経て増幅した電流として取りだすことができる。分極反
転の発生しないＡ→Ｂ間の動作なので不揮発性は得られ
ないが、蓄積ノードＳＴの電位変化をＤＲＡＭ動作時の
メモリ動作の「１」、「０」の検知に用いることができ
る。

【００２８】勿論、Ａ→Ｂ間ではなく、Ｃ→Ｄ間の変化
に対応する蓄積ノードＳＴの電位変化をメモリ動作の
「１」、「０」の検知に用いることもできる。

【００２９】2)不揮発性メモリ動作不揮発性メモリ動作のデータ書き込みとデータ読み出し
は、トランジスタＴ１を用いていずれも行う。強誘電体
キャパシタの分極状態の変化に伴う電荷移動量を「１」
「０」の判定に用いる。

【００３０】不揮発性データの書き込みは、例えば電源
切断直前に行う。トランジスタＴ１をＯＮにし、蓄積ノ
ードＳＴをＶＣＣかＶＳＳのいずれかに固定した後、プ
レート線の電位を中間レベル（１／２ＶＣＣ）に持ち上
げる。蓄積ノードＳＴとプレート線ＰＬとの間に接続さ
れた強誘電体キャパシタは、印加電圧の極性に応じた分
極を示す。

【００３１】例えば、不揮発性メモリ動作に入る直前の
ＤＲＡＭ動作においては、強誘電体キャパシタが、図３
（Ａ）中の点Ｂと点Ａ間で示す上向きの分極状態を有す
るものと仮定する。ＤＲＡＭ動作で読み出したデータを
不揮発性メモリ動作で書き込む。

【００３２】データが「１」である場合、蓄積ノードＳ
Ｔの電位がＶＣＣに固定された後にプレート線の電位が
中間レベルに持ち上げられる。強誘電体キャパシタの分
極方向は、図３（Ａ）中の点Ａで示す上向きの分極状態
となる。

【００３３】データが「０」の場合、蓄積ノードＳＴの
電位がＶＳＳに固定された後にプレート線の電位が中間
レベルに持ち上げられる。強誘電体キャパシタの分極状
態は反転し、図３（Ａ）中の点Ｃで示す下向きの分極状
態となる。その後、印加電圧を解除しても、残留分極＋
Ｐｒ、または−Ｐｒが残る。

【００３４】不揮発性データの読み出しは、例えば電源
の立ち上げ直後に行う。プレート線をＬｏｗレベルに維
持し、書き込みデータ線ＤＷを正電圧（例えばＶＣＣ）
にプリチャージしてトランジスタＴ１をＯＮにする。こ
の際、強誘電体キャパシタの分極状態が反転すると、こ
れに伴い大きな電荷移動が発生する。この電荷がトラン
ジスタＴ１に接続された書き込みデータ線ＤＷに流れ、
このデータ線に接続されたセンスアンプで「０」が検出
される。

【００３５】例えば、電源切断時の強誘電体キャパシタ
に下向きの残留分極−Ｐｒが残っている場合は、上述の
読み出し動作により、分極の向きが上向きに反転し、大
きな電荷移動が生じる。

【００３６】電源切断時の強誘電体キャパシタに上向き
の残留分極＋Ｐｒが残っている場合は、上述の読み出し
動作により、分極の向きは、反転せず、電荷移動がほと
んど生じない。この場合は、上述のセンスアンプで
「１」が検出される。

【００３７】3)信号タイミングＤＲＡＭ動作と不揮発性メモリ動作を含む一連の入出力
信号のタイミングについて説明する。図２には、例えば
通常のＤＲＡＭ動作（ＤＲＡＭ１）から開始するタイミ
ングチャートを示す。

【００３８】動作モードの流れとしては、例えば図２に
示すように、通常のＤＲＡＭ動作（ＤＲＡＭ１）、メモ
リセル電源を切る直前の不揮発性メモリ動作（ＮＶ
１）、電源切断時（ｐｏｗｅｒｏｆｆ）、電源入力直
後の不揮発性メモリ動作（ＮＶ２）、通常のＤＲＡＭ動
作（ＤＲＡＭ２）再開の順に行われる。

【００３９】横軸は時間軸に相当する。動作単位により
時間軸をｔ１〜ｔ７に区分している。以下に、各時間区
分における各信号線の電位変化等について説明する。図
２に示したタイミングチャートには、上から順にトラン
ジスタＴ１のソースに接続された書き込みデータ信号線
「ＤＷ」、トランジスタＴ１の制御端子に接続された書
き込み選択信号線「ＳＷ」、強誘電体キャパシタＣＦの
一方の電極と同電位の蓄積ノード「ＳＴ」、および強誘
電体キャパシタＣＦの他方の電極に接続されたプレート
線「ＰＬ」のそれぞれにかかる電位、ならびに強誘電体
キャパシタの「分極の向き」、トランジスタＴ３のドレ
イン電極に接続される読み出しデータ信号線「ＤＲ」の
電位変化を示している。尚、図示していないが、トラン
ジスタＴ３のゲート電極に接続されている書き込み選択
信号線ＳＷは、常にＯＮ状態にあるものとする。

【００４０】・ＤＲＡＭ動作モード（ｔ１、ｔ２）まず、通常のＤＲＡＭ動作モード（ＤＲＡＭ１）の
「１」のデータを書き込む場合（ｔ１：ｗｒｉｔｅ１）
の、各信号の状態を説明する。書き込みデータ信号線Ｄ
Ｗに例えばＶＣＣ（５Ｖ）の電圧をかける。この時、強
誘電体キャパシタに接続されたプレート線の電位はＶＳ
Ｓで一定である。書き込み選択信号線ＳＷが「１」にな
ると、トランジスタＴ１がＯＮし、蓄積ノード（ＳＴ）
の電位は、書き込みデータ信号線ＤＷに入力された信号
ＶＣＣに応じて、電位が上昇しＶＣＣ電位に達する。こ
の時の強誘電体キャパシタの分極状態は、図３（Ａ）中
の点Ａの状態となる。分極の向きは上向き（ＵＰ）の状
態を維持する。

【００４１】また蓄積ノードＳＴの電位ＶＣＣに応じ
て、トランジスタＴ２がＯＮとなり、トランジスタＴ３
を通って読み出しデータ信号線ＤＲが接地電位に接続さ
れる。尚、強誘電体キャパシタのメモリデータをリフレ
ッシュするために、定期的に蓄積データが読み出され、
対応する電圧が繰り返し書き込まれる。

【００４２】続いてＤＲＡＭ動作モードの「０」のデー
タを書き込む場合（ｔ２：ｗｒｉｔｅ０）の各信号の状
態を説明する。書き込みデータ信号線ＤＷの電位はＶＳ
Ｓ（接地）とする。書き込み選択信号線ＳＷの電位が
「１」となると、トランジスタＴ１はＯＮし、蓄積ノー
ドＳＴの電位は、書き込みデータ信号線ＤＷの電位に従
って低下する。強誘電体キャパシタに接続されたプレー
ト線の電位は、ＶＳＳ（接地）で一定である。この時強
誘電体キャパシタの分極状態は、図３（Ａ）中の点Ｂに
相当する状態となる。分極の向きは上向きである。蓄積
ノードＳＴの電位に伴い、トランジスタＴ２は非導通状
態になり、読み出しデータ信号線ＤＲの電位は上がる。

【００４３】・不揮発性動作モード（ｔ３、ｔ４）電源を切る直前に、不揮発性メモリモードで書き込みを
行う（ｔ３：ＮＶ１）。例えばデータ「０」の書き込み
を行う際は（ＮＶｗｒｉｔｅ０）、書き込みデータ信号
線ＤＷをＶＳＳ（接地）レベルにし、プレート線の電位
を１／２ＶＣＣとする。蓄積ノード（ＳＴ）電位はＶＳ
Ｓとなり、強誘電体キャパシタが負極性の電界印加状態
となり分極状態は、図３（Ａ）中の点Ｂ→点Ｃに相当す
る移動をし、分極状態が反転する（ｕｐｔｏｄｏｗ
ｎ）。さらに、プレート線の電位をＶＳＳに戻すと、分
極状態は、図３（Ａ）中の点Ｃ→点Ｄに相当する移動を
示す。その後電源を切る。尚、データ「１」の書き込み
を行う場合は、書き込みデータ線ＤＷをＶＣＣレベルに
する。この時、分極の向きは、上向きのまま保持され
る。

【００４４】強誘電体キャパシタの図３（Ａ）中の点
Ｂ、Ｄの分極状態は安定であり、電源を落としても（ｔ
４）、強誘電体キャパシタの分極状態は維持される。

【００４５】・不揮発性動作モード（ｔ５、ｔ６）再び電源を入れる際、あらかじめプレート線は、ＶＳＳ
のまま書き込みデータ信号線ＤＷに１／２ＶＣＣをプリ
チャージする（ｔ５）。その後、強誘電体キャパシタに
残留している不揮発性メモリデータの読み出し（ｔ６：
ＮＶ２ｒｅａｄ０）を行う。

【００４６】書き込み選択信号線ＳＷに電圧を加え、ト
ランジスタＴ１をＯＮにする。これに伴い蓄積ノードＳ
Ｔの電位が１／２ＶＣＣレベルに引き上げられる。
「０」が記憶されている場合、強誘電体キャパシタの分
極状態は、保存されていた下向きの分極状態から上向き
の分極状態に分極反転を起こす。この分極の反転に伴う
電荷移動量に相当する電流が書き込みデータ線ＤＷから
メモリセルに流れ込み、電位がＶＳＳとなる。これに伴
い蓄積ノードＳＴもＶＳＳ（接地）レベルになる。

【００４７】書き込みデータ信号線ＤＷに流れた電荷移
動量は、この線に接続されたセンスアンプで検出され
る。１／２ＶＣＣにプリチャージされた書き込みデータ
信号線ＤＷは、センスアンプの働きにより、メモリセル
へ流れ込む電流が大きければＶＳＳレベルに、小さけれ
ばＶＣＣレベルに移行する。このように不揮発性メモリ
の読み出しは、破壊読み出しとなる。読み出しデータ信
号線ＤＲは、蓄積ノードＳＴの電位に対応して電位変化
を示す。

【００４８】もし電源を入れる際に、強誘電体キャパシ
タンスに上向きの分極が蓄積されていた場合は、上述と
同じ動作で、蓄積ノードＳＴの電位が１／２ＶＣＣレベ
ルに引き上げられても、分極方向は変わらない。電荷移
動量は小さく、センスアンプの働きで書き込みデータ信
号線ＤＷ、および蓄積ノードＳＴの電位は、ＶＣＣへと
移行する。以上の動作により記憶していたデータがＤＲ
ＡＭ動作モードとして再書き込みされる。読み出し後、
上向きの分極が保存される。

【００４９】・ＤＲＡＭ動作モード（ｔ７）この後は、上述のＤＲＡＭ１と同じ動作（ＤＲＡＭ２）
を繰り返し、通常のＤＲＡＭ動作に入る。図２には、
「１」を書き込む場合（ｗｒｉｔｅ１）を示す。この際
の信号波形は、ｔ１の「１」書き込みと同じである。

【００５０】上述の例では、メモリセルの電源を入力／
切断する際にのみ不揮発性メモリ動作をさせ、通常は分
極反転を伴わないＤＲＡＭ動作とした。このように分極
反転を生じる機会を限定することで強誘電体キャパシタ
の反転回数を大幅に減じることが可能となる。よって、
従来問題となっていた強誘電体キャパシタの分極反転回
数に伴う疲労の発生を抑制することができる。

【００５１】３．メモリセル構造上述のメモリセルを半導体基板上に形成した例を図５に
示す。例えば、Ｓｉの半導体基板表面領域１１には、３
つのトランジスタＴ１、Ｔ２、Ｔ３が形成される。これ
らのトランジスタは、例えばｎチャンネルのＭＯＳ型ト
ランジスタである。

【００５２】トランジスタＴ１は、例えばｐ型の基板表
面領域１１に形成され、反対の導電型（ｎ型）を有する
高濃度不純物拡散層１３ａ、１３ｂおよび、この高濃度
不純物拡散層１３ａ、１３ｂの間の基板表面に形成され
た薄いゲート酸化膜１４ａを挟むゲート電極１５ａから
構成される。

【００５３】Ｔ１がｎチャンネルＭＯＳトランジスタで
あれば、高濃度不純物拡散層は、例えばＰ（燐）等のイ
オン注入によって形成できる。またゲート酸化膜１４ａ
はＳｉＯ₂膜、ゲート電極１５ａは多結晶Ｓｉまたは多
結晶ＳｉとＷＳｉ等の高融点金属シリサイドとの積層電
極等の材料を用いることができる。

【００５４】このトランジスタＴ１のソース電極１６ａ
に接続される配線は、図１の等価回路に示すＤＷに相当
する。ゲート電極１５ａには、図示されないが、ＳＷに
相当する配線が接続される。また、ドレイン電極１６ｂ
は、強誘電体キャパシタの電極１９に接続される蓄積ノ
ードＳＴに相当する。

【００５５】トランジスタＴ２とトランジスタＴ３は、
例えばフィールド酸化膜１２を挟んで、トランジスタＴ
１とは反対側の半導体基板表面領域に形成される。トラ
ンジスタＴ２は、ゲート酸化膜１４ｂ、ゲート電極１５
ｂおよびこれらを挟んで基板表面領域に形成された高濃
度不純物拡散層である１３ｃ、１３ｄを有する。トラン
ジスタＴ２のソース領域に相当する１３ｃは電極１６ｃ
に接続される。トランジスタＴ２のゲート電極１５ｂ
は、図示されていないが蓄積ノードＳＴを構成するトラ
ンジスタＴ１のドレイン電極１６ｂに接続される。

【００５６】トランジスタＴ３は、トランジスタＴ２に
隣接して形成される。図５に示すようにトランジスタＴ
３のソース領域と、トランジスタＴ２のドレイン領域で
ある１３ｃとを共通に用いることもできる。図１に示し
た等価回路上、この２つの領域は同電位となるからであ
る。

【００５７】トランジスタＴ３のドレインである高濃度
不純物拡散層１３ｅに接続された電極１６ｄは、図１の
等価回路中のＤＲに相当する。また、ゲート電極１５ｃ
は、等価回路中のＳＲに相当する配線に接続される。
尚、トランジスタＴ２、Ｔ３もトランジスタＴ１と同様
な材料を用いて形成できる。

【００５８】強誘電体キャパシタ１８は、例えば図に示
すように３つのトランジスタを被覆するように形成され
たＳｉＯ₂膜や、ＰＳＧ（フォスフォシリケートガラ
ス）膜、ＢＰＳＧ（ボロンフォスフォシリケートガラ
ス）膜、ＳＯＧ（スピンオングラス）膜等からなる層間
絶縁膜２０の表面上に形成することができる。強誘電体
キャパシタは、強誘電体膜を電極で挟んだものであり、
一方の電極１９はトランジスタＴ１のドレイン電極１６
ｂと接続され、他方の電極１７は、図示されていないが
プレート線に接続される。

【００５９】強誘電体膜としては、例えばＰＺＴ（Ｐｂ
Ｚｒ_1-XＴｉ_XＯ₃：チタン酸鉛ジルコニウム）やＢａ
ＴｉＯ₃（チタン酸バリウム）等の材料を用いることが
できる。また、電極としてはＰｔ等の貴金属材料を用い
る。

【００６０】さらに、強誘電体キャパシタを含めて基板
表面を覆うように、層間絶縁膜２０上にさらに厚い層間
絶縁膜２１が全体に形成される。各電極は、層間絶縁膜
２０、２１に設けられたそれぞれのコンタクトホールを
介して必要な電極間の接続を行うと共に、ＤＷ、ＳＷ、
ＳＲ、ＤＲ、プレート線に相当する各配線はメモリセル
外部に引き出される。配線層にはＡｌ／Ｓｉ／Ｃｕ等の
３組成からなるＡｌ合金や、あるいは、ＷＳｉ等のバリ
アメタルを下地層に用いたもの等を使用できる。

【００６１】上述のメモリセル構成では、トランジスタ
Ｔ２とＴ３のソース／ドレイン領域を共通に用いてい
る。また、フィールド酸化膜膜上に強誘電体キャパシタ
を形成している。このような構成にすることでメモリセ
ル面積を小型化できる。しかし、半導体装置の構成は、
上述の構成に限るものではなく、図１に示した等価回路
を満足できる構成であればよい。

【００６２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【００６３】

【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、ＤＲＡＭ動作と不揮発性メモリ動作を
使い分けることができる。

【００６４】通常の使用時においてはＤＲＡＭ動作を用
い、電源の切断直前と電源の入力直後等の限定された場
合のみに不揮発性メモリの動作を行うことにより、強誘
電体メモリの分極の向きの反転回数を大幅に減らすこと
ができる。これにより、強誘電体キャパシタの疲労の発
生を抑制し、メモリセルの寿命を延ばすことが可能とな
る。

【図面の簡単な説明】

【図１】実施例の回路構成図である。

【図２】実施例の信号タイミングを示す図である。

【図３】強誘電体キャパシタの分極特性を示す図であ
る。

【図４】強誘電体キャパシタの分極状態を示す断面図で
ある。

【図５】実施例のメモリセルの断面図である。

【図６】従来のＦＲＡＭの回路構成図である。

【符号の説明】

Ｔ１、Ｔ２、Ｔ３・・・トランジスタ、ＳＴ・・・蓄積
ノード、ＣＦ・・・強誘電体キャパシタ、ＳＲ・・・読
み出し選択線、ＳＷ・・・書き込み選択線、ＤＲ・・・
読み出しデータ線、ＤＷ・・・書き込みデータ線、１１
・・・基板表面領域、１２・・・フィールド酸化膜、１
３ａ〜１３ｅ・・・高濃度不純物拡散層、１４ａ〜１４
ｃ・・・ゲート酸化膜、１５ａ〜１５ｃ・・・ゲート電
極、１６ａ〜１６ｄ・・・電極、１７、１９・・・電
極、１８・・・強誘電体膜、２０、２１・・・層間絶縁
膜

Claims

【特許請求の範囲】

【請求項１】蓄積ノードと、前記蓄積ノードに接続された一方の電流端子、他方の電
流端子および制御端子を有する第１のトランジスタと、前記蓄積ノードに接続された制御端子と一対の電流端子
を有する第２のトランジスタと、前記第２のトランジスタの一方の電流端子に接続された
一方の電流端子と、他方の電流端子と制御端子を有する
第３のトランジスタと、一対の電極を有し、その一方の電極が前記蓄積ノードに
接続されておりかつ他方の電極がバイアス電圧を与える
プレート線に接続されている強誘電体キャパシタと、を
有するメモリセルを含む半導体記憶装置。
【請求項２】さらに、前記第１のトランジスタの制御
端子が、書き込み選択信号を与える書き込み選択線に接
続されており、前記第１のトランジスタの一方の電流端子が、書き込み
データを与える書き込みデータ線に接続されており、前記第２のトランジスタの他方の電流端子が接地され、さらに、前記第３のトランジスタの他方の電流端子が、
読み出しデータを取り出す読み出しデータ線に接続され
ており、前記第３のトランジスタの制御端子が、読み出
し選択信号を与える読み出し選択線に接続されている請
求項１に記載の半導体記憶装置。
【請求項３】蓄積ノードと、前記蓄積ノードに接続された一方の電流端子、他方の電
流端子および制御端子を有する第１のトランジスタと、前記蓄積ノードに接続された制御端子と一対の電流端子
を有する第２のトランジスタと、前記第２のトランジスタの一方の電流端子に接続された
電流端子と、他方の電流端子と制御端子を有する第３の
トランジスタと、一対の電極を有し、その一方の電極が前記蓄積ノードに
接続されておりかつ他方の電極がプレート線に接続され
ている強誘電体キャパシタと、を有するメモリセルを用
いて、情報の書き込み、若しくは読み出しを行う際に、前記蓄積ノードの電位にかかわらず、強誘電体キャパシ
タが分極反転しない電位を前記プレート線に印加し、蓄
積ノードの電位変化を情報の有無の判断に使用するＤＲ
ＡＭ動作と、前記蓄積ノードの電位によっては強誘電体キャパシタが
分極反転を起こしうる電位を前記プレート線に印加し、
分極の向きの反転に伴う蓄積ノードの電荷の変化量を情
報の有無の判断に使用する不揮発性メモリ動作と、のいずれかの動作を選択的に使用する半導体記憶装置の
動作方法。
【請求項４】前記不揮発性メモリ動作を使用し情報を
書き込む際、前記蓄積ノードが採りうるＨｉレベルの電
位とＬｏｗレベルの電位の中間の電位を前記プレート線
に印加する請求項３に記載の半導体記憶装置の動作方
法。
【請求項５】前記不揮発性メモリ動作を使用し情報を
読み出す際、前記プレート線を前記蓄積ノードが採りう
るＨｉレベルおよびＬｏｗレベルの一方の電位に固定
し、前記第１のトランジスタをＯＮさせることによって
生じる前記第１のトランジスタの前記他方の電流端子に
流れ込む電流を検出する請求項３もしくは４に記載の半
導体記憶装置の動作方法。
【請求項６】前記メモリセルの電源が切断される直前
に、前記不揮発性メモリ動作を使用し、情報を書き込
み、前記メモリセルの電源が入力された直後に、前記不揮発
性メモリ動作を用いて情報の読み出しを行い、これ以外の電源入力時は、前記ＤＲＡＭ動作を行う請求
項３から５のいずれかに記載の半導体記憶装置の動作方
法。
【請求項７】半導体基板表面領域に形成された、ゲー
ト電極、ソース電極、およびドレイン電極を有する第１
のトランジスタと、前記半導体基板表面領域に、前記第１のトランジスタを
囲んで形成されたフィールド酸化膜と、前記フィールド酸化膜の外部の前記半導体基板表面領域
に形成された、ゲート電極、ソース電極、およびドレイ
ン電極を有する第２のトランジスタと、前記第２のトランジスタに隣接して前記半導体基板表面
領域に形成された、ゲート電極、ドレイン電極、および
ソース電極を有する第３のトランジスタと、前記第１から第３のトランジスタを覆うように形成され
た第１の層間絶縁膜と、前記第１の層間絶縁膜の表面上に形成された一対の電極
を有する強誘電体キャパシタと、前記強誘電体キャパシタを覆うように形成された第２の
層間絶縁膜と、前記強誘電体キャパシタの第１の電極と前記第１のトラ
ンジスタのドレイン電極を接続する配線と、前記強誘電体キャパシタの第１の電極と前記第２のトラ
ンジスタのゲート電極を接続する配線と、前記第１のトランジスタのゲート電極を、書き込み選択
信号を与える書き込み選択線に接続する配線と、前記第１のトランジスタのソース電極を、書き込みデー
タを与える書き込みデータ線に接続する配線と、前記第２のトランジスタのソース電極を接地する配線
と、前記第３のトランジスタのゲート電極を、読み出し選択
信号を与える読み出し選択線に接続する配線と、前記第３のトランジスタのドレイン電極を、読み出しデ
ータ信号を取り出す読み出しデータ線に接続する配線
と、を有する半導体記憶装置。