CN109313920A - 铁电存储器单元恢复 - Google Patents

铁电存储器单元恢复 Download PDF

Info

Publication number
CN109313920A
CN109313920A CN201780035857.9A CN201780035857A CN109313920A CN 109313920 A CN109313920 A CN 109313920A CN 201780035857 A CN201780035857 A CN 201780035857A CN 109313920 A CN109313920 A CN 109313920A
Authority
CN
China
Prior art keywords
voltage
storage unit
ferroelectric storage
ferroelectric
fatigue
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780035857.9A
Other languages
English (en)
Other versions
CN109313920B (zh
Inventor
M·马里亚尼
G·塞尔瓦利
A·洛卡泰利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN109313920A publication Critical patent/CN109313920A/zh
Application granted granted Critical
Publication of CN109313920B publication Critical patent/CN109313920B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2275—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2277—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2293—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2295—Protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2297—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

描述用于恢复疲劳的铁电存储器单元的方法、系统及装置。可将恢复电压施加到由于重复的存取(读取或写入)操作而疲劳的铁电存储器单元。所述恢复电压可具有大于存取电压的振幅，且可包含多个电压脉冲或一恒定电压。可在存储器阵列操作时在后台执行恢复操作，或可在主机装置未活跃地使用所述存储器阵列时执行所述恢复操作。可周期性地执行所述恢复操作，或者所述恢复操作可包含分布在数个例子当中的离散脉冲系列。

Description

铁电存储器单元恢复
交叉参考
本专利申请案主张马里亚尼(Mariani)等人的2016年6月10日提出申请的标题为“铁电存储器单元恢复”的第15/179,695号美国专利申请案的优先权，所述申请案指派给本受让人。
背景技术
下文一般来说涉及存储器装置，且更具体来说涉及疲劳的铁电存储器单元的恢复。
存储器装置广泛地用于将信息存储于例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置中。通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储多于两种状态。为存取所存储信息，电子装置可读取或感测存储器装置中的所存储状态。为存储信息，电子装置可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器及其它存储器装置。存储器装置可为易失性或非易失性的。非易失性存储器(例如，快闪存储器)可甚至在不存在外部电源的情况下存储数据达延长时间周期。易失性存储器装置(例如，DRAM)可随着时间而失去其所存储状态，除非其由外部电源周期性地刷新。举例来说，二进制存储器装置可包含经充电或经放电电容器。然而，经充电电容器可随着时间而通过泄漏电流被放电，从而导致所存储信息的丢失。易失性存储器的特定特征可提供性能优点，例如较快读取或写入速度，同时非易失性存储器的特征(例如在不具有周期性刷新的情况下存储数据的能力)可为有利的。
FeRAM可使用与易失性存储器类似的装置架构，但可由于使用铁电电容器作为存储装置而具有非易失性性质。因此，与其它非易失性及易失性存储器装置相比较，FeRAM装置可已改进了性能。然而，FeRAM单元的性能可随着其寿命而降级。举例来说，铁电材料可由于在正常操作期间对存储器单元执行的读取或写入操作而经历疲劳。疲劳的铁电材料可降低FeRAM单元存储电荷的能力，此可使存储器单元不能操作。
附图说明
本发明在本文中参考且包含以下各图：
图1图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的实例性存储器阵列；
图2图解说明根据本发明的各种实施例的支持因疲劳而进行的恢复的存储器单元的实例性电路；
图3图解说明根据本发明的各种实施例的原始铁电存储器单元及疲劳的铁电存储器单元的实例性迟滞曲线图；
图4图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的实例性恢复操作；
图5图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的实例性分布式操作；
图6图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的实例性铁电存储器阵列的框图；
图7图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的实例性铁电存储器阵列的框图；
图8图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的系统(包含存储器阵列)；及
图9是图解说明根据本发明的各种实施例的用于疲劳的铁电存储器单元的恢复的一或若干方法的流程图。
具体实施方式
疲劳的铁电存储器单元(包含遭受循环所引发疲劳的所述铁电存储器单元)可通过将恢复电压施加到所述存储器单元而恢复。所述恢复电压可具有大于循环电压(例如，用于对存储器单元进行读取或写入的电压)的振幅。所述恢复电压可包含多个电压脉冲或一恒定电压应力。为了最少化主机装置的操作的中断，可在存储器装置未被主机装置使用时的时间期间施加恢复操作，且可随着时间而分布或分解恢复操作。举例来说，可在主机装置通电或断电时执行恢复操作，或可在存储器阵列闲置时在后台发生所述恢复操作。
循环所引发疲劳可减少铁电存储器单元的剩余极化，所述剩余极化为在对存储器单元进行读取或写入之后仍存在的极化。由于存储于铁电存储器单元中的电荷与其剩余极化成比例，因此随着剩余极化减少而较少电荷存储于存储器单元中。如果剩余极化降到阈值以下，那么存储器阵列可不能够读取疲劳的存储器单元的逻辑值。也就是说，存储器阵列可并非足够敏感得而不能基于经减少电荷来确定逻辑状态。因此，存储器单元可被视为不能操作或非作用的(dead)。
恢复操作可通过复原存储器单元的剩余极化而抵消疲劳。举例来说，所施加恢复电压可改进或复原铁电材料的剩余极化。恢复操作的有效性可取决于恢复电压的振幅及其持续时间。在一些实例中，恢复操作可包含双极电压脉冲、单极电压脉冲或恒定电压。
下文在存储器阵列的上下文中进一步描述上文所介绍的本发明的特征。接着针对疲劳的铁电存储器单元的恢复及此类恢复操作的各种实施方案描述具体实例。通过与疲劳的铁电存储器单元的恢复有关的设备图式、系统图式及流程图进一步图解说明且参考所述设备图式、系统图式及流程图来进一步描述本发明的这些及其它特征。
图1图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的实例性存储器阵列100。存储器阵列100还可称为电子存储器设备。存储器阵列100包含可编程以存储不同状态的存储器单元105。每一存储器单元105可为可编程的以存储两种状态，表示为逻辑0及逻辑1。在一些情形中，存储器单元105经配置以存储多于两种逻辑状态。存储器单元105可包含用以存储表示可编程状态的电荷的电容器；举例来说，经充电及经放电电容器可分别表示两种逻辑状态。存储器单元105可包含具有铁电材料的电容器。铁电材料具有自发电极化—即，其在不存在电场的情况下具有非零极化。下文论述铁电存储器单元105的一些细节及优点。铁电电容器的不同电荷电平可表示不同逻辑状态。在使铁电存储器单元105循环(例如，通过读取或写入操作循环)时，其极化可由于疲劳而减少，从而减少所存储电荷。恢复操作可施加到存储器单元105以便复原其极化。
可通过激活或选择适当存取线110及数字线115而对存储器单元105执行例如读取及写入(即，循环)的操作。存取线110还可称为字线110且数字线115还可称为位线115。激活或选择字线110或数字线115可包含将电压施加到相应线。字线110及数字线115由导电材料制成。举例来说，其可由金属(例如铜、铝、金、钨等)、金属合金、其它导电材料或类似者制成。根据图1的实例，存储器单元105的每一行连接到单个字线110，且存储器单元105的每一列连接到单个数字线115。通过激活一个字线110及一个数字线115(例如，将电压施加到字线110或数字线115)，可在其交叉点(其可称为存储器单元的地址)处存取单个存储器单元105。每一存取操作可减少存储器单元105的剩余极化，且当存取操作数目随着使用而增加时，存储器单元105可由于疲劳而变得不能操作。
在一些架构中，可通过选择组件使单元的逻辑存储装置(例如，电容器)与数字线电隔离。字线110可连接到所述选择组件且可控制所述选择组件。举例来说，所述选择组件可为晶体管且字线110可连接到所述晶体管的栅极。激活字线110引起存储器单元105的电容器与其对应数字线115之间的电连接或闭合电路。接着可存取数字线以对存储器单元105进行读取或写入。可使用不包含晶体管作为选择装置的其它架构。举例来说，可使用交叉点存储器阵列架构。
可通过行解码器120及列解码器130控制存取存储器单元105。在一些实例中，行解码器120从存储器控制器140接收行地址且基于所接收行地址而激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。举例来说，存储器阵列100可包含多个字线110(标记为WL_1到WL_M)及多个数字线115(标记为DL_1到DL_N)，其中M及N取决于阵列大小。因此，通过激活字线110及数字线115，例如，WL_2及DL_3，可存取位于其交叉点处的存储器单元105。在一些情形中，恢复操作可施加到行、列、行或列的某一组合或整个阵列。在其它情形中，存储器阵列100可为存储器库，且恢复操作可施加到所述存储器库。
在存取之后，即刻可由感测组件125对存储器单元105进行读取或感测以确定存储器单元105的所存储状态。举例来说，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到其对应数字线115上。将铁电电容器放电可基于将铁电电容器偏置或将电压施加到铁电电容器。放电可引发数字线115的电压的改变，感测组件125可将所述电压与参考电压(未展示)进行比较以便确定存储器单元105的所存储状态。举例来说，如果数字线115具有高于参考电压的电压，那么感测组件125可确定存储器单元105中的所存储状态为逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器以便检测且放大信号的差，此可称为锁存。接着可通过列解码器130将存储器单元105的所检测逻辑状态作为输出135而输出。在一些情形中，感测操作可确定存储器单元105已达到疲劳阈值。举例来说，感测组件125可确定由于疲劳而引起的存储器单元105的所存储电荷的减少。接着可对存储器单元105执行恢复操作。
可通过激活相关字线110及数字线115而对存储器单元105进行设定或写入。如上文所论述，激活字线110会将存储器单元105的对应行电连接到其相应数字线115。通过在激活字线110时控制相关数字线115，可对存储器单元105进行写入—即，可将逻辑值存储于存储器单元105中。列解码器130可接受待写入到存储器单元105的数据，举例来说输入135。可通过跨越铁电电容器施加电压而对铁电存储器单元105进行写入。在一些实例中，可以类似方式施加恢复电压。也就是说，可通过激活相关字线110及数字线115而跨越铁电电容器施加恢复电压。在一些实例中，可使用板线施加恢复电压，如下文更详细地论述。
在一些存储器架构(例如DRAM)中，存储器单元105的单个存取操作可使其所存储逻辑状态降级或破坏其所存储逻辑状态，且可执行重写或刷新操作以将初始逻辑状态传回到存储器单元105。在DRAM中，举例来说，可在感测操作期间将电容器部分地或完全地放电，从而损坏所存储逻辑状态。因此，可在感测操作之后重写逻辑状态。另外，激活单个字线110可引起行中的所有存储器单元的放电；因此，可需要对行中的数个或所有存储器单元105进行重写。
包含DRAM的一些存储器架构可随着时间而失去其所存储状态，除非其由外部电源周期性地刷新。举例来说，经充电电容器可随着时间而通过泄漏电流被放电，从而导致所存储信息的丢失。这些所谓的易失性存储器装置的刷新速率对于DRAM阵列可为相对高的，例如，每秒数十次刷新操作，此可导致显著电力消耗。随着存储器阵列越来越大，经增加电力消耗可抑制存储器阵列的部署或操作(例如，电力供应、热产生、材料极限等)，尤其对于依赖于有限电源(例如电池)的移动装置。如下文所论述，铁电存储器单元105可具有相对于其它存储器架构可引起经改进性能的有益性质。通过对铁电存储器单元105执行恢复操作，可延长铁电存储器单元105的寿命。
存储器控制器140可通过各种组件(例如行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新、恢复等)。存储器控制器140可产生行地址信号及列地址信号以便激活所要字线110及数字线115。存储器控制器140还可产生且控制在存储器阵列100的操作期间使用的各种电压。一般来说，本文中所论述的所施加电压的振幅、形状或持续时间可经调整或变化且针对用于操作存储器阵列100的各种操作可为不同的。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；举例来说，可在其中所有存储器单元105或存储器单元105群组设定到单个逻辑状态的复位操作期间同时存取存储器阵列100的多个或所有单元。存储器控制器140还可在多个例子内分布恢复操作，此可帮助阻止主机装置的操作的破坏。
图2图解说明根据本发明的各种实施例的包含存储器单元105且支持疲劳的铁电存储器单元的恢复的实例性电路200。电路200包含铁电存储器单元105-a、字线110-a、数字线115-a及感测组件125-a，其分别可为如参考图1所描述的存储器单元105、字线110、数字线115及感测组件125的实例。存储器单元105-a可包含逻辑存储组件，例如具有第一板(单元板230)及第二板(单元底部215)的电容器205。单元板230及单元底部215可通过定位于其之间的铁电材料来以电容方式耦合。可在不改变存储器单元105-a的操作的情况下翻转单元板230及单元底部215的定向。电路200还包含选择组件220及参考信号225。在图2的实例中，可经由板线210存取单元板230且可经由数字线115-a存取单元底部215。如上文所描述，可通过将电容器205充电或放电而存储各种状态。可(举例来说)通过使用板线210或数字线115-a跨越铁电电容器205施加电压而将恢复操作施加到存储器单元105-a。
可通过操作在电路200中所表示的各种元件而读取或感测电容器205的所存储状态。电容器205可与数字线115-a进行电子通信。举例来说，在将选择组件220撤销激活时电容器205可与数字线115-a隔离，且在激活选择组件220时电容器205可连接到数字线115-a。激活选择组件220可称为选择存储器单元105-a。在一些情形中，选择组件220为晶体管且通过将电压施加到晶体管栅极而控制其操作，其中电压量值等于或大于晶体管的阈值的量值。字线110-a可激活选择组件220；举例来说，将施加到字线110-a的电压施加到晶体管栅极，从而连接电容器205与数字线115-a。在替代实施例中，可切换选择组件220及电容器205的位置，使得选择组件220连接在板线210与单元板230之间且使得电容器205位于数字线115-a与选择组件220的另一端子之间。在此实施例中，选择组件220可通过电容器205保持与数字线115-a进行电子通信。此配置可与用于读取及写入操作的替代定时及偏置相关联。
由于电容器205的板之间的铁电材料，且如下文更详细地论述，电容器205可不在连接到数字线115-a之后即刻放电。为感测由铁电电容器205存储的逻辑状态，可将字线110-a偏置以选择存储器单元105-a且可将电压施加到板线210。可在激活选择组件220之后施加此偏置，或可不断地将偏置施加到单元板230。将板线210偏置可引起跨越电容器205的电压差，此可产生电容器205上的所存储电荷的改变。所存储电荷的改变的量值可取决于电容器205的初始状态—例如，所存储的初始状态为逻辑1还是逻辑0。此可基于存储于电容器205上的电荷而引发数字线115-a的电压的改变，此可用于确定所存储逻辑状态
数字线115-a的电压的改变可取决于其本征电容—例如，在数字线115-a经激励时，一些有限电荷可存储于数字线115-a中且数字线的所得电压可取决于数字线115-a的本征电容。本征电容可取决于数字线115-a的物理特性，包含尺寸。数字线115-a可连接许多存储器单元105，因此数字线115-a可具有产生不可忽视电容(例如，大约微微法拉(pF))的长度。接着可通过感测组件125-a将数字线115-a的所得电压与参考信号225(例如，参考线的电压)进行比较以便确定存储器单元105-a中的所存储逻辑状态。随着存储器单元105-a疲劳，数字线115-a的所得电压可改变，因为较少电荷可存储于存储器单元105-a中。如此，所得数字线115-a电压可用于确定存储器单元105-a是否已达到其疲劳阈值。
感测组件125-a可包含各种晶体管或放大器以检测且放大信号的差，此可称为锁存。感测组件125-a可包含感测放大器，所述感测放大器接收数字线115-a的电压及参考信号225(其可为参考电压)且将数字线115-a的所述电压与参考信号225进行比较。感测组件125-a接着可锁存感测放大器的输出或数字线115-a的电压或两者。接着可(举例来说)通过列解码器130将存储器单元105-a的经锁存逻辑状态作为输出135而输出(参考图1)。
为对存储器单元105-a进行写入，可使用各种方法跨越电容器205施加电压。在一些实例中，可通过字线110-a激活选择组件220以便将电容器205电连接到数字线115-a。对于铁电电容器205，可通过控制单元板230(通过板线210)及单元底部215(通过数字线115-a)的电压而跨越电容器205施加电压以跨越电容器205施加正或负电压。
恢复操作也可跨越电容器205施加电压。举例来说，可激活选择组件220且可使用板线210及数字线115-a跨越电容器205施加电压。在一些实例中，板线210可连接到多个存储器单元105，且可将恢复操作施加到连接到板线210的每一存储器单元105。举例来说，板线210可共同连接到存储器单元105的行，且激励字线110-a可选择对应行中的所有存储器单元105，如图1中所描绘。因此，可通过激励单个字线110-a及板线210而恢复多个存储器单元105。
恢复操作可使用比在读取或写入操作期间使用的电压振幅大的电压振幅。在一些情形中，内部电路可用于形成较大恢复电压。在其它情形中，板线210可与不同于用于存储器单元存取操作的电压源的用于恢复的电压源进行电子通信。
图3图解说明根据本发明的各种实施例的支持疲劳恢复的铁电存储器单元的实例性迟滞曲线图。迟滞曲线图300描绘存储于铁电电容器(例如，图2的电容器205)上的电荷Q随电压差V而变。电荷与铁电材料的极化成比例。迟滞曲线图300-a展示铁电存储器单元105的实例性写入操作，且迟滞曲线图300-b将原始铁电存储器单元105与疲劳的铁电存储器单元105进行比较。
铁电材料由自发电极化表征，即，其在不存在电场的情况下维持非零电极化。实例性铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、钛酸铅锆(PZT)及钽酸锶铋(SBT)。本文中所描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化在铁电材料的表面处产生净电荷且通过电容器端子吸引相反电荷。因此，电荷存储于铁电材料与电容器端子的界面处。由于在不存在外部所施加电场的情况下可维持电极化达相对长时间(甚至无限期地)，因此与(举例来说)在DRAM阵列中所采用的电容器相比较，电荷泄漏可显著减少。此可减少对执行如上文针对一些DRAM架构所描述的刷新操作的需要。
可从电容器的单个端子的视角来理解迟滞曲线图300。通过实例方式，如果铁电材料具有负极化，那么正电荷在端子处积累。同样地，如果铁电材料具有正极化，那么负电荷在端子处积累。另外，应理解，迟滞曲线图300中的电压表示跨越电容器的电压差且为方向性的。举例来说，可通过将正电压施加到上述端子(例如，单元板230)且使第二端子(例如，单元底部215)维持在接地(或大致零伏特(0V))而实现正电压。可通过使上述端子维持在接地且将正电压施加到第二端子而施加负电压—即，可施加正电压以使上述端子负极化。类似地，可将两个正电压、两个负电压或正电压与负电压的任何组合施加到适当电容器端子以产生在迟滞曲线图300中所展示的电压差。
如迟滞曲线图300-a中所描绘，铁电材料可在具有零电压差的情况下维持正或负极化，从而产生两个可能带电状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，可在不失去理解或操作的情况下颠倒相应电荷状态的逻辑值。
可通过如下方式将逻辑0或1写入到存储器单元：通过施加电压而控制铁电材料的电极化及因此电容器端子上的电荷。举例来说，跨越电容器施加净正电压315引起电荷积累直到达到电荷状态305-a为止。在移除电压315之后，电荷状态305-a即刻遵循路径320直到其在零电压电势下达到电荷状态305为止。类似地，通过施加净负电压325而写入电荷状态310，此产生电荷状态310-a。在移除负电压325之后，电荷状态310-a遵循路径330直到其在零电压下达到电荷状态310为止。电荷状态305及310还可称为剩余极化(Pr)值，即，在移除外部偏置(例如，电压)之后仍存在的极化(或电荷)。
为读取或感测铁电电容器的所存储状态，可跨越电容器施加电压。作为回应，所存储电荷Q改变，且改变的程度取决于初始电荷状态—即，最后所存储电荷(Q)取决于最初存储电荷状态305-b还是310-b。在一些情形中，最后所存储电荷可更改与存储器单元105进行电子通信的数字线的电压。通过将数字线电压与参考电压进行比较，可确定电容器的初始状态。
在一些情形中，读取操作可后续接着回写操作，其中将起初所存储的逻辑值写入到存储器单元105。也就是说，读取操作可破坏目标存储器单元105的起初所存储的逻辑值。读取过程可使用正电压，举例来说，可将电压315施加到存储器单元105，尽管可使用其它电压。如果起初存储逻辑1，那么读取电压可致使电荷状态310遵循迟滞曲线图300-a直到其达到(举例来说)电荷状态305-a，尽管其它位置可取决于精确感测方案而为可能的。在移除读取电压之后，电荷状态可不返回到其初始状态(电荷状态310)，而是其可遵循不同路径(举例来说，路径320)且停留在电荷状态305处。换句话说，逻辑1的读取操作可致使将逻辑0写入到存储器单元。因此，可执行回写操作以将初始所存储逻辑值传回到存储器单元。举例来说，可施加负电压(例如电压325)以回写初始逻辑1值。
如上文所提及，剩余极化可随着施加到铁电存储器单元105的循环或存取操作数目而减少。迟滞曲线图300-b将原始铁电存储器单元105与疲劳的铁电存储器单元105进行比较。原始迟滞曲线图335(虚线)展示原始铁电存储器单元105的迟滞曲线图，而疲劳迟滞曲线图340(实线)展示疲劳的存储器单元105的迟滞曲线图。与原始迟滞曲线图335的剩余极化(由电荷状态305-a及310-a指示)相比较，疲劳迟滞曲线图具有较低剩余极化(由电荷状态305-b及310-b指示)。
每一存取操作可进一步使存储器单元疲劳；也就是说，电荷状态305-b及310-b两者的量值可继续减小。这可能影响感测或读取存储器单元105中的所存储逻辑状态的能力。对存储器单元105进行读取可包含将两个电荷状态305及310区分开。随着铁电电容器继续疲劳，电荷状态305与310之间的间距继续减小。在某一时刻，存储器阵列(例如，控制器、感测放大器等)可能不能够恰当地区别两种电荷状态—即，可能需要电荷状态305与310之间的最小间距来读取所存储逻辑状态。举例来说，电荷状态305-b与310-b之间的差可能不足以使感测组件125对存储器单元105进行读取。在一些情形中，取决于铁电材料，可在循环计数超过大致108个循环时发生疲劳极限，然而，其可取决于由存储器阵列使用的感测方案。举例来说，可直到1013个循环才发生疲劳极限。
恢复操作可改进或复原剩余极化且因此增加所存储电荷。举例来说，将恢复电压施加到疲劳的存储器单元105可使疲劳迟滞曲线图340复原到原始迟滞曲线图335，借此使剩余极化从电荷状态305-b及310-b分别增加到305-a及310-a。在一些情形中，可在达到疲劳阈值之前(举例来说，在1010个循环时)施加恢复操作。恢复操作可包含显著较少循环，举例来说，104到108，尽管其它值是可能的。
图4使用曲线图400-a、400-b及400-c图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的实例性恢复操作。曲线图400图解说明铁电存储器单元105随着时间的实例性电压循环。曲线图400包含存取操作405、恢复操作410及恢复测量操作415。
可在存储器装置的操作期间使存储器单元105循环—通过读取或写入。在某一阈值(例如，时间、循环数目、电荷感测以及其它)之后，可执行恢复操作410以改进存储器单元105的剩余极化，如上文参考图3所论述。在恢复操作之后，恢复测量操作415可确定恢复操作410的有效性。在一些情形中，可不执行恢复测量操作415；也就是说，可在恢复操作410之后开始正常循环。在其它情形中，恢复测量操作415可为存储器单元105的单个存取操作。
可将每一操作(存取操作405、恢复操作410、恢复测量操作415)施加到一或多个存储器单元105。举例来说，所述操作可表示施加到存储器单元105的行、列或各种行/列组合的相应操作。在一些情形中，可对整个存储器阵列100执行操作。在存取操作405期间，可在多个存取循环中的每一循环期间将第一电压施加到铁电存储器单元105。举例来说，施加第一电压可包含对铁电存储器单元105进行读取或写入。
在某一数目个存取操作之后，可基于在存取操作405期间施加第一电压而确定铁电存储器单元105达到疲劳阈值。所述疲劳阈值可基于其中铁电存储器单元105达到剩余极化阈值的存取循环的总数目，如上文参考图3所论述。
在一些情形中，确定存储器单元105达到疲劳阈值可包含检测若干个可能事件中的一者。举例来说，检测计时器超过阈值时间周期，其中所述阈值时间周期可基于达到疲劳阈值的时间。在一些情形中，所述达到疲劳阈值的时间可基于每一存取循环的持续时间(例如，基于存储器装置的平均操作或恒定存取操作的最坏情景的时间周期)。
在另一实例中，确定存储器单元105达到疲劳阈值可包含确定计数器超过阈值计数数目，其中针对多个存取循环中的每一存取循环使所述计数器递增。在一些情形中，所述阈值计数数目基于达成铁电存储器单元105的疲劳阈值的存取循环数目。在一些情形中，此可由用户预定或编程。
在另一实例中，确定存储器单元105达到疲劳阈值可包含检测未能基于在存取操作405期间施加具有比第一电压的振幅小的振幅的测试存取电压而感测存储器单元105。举例来说，较低存取电压可施加到铁电存储器单元105(例如，使用板线210)，此可致使数字线115具有较低电压，如参考图3所论述。由于较低数字线115电压，因此感测组件125可不能够对存储器单元105进行读取，且可起始恢复操作410。也就是说，铁电存储器单元105的疲劳阈值可基于存储于铁电存储器单元105中的电荷与和铁电存储器单元105及感测组件125进行电子通信的数字线115的电容之间的关系。通过使用具有小于典型存取电压的振幅的测试电压，存储器单元105可在其由于疲劳而出故障之前经复原，从而阻止存储器装置的操作的中断。
在一些实例中，确定存储器单元105达到疲劳阈值可包含检测未能基于比用于多个存取循环中的每一循环的感测窗小的测试感测窗而感测铁电存储器单元105。举例来说，所述测试感测窗可基于参考电压，且不同参考电压可用于修改所述测试感测窗的大小。
在一些实例中，检测铁电存储器单元105的损坏逻辑值的错误校正码可触发存储器单元105达到其疲劳阈值的确定。举例来说，感测组件125可不能够对存储器单元105进行读取且可由错误校正码校正未知逻辑值。其它事件可为可能的以确定存储器单元105是否达到其疲劳阈值。举例来说，可接收起始疲劳恢复操作的命令。在一些情形中，可在存储器阵列外部产生所述命令，例如系统请求。
在确定铁电存储器单元105达到其疲劳阈值之后，可(举例来说)在恢复操作410期间将第二电压施加到铁电存储器单元105。在一些情形中，第二电压的振幅可大于第一电压的振幅。可施加第二电压达基于铁电存储器单元的疲劳阈值的时间周期或重复次数。在一些实例中，第二电压的时间周期或重复次数基于第二电压的振幅。在一些情形中，每当在恢复操作410期间施加第二电压时可使计数器递增。
在一些实例中，可在复原逻辑状态的刷新操作期间将第二电压施加到铁电存储器单元105，其中基于施加第一电压而确定逻辑状态。举例来说，在存取操作405期间进行的读取操作可后续接着回写或刷新操作。可在回写操作期间施加第二电压(恢复操作410)。在一些实例中，可在刷新操作期间施加在较高电压或恒定电压应力下的数个循环。
在一些情形中，存储器阵列100包括装置(举例来说，移动装置或任何其它电子装置)的元件。可在包含装置通电、装置断电或装置连接到外部电力供应器中的至少一者的事件期间将在恢复操作410期间使用的第二电压施加到铁电存储器单元105。或者，存储器阵列100可(举例来说)从装置的另一元件接收起始恢复操作且施加第二电压的命令。此可减少恢复操作410对主机装置或其电源(例如，其电池)的操作的效应。在一些情形中，恢复操作410可为以固定速率施加的一串恢复循环—举例来说，在主机装置充电且连接到外部电源时。
在一些实例中，恢复操作410可施加到整个存储器阵列。在其它情形中，恢复操作410可施加到存储器阵列的子集。举例来说，可恢复存储器阵列的一部分同时阵列的其余部分正常操作，使得可在不影响主机装置的操作的情况下在后台发生恢复操作410。
在执行恢复操作410之后，可执行恢复测量操作415。举例来说，恢复测量操作415可确定恢复操作410是否使存储器单元105从疲劳效应复原。在一些情形中，此可包含测试存取操作，例如，读取操作。恢复测量操作415可确定在施加第二电压(即，在恢复操作410期间)之后存储于铁电存储器单元105中的电荷大于在施加第二电压之前存储于存储器单元105中的电荷。在一些情形中，确定可基于由存储器单元105产生的感测电压，如参考图3所描述。
曲线图400-a、400-b及400-c图解说明不同恢复操作410。曲线图400-a图解说明其中第二电压为多个双极电压脉冲的恢复操作410。在其它情形中，第二电压可为多个单极脉冲，如曲线图400-b的恢复操作410-a中所展示。在其它实例(例如曲线图400-c的恢复操作410-b)中，第二电压可为具有恒定振幅的电压。尽管在曲线图400-b及400-c中以正振幅来展示，但恢复操作410-a及410-b可使用负振幅。恢复脉冲数目可变化，举例来说，可使用104到108个循环，尽管其它值可为可能的。恢复操作400-b的时间周期可等于其中施加恢复操作410及410-a的电压脉冲的总时间周期。
恢复操作410的效应可取决于第二电压的振幅及脉冲数目或恒定电压的总时间长度。也就是说，具有较大振幅的脉冲可以较少脉冲或较短时间周期达成恢复。举例来说，可使用1.8V恢复电压振幅通过107个脉冲使因1.5V存取操作而疲劳的存储器单元105恢复。在另一实例中，可使用2.4V振幅通过104个脉冲使因1.5V存取操作而疲劳的存储器单元105恢复。其它存取及恢复振幅以及脉冲数目是可能的。
在一些实例中，恢复操作410可随着恢复循环数目变高而更有效。在其它实例中，与较快脉冲相比较，较慢恢复脉冲可改进恢复效应。恢复效果可为恢复循环(恢复操作410及410-a)或恒定振幅(恢复操作410-b)的总持续时间的函数。
在一些实例中，可在存储器装置的操作期间改变恢复操作410。举例来说，恢复操作410的振幅可随着存储器单元105的寿命而改变。举例来说，较晚恢复操作410可使用较大振幅来恢复存储器单元105。在一些情形中，脉冲数目或第二电压的时间周期也可改变，举例来说，可在存储器单元的寿命中较晚时候使用更多恢复脉冲。
图5使用曲线图500图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的实例性分布式恢复操作。曲线图500图解说明铁电存储器单元105随着时间的实例性电压循环，其可为参考图4的曲线图400的实例。曲线图500包含存取操作405-c及405-d以及恢复操作410-c、410-d及410-e，其可为如参考图4所论述的存取操作405及恢复操作410的实例。恢复操作410-c、410-d及410-e可使用如参考图4所论述的单极脉冲、双极脉冲或恒定振幅电压的任何组合。如图解说明，可在存储器单元105的操作期间分布恢复操作410。举例来说，可(举例来说)由于主机装置使用存储器阵列而中断恢复操作410，且可暂停恢复操作410。还可周期性地施加或执行恢复操作。每一存取或恢复操作可施加到存储器单元105的行、列或各种行/列组合，包含整个存储器阵列100。在一些情形中，可继恢复操作410之后施加恢复测量操作415，如参考图4所论述。
在存取操作405-c期间，可在多个存取循环中的每一循环期间将第一电压施加到铁电存储器单元105。举例来说，施加第一电压以存取铁电存储器单元105可包含对铁电存储器单元105进行读取或写入。
在某一数目个存取操作之后，可基于在存取操作405-c期间施加第一电压而确定铁电存储器单元105已达到疲劳阈值。在一些情形中，确定铁电存储器单元105已达到疲劳阈值可包含检测如参考图4所描述的若干个可能事件中的一者。
在确定铁电存储器单元105达到其疲劳阈值之后，可在恢复操作410-c期间将第二电压施加到铁电存储器单元105。在一些情形中，第二电压的振幅可大于第一电压的振幅。可施加第二电压达基于铁电存储器单元的疲劳阈值的时间周期或重复次数。在一些实例中，第二电压的所述时间周期或所述重复次数基于第二电压的振幅。
在一些情形中，可在多个恢复操作(例如恢复操作410-c、410-d及410-e)当中分布恢复操作410。也就是说，可在事件的多个例子期间施加第二电压达所述时间周期或所述重复次数，其中所述时间周期的子集或所述重复次数的子集与事件的每一例子相关联。举例来说，恢复操作410-c、410-d及410-e可表示事件的多个例子。在一些实例中，存储器阵列包括装置的元件，且事件可包含所述装置通电、所述装置断电或所述装置连接到外部电力供应器中的至少一者。或者，可在接收到执行恢复操作的命令(举例来说，接收到外部命令)之后执行恢复操作410。
存储器装置可在每一恢复操作410之间正常操作。举例来说，存取操作405-d可表示在于装置通电之后但当前未断电的时间周期期间存储器装置的操作。或者，存取操作405-d可表示在装置未连接到外部电力供应器时的操作。
在一些情形中，存取操作405-d可表示由存储器阵列接收存取阵列的内容的命令。举例来说，可基于接收到存取存储器阵列的请求而暂停第二电压的施加。在已完成存取操作之后，可继续恢复操作，如关于恢复操作410-e所展示。也就是说，可基于完成请求而继续第二电压的施加。
在恢复操作410-c、410-d及410-e期间，可每当施加第二电压时使计数器递增。举例来说，总恢复操作可包含某一预定数目个脉冲，且计数器可记录贯穿分布式恢复操作410的所施加脉冲的总数目。
图6图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的存储器阵列的框图600。存储器阵列100-a可称为电子存储器设备且包含存储器控制器140-a及存储器单元105-b(其可为参考图1及2所描述的存储器控制器140及存储器单元105的实例)。存储器单元105-b可为铁电存储器单元。存储器阵列100-a包含计数器605、计时器610及高速缓冲存储器615。高速缓冲存储器615可包含存储器单元105，其可为任何类型(举例来说，非易失性或易失性)的存储器单元，例如DRAM单元。
存储器阵列100-a可包含多个铁电存储器单元105-b。计数器605可为可基于对多个铁电存储器单元105-b中的至少一个铁电存储器单元105执行的疲劳恢复操作而复位的。在其它情形中，可替代计数器605而将计时器610复位。在一些情形中，存储器阵列100-a可包含包括存储器阵列的子集的多个存储器块，其中每一存储器块可与至少一个计数器605或计时器610相关联。
存储器控制器140-a可经配置以执行疲劳恢复操作。疲劳恢复操作可包含基于在多个存取循环内将第一电压施加到至少一个铁电存储器单元105-b而确定至少一个铁电存储器单元105-b已达到疲劳阈值。在一些实例中，存储器控制器140可接收指令其执行恢复操作的命令。疲劳恢复操作还可包含基于所述确定铁电存储器单元105-b已达到疲劳阈值而将第二电压施加到至少一个铁电存储器单元105-b，其中所述第二电压的振幅大于所述第一电压的振幅。可施加第二电压达基于铁电存储器单元105-b的疲劳阈值的时间周期或重复次数。在一些情形中，存储器控制器140-a可使计数器605递增或将计数器605复位，或其可启动计时器610或将计时器610复位。
在一些情形中，可在恢复其它存储器单元105的同时存取一些存储器单元105。举例来说，存储器控制器140-a还可在第一铁电存储器单元105的疲劳恢复操作期间对多个铁电存储器单元105-b中的第一铁电存储器单元105执行疲劳恢复操作且对所述多个铁电存储器单元中的第二铁电存储器单元105执行存取操作。
在一些实例中，在确定至少一个存储器单元105-b已达到其疲劳阈值之后，铁电存储器单元105-b的逻辑状态可存储于另一存储器单元105中，举例来说，存储于高速缓冲存储器615中，因为恢复操作可为破坏性的。在高速缓存之后，可将第二电压施加到铁电存储器单元105-b。在恢复操作之后，可确定所述另一存储器单元105(高速缓冲存储器615中)的逻辑状态且可将所述逻辑状态写入到经恢复铁电存储器单元105-b。可针对多个存储器单元105执行此操作。
在一些实例中，恢复操作可施加到多个存储器单元105。举例来说，存储器单元105-b可包含多个行，其中每一行包含与多个铁电存储器单元105进行电子通信的板线210。第二电压可施加到至少一个板线210，其中第二电压施加到与板线210进行电子通信的每一铁电存储器单元105。在一些情形中，第二电压可施加到多个板线210。
图7展示根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的存储器阵列100-b的框图700。存储器阵列100-b可称为电子存储器设备或电子电路且可包含存储器控制器140-b及存储器单元105-c(其可为参考图1、2及6所描述的存储器控制器140及存储器单元105的实例)。存储器控制器140-b可包含计数器605-a及计时器610-a，其可为参考图6的计数器605及计时器610的实例。存储器控制器140-b还包含偏置组件710及定时组件715且可操作如在图1到6中所描述的存储器阵列100-b。存储器控制器140-b可与字线110-b、数字线115-b、感测组件125-b及板线210-a(其可为参考图1或2所描述的字线110、数字线115、感测组件125及板线210的实例)进行电子通信。存储器阵列100-b还可包含参考组件720、锁存器725及端子730，其中端子730可与总线735进行电子通信。存储器阵列100-b的组件可彼此进行电子通信且可执行参考图1到6所描述的功能。在一些情形中，参考组件720、感测组件125-b及锁存器725可为存储器控制器140-b的组件。
存储器控制器140-b可经配置以通过将电压施加到所述各种节点而激活字线110-b、板线210-a或数字线115-b。举例来说，偏置组件710可经配置以施加用以操作存储器单元105-c的电压以进行读取、写入或执行如上文所描述的恢复操作。在一些情形中，存储器控制器140-b可包含行解码器、列解码器或两者，如参考图1所描述。此可使得存储器控制器140-b能够存取一或多个存储器单元105。偏置组件710还可提供用于参考组件720的电压源以便产生用于感测组件125-b的参考信号。另外，偏置组件710可提供用于感测组件125-b的操作的电压。
存储器阵列100-b可包含多个铁电存储器单元105-c。存储器阵列100-b还可包含与存储器阵列进行电子通信的多个导电端子730。在一些实例中，端子730可包含支持铁电存储器单元105-c的疲劳恢复操作的恢复端子。在一些实例中，所述疲劳恢复操作可包含基于确定铁电存储器单元105-c已达到疲劳阈值而施加到至少一个铁电存储器单元105-c的恢复电压。在一些实例中，恢复电压的振幅可大于存取电压的振幅，且可施加恢复电压达基于疲劳阈值的时间周期或重复次数。
在一些情形中，端子730可包含与第一电压供应器进行电子通信的第一电力端子。第一电压可用于施加存取电压且在铁电存储器单元105-c的存取操作期间可施加到存储器阵列100-b的铁电存储器单元105-c。端子730还可包含与第二电压供应器进行电子通信的第二电力端子。第二电压可用于施加恢复电压且在铁电存储器单元105-c的疲劳恢复操作期间可施加到铁电存储器单元105-c。
在一些实例中，疲劳恢复操作可包含经由恢复端子接收起始铁电存储器单元105-c的疲劳恢复操作的命令。举例来说，装置的另一元件可指导存储器阵列执行疲劳恢复操作。在一些情形中，命令可指示应恢复哪些存储器单元(例如，命令可含有待恢复的存储器单元的地址)。在一些情形中，可从控制器接收起始疲劳恢复操作的命令。可以特定间隔接收命令或可由特定事件(例如刷新操作或类似者)触发所述命令。
在一些情形中，疲劳恢复操作可包含可由用户或第三方(例如制造包含存储器阵列的装置的装置制造商)编程的参数。此类可编程参数可包含第二电压的时间周期或重复次数，或第二电压的振幅。其它可编程参数可包含其中达到疲劳阈值的阈值时间周期、其中达到疲劳阈值的阈值存取循环数目或测试窗大小。在一些情形中，可编程参数可包含确定哪些事件(例如在装置通电、断电或连接到外部电力供应器时)可施加疲劳恢复操作。
在一些情形中，存储器控制器140-b可使用定时组件715执行其操作。举例来说，定时组件715可控制各种字线选择或板偏置的定时(包含用于切换及电压施加的定时)以执行本文中所论述的存储器功能，例如读取、写入及恢复。在一些情形中，定时组件715可控制偏置组件710的操作。
参考组件720可包含各种组件以产生用于感测组件125-b的参考信号。参考组件720可包含经配置以产生参考信号的电路。在一些情形中，参考组件720可为其它铁电存储器单元105。在一些实例中，参考组件720可经配置以输出具有介于两个感测电压之间的值的电压，如参考图3所描述。或者，参考组件720可经设计以输出虚接地电压(即，大致0V)。
感测组件125-b可将来自存储器单元105-e的信号(通过数字线115-b)与来自参考组件720的参考信号进行比较。在确定逻辑状态之后，感测组件即刻可接着将输出存储于锁存器725中，其中可根据存储器阵列100-b为一部分的电子装置的操作使用其。在其它情形中，感测组件125-b可确定存储器单元105-c已达到疲劳阈值，其中铁电存储器单元105-c的疲劳阈值可基于存储于铁电存储器单元105-c中的电荷与和铁电存储器单元105-c及感测组件125-b进行电子通信的数字线115-b的电容之间的关系。
图8图解说明根据本发明的各种实施例的支持疲劳的铁电存储器单元的恢复的系统800。系统800包含装置805，装置805可为或包含印刷电路板以连接或物理地支撑各种组件。装置805包含存储器阵列100-d，其可为参考图1、6及7所描述的存储器阵列100的实例。存储器阵列100-c可含有存储器控制器140-c及存储器单元105-d，其可为参考图1、6及7所描述的存储器控制器140及参考图1、2、6及7所描述的存储器单元105的实例。装置805包含总线735-a，其可为参考图7的总线735的实例。装置805还可包含处理器810、BIOS组件815、外围组件820及输入/输出控制组件825。装置805的组件可通过总线735-a彼此进行电子通信。
处理器810可经配置以通过存储器控制器140-c操作存储器阵列100-a。在一些情形中，处理器810可执行参考图1及7所描述的存储器控制器140的功能。在其它情形中，存储器控制器140-c可集成到处理器810中。处理器810可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合，且处理器810可执行本文中所描述的各种功能，包含铁电存储器中的循环耗损的恢复。举例来说，处理器810可经配置以执行存储于存储器阵列100-c中的计算机可读指令以致使装置805执行各种功能或任务。在一些情形中，处理器810可将命令发送到存储器阵列100-c以便存取其所存储内容。存储器阵列100-c可基于所述命令而暂停恢复操作且可在执行所命令操作之后继续恢复操作。
BIOS组件815可为包含操作为固件的基本输入/输出系统(BIOS)的软件组件，所述软件组件可初始化且运行系统800的各种硬件组件。BIOS组件815还可管理处理器810与各种组件(例如，外围组件820、输入/输出控制组件825等)之间的数据流。BIOS组件815可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
外围组件820可为集成到装置805中的任何输入或输出装置，或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或者外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。
输入/输出控制组件825可管理处理器810与外围组件820、输入装置835或输出装置840之间的数据通信。输入/输出控制组件825还可管理未集成到装置805中的外围装置。在一些情形中，输入/输出控制组件825可表示到外部外围装置的物理连接或端口。
输入835可表示在装置805外部的将输入提供到装置805或其组件的装置或信号。此可包含用户接口或者与其它装置或在其它装置之间的接口。在一些情形中，输入835可为经由外围组件820与装置805介接或可由输入/输出控制组件825管理的外围装置。在一些实例中，输入835可使得用户能够对恢复操作进行编程。
输出840可表示在装置805外部的经配置以从装置805或其组件中的任何组件接收输出的装置或信号。输出840的实例可包含显示器、音频扬声器、打印装置、另一处理器或印刷电路板等。在一些情形中，输出840可以是经由外围组件820与装置805介接或可由输入/输出控制组件825管理的外围装置。
存储器控制器140-c、装置805及存储器阵列100-c的组件可由经设计以实施其功能的电路构成。此可包含经配置以实施本文中所描述的功能的各种电路元件，举例来说，导电线、晶体管、电容器、电感器、电阻器、放大器或者其它有源或非有源元件。
在一些实例中，存储器阵列100-c可包含用于在多个存取循环中的每一循环期间将第一电压施加到存储器阵列的铁电存储器单元的构件、用于至少部分地基于在所述多个存取循环内施加所述第一电压而确定所述铁电存储器单元已达到疲劳阈值的构件，及用于至少部分地基于确定所述铁电存储器单元已达到所述疲劳阈值而将第二电压施加到所述铁电存储器单元的构件，其中所述第二电压的振幅大于所述第一电压的振幅，且其中施加所述第二电压达至少部分地基于所述铁电存储器单元的所述疲劳阈值的时间周期或重复次数。
在一些实例中，存储器阵列100-c可包含用于至少部分地基于确定所述铁电存储器单元已达到所述疲劳阈值而确定所述铁电存储器单元的逻辑状态的构件。在一些实例中，存储器阵列100-c可包含用于将所述铁电存储器单元的所述逻辑状态存储于另一存储器单元中的构件，其中在将所述铁电存储器单元的所述逻辑状态存储于所述另一存储器单元中之后将所述第二电压施加到所述铁电存储器单元。
在一些实例中，存储器阵列100-c可包含用于在施加所述第二电压之后确定所述另一存储器单元的逻辑状态的构件。
在一些实例中，存储器阵列100-c可包含用于将所述另一存储器单元的所述逻辑状态写入到所述铁电存储器单元的构件。
在一些实例中，所述用于确定所述铁电存储器单元已达到存储器阵列100-c的所述疲劳阈值的构件可包含用于检测以下各项中的至少一者的构件：计时器超过阈值时间周期，其中所述阈值时间周期至少部分地基于达到所述疲劳阈值的时间；计数器超过阈值计数数目，其中针对所述多个存取循环中的每一存取循环使所述计数器递增；未能至少部分地基于施加具有比所述第一电压的所述振幅小的振幅的测试存取电压而感测所述铁电存储器单元；未能至少部分地基于比用于所述多个存取循环中的每一循环的感测窗小的测试感测窗而感测所述铁电存储器单元，其中所述测试感测窗至少部分地基于参考电压；或错误校正码，其检测所述铁电存储器单元的损坏逻辑值。
在一些实例中，所述用于确定所述铁电存储器单元已达到存储器阵列100-c的所述疲劳阈值的构件可包含用于接收执行疲劳恢复操作的命令的构件。
在一些实例中，所述用于施加所述第二电压达存储器阵列100-c的所述时间周期或所述重复次数的构件可包含用于在事件的多个例子期间施加所述第二电压的构件，其中所述时间周期的子集或所述重复次数的子集与所述事件的每一例子相关联。
在一些实例中，存储器阵列100-c可包含用于至少部分地基于接收到存取所述存储器阵列的请求而暂停所述第二电压的所述施加的构件。在一些实例中，存储器阵列100-c可包含用于至少部分地基于完成所述请求而继续所述第二电压的所述施加的构件。
在一些实例中，存储器阵列100-c可包含用于每当施加所述第二电压时使计数器递增的构件。
在一些实例中，存储器阵列100-c可包含用于在使逻辑状态复原的刷新操作期间将所述第二电压施加到所述铁电存储器单元的构件，其中至少部分地基于施加所述第一电压而确定所述逻辑状态。
在一些实例中，存储器阵列100-c可包含用于确定在施加所述第二电压之后存储于所述铁电存储器单元中的电荷大于在施加所述第二电压之前存储于所述铁电存储器单元中的电荷的构件，其中所述确定至少部分地基于由所述铁电存储器单元产生的感测电压。
在一些实例中，所述用于施加所述第一电压以存取存储器阵列100-c的铁电存储器单元的构件可包含用于对所述铁电存储器单元进行读取或对所述铁电存储器单元进行写入的构件。
在一些实例中，存储器阵列100-c可包含用于起始多个铁电存储器单元105-d中的铁电存储器单元105-d的疲劳恢复操作的构件。在一些实例中，存储器阵列100-a可包含用于至少部分地基于确定多个铁电存储器单元105-d中的铁电存储器单元105-d已满足疲劳阈值而将恢复电压施加到铁电存储器单元105-d的构件，其中所述恢复电压不同于存取操作的存取电压。在一些实例中，存储器阵列100-a可包含用于至少部分地基于所述确定铁电存储器单元105-d已满足所述疲劳阈值而确定铁电存储器单元105-d的逻辑状态的构件。在一些实例中，存储器阵列100-a可包含用于存储铁电存储器单元105-d的所述逻辑状态的构件，其中在存储铁电存储器单元105-d的所述逻辑状态之后将所述恢复电压施加到铁电存储器单元105-d。在一些实例中，存储器阵列100-a可包含用于在施加所述恢复电压之后将所述逻辑状态写入到铁电存储器单元105-d的构件。
图9展示图解说明根据本发明的各种实施例的用于疲劳的铁电存储器单元的恢复的方法900的流程图。可由存储器阵列100实施方法900的操作，如参考图1到7所描述。举例来说，可由如参考图1、6、7及8所描述的存储器控制器140执行方法900的操作。在一些实例中，存储器控制器140可执行代码集以控制存储器阵列100的功能元件从而执行下文所描述的功能。另外或替代地，存储器控制器140可使用专用硬件执行下文所描述的功能。
在框905处，所述方法可包含在多个存取循环中的每一循环期间将第一电压施加到铁电存储器单元，如参考图1到8所描述。在一些情形中，施加所述第一电压以存取所述铁电存储器单元包含对所述铁电存储器单元进行读取或写入。在特定实例中，可由如参考图1、6、7及8所描述的存储器控制器140执行或促进框905的操作。
在框910处，所述方法可包含基于在所述多个存取循环内施加所述第一电压而确定所述铁电存储器单元已达到疲劳阈值，如参考图1到8所描述。在一些实例中，确定所述铁电存储器单元已达到所述疲劳阈值包含检测如下各项中的至少一者：计时器超过阈值时间周期，其中所述阈值时间周期至少部分地基于达到所述疲劳阈值的时间；计数器超过阈值计数数目，其中针对所述多个存取循环中的每一存取循环使所述计数器递增；未能基于施加具有比所述第一电压的振幅小的振幅的测试存取电压而感测所述铁电存储器单元；未能基于比用于所述多个存取循环中的每一循环的感测窗小的测试感测窗而感测所述铁电存储器单元，其中所述测试感测窗至少部分地基于参考电压；或错误校正码，其检测所述铁电存储器单元的损坏逻辑值。在一些实例中，确定所述铁电存储器单元已达到所述疲劳阈值包含接收执行疲劳恢复操作的命令。在特定实例中，可由如参考图1、6、7及8所描述的存储器控制器140或者如参考图6及7所描述的计数器605或计时器610执行或促进框910的操作。
在框915处，所述方法可包含至少部分地基于确定所述铁电存储器单元已达到所述疲劳阈值而将第二电压施加到所述铁电存储器单元，其中所述第二电压的振幅大于所述第一电压的振幅，且其中施加所述第二电压达至少部分地基于所述铁电存储器单元的所述疲劳阈值的时间周期或重复次数，如参考图1到8所描述。
在一些实例中，所述第二电压包含多个双极电压脉冲、多个单极电压脉冲或具有恒定振幅的电压中的至少一者。所述第二电压的所述时间周期或所述重复次数可基于所述第二电压的所述振幅。在一些实例中，所述方法可包含每当施加所述第二电压时使计数器递增或在施加具有恒定振幅的电压时启动计时器。
在一些情形中，施加所述第二电压达所述时间周期或所述重复次数包含在事件的多个例子期间施加所述第二电压，其中所述时间周期的子集或所述重复次数的子集与所述事件的每一例子相关联。在一些实例中，所述方法可包含基于接收到存取所述存储器阵列的请求而暂停所述第二电压的所述施加及基于完成所述请求而继续所述第二电压的所述施加。
在所述方法的一些实例中，所述存储器阵列可为装置的元件，且将所述第二电压施加到所述铁电存储器单元可包含在包含以下各项中的至少一者的事件期间将所述第二电压施加到所述铁电存储器单元：所述装置通电、所述装置断电或所述装置连接到外部电力供应器。在特定实例中，可由如参考图1、6、7及8所描述的存储器控制器140执行或促进框915的操作。
在一些实例中，所述方法可包含基于确定所述铁电存储器单元已达到所述疲劳阈值而确定所述铁电存储器单元的逻辑状态及将所述铁电存储器单元的所述逻辑状态存储于另一存储器单元中，其中在将所述铁电存储器单元的所述逻辑状态存储于所述另一存储器单元中之后将所述第二电压施加到所述铁电存储器单元。所述方法可包含在施加所述第二电压之后确定所述另一存储器单元的逻辑状态及将所述另一存储器单元的所述逻辑状态写入到所述铁电存储器单元。
所述方法可包含在使逻辑状态复原的刷新操作期间将所述第二电压施加到所述铁电存储器单元，其中至少部分地基于施加所述第一电压而确定所述逻辑状态。
在一些实例中，所述存储器阵列包括多个行，其中所述多个行中的每一行包括与多个铁电存储器单元进行电子通信的板线。施加所述第二电压可包含将所述第二电压施加到至少一个板线，其中将所述第二电压施加到与所述板线进行电子通信的每一铁电存储器单元。在一些实例中，将所述第二电压施加到所述板线包含将所述第二电压施加到多个板线。
在所述方法的一些实例中，所述铁电存储器单元的所述疲劳阈值可基于存储于所述铁电存储器单元中的所述电荷与和所述铁电存储器单元及感测组件进行电子通信的数字线的电容之间的关系。在其它实例中，所述铁电存储器单元的所述疲劳阈值可基于其中所述铁电存储器单元达到剩余极化阈值的存取循环的总数目。
所述方法还可包含确定在施加所述第二电压之后存储于所述铁电存储器单元中的电荷大于在施加所述第二电压之前存储于所述铁电存储器单元中的电荷，其中所述确定基于由所述铁电存储器单元产生的感测电压。
因此，方法900可为用于操作存储器阵列以提供疲劳的铁电存储器单元的恢复的方法。应注意，方法900描述可能实施方案，且可重新布置或以其它方式修改操作及步骤使得其它实施方案是可能的。
举例来说，用于操作存储器阵列以提供疲劳的铁电存储器单元的恢复的方法可以各种组合包含以下特征中的至少一些特征。所述方法可包含至少部分地基于在存取操作期间存储器阵列的铁电存储器单元的第一电压而确定所述铁电存储器单元已满足疲劳阈值及至少部分地基于确定所述铁电存储器单元已满足所述疲劳阈值而将第二电压施加到所述铁电存储器单元，其中所述第二电压不同于所述第一电压。
一种用于操作存储器阵列以提供疲劳的铁电存储器单元的恢复的设备可以各种组合包含以下特征中的至少一些特征。所述设备可包含存储器单元及与所述存储器单元进行电子通信的存储器控制器，其中所述存储器单元可操作以至少部分地基于在存取操作期间存储器阵列的铁电存储器单元的第一电压而确定所述铁电存储器单元已满足疲劳阈值且至少部分地基于确定所述铁电存储器单元已满足所述疲劳阈值而将第二电压施加到所述铁电存储器单元，其中所述第二电压不同于所述第一电压。在一些实例中，所述设备可包含用于执行本文中所描述的功能中的每一者的构件。
所描述的方法及设备的一些实例可进一步包含用于至少部分地基于确定所述铁电存储器单元可已满足所述疲劳阈值而确定所述铁电存储器单元的逻辑状态的过程、特征、构件或指令。所描述的方法及设备的一些实例可进一步包含用于存储所述铁电存储器单元的所述逻辑状态的过程、特征、构件或指令，其中可在存储所述铁电存储器单元的所述逻辑状态之后将所述第二电压施加到所述铁电存储器单元。
所描述的方法及设备的一些实例可进一步包含用于在施加所述第二电压之后将所述逻辑状态写入到所述铁电存储器单元的过程、特征、构件或指令。
所描述的方法及设备的一些实例可进一步包含用于确定所述铁电存储器单元可已满足所述疲劳阈值的过程、特征、构件或指令，所述确定可至少部分地基于：检测计时器超过阈值时间周期，所述阈值时间周期可至少部分地基于满足所述疲劳阈值的时间。
所描述的方法及设备的一些实例可进一步包含用于确定所述铁电存储器单元可已满足所述疲劳阈值的过程、特征、构件或指令，所述确定可至少部分地基于：未能至少部分地基于施加具有比所述第一电压的振幅小的振幅的测试存取电压而感测所述铁电存储器单元；未能至少部分地基于可比用于多个存取循环中的每一循环的感测窗小的测试感测窗而感测所述铁电存储器单元，其中所述测试感测窗可至少部分地基于参考电压；或错误校正码，其检测所述铁电存储器单元的损坏逻辑值。
所描述的方法及设备的一些实例可进一步包含用于确定所述铁电存储器单元可已满足所述疲劳阈值的过程、特征、构件或指令，所述确定可至少部分地基于接收执行疲劳恢复操作的命令。
在所描述的方法及设备的一些实例中，所述存储器阵列包括装置的元件，且其中在所述装置通电、所述装置断电、所述装置连接到外部电力供应器或其组合期间发生将所述第二电压施加到所述铁电存储器单元。
在所描述的方法及设备的一些实例中，施加所述第二电压包括：在事件的多个例子期间以离散时间施加所述第二电压，其中时间周期或重复次数可与所述事件的每一例子相关联。
在所描述的方法及设备的一些实例中，所述存储器阵列包括与所述铁电存储器单元及第二铁电存储器单元进行电子通信的板线，且其中施加所述第二电压包括：将所述第二电压施加到所述板线，其中可至少部分地基于将所述第二电压施加到所述板线而将所述第二电压施加到可与所述板线进行电子通信的所述铁电存储器单元及所述第二铁电存储器单元。
在所描述的方法及设备的一些实例中，所述铁电存储器单元的所述疲劳阈值可至少部分地基于存储于所述铁电存储器单元中的电荷及与所述铁电存储器单元及感测组件进行电子通信的数字线的电容。
在所描述的方法及设备的一些实例中，所述铁电存储器单元的所述疲劳阈值可至少部分地基于其中所述铁电存储器单元可已达到剩余极化阈值的存取循环数目。
在所描述的方法及设备的一些实例中，所述第二电压的所述施加的时间周期或所述第二电压的所述施加的重复次数或两者可至少部分地基于所述第二电压的振幅。
在所描述的方法及设备的一些实例中，所述第二电压包括多个双极电压脉冲、多个单极电压脉冲或具有恒定振幅的电压中的至少一者。
在一个实施例中，一种装置或系统可包含：存储器阵列，其包含多个铁电存储器单元；存储器控制器，其可操作以：起始用于所述多个铁电存储器单元中的铁电存储器单元的疲劳恢复操作，且至少部分地基于确定所述铁电存储器单元已满足疲劳阈值而将恢复电压施加到所述多个铁电存储器单元中的所述铁电存储器单元，其中所述恢复电压不同于存取操作的存取电压。在一些实例中，所述装置或系统可包含用于执行本文中所描述的功能中的每一者的构件。
在所描述的装置或系统的一些实例中，可在存储所述铁电存储器单元的所述逻辑状态之后将所述恢复电压施加到所述铁电存储器单元。
在所描述的装置或系统的一些实例中，所述存储器控制器可进一步可操作以在施加所述恢复电压之后将所述逻辑状态写入到所述铁电存储器单元。
在另一实例中，一种操作存储器阵列以提供疲劳的铁电存储器单元的恢复的方法可以各种组合包含以下特征。所述方法可包含至少部分地基于已对铁电存储器单元执行的若干个存取操作而确定所述铁电存储器单元已满足疲劳阈值及至少部分地基于确定所述铁电存储器单元已满足所述疲劳阈值而将恢复电压施加到所述铁电存储器单元，其中所述恢复电压不同于在所述存取操作中的至少一些存取操作期间使用的存取电压。
一种用于操作存储器阵列以提供疲劳的铁电存储器单元的恢复的设备可以各种组合包含以下特征。所述设备可包含存储器单元及与所述存储器单元进行电子通信的存储器控制器，其中所述存储器单元可操作以至少部分地基于已对铁电存储器单元施加的若干个存取操作而确定所述铁电存储器单元已满足疲劳阈值及至少部分地基于确定所述铁电存储器单元已满足所述疲劳阈值而将恢复电压施加到所述铁电存储器单元，其中所述恢复电压不同于在所述存取操作中的至少一些存取操作期间使用的存取电压。在一些实例中，所述设备可包含用于执行本文中所描述的功能中的每一者的构件。
所描述的方法及设备的一些实例可进一步包含用于每当可对所述铁电存储器单元执行存取操作时使计数器递增的过程、特征、构件或指令，其中确定可满足所述疲劳阈值可至少部分地基于所述计数器。
所描述的方法及设备的一些实例可进一步包含用于给所述恢复电压加脉冲直到所述恢复电压的所述施加的重复次数满足恢复阈值为止的过程、特征、构件或指令，其中施加所述恢复电压可至少部分地基于所述恢复电压的所述加脉冲。
所描述的方法及设备的一些实例可进一步包含用于检测计数器超过阈值计数数目的过程、特征、构件或指令，其中可针对对所述铁电存储器单元执行的每一存取操作使所述计数器递增，其中确定所述铁电存储器单元可已满足所述疲劳阈值可至少部分地基于检测所述计数器超过所述阈值计数数目。
本文中的说明提供实例，且不限制权利要求书中所陈述的范围、适用性或实例。可在不背离本发明的范围的情况下在元件的功能及布置方面做出改变。各种实例可视情况省略、替代或添加各种程序步骤或组件。而且，可在其它实例中组合关于一些实例所描述的特征。
本文中关于附图所陈述的说明描述实例性配置且不表示可实施或在权利要求书的范围内的所有实例。如本文中所使用的术语“实例”、“示范性”及“实施例”意味“用作实例、例子或图解说明”，且并非“优选的”或“比其它实例有利的”。出于提供对所描述技术的理解的目的，详细说明包含具体细节。然而，可在无这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件当中进行区分的第二标签而区分同一类型的各种组件。当在说明书中使用第一参考标签时，说明可适用于具有相同第一参考标签的类似组件中的任一者而无论第二参考标签如何。
可使用各种不同技术中的任一者表示本文中所描述的信息及信号。举例来说，可贯穿以上说明提及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或粒子、光场或粒子或者其任一组合表示。一些图式可将信号图解说明为单个信号；然而，所属领域的技术人员将理解，所述信号可表示信号总线，其中所述总线可具有各种位宽度。
如本文中所使用，术语“虚接地”是指保持在大致零伏(0V)的电压但不与接地直接连接的电路的节点。因此，虚接地的电压可暂时波动且返回到大致0V从而处于稳定状态。可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施虚接地。其它实施方案也是可能的。“虚接地”或“经虚接地”意味连接到大致0V。
术语“电子通信”是指支持组件之间的电子流的所述组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。进行电子通信的组件可活跃地交换电子或信号(例如，在经激励电路中)，或者可不活跃地交换电子或信号(例如，在去激励电路中)但可经配置且可操作以在电路经激励之后即刻交换电子或信号。通过实例方式，经由开关(例如，晶体管)物理地连接的两个组件进行电子通信而不管开关的状态如何(即，断开还是闭合)。
术语“隔离”是指其中电子目前不能够在其之间流动的组件之间的关系；如果组件之间存在开路，那么所述组件彼此隔离。举例来说，通过开关物理地连接的两个组件可在开关断开时彼此隔离。
如本文中所使用，术语“短路”是指其中经由上述两个组件之间的单个中间组件的激活在组件之间建立导电路径的所述组件之间的关系。举例来说，短接到第二组件的第一组件可在闭合两个组件之间的开关时与第二组件交换电子。因此，短路可为达成电荷在进行电子通信的组件(或线路)之间流动的动态操作。
如关于物理值、信号或量所使用的术语“振幅”及“量值”可为同义的。
本文中所论述的包含存储器媒体100的装置可形成于半导体衬底(例如硅、锗、硅-锗合金、砷化镓、氮化镓等)上。在一些情形中，衬底为半导体晶片。在其它情形中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或在另一衬底上的外延半导体材料层。可通过使用包含但不限于磷、硼或砷的各种化学物种进行掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。
本文中所论述的一或若干晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。所述端子可通过导电材料(例如，金属)连接到其它电子元件。所述源极及漏极可为导电的且可包括经重掺杂(例如，简并)半导体区域。所述源极及漏极可由经轻掺杂半导体区域或沟道分开。如果沟道为n型(即，大多数载子为电子)，那么FET可称为n型FET。如果沟道为p型(即，大多数载子为空穴)，那么FET可称为p型FET。所述沟道可被绝缘栅极氧化物覆盖。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可致使沟道变得导电。晶体管在将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时可为“接通”或“激活的”。所述晶体管在将小于晶体管的阈值电压的电压施加到晶体管栅极时可为“关断”或“撤销激活的”。
可借助经设计以执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行在本文中关于本发明所描述的各种说明性块、组件及模块。通用处理器可为微处理器，但在替代方案中，所述处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可实施为运算装置的组合(例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合或任一其它此类配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中所描述的功能。如果在由处理器执行的软件中实施，那么所述功能可作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体发射。其它实例及实施方案也在本发明及所附权利要求书的范围内。举例来说，由于软件的性质，因此可使用由处理器执行的软件、硬件、固件、硬接线或这些各项中的任何者的组合来实施上文所描述的功能。实施功能的特征还可物理地位于各种位置处，包含经分布使得在不同物理位置处实施功能的部分。而且，如本文中(包含在权利要求书中)所使用，如项目列表(举例来说，前面为例如“…中的至少一者”或“…中的一或多者”的短语的项目列表)中所使用的“或”指示包含性列表，使得(举例来说)A、B或C中的至少一者的列表意味A或B或C或AB或AC或BC或ABC(即，A及B及C)。
计算机可读媒体包含非暂时性计算机存储媒体及包含促进将计算机程序从一个地方传送到另一地方的任一媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例而非限制的方式，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置或可用于携载或存储呈指令或数据结构形式的所要程式代码且可由通用或专用计算机或者通用或专用处理器存取的任何其它非暂时性媒体。
此外，任何连接恰当地称为计算机可读媒体。举例来说，如果使用同轴缆线、光纤缆线、双绞线、数字用户线(DSL)或例如红外线、无线电及微波等无线技术从网站、服务器或其它远程源传输软件，那么所述同轴缆线、光纤缆线、双绞线、数字用户线(DSL)或例如红外线、无线电及微波等无线技术均包含于媒体的定义中。如本文中所使用的磁盘及光盘包含CD、激光光盘、光学光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常以磁性方式复制数据而光盘借助激光以光学方式复制数据。以上各项的组合也包含于计算机可读媒体的范围内。
提供本文中的说明以使得所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将易于明了对本发明的各种修改，且本文中所界定的通用原理可应用于其它变化，此并不背离本发明的范围。因此，本发明将不限于本文中所描述的实例及设计，而是将被赋予与本文中所揭示的原理及新颖特征一致的最宽广范围。

Claims (35)

1.一种方法，其包括：
在多个存取循环中的每一循环期间将第一电压施加到存储器阵列的铁电存储器单元；
至少部分地基于在所述多个存取循环内施加所述第一电压而确定所述铁电存储器单元已达到疲劳阈值；及
至少部分地基于确定所述铁电存储器单元已达到所述疲劳阈值而将第二电压施加到所述铁电存储器单元，其中所述第二电压的振幅大于所述第一电压的振幅，且其中施加所述第二电压达至少部分地基于所述铁电存储器单元的所述疲劳阈值的时间周期或重复次数。
2.根据权利要求1所述的方法，其进一步包括：
至少部分地基于确定所述铁电存储器单元已达到所述疲劳阈值而确定所述铁电存储器单元的逻辑状态；及
将所述铁电存储器单元的所述逻辑状态存储于另一存储器单元中，其中在将所述铁电存储器单元的所述逻辑状态存储于所述另一存储器单元中之后将所述第二电压施加到所述铁电存储器单元。
3.根据权利要求2所述的方法，其进一步包括：
在施加所述第二电压之后确定所述另一存储器单元的逻辑状态；及
将所述另一存储器单元的所述逻辑状态写入到所述铁电存储器单元。
4.根据权利要求1所述的方法，其中确定所述铁电存储器单元已达到所述疲劳阈值包括：
检测以下各项中的至少一者：
计时器超过阈值时间周期，其中所述阈值时间周期至少部分地基于达到所述疲劳阈值的时间；
计数器超过阈值计数数目，其中针对所述多个存取循环中的每一存取循环使所述计数器递增；
未能至少部分地基于施加具有比所述第一电压的所述振幅小的振幅的测试存取电压而感测所述铁电存储器单元；
未能至少部分地基于比用于所述多个存取循环中的每一循环的感测窗小的测试感测窗而感测所述铁电存储器单元，其中所述测试感测窗至少部分地基于参考电压；或
错误校正码，其检测所述铁电存储器单元的损坏逻辑值。
5.根据权利要求1所述的方法，其中确定所述铁电存储器单元已达到所述疲劳阈值包括：
接收执行疲劳恢复操作的命令。
6.根据权利要求1所述的方法，其中所述存储器阵列包括装置的元件，且其中将所述第二电压施加到所述铁电存储器单元包括：
在包括以下各项中的至少一者的事件期间将所述第二电压施加到所述铁电存储器单元：
所述装置通电；
所述装置断电；或
所述装置连接到外部电力供应器。
7.根据权利要求1所述的方法，其中施加所述第二电压达所述时间周期或所述重复次数包括：
在事件的多个例子期间施加所述第二电压，其中所述时间周期的子集或所述重复次数的子集与所述事件的每一例子相关联。
8.根据权利要求1所述的方法，其进一步包括：
至少部分地基于接收到存取所述存储器阵列的请求而暂停所述第二电压的所述施加；及
至少部分地基于完成所述请求而继续所述第二电压的所述施加。
9.根据权利要求1所述的方法，其进一步包括：
每当施加所述第二电压时使计数器递增。
10.根据权利要求1所述的方法，其进一步包括：
在使逻辑状态复原的刷新操作期间将所述第二电压施加到所述铁电存储器单元，其中至少部分地基于施加所述第一电压而确定所述逻辑状态。
11.根据权利要求1所述的方法，其中所述存储器阵列包括多个行，其中所述多个行中的每一行包括与多个铁电存储器单元进行电子通信的板线，且其中施加所述第二电压包括：
将所述第二电压施加到至少一个板线，其中至少部分地基于将所述第二电压施加到所述至少一个板线而将所述第二电压施加到与所述板线进行电子通信的每一铁电存储器单元。
12.根据权利要求11所述的方法，其中将所述第二电压施加到所述板线包括：
将所述第二电压施加到多个板线。
13.根据权利要求1所述的方法，其中所述铁电存储器单元的所述疲劳阈值至少部分地基于存储于所述铁电存储器单元中的电荷与和所述铁电存储器单元及感测组件进行电子通信的数字线的电容之间的关系。
14.根据权利要求13所述的方法，其中所述铁电存储器单元的所述疲劳阈值至少部分地基于其中所述铁电存储器单元达到剩余极化阈值的存取循环的总数目。
15.根据权利要求1所述的方法，其进一步包括：
确定在施加所述第二电压之后存储于所述铁电存储器单元中的电荷大于在施加所述第二电压之前存储于所述铁电存储器单元中的电荷，其中所述确定至少部分地基于由所述铁电存储器单元产生的感测电压。
16.根据权利要求1所述的方法，其中所述第二电压的所述时间周期或所述重复次数至少部分地基于所述第二电压的所述振幅。
17.根据权利要求1所述的方法，其中施加所述第一电压以存取所述铁电存储器单元包括：
对所述铁电存储器单元进行读取或对所述铁电存储器单元进行写入。
18.根据权利要求1所述的方法，其中所述第二电压包括以下各项中的至少一者：
多个双极电压脉冲；
多个单极电压脉冲；或
具有恒定振幅的电压。
19.一种存储器装置，其包括：
存储器阵列，其包括多个铁电存储器单元；及
计数器，其可至少部分地基于对所述多个铁电存储器单元中的至少一个铁电存储器单元执行的疲劳恢复操作而复位。
20.根据权利要求19所述的存储器装置，其中所述存储器阵列包括多个存储器块，所述多个存储器块包括所述存储器阵列的子集，且其中所述多个存储器块中的每一存储器块与至少一个计数器相关联。
21.根据权利要求19所述的存储器装置，其进一步包括：
控制器，其经配置以执行所述疲劳恢复操作，其中所述疲劳恢复操作包括：
至少部分地基于在多个存取循环内将第一电压施加到所述至少一个铁电存储器单元而确定所述至少一个铁电存储器单元已达到疲劳阈值；及
至少部分地基于所述确定所述至少一个铁电存储器单元已达到所述疲劳阈值而将第二电压施加到所述至少一个铁电存储器单元，其中所述第二电压的振幅大于所述第一电压的振幅，且其中施加所述第二电压达至少部分地基于所述至少一个铁电存储器单元的所述疲劳阈值的时间周期或重复次数。
22.根据权利要求19所述的存储器装置，其进一步包括：
控制器，其经配置以：
对所述多个铁电存储器单元中的第一铁电存储器单元执行所述疲劳恢复操作；且
在所述第一铁电存储器单元的所述疲劳恢复操作期间对所述多个铁电存储器单元中的第二铁电存储器单元执行存取操作。
23.一种电子电路，其包括：
存储器阵列，其包括多个铁电存储器单元；
多个导电端子，其与所述存储器阵列进行电子通信；及
恢复端子，其支持所述多个铁电存储器单元的疲劳恢复操作，其中所述多个导电端子包括所述恢复端子，且其中所述疲劳恢复操作包括：
至少部分地基于确定所述多个铁电存储器单元中的至少一个铁电存储器单元已达到疲劳阈值而将恢复电压施加到所述至少一个铁电存储器单元，其中所述恢复电压的振幅大于存取电压的振幅，且其中施加所述恢复电压达至少部分地基于所述疲劳阈值的时间周期或重复次数。
24.根据权利要求23所述的电子电路，其中所述多个导电端子包括：
第一电力端子，其与第一电压供应器进行电子通信，所述第一电压供应器包括所述存取电压且在所述存储器阵列的铁电存储器单元的存取操作期间可施加到所述铁电存储器单元；及
第二电力端子，其与第二电压供应器进行电子通信，所述第二电压供应器包括所述恢复电压且在所述铁电存储器单元的所述疲劳恢复操作期间可施加到所述存储器阵列的所述铁电存储器单元。
25.根据权利要求23所述的电子电路，其中所述疲劳恢复操作包括：
经由所述恢复端子起始所述多个铁电存储器单元的所述疲劳恢复操作的信号。
26.根据权利要求23所述的电子电路，其中所述疲劳恢复操作包括可由用户编程的参数。
27.一种电子存储器设备，其包括：
用于在多个存取循环中的每一循环期间将第一电压施加到存储器阵列的铁电存储器单元的构件；
用于至少部分地基于在所述多个存取循环内施加所述第一电压而确定所述铁电存储器单元已达到疲劳阈值的构件；及
用于至少部分地基于确定所述铁电存储器单元已达到所述疲劳阈值而将第二电压施加到所述铁电存储器单元的构件，其中所述第二电压的振幅大于所述第一电压的振幅，且其中施加所述第二电压达至少部分地基于所述铁电存储器单元的所述疲劳阈值的时间周期或重复次数。
28.根据权利要求27所述的电子存储器设备，其进一步包括：
用于至少部分地基于确定所述铁电存储器单元已达到所述疲劳阈值而确定所述铁电存储器单元的逻辑状态的构件；及
用于将所述铁电存储器单元的所述逻辑状态存储于另一存储器单元中的构件，其中在将所述铁电存储器单元的所述逻辑状态存储于所述另一存储器单元中之后将所述第二电压施加到所述铁电存储器单元。
29.根据权利要求28所述的电子存储器设备，其进一步包括：
用于在施加所述第二电压之后确定所述另一存储器单元的逻辑状态的构件；及
用于将所述另一存储器单元的所述逻辑状态写入到所述铁电存储器单元的构件。
30.根据权利要求27所述的电子存储器设备，其中用于确定所述铁电存储器单元已达到所述疲劳阈值的构件包括：
用于检测以下各项中的至少一者的构件：
计时器超过阈值时间周期，其中所述阈值时间周期至少部分地基于达到所述疲劳阈值的时间；
计数器超过阈值计数数目，其中针对所述多个存取循环中的每一存取循环使所述计数器递增；
未能至少部分地基于施加具有比所述第一电压的所述振幅小的振幅的测试存取电压而感测所述铁电存储器单元；
未能至少部分地基于比用于所述多个存取循环中的每一循环的感测窗小的测试感测窗而感测所述铁电存储器单元，其中所述测试感测窗至少部分地基于参考电压；或
错误校正码，其检测所述铁电存储器单元的损坏逻辑值。
31.根据权利要求27所述的电子存储器设备，其中用于施加所述第二电压达所述时间周期或所述重复次数的构件包括：
用于在事件的多个例子期间施加所述第二电压的构件，其中所述时间周期的子集或所述重复次数的子集与所述事件的每一例子相关联。
32.根据权利要求27所述的电子存储器设备，其进一步包括：
用于至少部分地基于接收到存取所述存储器阵列的请求而暂停所述第二电压的所述施加的构件；及
用于至少部分地基于完成所述请求而继续所述第二电压的所述施加的构件。
33.根据权利要求27所述的电子存储器设备，其进一步包括：
用于每当施加所述第二电压时使计数器递增的构件。
34.根据权利要求27所述的电子存储器设备，其进一步包括：
用于在使逻辑状态复原的刷新操作期间将所述第二电压施加到所述铁电存储器单元的构件，其中至少部分地基于施加所述第一电压而确定所述逻辑状态。
35.根据权利要求27所述的电子存储器设备，其进一步包括：
用于确定在施加所述第二电压之后存储于所述铁电存储器单元中的电荷大于在施加所述第二电压之前存储于所述铁电存储器单元中的电荷的构件，其中所述确定至少部分地基于由所述铁电存储器单元产生的感测电压。
CN201780035857.9A 2016-06-10 2017-06-01 铁电存储器单元恢复 Active CN109313920B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/179,695 2016-06-10
US15/179,695 US9697913B1 (en) 2016-06-10 2016-06-10 Ferroelectric memory cell recovery
PCT/US2017/035423 WO2017213953A1 (en) 2016-06-10 2017-06-01 Ferroelectric memory cell recovery

Publications (2)

Publication Number Publication Date
CN109313920A true CN109313920A (zh) 2019-02-05
CN109313920B CN109313920B (zh) 2020-08-14

Family

ID=59152557

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780035857.9A Active CN109313920B (zh) 2016-06-10 2017-06-01 铁电存储器单元恢复

Country Status (7)

Country Link
US (5) US9697913B1 (zh)
EP (1) EP3469593B1 (zh)
JP (1) JP6652663B2 (zh)
KR (2) KR102054631B1 (zh)
CN (1) CN109313920B (zh)
SG (1) SG11201810132WA (zh)
WO (1) WO2017213953A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110428858A (zh) * 2019-07-11 2019-11-08 清华大学 基于具有滞回特性器件的静态存储器
CN112002360A (zh) * 2019-05-09 2020-11-27 纳姆实验有限责任公司 铁电存储器和逻辑单元及操作方法
CN112631828A (zh) * 2019-09-24 2021-04-09 美光科技公司 存储器单元的印迹恢复
CN114651308A (zh) * 2019-11-14 2022-06-21 美光科技公司 恢复存储器单元阈值电压

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー， インク． 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー， インク． 半導体装置
US9697913B1 (en) 2016-06-10 2017-07-04 Micron Technology, Inc. Ferroelectric memory cell recovery
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10198195B1 (en) 2017-08-04 2019-02-05 Micron Technology, Inc. Wear leveling
US10446502B2 (en) * 2017-08-30 2019-10-15 Micron, Technology, Inc. Apparatuses and methods for shielded memory architecture
KR20190055661A (ko) * 2017-11-15 2019-05-23 에스케이하이닉스 주식회사 강유전 소자의 구동 방법
US10546632B2 (en) 2017-12-14 2020-01-28 Micron Technology, Inc. Multi-level self-selecting memory device
US10381075B2 (en) 2017-12-14 2019-08-13 Micron Technology, Inc. Techniques to access a self-selecting memory device
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
JP7005398B2 (ja) * 2018-03-15 2022-02-04 キオクシア株式会社 半導体記憶装置
KR102033503B1 (ko) * 2018-04-04 2019-10-17 한양대학교 산학협력단 Mtj 소자의 유전체 막질 검증 방법 및 그 시스템
US11988702B2 (en) 2018-04-04 2024-05-21 Samsung Electronics Co., Ltd. Method and system for inspection of defective MTJ cell in STT-MRAM
US11017833B2 (en) 2018-05-24 2021-05-25 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US10755781B2 (en) * 2018-06-06 2020-08-25 Micron Technology, Inc. Techniques for programming multi-level self-selecting memory cell
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10991411B2 (en) * 2018-08-17 2021-04-27 Micron Technology, Inc. Method and apparatuses for performing a voltage adjustment operation on a section of memory cells based on a quantity of access operations
US10431281B1 (en) 2018-08-17 2019-10-01 Micron Technology, Inc. Access schemes for section-based data protection in a memory device
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
WO2020117686A1 (en) 2018-12-03 2020-06-11 Micron Technology, Inc. Semiconductor device performing row hammer refresh operation
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) * 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US11158358B2 (en) * 2019-07-22 2021-10-26 Micron Technology, Inc. Adaptive write operations for a memory device
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11217303B2 (en) * 2019-09-24 2022-01-04 Micron Technology, Inc. Imprint recovery for memory arrays
US11094394B2 (en) 2019-09-24 2021-08-17 Micron Technology, Inc. Imprint management for memory
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
US11170853B2 (en) 2020-03-04 2021-11-09 Micron Technology, Inc. Modified write voltage for memory devices
US11183248B1 (en) 2020-07-29 2021-11-23 Micron Technology, Inc. Timing parameter adjustment mechanisms
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
WO2022040860A1 (zh) * 2020-08-24 2022-03-03 中国科学院微电子研究所 用于选通管疲劳特性测试的装置及方法
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US20230011895A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for efficiently waking up ferroelectric memory
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270967A (en) * 1991-01-16 1993-12-14 National Semiconductor Corporation Refreshing ferroelectric capacitors
US5550770A (en) * 1992-08-27 1996-08-27 Hitachi, Ltd. Semiconductor memory device having ferroelectric capacitor memory cells with reading, writing and forced refreshing functions and a method of operating the same
JPH08273373A (ja) * 1995-03-30 1996-10-18 Yamaha Corp 半導体記憶装置とその動作方法
JPH10162588A (ja) * 1996-11-27 1998-06-19 Toshiba Corp 強誘電体メモリおよびその制御方法並びに強誘電体メモリシステム
WO2006073308A1 (en) * 2005-01-04 2006-07-13 Thin Film Electronics Asa Method for operating a passive matrix-addressable ferroelectric or electret memory device
US20070183242A1 (en) * 2006-01-23 2007-08-09 Sanyo Electric Co., Ltd. Memory
US20080068873A1 (en) * 2006-09-14 2008-03-20 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory apparatus and control method of the same
US20150262641A1 (en) * 2014-03-11 2015-09-17 Texas Instruments Incorporated Method and circuit enabling ferroelectric memory to be fixed to a stable state

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4853893A (en) * 1987-07-02 1989-08-01 Ramtron Corporation Data storage device and method of using a ferroelectric capacitance divider
US5254482A (en) * 1990-04-16 1993-10-19 National Semiconductor Corporation Ferroelectric capacitor test structure for chip die
US5309391A (en) * 1992-10-02 1994-05-03 National Semiconductor Corporation Symmetrical polarization enhancement in a ferroelectric memory cell
US5381379A (en) * 1992-12-03 1995-01-10 Sharp Kabushiki Kaisha Non-volatile dynamic random access memory device; a page store device and a page recall device used in the same; and a page store method and a page recall method
JPH0773682A (ja) * 1993-06-12 1995-03-17 Hitachi Ltd 半導体記憶装置
US5539279A (en) * 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
JPH098247A (ja) * 1995-06-15 1997-01-10 Hitachi Ltd 半導体記憶装置
JPH0963282A (ja) * 1995-08-23 1997-03-07 Sharp Corp 強誘電体型半導体記憶素子並びに、記憶装置及びそのアクセス方法
JP3355595B2 (ja) * 1996-03-25 2002-12-09 シャープ株式会社 不揮発性半導体記憶装置
JP3741232B2 (ja) * 1996-07-01 2006-02-01 株式会社日立製作所 強誘電体メモリ
KR100255956B1 (ko) * 1997-07-16 2000-05-01 윤종용 강유전체 메모리 장치 및 그것의 데이터 보호 방법
US6260172B1 (en) * 1997-09-05 2001-07-10 Nippon Steel Corporation Semiconductor device with logic rewriting and security protection function
US6498362B1 (en) * 1999-08-26 2002-12-24 Micron Technology, Inc. Weak ferroelectric transistor
US6658608B1 (en) * 1999-09-21 2003-12-02 David A. Kamp Apparatus and method for testing ferroelectric memories
US6392916B1 (en) * 1999-10-01 2002-05-21 Samsung Electronics Co., Ltd. Circuit for providing an adjustable reference voltage for long-life ferroelectric random access memory device
JP2001319472A (ja) * 2000-05-10 2001-11-16 Toshiba Corp 半導体記憶装置
NO312698B1 (no) * 2000-07-07 2002-06-17 Thin Film Electronics Asa Fremgangsmåte til å utföre skrive- og leseoperasjoner i en passiv matriseminne og apparat for å utföre fremgangsmåten
US6587365B1 (en) 2000-08-31 2003-07-01 Micron Technology, Inc. Array architecture for depletion mode ferroelectric memory devices
WO2002025667A2 (en) 2000-09-25 2002-03-28 Symetrix Corporation Ferroelectric memory and method of operating same
JP2002269972A (ja) * 2000-12-27 2002-09-20 Seiko Epson Corp 強誘電体メモリ装置および強誘電体キャパシタからなるメモリセルに対する動作方法
US6584007B2 (en) * 2000-12-29 2003-06-24 Stmicroelectronics, Inc. Circuit and method for testing a ferroelectric memory device
JP2005503632A (ja) * 2001-04-19 2005-02-03 三洋電機株式会社 強誘電体メモリおよびその動作方法
US6646904B2 (en) * 2001-12-21 2003-11-11 Intel Corporation Ferroelectric memory and method of reading the same
JP3650077B2 (ja) 2002-03-29 2005-05-18 沖電気工業株式会社 半導体記憶装置
US6711049B1 (en) * 2002-10-28 2004-03-23 Sharp Laboratories Of America, Inc. One transistor cell FeRAM memory array
JP4362573B2 (ja) * 2005-07-28 2009-11-11 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP2007213659A (ja) * 2006-02-08 2007-08-23 Oki Electric Ind Co Ltd 半導体記憶装置及びその試験方法
US7778098B2 (en) * 2007-12-31 2010-08-17 Cypress Semiconductor Corporation Dummy cell for memory circuits
JP5185098B2 (ja) * 2008-12-22 2013-04-17 株式会社東芝 強誘電体メモリ
JP2010192055A (ja) * 2009-02-19 2010-09-02 Seiko Epson Corp 強誘電体記憶装置、強誘電体記憶装置の駆動方法、電子機器および電子機器の駆動方法
US8144506B2 (en) * 2009-06-23 2012-03-27 Micron Technology, Inc. Cross-point memory devices, electronic systems including cross-point memory devices and methods of accessing a plurality of memory cells in a cross-point memory array
US8300446B2 (en) * 2010-12-13 2012-10-30 Texas Instruments Incorporated Ferroelectric random access memory with single plate line pulse during read
US20140029326A1 (en) * 2012-07-26 2014-01-30 Texas Instruments Incorporated Ferroelectric random access memory with a non-destructive read
US9842662B2 (en) * 2015-02-16 2017-12-12 Texas Instruments Incorporated Screening for data retention loss in ferroelectric memories
US9697913B1 (en) * 2016-06-10 2017-07-04 Micron Technology, Inc. Ferroelectric memory cell recovery
US9721639B1 (en) * 2016-06-21 2017-08-01 Micron Technology, Inc. Memory cell imprint avoidance
US9715919B1 (en) * 2016-06-21 2017-07-25 Micron Technology, Inc. Array data bit inversion
US9786349B1 (en) * 2016-07-01 2017-10-10 Micron Technology, Inc. Cell performance recovery using cycling techniques

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270967A (en) * 1991-01-16 1993-12-14 National Semiconductor Corporation Refreshing ferroelectric capacitors
US5550770A (en) * 1992-08-27 1996-08-27 Hitachi, Ltd. Semiconductor memory device having ferroelectric capacitor memory cells with reading, writing and forced refreshing functions and a method of operating the same
JPH08273373A (ja) * 1995-03-30 1996-10-18 Yamaha Corp 半導体記憶装置とその動作方法
JPH10162588A (ja) * 1996-11-27 1998-06-19 Toshiba Corp 強誘電体メモリおよびその制御方法並びに強誘電体メモリシステム
WO2006073308A1 (en) * 2005-01-04 2006-07-13 Thin Film Electronics Asa Method for operating a passive matrix-addressable ferroelectric or electret memory device
US20070183242A1 (en) * 2006-01-23 2007-08-09 Sanyo Electric Co., Ltd. Memory
US20080068873A1 (en) * 2006-09-14 2008-03-20 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory apparatus and control method of the same
US20150262641A1 (en) * 2014-03-11 2015-09-17 Texas Instruments Incorporated Method and circuit enabling ferroelectric memory to be fixed to a stable state

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112002360A (zh) * 2019-05-09 2020-11-27 纳姆实验有限责任公司 铁电存储器和逻辑单元及操作方法
CN110428858A (zh) * 2019-07-11 2019-11-08 清华大学 基于具有滞回特性器件的静态存储器
CN110428858B (zh) * 2019-07-11 2021-09-24 清华大学 基于具有滞回特性器件的静态存储器
CN112631828A (zh) * 2019-09-24 2021-04-09 美光科技公司 存储器单元的印迹恢复
CN114651308A (zh) * 2019-11-14 2022-06-21 美光科技公司 恢复存储器单元阈值电压
US11508437B2 (en) 2019-11-14 2022-11-22 Micron Technology, Inc. Restoring memory cell threshold voltages

Also Published As

Publication number Publication date
KR102054631B1 (ko) 2019-12-10
US10153054B2 (en) 2018-12-11
WO2017213953A1 (en) 2017-12-14
KR20190005254A (ko) 2019-01-15
EP3469593A1 (en) 2019-04-17
EP3469593B1 (en) 2022-04-06
KR20190136138A (ko) 2019-12-09
SG11201810132WA (en) 2018-12-28
US10410737B2 (en) 2019-09-10
US20170358370A1 (en) 2017-12-14
JP6652663B2 (ja) 2020-02-26
EP3469593A4 (en) 2019-12-25
JP2019521465A (ja) 2019-07-25
US9842661B1 (en) 2017-12-12
US10304558B2 (en) 2019-05-28
US20180166151A1 (en) 2018-06-14
US20190080782A1 (en) 2019-03-14
KR102359859B1 (ko) 2022-02-08
US9697913B1 (en) 2017-07-04
US20190252034A1 (en) 2019-08-15
CN109313920B (zh) 2020-08-14

Similar Documents

Publication Publication Date Title
CN109313920A (zh) 铁电存储器单元恢复
TWI663596B (zh) 記憶體單元之印痕避免
CN109416921A (zh) 阵列数据位反转
CN109155142A (zh) 用于存储器单元的感测操作的功率降低
CN109390009A (zh) 存储器阵列中的单元底部节点复位
KR102308760B1 (ko) 메모리 셀의 시간 기반 액세스
CN109074836A (zh) 从铁电存储器单元的电荷提取
CN109074837A (zh) 用于存储器单元的接地参考方案
CN108885891A (zh) 用于铁电存储器单元感测的偏移补偿
CN109416922A (zh) 铁电存储器中的多层存储
CN109313919A (zh) 用于铁电存储器的基于电荷镜的感测
CN109074840A (zh) 铁电存储器单元感测
CN109564544A (zh) 可变页面大小架构
CN109074838A (zh) 具有存储组件隔离的存储器单元感测
CN109074839A (zh) 存储器区段内经由区段独立的并行存取技术
CN110301007A (zh) 预写入阵列的存储器单元
CN109690678A (zh) 用于存储器的冗余阵列列解码器
CN108701479A (zh) 基于单元的参考电压生成
CN109961809A (zh) 用于存取存储器单元阵列的技术
JP7236788B2 (ja) メモリデバイスにおけるカウンタベースの読み出し

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant