JP2010192055A

JP2010192055A - 強誘電体記憶装置、強誘電体記憶装置の駆動方法、電子機器および電子機器の駆動方法

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Publication number: JP2010192055A
Application number: JP2009036855A
Authority: JP
Inventors: Yasunori Koide; 泰紀小出
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2009-02-19
Filing date: 2009-02-19
Publication date: 2010-09-02

Abstract

【課題】強誘電体記憶装置のメモリセルの劣化の程度を効果的に認識する。
【解決手段】本発明に係る強誘電体記憶装置は、ビット線〔BL〕と、プレート線〔PL〕と、前記ビット線とプレート線との間に接続された強誘電体キャパシタを有するメモリセル〔MC〕ト、前記ビット線に接続されたセンスアンプと、前記プレート線に、駆動電位〔VCC〕またはテスト電位〔TSTV〕を印加する駆動回路〔120B2〕と、前記メモリセルに記憶された第１データをラッチするラッチ回路と、前記ラッチ回路と前記センスアンプに接続された判定回路〔A2a〕と、を有し、前記判定回路は、前記第１データと、前記プレート線にテスト電位を印加することにより書き込まれたデータの前記センスアンプによる読み出しデータである第２データと、が一致するか否かを判定する。かかる構成によれば、当該判定によりメモリセルの劣化の程度を認識することができる。
【選択図】図３

Description

本発明は、強誘電体記憶装置、特に、強誘電体記憶装置の寿命測定技術に関する。

強誘電体記憶装置（ＦｅＲＡＭ： Ferroelectric Random Access Memory）は、強誘電体膜の外部から印加した電界によって分極し、外部電界を取り去っても分極が残る（残留分極）特性を利用した記憶装置であり、小型化、高速動作が可能な不揮発性メモリとして注目されている。

この強誘電体記憶装置も他の記憶装置と同様劣化は避けられず、多数回の使用（読み出し／書き込み）により、メモリセル（ビット）の記憶性能が劣化し、正確なデータ保持ができなくなってしまう。

そこで、書換え回数に制限を設け、所定の書換え回数に達した後、リフレッシュ処理などの性能回復処理を行う。

例えば、下記特許文献１には、各ワード線又はプレート線に対応して設けられ、その選択回数を計数するためのアクセスカウンタの計数値を選択時に更新し、その値が所定値に達した後、強制リフレッシュを、各ワード線又はプレート線に結合される所定数の強誘電体キャパシタを単位として実施する技術が開示されている。

特開平７−７３６８２号公報

しかしながら、内部カウンタによる書き込み回数に基づきリフレッシュさせる場合、アレイ状に配置された複数のメモリセルに対し、特定のビットにアクセスが集中した場合と、全ビットに平均的にアクセスが行われた場合とでは、ビットの劣化程度が異なり、効果的なリフレッシュを行うことができない。即ち、劣化の程度が少ないにも関わらず無駄にリフレッシュを行う場合や、特定のビットにおいては、極度に劣化しているにも関わらずリフレッシュが行われず、誤動作させてしまう場合が生じる。

また、上記特許文献１に記載のように、各ワード線又は各プレート線に対応してアクセスカウンタを設ける場合、リフレッシュを行うより良いタイミングを認識できるものの、各ワード線又はプレート線ごとにカウンタを設けるためその数が膨大となり、回路面積が増加してしまう。

そこで、本発明に係る幾つかの態様は、メモリセルの劣化の程度を効果的に認識することができる強誘電体記憶装置やその駆動方法などを提供することを目的とする。

（１）本発明に係る強誘電体記憶装置は、ビット線と、プレート線と、前記ビット線とプレート線との間に接続された強誘電体キャパシタを有するメモリセルと、前記ビット線に接続されたセンスアンプと、前記プレート線に、駆動電位またはテスト電位を印加する駆動回路と、前記メモリセルに記憶された第１データをラッチするラッチ回路と、前記ラッチ回路と前記センスアンプに接続された判定回路と、を有し、前記判定回路は、前記第１データと、前記プレート線にテスト電位を印加することにより書き込まれたデータを前記センスアンプによって読み出したデータである第２データと、が一致するか否かを判定する。

かかる構成によれば、前記第１データと、前記プレート線にテスト電位を印加することにより書き込まれたデータの読み出しデータである第２データと、が一致するか否かによりメモリセルの劣化の程度を認識することができる。

（２）前記テスト電位は、前記メモリセルの駆動電位より低い。このように、より低電位のテスト電位で書き込みを行うことにより、メモリセルの劣化の程度を認識することができる。

（３）本発明に係る強誘電体記憶装置の駆動方法は、ビット線と、プレート線と、前記ビット線とプレート線との間に接続された強誘電体キャパシタを有するメモリセルと、前記ビット線に接続されたセンスアンプと、前記プレート線に、駆動電位またはテスト電位を印加する駆動回路と、前記メモリセルに記憶された第１データをラッチするラッチ回路と、前記ラッチ回路と前記センスアンプに接続された判定回路と、を有する強誘電体記憶装置の駆動方法であって、前記メモリセルに記憶された第１データを読み出し、前記ラッチ回路へ転送する第１工程と、読み出された第１データが０の場合は、０を、１の場合は１を、前記メモリセルにテスト電位を印加することで書き込む第２工程と、前記第２工程の後、前記メモリセルに記憶されたデータを前記センスアンプによって読み出したデータである第２データと前記第１データとを前記判定回路で比較し、前記第１データと前記第２データとの異同を判定する第３工程と、を有する。

かかる方法によれば、前記第１データと前記第２データとの異同を判定することによりメモリセルの劣化の程度を容易に認識することができる。

（４）前記テスト電位は、前記駆動電位より低い。このように、より低電位のテスト電位で書き込みを行うことにより、メモリセルの劣化の程度を認識することができる。

（５）前記テスト電位を順次低下させ、前記第１から第３工程を繰り返す。このように、テスト電位を順次低下させ、前記第１から第３工程を繰り返すことでより正確なメモリセルの劣化の程度を認識することができる。

（６）前記第１データと前記第２データとが異なる場合の前記テスト電位から前記メモリセルの寿命を算出する。このように、メモリセルの劣化の程度から残りの寿命を認識することができる。

（７）前記強誘電体記憶装置は、各種テスト電位と寿命との関係を示すデータ表を内蔵し、前記寿命の算出は、前記データ表に基づいて行われる。このように、データ表を内蔵し、参照することで寿命を算出することができる。

（８）読み出された第１データが０の場合は、０を、１の場合は１を、前記メモリセルに駆動電位を印加することで書き戻す第４工程、を有する。このように、メモリセルの劣化の程度を認識した後は、データを書き戻すことで通常のメモリ機能を復活させることができる。

（９）本発明に係る電子機器は、上記強誘電体記憶装置を有する。かかる構成によれば、メモリセルの劣化の程度を認識し、リフレッシュ動作させるなどの信頼性回復処理ができ、結果として、電子機器の特性を向上させることができる。ここで、電子機器とは、本発明にかかる強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、上記強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とするあらゆる装置が含まれる。

（１０）本発明に係る電子機器の駆動方法は、上記強誘電体記憶装置の駆動方法を有する。かかる方法によれば、メモリセルの劣化の程度を認識し、リフレッシュ動作させるなどの信頼性回復処理ができ、結果として、電子機器の動作特性を向上させることができる。

本実施の形態の強誘電体記憶装置の構成を示すブロック図である。図１のメモリセルアレイの構成を示す回路図である。本実施の形態の強誘電体記憶装置のテストモードに関わる回路の構成を示す回路図である。本実施の形態の強誘電体記憶装置のテストモード時のタイミングチャートを示す図である。テスト電位と寿命との関係を示すデータ表である。

以下、本発明の実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。

図１は、本実施の形態の強誘電体記憶装置の構成を示すブロック図である。図２は、図１のメモリセルアレイの構成を示す回路図である。

図１に示すように、強誘電体記憶装置１００は、メモリセルアレイ１１０と、周辺回路部１２０とを有する。周辺回路部１２０は、メモリセルアレイ１１０に接続された、行デコーダ１２０Ｂ１およびプレート線ドライバ１２０Ｂ２を有する行方向駆動部１２０Ｂと、センスアンプ・ライトドライバ１２０Ａ１、レジスタおよび判定回路部１２０Ａ２およびＩ／Ｏ回路（入出力回路）１２０Ａ３を有する列方向駆動部１２０Ａと、これらの制御部（１２０Ａ、１２０Ｂ）を制御するコントロール回路１２０Ｃを有する。なお、行方向駆動部１２０Ｂには、ワード線ドライバ１２０Ｂ３（図１においては図示せず、図２参照）等も含まれる。

また、外部端子領域１３０には、複数の外部接続端子（ＴＳＴＭ端子、ＴＳＴＶ端子、Ｉ／Ｏ<0>端子〜Ｉ／Ｏ<7>端子など）が配置され、Ｉ／Ｏ回路１２０Ａ３やコントロール回路１２０Ｃなどと接続されている。中でも、ＴＳＴＭ端子（テストモード端子）は、コントロール回路１２０Ｃに接続され、ＴＳＴＶ端子（テスト電位端子）は、プレート線ドライバ１２０Ｂ２およびセンスアンプ（作動増幅器）１２０Ａ１に接続されている。

また、メモリセルアレイ１１０は、図２に示すように、アレイ状に配置された複数のメモリセルＭＣよりなり、各メモリセルＭＣは、ワード線ＷＬおよびビット線ＢＬの交点に配置される。なお、ここでは、１Ｔ１Ｃセルを例示する。この場合、ビット線ＢＬとプレート線ＰＬ間に接続されたトランジスタと強誘電体キャパシタによって１つのデータが記憶される。トランジスタのゲートは、ワード線ＷＬに接続される。上記制御部（１２０Ａ、１２０Ｂ）等によって、メモリセルＭＣに記憶されたデータを複数のビット線ＢＬに読み出し、また、外部から供給されたデータをビット線ＢＬを介してメモリセルＭＣに書き込む。読み出しに際し、１Ｔ１Ｃの場合は、読み出し時のビット線の電位を参照電位と比較、増幅してデータ（１又は０）を判定し、出力する。また、２Ｔ２Ｃの場合は、2つのビット線（ＢＬ、ＢＬＸ）にそれぞれ接続された２つのメモリセルに相補のデータが記憶され、ビット線対（ＢＬ、ＢＬＸ）の各電位を比較、増幅してデータ（１又は０）を判定し、出力する。

なお、回路ブロックの配置は図１のものに限定されるものではなく、種々のレイアウト変更が可能であることは言うまでもない。

図３は、本実施の形態の強誘電体記憶装置のテストモードに関わる回路の構成を示す回路図である。図４は、本実施の形態の強誘電体記憶装置のテストモード時のタイミングチャートを示す図である。

図３に示すように、プレート線ドライバ（駆動回路）１２０Ｂ２は、プレート線ＰＬに接続され、プレート線ＰＬを駆動する。このプレート線ドライバ１２０Ｂ２は、ＶＣＣ端子およびＴＳＴＶ端子等の外部端子とスイッチＳＷ１を介して接続され、このスイッチＳＷ１により、プレート線ＰＬに印加される電位が、駆動電位ＶＣＣとなるかテスト電位（ＴＳＴＶ）となるかが切り替わる。

ビット線ＢＬは、センスアンプ１２０Ａ１に接続され、このセンスアンプ１２０Ａ１は、ＶＣＣ端子およびＴＳＴＶ端子等の外部端子とスイッチＳＷ２を介して接続され、このスイッチＳＷ２により接続する端子の切り替えが行われる。

一方、ビット線ＢＬは、スイッチＳＷ３を介してラッチ回路Ａ２ｂに接続され、判定回路Ａ２ａは、センスアンプ１２０Ａ１の出力ＳＡＯＵＴおよびラッチ回路Ａ２ｂの出力ＬＡＴＯＵＴに接続され、判定結果を出力ＴＳＴＯＵＴに出力する。なお、ラッチ回路Ａ２ｂは、図１のレジスタ（１２０Ａ２）の一部である。

各Ｉ／Ｏ端子は、Ｉ／Ｏ回路１２０Ａ３に接続され、また、Ｉ／Ｏ回路１２０Ａ３は、スイッチＳＷ４を介してセンスアンプ１２０Ａ１の出力ＳＡＯＵＴおよび判定回路Ａ２ａの出力ＴＳＴＯＵＴに接続される。即ち、このスイッチＳＷ４により判定回路Ａ２ａへの接続か、センスアンプ１２０Ａ１への接続かが切り替えられる。

次いで、図４を参照しながら、本実施の形態の強誘電体記憶装置のテストモード時の動作状態を説明するとともに、図３に示す各回路の機能や相互関係を明確にする。

ＴＳＴＭ端子をイネーブルとし、マージナルテストを開始する（図４（Ａ）、時刻ｔ１）。この際、メモリセルアレイ１１０中の検査したいメモリセルＭＣのアドレスを選択、即ち、所定のワード線ＷＬおよび所定のビット線ＢＬを選択し、ＴＳＴＶ端子に、テスト信号（テスト電位、ＴＳＴＶ）として１．６Ｖの電位を印加しておく。

ＴＳＴＭ端子がイネーブルとなると、プレート線ＰＬが動作し（図４（Ｂ）、時刻ｔ１）、ビット線ＢＬに当該メモリセルに記憶されていたデータ（１又は０）が、読み出される（図４（Ｃ）、時刻ｔ１〜ｔ３）。

次いで、時刻ｔ２にスイッチＳＷ３をオン（ＯＮ）し、読み出されたデータをラッチ回路Ａ２ｂに保存する（図４（Ｆ）、時刻ｔ２〜ｔ３）。時刻ｔ３に、スイッチＳＷ３をオフ（ＯＦＦ）する。

加えて、時刻ｔ３において、プレート線ＰＬを立ち下げ、ビット線ＢＬを駆動電位（電源電位）ＶＣＣまでプルアップする。即ち、当該メモリセルに１データを書き込む。この後、時刻ｔ４においてビット線ＢＬをディスチャージし、１データの駆動電位による書き込み（通常書き込み）を終了する（図４（Ｂ）（Ｃ）、時刻ｔ３〜ｔ４）。

次いで、時刻ｔ５において、スイッチＳＷ１およびＳＷ２による接続を、それぞれＶＣＣ端子からＴＳＴＶ端子に切り替え（図４（Ｄ）、（Ｅ）、時刻ｔ５）、プレート線ＰＬにテスト電位（１．６Ｖ）を印加する（図４（Ｂ）、時刻ｔ５）。この際、ビット線ＢＬは、接地電位ＶＳＳ（グランド、０Ｖ）に固定しておく（図４（Ｃ）、時刻ｔ５）。即ち、テスト電位でメモリセルに０データを書き込む。次いで、時刻ｔ７において、プレート線ＰＬを立ち下げ、テスト電位による０データの書き込みを終了する（図４（Ｂ）、時刻ｔ７）。

次いで、時刻ｔ１で読み出したデータ（ラッチ回路Ａ２ｂに保存されたデータ）が、１データであった場合は、時刻ｔ７において、テスト電位による１データの書き込みを行う。即ち、ビット線ＢＬにテスト電位（１．６Ｖ）を印加し（図４（Ｃ）、時刻ｔ７）、プレート線ＰＬを接地電位ＶＳＳに固定する(図４（Ｂ）、時刻ｔ７）。この後、時刻ｔ８においてビット線ＢＬをディスチャージし、テスト電位による１データの書き込みを終了する（図４（Ｃ）、時刻ｔ８）。

なお、時刻ｔ１で読み出したデータ（ラッチ回路Ａ２ｂに保存されたデータ）が、０データ（破線）であった場合は、既に、時刻ｔ５〜ｔ７において、テスト電位による０データの書き込みが行われているため、ビット線ＢＬにテスト電位（１．６Ｖ）を印加せず、ビット線ＢＬおよびプレート線ＰＬとも接地電位ＶＳＳに固定される(図４（Ｃ）、時刻ｔ７〜ｔ８の破線）。

次いで、時刻ｔ９において、スイッチＳＷ１およびＳＷ２による接続を、それぞれＴＳＴＶ端子からＶＣＣ端子に切り替え（図４（Ｄ）、（Ｅ）、時刻ｔ９）、プレート線ＰＬを立ち上げ、駆動電位による読み出し（通常読み出し）を行う。この際、検査ビットが劣化しておらず、所定の性能を有していれば、駆動電位より低いテスト電位による書き込みであっても、書き込んだデータが記憶され、当該データが読み出される（図４（Ｃ）、時刻ｔ９〜ｔ１１）。

一方、検査ビットが劣化し、寿命が短くなっている場合、図４（Ｃ’）の時刻ｔ９〜ｔ１１に示すように、駆動電位より低いテスト電位による書き込みの場合、異なるデータが読み出される。

よって、検査ビットの劣化の有無を、時刻ｔ９における上記読み出しデータとラッチ回路Ａ２ｂに保存されたデータとを判定回路Ａ２ａにより比較し判定する。

即ち、時刻ｔ１０において、スイッチＳＷ４による接続を、ＳＡＯＵＴ端子からＴＳＴＯＵＴ端子に切り替え（図４（Ｇ）、時刻ｔ１０）、上記判定結果を、Ｉ／Ｏ回路１２０Ａ３へ転送し、Ｉ／Ｏ端子から出力する。時刻ｔ９における上記読み出しデータとラッチ回路Ａ２ｂに保存されたデータとが一致した場合には、”劣化なし”として例えばＬレベルの電位が出力され、不一致の場合は、”劣化あり（エラー）”としてＨレベルの電位が出力される(図４（Ｈ）、時刻ｔ１０）。

図５は、テスト電位と寿命との関係を示すデータ表である。図５に示すように、エラーが出力されたテスト電位（ＴＳＴＶ）と推定寿命、例えば、今後の書換え可能回数との関係をあらかじめ所定の条件（ここでは、駆動電位ＶＣＣ＝３．０Ｖ、使用温度Ｔａ＝２５℃）で、測定又はシミュレーションしておき、このようなデータ表から寿命を判定することができる。

例えば、テスト電位（ＴＳＴＶ）１．６Ｖのテストにて、Ｌレベル（劣化なし）の電位が出力された場合には、少なくとも１０⁵回の読み出し／書き込み動作が可能であることが分かる。逆に、Ｈレベル（エラー）の電位が出力された場合には、読み出し／書き込み可能回数は、１０⁵回未満であることが分かる。

より詳細に寿命を判定するには、テスト電位（ＴＳＴＶ）を例えば、２．０Ｖから順次低下させ、Ｈレベル（エラー）の電位が出力されるまで、テストを繰り返せばよい。即ち、時刻ｔ５からｔ１２までの動作を、２．０Ｖから順次、テスト電位を低下させつつ、繰り返し、Ｈレベル（エラー）が出力された際のテスト電位から寿命を判定する。もちろん、信頼性回復処理が必要なテスト電位をあらかじめ定めておき、当該電位での出力が、ＬレベルかＨレベルかで、良否の判断、例えば、信頼性回復処理の必要性の有無を判断してもよい。

また、上記データ表を装置内の例えば（図１のメモリセルアレイの一部またはコントロール回路内のプログラム回路に内蔵しておくことによって、Ｈレベルが出力されたテスト電位から推定寿命を算出し、読み出し／書き込み可能回数を出力してもよい。

上記判定（テストモード）の後、プレート線ＰＬを駆動電位ＶＣＣに維持した状態で、時刻ｔ１１において、ビット線ＢＬをディスチャージし、０データの駆動電位による書き込みを行う（図４（Ｂ）、（Ｃ）、時刻ｔ１１）。次いで、時刻ｔ１３において、スイッチＳＷ３をオン状態とし（図４（Ｆ）、時刻ｔ１３）、時刻ｔ１で読み出したデータ（ラッチ回路Ａ２ｂに保存されたデータ）が、１データであった場合は、１データを書き戻す（駆動電位による１データの書き込みを行う）。

即ち、ビット線ＢＬに駆動電位ＶＣＣを印加し（図４（Ｃ）、時刻ｔ１３）、プレート線ＰＬを接地電位ＶＳＳに固定する(図４（Ｂ）、時刻ｔ１３）。この後、時刻ｔ１５においてビット線ＢＬをディスチャージし、駆動電位による１データの書き込みを終了する（図４（Ｃ）、時刻ｔ１５）。この書き戻しにより、テストモード前のデータの記憶状態となる。この時刻ｔ１５において、ＴＳＴＭ端子をオフし、テストモードを終了する（図４（Ａ）、時刻ｔ１５）。

このように、本実施の形態においては、強誘電体記憶装置に、ラッチ回路Ａ２ｂ、判定回路Ａ２ａ、ＴＳＴＭ端子およびＴＳＴＶ端子を設け、あらかじめ検査ビットのデータをラッチ回路Ａ２ｂに保存するとともに、テスト信号による同データの書き込みを行い、この読み出しデータがラッチ回路に保存されたデータと同じか否かを判定することにより検査ビットの劣化の程度（寿命、読み出し／書き込み可能回数）を検査することができる。

また、あらかじめデータをラッチ回路Ａ２ｂに保存しているため、当該データの書き戻しにより、容易にテストモード前の状態に戻すことができる。よって、通常の強誘電体記憶装置の使用状態において、任意のタイミングにおいて、寿命測定ができ、適切なタイミングでリフレッシュなどの信頼性回復処理を行うことができ、装置の品質を向上させることができる。

また、テストモード用に新たに必要となる回路数が少なく、装置（チップ）の小面積化を図ることができ、また、その制御も容易となる。

さらに、上記データ表などを用いることにより、ユーザーにおいても分かり易く、また、細かな寿命認識が可能となる。加えて、測定条件を変えた上記データ表を準備することで、温度など使用環境に影響を受け易い強誘電体記憶装置の、使用状況に応じた適切な寿命測定（テスト）が可能となる。

なお、上記実施の形態においては、テスト電位を１．６Ｖとしたが、用いる製品に応じて当該電位が変更可能であることは言うまでもない。また、上記実施の形態においては、テスト電位を外部端子を介して入力したが、当該電位を装置内で生成する回路、例えば、駆動電位を降圧する回路などを用い、内部発生させてもよい。

また、テスト電位による書き込みの他、読み出し時の参照電位をセンスマージンが少なくなる方向へ順次変化させることで、マージナルテストを行ってもよい。また、当該参照電位を外部端子を介して入力してもよいし、また、内部発生させてもよい。

また、マージナルテスト時にセンスアンプを早めにオンし、まだ、電位差が少ない状態でセンスさせ、マージナルテストを行ってもよい。また、マージナルテスト時にセンスアンプに付加回路を接続し、センスマージンを低下させることにより、マージナルテストを行ってもよい。このように、書き込みに際し、記憶される電荷が少ない状態で書き込んだものの読み出し、また、センス対象の電位差が小さい状態にて読み出したものが正確に読み出せるかどうかを判定することで、寿命測定が可能となる。

また、上記マージナルテスト後は、リフレッシュ（ポーリング）や冗長救済を行い、劣化ありと判断されたメモリセルの信頼性回復処理を行う。

リフレッシュ処理としては、例えば、劣化セルの強誘電体キャパシタに対し、高電位を印加し、ヒステリシス特性を回復させる。また、冗長救済処理は、劣化セルのアドレスを予め設けておいた冗長救済用のセルに割り振ることにより行う。

また、メモリセルアレイ中の全メモリセルを自動スキャンしつつ、上記マージナルテストを行うことで、自動的に全ビット検査を行ってもよく、また、上記信頼性回復処理までを自動的に行ってもよい。

また、リユース（中古品）の市場においては、チップのリユース時に、上記寿命測定により、劣化が激しいビットの冗長救済や、劣化が激しいチップの選別廃棄が可能となる。その結果、リユースチップの有効的な利用が促進され、製品のライフサイクルが延長される。また、これにより環境問題も改善できる。

また、上記実施の形態においては、いわゆる１Ｔ１Ｃのメモリセルを例に説明したが、２Ｔ２Ｃなど種々のメモリセルに上記マージナルテストは適用可能である。

このように、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。

１００…強誘電体記憶装置、１１０…メモリセルアレイ、１２０…周辺回路部、１２０Ａ…列方向駆動部、１２０Ａ１…センスアンプ・ライトドライバ（センスアンプ）、１２０Ａ２…レジスタおよび判定回路部、１２０Ａ３…Ｉ／Ｏ回路（入出力回路）、１２０Ｂ…行方向駆動部、１２０Ｂ１…行デコーダ、１２０Ｂ２…プレート線ドライバ、１２０Ｃ…コントロール回路、１３０…外部端子領域、Ａ２ａ…判定回路、Ａ２ｂ…ラッチ回路、ＢＬ…ビット線、Ｉ／Ｏ…Ｉ／Ｏ端子、ＬＡＴＯＵＴ…ラッチ回路の出力、ＭＣ…メモリセル、ＰＬ…プレート線、ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４…スイッチ、ＳＡＯＵＴ…センスアンプの出力、ＴＳＴＶ…ＴＳＴＶ端子、ＴＳＴＯＵＴ…判定回路の出力、ＴＳＴＭ…ＴＳＴＭ端子、ＶＣＣ…ＶＣＣ端子、ＷＬ…ワード線

Claims

ビット線と、
プレート線と、
前記ビット線とプレート線との間に接続された強誘電体キャパシタを有するメモリセルと、
前記ビット線に接続されたセンスアンプと、
前記プレート線に、駆動電位またはテスト電位を印加する駆動回路と、
前記メモリセルに記憶された第１データをラッチするラッチ回路と、
前記ラッチ回路と前記センスアンプに接続された判定回路と、
を有し、
前記判定回路は、前記第１データと、前記プレート線にテスト電位を印加することにより書き込まれたデータを前記センスアンプによって読み出したデータである第２データと、が一致するか否かを判定する強誘電体記憶装置。
前記テスト電位は、前記メモリセルの駆動電位より低いことを特徴とする請求項１記載の強誘電体記憶装置。
ビット線と、
プレート線と、
前記ビット線とプレート線との間に接続された強誘電体キャパシタを有するメモリセルと、
前記ビット線に接続されたセンスアンプと、
前記プレート線に、駆動電位またはテスト電位を印加する駆動回路と、
前記メモリセルに記憶された第１データをラッチするラッチ回路と、
前記ラッチ回路と前記センスアンプに接続された判定回路と、
を有する強誘電体記憶装置の駆動方法であって、
前記メモリセルに記憶された第１データを読み出し、前記ラッチ回路へ転送する第１工程と、
読み出された第１データが「０」の場合は、「０」を、「１」の場合は「１」を、前記メモリセルにテスト電位を印加することで書き込む第２工程と、
前記第２工程の後、前記メモリセルに記憶されたデータを前記センスアンプによって読み出したデータである第２データと前記第１データとを前記判定回路で比較し、前記第１データと前記第２データとの異同を判定する第３工程と、
を有する強誘電体記憶装置の駆動方法。
前記テスト電位は、前記駆動電位より低いことを特徴とする請求項３記載の強誘電体記憶装置の駆動方法。
前記テスト電位を順次低下させ、前記第１から第３工程を繰り返すことを特徴とする請求項４記載の強誘電体記憶装置の駆動方法。
前記第１データと前記第２データとが異なる場合の前記テスト電位から前記メモリセルの寿命を算出する請求項５記載の強誘電体記憶装置の駆動方法。
前記強誘電体記憶装置は、各種テスト電位と寿命との関係を示すデータ表を内蔵し、
前記寿命の算出は、前記データ表に基づいて行われる請求項６記載の強誘電体記憶装置の駆動方法。
読み出された第１データが「０」の場合は、「０」を、「１」の場合は「１」を、前記メモリセルに駆動電位を印加することで書き戻す第４工程、を有することを特徴とする請求項３記載の強誘電体記憶装置の駆動方法。
請求項１又は２に記載の強誘電体記憶装置を有することを特徴とする電子機器。
請求項３乃至８のいずれか一項記載の前記強誘電体記憶装置の駆動方法を有することを特徴とする電子機器の駆動方法。