JP4614689B2 - ＦｅＲＡＭ内に組み込まれる動的基準電圧校正 - Google Patents

Description

強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）に関し、特に動的な基準電圧校正を組み込んだＦｅＲＡＭに関する。

従来の強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）は、強誘電体コンデンサを含むメモリセルを有する。各々の強誘電体コンデンサは、導電性プレート間に挟まれた強誘電体材料を含み、強誘電体材料の分極状態は、保存されたデータ値を示す。データビットをメモリセル内に書き込むには、書込み動作は、書込み電圧を強誘電体コンデンサのプレートに印加して、書き込まれているデータビットに対応する方向に強誘電体材料を分極する。書込み電圧が除かれた後、強誘電体材料内で持続的な分極が維持され、その結果、導電性プレート上の電荷が保持される。

ＦｅＲＡＭセルのための従来の読出し動作は、強誘電体コンデンサの１個のプレートをビットラインに接続し、その他のプレートを読出し電圧まで上昇させる。強誘電体コンデンサ内の持続的な分極が読出し電圧に対応する方向である場合、読出し電圧は、強誘電体コンデンサを通る比較的小さい電流を生じさせ、その結果、ビットライン上で小さい電圧の変化が生じる。持続性な分極が最初に読出し電圧に対向する場合、読出し電圧は、持続的な分極の方向を反転させてプレートを放電させ、その結果、ビットライン上で比較的大きい電流及び電圧の増加が生じる。センス増幅器は、結果として得られるビットラインの電流又は電圧を感知して、保存された値を判定することができる。

図１は、行と列をなすように配置されてメモリアレイを形成するメモリセル１１０を含む従来のＦｅＲＡＭ１００の一部を示す。説明を分かりやすくするために、図１には１列２行のみのメモリセル１１０が示されるが、典型的なＦｅＲＡＭアレイは、数百又は数千の列のメモリセルと、同様の数の行から成るメモリセルとを含むことができる。ＦｅＲＡＭ１００の各々のメモリセル１１０は、強誘電体コンデンサ１１２及び選択トランジスタ１１４を備える。各選択トランジスタ１１４は、メモリセルを含む行に対応するワードライン１１６に接続されたゲートと、メモリセルを含む列に対応するビットライン１１８に接続されたソース／ドレインとを有する。

ＦｅＲＡＭ１００内の選択されたメモリセル１１０にアクセスする従来の読出し動作は、選択されたメモリセル１１０のプレートをプレート電圧Ｖｐ（例えば、約３Ｖ）にバイアスし、選択されたワードライン１１６をアクティブにして選択トランジスタ１１４をオンにし、それによって、選択された強誘電体コンデンサ１１２をビットライン１１８に電気的に接続する。プレート電圧と最初のビットライン電圧との差は、選択された強誘電体コンデンサ内の持続的な分極を第１の状態にさせる。ビットライン１１８は、選択されたメモリセル１１０の最初の分極状態に依存する電圧Ｖ０又はＶ１を得る。具体的には、選択されたメモリセル１１０が、第１の状態の持続的な分極とは反対方向の持続的な分極を有する第２の状態にあった場合、メモリセルを第２の状態から第１の状態にさせることによって、ビットライン１１８に、比較的大きな電流と、対応するビットライン電圧Ｖ１とを生じさせる。選択されたメモリセルが既に第１の状態にあった場合、比較的小さな電流がビットライン１１８に流れ、ビットラインは低い電圧Ｖ０を得る。

ビットライン１１８に接続されたセンス増幅器１３０は、ビットライン電圧Ｖ０又はＶ１を基準電圧ＶＲＥＦと比較する。基準電圧発生器１４０は、好ましくは電圧Ｖ０とＶ１とのほぼ中間の値の基準電圧ＶＲＥＦを生成する。センス増幅器１３０では、交差結合されたトランジスタは、ビットライン電圧Ｖ０又はＶ１が基準電圧ＶＲＥＦを超えるか、又は基準電圧ＶＲＥＦ未満であるかに依存して、ビットライン１１８を論理レベル（ハイ又はロー）にドライブする。ビットリードは、センス増幅器１３０の作動後にビットライン１１８上の電圧によって示される値を有する。

発生されるビットライン電圧Ｖ０又はＶ１と比較するための基準電圧ＶＲＥＦの生成は、データの完全性の点で重要である。しかし、プロセス及び時間に依存する強誘電体コンデンサ１１２の様々な特性は、基準電圧ＶＲＥＦのための電圧レベルの選択を困難にさせる可能性がある。特に、強誘電体コンデンサ１１２は、一般に、製造上のばらつき、及びメモリアレイを横切る配置によって、互いにいくぶん異なる。結果として、異なるメモリセル１１０は、アクセスされた時には、異なる電圧を生成する。

図２は、ＦｅＲＡＭ内の強誘電体コンデンサを読んだ結果得られるビットライン電圧の分布を示す。図に示されるように、第１の状態のＦｅＲＡＭセルを読む時に生成されるビットライン電圧のヒストグラム２００は鐘型（bell-shaped）であって、電圧Ｖ０_ＡＶＥを中心にしている。第２の状態のメモリセルを読む時に生成されるビットライン電圧のヒストグラム２１０は鐘型であって、電圧Ｖ１_ＡＶＥを中心にしている。理想的には、基準電圧発生器は、弱いセル（weak cells）（例えば、電圧Ｖ１が比較的低いセル、又は電圧Ｖ０が比較的高いセル）に適応する基準電圧ＶＲＥＦを生成することで、弱いセルが依然として機能するようにする。このようにして、ＦｅＲＡＭ回路の機能を最大限に発揮させる。

ＦｅＲＡＭセルの老化（又は経年変化）、温度及びインプリント（imprint）などの要因は、図２に示す電圧分布を更にシフト又は変化させる可能性がある。比較的頻繁にアクセスされるセルは、あまり頻繁にはアクセスされないセルよりも早く劣化、すなわち「疲労」する。強誘電体コンデンサはまた、「リラクゼーション」及び「インプリント」に依存する。リラクゼーションは、強誘電体コンデンサが連続的な読出し／書込みサイクルのシーケンスの後に続いて、アクセスされないままの場合に、マイクロセコンド領域での残留電荷の部分的損失を意味する。インプリントは、Ｖ１及びＶ０の両電圧の電圧オフセットとして現れ、ＦｅＲＡＭセルが長時間にわたってある状態を保ったままの場合、強誘電体コンデンサが他の状態よりもその状態を好む傾向を意味する。要求されたデータにメモリの長い耐用寿命にわたって完全性を提供できる基準電圧ＶＲＥＦを選択することが、困難になり得る。

本発明の一態様によれば、ＦｅＲＡＭのための基準電圧発生器は、周期的に（例えば、起動時、及び／又は、作動中の数分毎に）、温度及び老化（又は経年変化）のような要因によるメモリセルの変化を追跡するように基準電圧を校正する。結果的に、校正された基準電圧は、延長されたＦｅＲＡＭの寿命にわたって、高いデータの完全性を提供する。更に、自己校正基準電圧発生器は、ＦｅＲＡＭの製造段階での初期の校正を必要としない。したがって、各チップ（die）のために最適な基準電圧を設定するための金属マスキング又はヒューズ切断などの製造又はパッケージングプロセスは不要である。

本発明のもう１つの態様によれば、基準電圧のための校正回路構成は、冗長回路構成と結合され得る。したがって、校正回路構成は、基準電圧を選択するために電荷の分布を測定して、そのプロセスにおいて、適した値のビットライン電圧を提供しないメモリセルを識別する。次に、識別されたメモリセルは、チップ上の冗長メモリセルと置き換えられることが可能である。欠陥となったメモリセルの動的な識別は、ＦｅＲＡＭの耐用寿命を著しく増加させることができる。

本発明の特定の一実施態様は、強誘電体メモリセルのアレイ、センス増幅器、基準電圧発生器及び校正回路を備えるメモリである。基準電圧発生器は、入力値（例えば、記憶されたディジタル値）を使用して、基準電圧発生器がビットラインを感知する際に使用するためにセンス増幅器に対して提供する基準信号の電圧レベルを制御する。校正回路は、強誘電体メモリセルのセットから読み出されたビットライン電圧を評価する校正動作を制御し、評価結果に基づいて、強誘電体メモリセルのセットを読み出す時に使用されるための入力値を設定する。

校正回路は、一実施態様では、第１のカウンタ及び制御ロジックを備える。第１のカウンタは、強誘電体メモリセルが第１の値（例えば、０）を記憶する時に読み出されるビットライン電圧の評価中に、基準電圧発生器の入力値として適用される第１の計数を保持する。評価中、制御ロジックは、センス増幅器からのデータ信号が第１の値を表すまで、第１のカウンタに第１の計数をインクリメントさせる。更に、第２のカウンタが、強誘電体メモリセルのセットが第２の値（例えば、１）を記憶する時に読み出されるビットライン電圧の評価中に、基準電圧発生器の入力値として適用される第２の計数を保持するために、校正回路内に含まれることができ、制御ロジックは、センス増幅器からのデータ信号が第２の値を表すまで、第２のカウンタに第２の計数をデクリメントさせる。

第１及び第２の計数は、基準電圧発生器に対する入力値を計算する時に使用され得る。この目的のため、校正回路は、第１及び第２のカウンタに結合された比較器を更に備えることができる。比較器が第１及の計数と第２の計数とが等しいことを示すまで、制御ロジックが交互に、第１のカウンタに第１の計数をインクリメントさせ、第２のカウンタに第２の計数をデクリメントさせる。次に、第１及び第２のカウンタは、ビットライン電圧の評価から検出された計数の平均値を保持する。この平均値は、強誘電体メモリセルを読む時に使用される入力値である。

メモリは、校正回路に結合された冗長回路構成を更に備えることができる。この校正回路は、校正動作を制御するのに加えて、ビットライン電圧を評価して、１つ又は複数の強誘電体メモリセルが弱いことを認識した時に、冗長回路に信号を送る。それに対応して、冗長回路構成が、弱い強誘電体メモリセルを置き換える。

本発明の他の特定の実施態様は、メモリを動作させるための方法である。この方法は、強誘電体メモリセルのセットから読み出されたビットライン電圧を評価するステップと、ビットライン電圧の評価が、強誘電体メモリセルの正確な読み出しを可能にする基準信号に対する電圧レベルに対応することを示す基準値を記憶するステップとを含む。メモリ内部の制御回路は、ビットライン電圧を評価するステップと、メモリの通常の使用時における基準電圧の校正を可能にするための基準値を記憶するステップとを制御することができる。

ビットライン電圧を評価するための１つの技術は、（ａ）強誘電体メモリセルのセット内にデータ値を書き込むステップと、（ｂ）強誘電体メモリセルからビットライン電圧を読み出すステップと、（ｃ）センス増幅器に印加される基準信号の電圧レベルを変更するステップ（例えば、インクリメントするステップ、又はデクリメントするステップ）と、（ｄ）ビットライン電圧を感知するために、センス増幅器を使用するステップと、（ｅ）センス増幅器からのデータ信号出力がデータ値を表すかどうかを決定するステップ、とを含む。ステップ（ｃ）、（ｄ）、及び（ｅ）は、一般に、ステップ（ｅ）が、データ信号がデータ値を表すことを決定するまで繰り返される。ビットライン電圧の読出しの繰り返しは、センス増幅器がビットライン電圧を妨害しない場合は不要である。さもなければ、読出しステップ（ｂ）がまた繰り返される。

ビットライン電圧を評価するための他の方法は、第１のビット値を記憶する強誘電体メモリセルを読み出した結果生じたビットライン電圧Ｖ０の最大値に対応する第１の値を決定するステップと、第２のビット値を記憶する強誘電体メモリセルを読み出した結果生じたビットライン電圧Ｖ１の最小値に対応する第２の値を決定するステップ、とを含む。次に、基準電圧発生器のための基準値は、第１の値と第２の値との間の値になるように選択され、第１の値と第２の値との平均値と等しい値にすることができる。

ビットライン電圧を評価している間、メモリの動作は、ビットライン電圧の評価が１つ又は複数の弱い強誘電体メモリセルを含むことを示す、強誘電体メモリセルのセット（例えば、アレイ、行、列、又は個々のＦｅＲＡＭセル）を識別するステップと、強誘電体メモリセルのセットを冗長メモリセルのセットに置き換えるステップ、とを更に含むことができる。

温度や老化等の要因によるメモリセルの変化を低減させ、長期にわたって高いデータの完全性が提供される。

異なる図面内での同一の参照符号の使用は、類似又は同一の項目を示す。

本発明の一態様に従って、ＦｅＲＡＭは、読出し動作に使用されるための基準信号の１つの電圧レベル、又は複数の電圧レベルの動的校正を実行する。動的校正は、ＦｅＲＡＭセルの動作中に生成されるビットライン電圧を効果的に測定することによって、ＦｅＲＡＭセル内の強誘電体コンデンサの変化を追跡する。メモリセル自体が基準電圧の選択のためにテストされるので、専用の基準セルは不要である。

基準電圧の動的校正の一実施態様は、評価段階及び均等化段階を有する。評価段階は、図２に示すような電荷分布を測定し、均等化段階は、測定された分布に従って基準信号ＶＲＥＦに対する電圧レベルを設定する。電荷分布の簡単な特徴づけのために、評価段階の特定の一実施態様は、ビット値０を記憶するメモリセルのセットに対する出力ビットライン電圧Ｖ０を測定して最大ビットライン電圧Ｖ０ｍａｘを決定し、ビット値１を記憶するメモリセルのセットに対するビットライン電圧Ｖ１を測定して最小ビットライン電圧Ｖ１ｍｉｎを決定する。次に、均等化段階は、２つのワーストケースの値であるＶ０ｍａｘとＶ１ｍｉｎとの平均値に等しい基準信号ＶＲＥＦの電圧レベルを設定することができる。

基準電圧校正を実行するロジックは、すべてのＦｅＲＡＭセル、特定のメモリバンク内のＦｅＲＡＭセル、特定の行又は列内のＦｅＲＡＭセル、又はＦｅＲＡＭセルの任意に選択されたサンプルの電荷分布を決定することができる。したがって、ＦｅＲＡＭは、ＦｅＲＡＭセルの異なるセットに対して異なる基準電圧校正を実行することができ、ＦｅＲＡＭセルのそれぞれのメモリバンク又はセクションに対して、単一の基準電圧、又は異なる基準電圧を有することが可能である。

校正プロセスは、ＦｅＲＡＭセルの性能の変化を追跡して、基準信号ＶＲＥＦの電圧レベルを更新するために周期的に実行される。校正は、ユーザに透過的であることが好ましい。例えば、校正プロセスは、始動時、又は一定期間の休止状態の後にのみ開始されることが可能である。校正を開始する前に、評価されているＦｅＲＡＭセル内に記憶されたデータは、一時的にバッファ内、又は使用されていないメモリアレイ内に記憶されることが可能である。そのバッファ、又は使用されていないメモリアレイは、基準電圧校正プロセス中には、測定されているＦｅＲＡＭセルの代わりにアクセス可能になる。外部メモリアクセスが校正プロセス中に発生した場合には、校正プロセスを中止することができる。

図３は、ＦｅＲＡＭのための基準電圧校正プロセス３００を示す。図１のＦｅＲＡＭ１００内においてプロセス３００を実行する特定の例について記載されているが、基準電圧校正プロセスは、他のＦｅＲＡＭ設計においてもまた実行可能である。

図３のプロセス３００は、同時に読み出すことができるＦｅＲＡＭセル１１０のセットを選択するステップ３０５において開始する。本発明の一実施態様では、基準電圧の校正は、選択されたアレイ又はサブアレイからＦｅＲＡＭセル１１０の１行を一度に選択する。次にステップ３１０において、ビット値０を各々の選択されたＦｅＲＡＭセル１１０内に書き込み、ステップ３１５において、基準信号ＶＲＥＦに対して最低電圧レベルを提供するレベルに、基準電圧カウンタ（例えば、７ビットカウンタ）を設定する。

次に、ステップ３２０、３２５、３３０及び３３５を含むループが実行される。ループが繰り返されるごとに、ステップ３２０において、基準信号ＶＲＥＦに対応する計数をインクリメントすることにより、基準信号ＶＲＥＦを次の電圧レベルにインクリメントする。次にステップ３２５において、ステップ３２０におけるインクリメントが、カウンタに、エラーを示すカウンタのオーバフローを起こさせているかどうかを判定する。カウンタのオーバフローは、基準信号ＶＲＥＦが許容不可能な高電圧レベルを有し、結果的にエラーになることを示す。インクリメントされた基準電圧が許容範囲内にある場合、ステップ３３０においてセンス増幅器１３０を作動させて、マルチビットデータ出力信号を生成する。基準信号ＶＲＥＦが、全ての読み出された出力ビットライン電圧Ｖ０よりも大きい電圧レベルを有する場合には、データ信号は、正しければオールゼロ（全て零）を示す。その値は、ステップ３１０において、選択されたメモリセル内に書き込まれたものである。データ信号がオールゼロを示さない場合、プロセス３００はステップ３３５からステップ３２０にループバックして、基準信号ＶＲＥＦの電圧レベルを増加させる。出力データ信号が最初にオールゼロを表す場合、基準電圧ＶＲＥＦの現在の電圧レベルは、ＦｅＲＡＭセルの現在選択されているセットに対して読み出された電圧Ｖ０の上限を提供する。

ステップ３３５で、現在選択されているＦｅＲＡＭセルに対する最大ビットライン電圧Ｖ０を識別した後、ステップ３４０において、ワーストケースの電圧Ｖ０ｍａｘの値を更新する。具体的には、記憶されたＶ０ｍａｘの値は、基準電圧計数がＶ０ｍａｘの記憶された値より大きい場合には、基準電圧計数に設定される。基準電圧計数がＶ０ｍａｘの記憶された値より大きくない場合は、Ｖ０ｍａｘに対する記憶されたレベルは変更されないままとなる。

ステップ３４５〜３７５において、ワーストケース値Ｖ１ｍｉｎを同様に更新する。具体的には、ステップ３４５において、各々の選択されたメモリセルにビット値１を書き込み、ステップ３５０において、基準信号ＶＲＥＦの電圧レベルを制御するカウンタをその最大値に設定する。ステップ３５５、３６０、３６５及び３７５を含むループにおいて、基準信号ＶＲＥＦの電圧レベルを低下させ（ステップ３５５）、カウンタのアンダーフローすなわちエラーを示しているかを検査し（ステップ３６０）、選択されたメモリセルを読み出し（ステップ３６５）、何れのビットライン電圧Ｖ１が基準信号ＶＲＥＦの現在のレベルよりも低いのかどうかを判定する（ステップ３７０）。選択されたメモリセルから読み出されたビットが全て１という訳ではない場合、プロセス３００は、ステップ３７０からステップ３５５にループバックし、基準信号ＶＲＥＦの電圧レベルをデクリメントする。基準信号ＶＲＥＦの電圧レベルが、最初に最低ビットライン電圧Ｖ１未満に低下する場合、すべての出力データビットは１であり、信号ＶＲＥＦの電圧レベルは、読み出された電圧Ｖ１の最小値を示す。ステップ３７５において、計数が以前に記憶されたＶ１ｍｉｎの値未満である場合には、記憶されたワーストケース値Ｖ１ｍｉｎを、基準信号ＶＲＥＦの計数と等しい値に設定する。

プロセス３００のステップ３８０において、ＦｅＲＡＭセルの別のセットを測定のために選択するべきかどうかを判定する。選択するべきであると決定された場合、プロセス３００は、ステップ３８０から分岐してステップ３０５に戻りＦｅＲＡＭセルの次のセットを選択する。この方法では、プロセス３００の評価段階は、ＦｅＲＡＭアレイの全て又は一部分についてワーストケース値Ｖ０ｍａｘ及びＶ１ｍｉｎを決定することができる。

ステップ３８５において、値Ｖ１ｍｉｎとＶ０ｍａｘとの間の差が許容可能であるかどうかを判定する。負の差（すなわち、Ｖ０ｍａｘがＶ１ｍｉｎより大きい）は、読出し動作が、時々、基準電圧の選択に関係なくデータエラーを生成することを示す。非常にわずかな差は、読出し動作が信頼できないことを示す。差が許容不可能である場合、プロセス３００において、エラー状態３９５をアサートする。以下で更に説明するように、エラー３９５をアサートする（例えば、ステップ３２５、３６０又は３８５から）基準電圧校正回路構成は、問題のあるビットライン電圧Ｖ０又はＶ１を生成するＦｅＲＡＭセルと置き換えることが可能な冗長回路構成に結合することができる。

ＦｅＲＡＭの所望の部分にあるＦｅＲＡＭセルに対する許容可能な値Ｖ０ｍａｘ及びＶ１ｍｉｎが検出された場合、ステップ３９０において、読出し動作中に基準信号ＶＲＥＦのために使用される電圧レベルを設定する。図３の例では、基準信号ＶＲＥＦのための電圧レベルは、ワーストケース値Ｖ０ｍａｘとＶ１ｍｉｎとの間の中間点に設定される。

基準電圧の校正プロセス３００は、本発明に従って幅広く変化する。例えば、ワーストケース値Ｖ０ｍａｘ及びＶ１ｍｉｎを単に測定するのではなく、基準信号ＶＲＥＦに対する最良の電圧を決定するために、ビットライン電圧Ｖ０及びＶ１のヒストグラムを生成して分析することができる。更に、オール０（全て零）、又はオール１（全て１）をメモリセル内に書き込んで、ビットライン電圧Ｖ０の最大値と、ビットライン電圧Ｖ１の最小値とを別個に決定する代わりに、メモリセルの選択されたセット（例えば、行）内に任意の既知のデータパターンを書き込み、基準信号ＶＲＥＦの異なる電圧レベルに対してリードバックすることができる。出力データ信号の分析は、どの電圧レベルがエラーを生じ、どの電圧レベルが基準信号ＶＲＥＦの最適な電圧の選択を可能にするのかを示す。

基準電圧校正中における電荷分布の測定は、一連の読出し動作のために印加された基準電圧を段階的に印加することによって、上記のように行うことができる。しかしながら、ＦｅＲＡＭに対する従来の読出し動作は、読み出されているＦｅＲＡＭセル内の強誘電体コンデンサの分極状態を変化させる可能性があるため、各々の読出し動作は、一般に、既知の値を各ＦｅＲＡＭセルに対して再書き込みを行うライトバック動作を含む。こうした読出し動作は時間を浪費する。更に、ＦｅＲＡＭセルの反復される読出し／書込みサイクルは、ＦｅＲＡＭセルを疲労させて、一貫しない測定結果を生み出す可能性がある。一連の基準電圧を、電荷が一度読み出された後にビットライン上に維持されたビットライン電圧と比較できる比較器タイプのセンス増幅器の使用は、測定時間を短縮し、ＦｅＲＡＭセルの疲労を減少させて、精度を改善する。

図４は、迅速な電荷分布測定を容易にする比較器タイプのセンス増幅器４３０を用いるＦｅＲＡＭ４００の一部を示す。ＦｅＲＡＭ４００は、ＦｅＲＡＭアレイ１２０、センス増幅器４３０、基準電圧発生器４４０、広域的な出力ドライバ４５０、及びライトバック回路４６０を含む。

ＦｅＲＡＭアレイ１２０は、行と列をなすように編成されたＦｅＲＡＭセル１１０の従来のアレイであり得る。各ＦｅＲＡＭセル１１０は、既知の技術を用いて製造することができる強誘電体コンデンサ１１２及び選択トランジスタ１１４を備える。ビットライン１１８は、メモリアレイ１２０のそれぞれの列にあるＦｅＲＡＭセル１１０の選択トランジスタ１１４のドレインに接続する。ワードライン１１６は、ＦｅＲＡＭアレイ１２０のそれぞれの行にある選択トランジスタ１１４のゲートに接続し、行デコーダ及びドライバ回路（図示しない）は、書込み、読出し及び分布測定動作中に、ワードライン１１６上の信号ＷＬ０からＷＬｎまでを制御する。ＦｅＲＡＭアレイ１２０は、局所的な及び広域的なデコード回路（図示しない）を有し、且つ、データの入出力のための局所的なアレイを接続する広域的な入力／出力ラインを含んでいるデータ経路を有するメモリアーキテクチャの中の幾つかの局所的なアレイのうちの１つであり得る。

図４の各センス増幅器４３０は、対応するビットライン１１８に接続する比較器タイプのセンス増幅器である。代替として、各センス増幅器４３０は、複数のビットライン１１８のうちの１つをセンス動作のために、センス増幅器４３０に選択的に接続する局所的な列デコード回路構成に接続することができる。

図４は、比較器タイプのセンス増幅器４３０の一実施例を更に示す。図示された実施態様は、ｐ−チャネルトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４及びＭＰ５並びにｎ−チャネルトランジスタＭＮ１、ＭＮ２、ＭＮ３及びＭＮ４を備える。トランジスタＭＰ１は、センスイネーブル信号ＳＥＢに応答してセンス増幅器４３０をアクティブ及び非アクティブにする機能を果たし、供給電圧ＶＤＤと、トランジスタＭＰ２及びＭＰ３との間に存在する。トランジスタＭＰ２、ＭＰ４及びＭＮ１は、トランジスタＭＰ１とアースとの間に直列に接続され、トランジスタＭＰ３、ＭＰ５及びＭＮ２は、同様に、トランジスタＭＰ１とアースとの間に直列に接続される。トランジスタＭＮ３及びＭＮ４は、それぞれトランジスタＭＮ１及びＭＮ２と並列に接続され、センス動作に備えてそれぞれのノードＮ１及びＮ２を接地することによって、センスイネーブル信号ＳＥＢに応答する。

トランジスタＭＰ２及びＭＰ３のゲートは、それぞれに対応するビットライン１１８及び基準電圧発生器４４０から、それぞれ入力信号ＢＬ及びＶＲＥＦを受信する。信号ＢＬはビットライン電圧Ｖ０又はＶ１であり、ＦｅＲＡＭセル１１０から、センス増幅器４３０に接続されたビットライン１１８上へと読み出された電荷に依存する。基準信号ＶＲＥＦは、基準電圧発生器４４０が設定する電圧を有する。基準電圧発生器４４０は、分布測定中に信号ＶＲＥＦに対する一連の異なる電圧レベルを生成することができ、且つ、基準電圧校正後の読出し動作のために、選択された電圧レベルのうちの１つを生成することができる、任意の回路であり得る。基準電圧発生器４４０は、基準電圧発生器４４０に関連したカウンタ内又はレジスタ内に記憶された計数（例えば、７ビット値）に依存する出力電圧を有するディジタル制御された電圧源であることが好ましい。以下に更に記載される校正回路６００は、基準信号ＶＲＥＦの電圧レベルを選択する１個又は複数のレジスタに接続され、基準信号ＶＲＥＦの電圧レベルを選択する１個又は複数のレジスタを設定する。

ビットライン信号ＢＬと基準信号ＶＲＥＦとの間の電圧の差は、トランジスタＭＰ２又はＭＰ３がより導電性があるかどうかを決定し、その結果、トランジスタＭＰ２とＭＰ４との間のノードＮ１上の電圧、又はトランジスタＭＰ３とＭＰ５との間のノードＮ２上の電圧が、センス増幅器４３０がアクティブにされた時に、より迅速に上昇するかどうかに影響を及ぼす。両トランジスタＭＰ４及びＭＰ５はどちらも、センス動作中に最初にオンとなり、その結果、トランジスタＭＰ４とＭＮ３との間のノードからの出力信号ＮＢ、及びトランジスタＭＰ５とＭＮ４との間のノードからの出力信号ＮＴは、それぞれノードＮ１及びＮ２上の電圧の上昇に依存する割合で最初に上昇する。トランジスタＭＰ４、ＭＰ５、ＭＮ１及びＭＮ２のゲートは、トランジスタＭＰ４，ＭＰ５、ＭＮ１及びＭＮ２が出力信号ＮＢとＮＴとの間に生じる電圧差を増幅するように交差結合される。その結果、出力信号ＮＴは、センス動作が完了する時には、出力信号ＮＢと相補関係となる。

出力回路４５０はセンス増幅器４３０から出力信号ＮＴを受信し、出力イネーブル信号ＳＯＥに応答して、ビットライン信号ＢＬが基準信号ＶＲＥＦの電圧を超える電圧を有するかどうかを示すレベルまで、広域的な出力信号ＧＩＯをドライブする。例示的な一実施態様では、広域的な出力信号ＧＩＯは、電圧ＶＤＤを供給するために予め充電され、出力イネーブル信号ＳＥＯがアクティブになると、出力回路４５０は信号ＧＩＯを下げる。もしくは、出力信号ＮＴの電圧レベルに依存しない。ビットライン電圧の測定中、基準電圧ＶＲＥＦが一連のレベルを通してステップ実行する場合、広域的な出力信号ＧＩＯは、ビットライン信号ＢＬを基準信号ＶＲＥＦの一連の電圧レベルと比較した結果を表す一連の２進値を連続して示す。

ライトバック回路４６０は、相補的な出力信号ＮＢを受信し、読出し動作の終了時に、ＦｅＲＡＭセルから読み出したデータ値をＦｅＲＡＭセルにライトバックするために適するレベルにビットライン１１８をドライブする。図４では、ライトバック回路４６０は、相補的なライトバック信号ＷＢ及びＷＢＢに応答してビットライン１１８をドライブするトライステートインバータである。分布測定については、データが単に分布測定のためにＦｅＲＡＭセル内に記憶されている場合は、ライトバックをスキップさせることができる。代替として、ライトバックをビットライン電圧が基準信号ＶＲＥＦの電圧レベルの各々と比較された後に実行させることができる。

図３のプロセス３００の評価段階は、ＦｅＲＡＭ４００のセンス増幅器４３０のような比較器タイプのセンス増幅器を使用して迅速化され得る。図５は、メモリ４００に使用するのに適した修正された評価段階５００のフロー図である。評価段階５００は、上記で行ったような、選択したＦｅＲＡＭセルにビット値０を書き込むステップ（ステップ３１０）と、基準電圧計数をその最低レベルに設定するステップ（ステップ３２０）とから開始する。次に、ステップ５２０において、選択したＦｅＲＡＭセルから電荷を読み出し、対応するビットラインを電圧Ｖ０まで充電する。

次に、ビットラインが読み出された電圧Ｖ０を保持する間、ステップ３２０、３２５、５３０及び３３５を含むループが１回又は複数回実行される。ステップ３２０及び３２５において、基準電圧を次のレベルに進め、エラーを検査する。ステップ５３０は、ビットライン電圧を基準信号ＶＲＥＦの現在の電圧レベルと比較するセンス動作である。ステップ３３５において、センス動作５３０が発生させるデータ出力信号がオールゼロを示さない限り、ループを反復させる。したがって、プロセス５００は、基準信号ＶＲＥＦの電圧レベルがビットライン電圧Ｖ０の最大値を超える場合にループを抜ける。次に、ステップ３４０において、ワーストケース値Ｖ０ｍａｘを更新する。

評価段階５００は、ビットライン電圧の測定のために一度電荷を読み出すだけで良いという利点を有する。したがって、ＦｅＲＡＭセルは、疲労の蓄積が少ない。更に、センス動作５３０は、完全な読出し動作より迅速であるため、基準電圧校正に要する時間を短縮させる。評価段階５００は、ビットライン電圧Ｖ１をステップ５５０において一度読み出して、完全な読出し動作（図３のステップ３６５）をセンス動作（図５のステップ５６０）と置き換えることによって、同様の時間の節約をもたらし、ワーストケース値Ｖ１ｍｉｎの測定における疲労を減少させる。これらの利点が得られるのは、比較器タイプのセンス増幅器がビットライン電圧Ｖ０又はＶ１を変化させない、すなわち妨害しないためである。

図６は、本発明の一実施態様にしたがって、動的基準電圧校正を実行する校正回路６００の一実施態様のブロック図である。校正動作中、校正回路６００は、クロック信号ＣＬＫ、データ信号ＧＩＯ＜６３：０＞、チップイネーブル信号ＣＥ、計算開始信号ＣＡＬＣ＿ＲＥＦ、書込み信号ＷＲ、及び基準モード信号ＦＲＥＦを受信する。校正回路６００は、基準電圧校正の評価段階中の読出し回路及び書込み回路を制御するための信号ＩＮＴ＿ＣＥ、ＩＮＴ＿ＷＲ、ＩＮＴ＿ＦＲＥＦ、ＶＲＣＤＡＴＡ、及びＲＥＦ＿ＶＡＬ＜６：０＞を生成し、基準電圧校正の状態及び結果を示すために信号ＥＮＤ＿ＥＶＡＬ、ＥＮＤ＿ＣＡＬ、ＣＮＴ０＜６：０＞及びＣＮＴ１＜６：０＞を生成する。表１は、残りのＦｅＲＡＭと校正回路６００との間の残りのインターフェース信号の機能をまとめたものである。

校正回路６００は、主制御ブロック６１０、一致ロジック６２０、評価ブロック６３０、均等化ブロック６４０、カウンタ６５０、信号選択回路６６０、６７０、６８０及び６９０を含む。主制御ブロック６１０は、基準電圧校正プロセスを制御するステートマシンである。一致ロジック６２０は、信号ＧＩＯ＜６３：０＞によって表される読み出しデータ値を最後に書き込まれたデータ値と比較し、各々のセンス動作の終わりに、読み出しデータ値が最後に書き込まれたデータ値と等しいかどうかを示す信号ＲＥＳＵＬＴを生成する。評価ブロック６３０及び均等化ブロック６４０は、基準電圧校正プロセスの評価段階及び均等化段階をそれぞれ制御するステートマシンである。カウンタ６５０は、ビットライン電圧Ｖ０及びＶ１に関して検出された基準電圧に関連する計数を記憶するロジック及びカウンタを含む。信号選択回路６６０、６７０、６８０及び６９０は、ＦｅＲＡＭの通常動作中における読出し及び書込み動作のための、及び基準電圧校正のための信号を選択して出力する。

図７は、校正回路６００のシミュレートされた動作中におけるインターフェース信号の挙動を表すタイミング図である。信号ＣＥ、ＷＲ及びＦＲＥＦは、チップイネーブル信号、書込み信号、基準モード信号であり、通常の動作中、例えば通常の読出し及び書込み動作中に、校正回路６００から、信号ＩＮＴ＿ＣＥ、ＩＮＴ＿ＷＲ及びＩＮＴ＿ＦＲＥＦとして出力される。信号ＣＡＬＣＲＥＦが時間Ｔ０においてアサートされると、校正回路６００は基準電圧校正プロセスを開始し、具体的には、ビットライン電圧Ｖ０に対する評価段階を開始する。

評価段階中において、校正回路６００は一連の書込み及び読出し動作のために要求される信号として、信号ＩＮＴ＿ＣＥ及びＩＮＴ＿ＷＲを生成する。信号ＶＲＣＤＡＴＡは、選択されたメモリセルに書き込まれるデータ値（最初は０）を選択し、校正回路６００の外部の回路構成（図示しない）は、書込み及び読出し動作のために要求されるアドレスを生成する。信号ＲＥＦ＿ＶＡＬは、センス動作中に使用される基準電圧を示し、時間Ｔ０とＴ１との間では、ビット値０に対応するビットライン電圧Ｖ０を評価するための計数信号ＣＮＴ０に等しい。時間Ｔ１とＴ２との間では、信号ＲＥＦ＿ＶＡＬは、ビット値１に対応するビットライン電圧Ｖ１を評価するための計数信号ＣＮＴ１に等しい。評価段階中（時間Ｔ０とＴ２との間）における一致ロジック６２０は、各センス動作の終わりに信号ＲＥＳＵＬＴをアサートして、センス動作により読み出されたデータ値が、選択したＦｅＲＡＭセルに最後に書き込まれた値に等しいかどうかを示す。図７のこのシミューレーションでは、ビット値０の正確な感知を提供する信号ＲＥＦ＿ＶＡＬの最小値は２７ｈ（すなわち３９）であり、ビット値１レベルの正確な感知を提供する信号ＲＥＦ＿ＶＡＬの最大値は７７ｈ（すなわち１１９）である。

時間Ｔ２とＴ３との間に生じる均等化段階は、２つの計数ＣＮＴ０とＣＮＴ１とを平均化して、選択されたメモリセルに対する最善の基準電圧値を見いだす。図５の実施例では、両方の計数ＣＮＴ０及びＣＮＴ１の平均は、値４Ｆｈ（すなわち７９）を提供する。

再び図６を参照すると、主制御ロジック６１０は、表２にまとめられた入力信号及び出力信号を有する。クロック信号ＣＬＫ及びＣＬＫ１は、主制御ロジック６１０（及び校正回路６００）に対するクロック信号のバッファされていないバージョン及びバッファされたバージョンである。入力信号ＣＡＬＣ＿ＲＥＦ１は、校正回路６００に対するアクティブローのグローバルなリセット信号である。カウンタ６５０からの入力信号ＯＶＥＲＦＬＯＷは、（立上がりエッジで）カウンタがオーバフローした時のエラー状態を示す。入力信号ＤＯＮＥは評価ブロック６３０から来て、（立上がりエッジで）評価段階の終わりを示す。均等化ブロック６４０から来る入力信号ＥＮＤ＿ＥＱＵは、（立上がりエッジで）均等化段階の終わりを示す。出力信号ＭＯＤＥは、評価段階のモード（例えば、ビット値０又は１）を決定し、信号ＶＲＣＤＡＴＡは、評価段階で選択されたメモリセルに書き込まれるデータ値を制御する信号ＭＯＤＥのバッファされたバージョンである。出力信号ＥＶＡＬは、（立上がりエッジで）評価段階を開始し、出力信号ＥＱＵＡＴＥは、（立上がりエッジで）校正プロセスの均等化段階を開始する。出力信号ＥＮＤ＿ＣＡＬは、校正プロセスの終わりを示す。

図８Ａは、主制御ブロック６１０の例示的な一実施態様の状態遷移図である。主制御ブロック６１０は、信号ＣＡＬＣ＿ＲＥＦ１が状態０に変化すると状態ＩＤＬＥで動作を開始する。クロック信号ＣＬＫ１の立上がりエッジで、ブロック６１０は状態ＥＶＡＬ０に変化して、信号ＥＶＡＬを設定し、値０を有する信号ＭＯＤＥと共に評価段階を開始する。評価ブロック６３０はビットライン電圧Ｖ０の評価を制御し、計数ＣＮＴ０として評価結果を残す。信号ＯＶＥＲＦＬＯＷの立上がりエッジは、ＥＶＡＬ０状態にある場合、計数ＣＮＴ０におけるオーバフローを示し、これは、適切な基準電圧レベルがカウンタ範囲で検出されなかったので、エラー状態である。この場合、校正は直ちに中止される。計数ＣＮＴ０の値は、通常の校正終了とエラーによる中止とを区別する。主制御ブロック６１０が信号ＥＮＤ＿ＣＡＬをアサートした時に、計数ＣＮＴ０が０である場合は、エラーが発生したのであって、計数ＣＮＴ０が０でなければ、その値は有効である。

信号ＤＯＮＥの立上がりエッジは、ビットライン電圧Ｖ０の評価の終わりを示し、それに応じて、主制御ブロック６１０は状態ＳＹＮＣ０に変化する。状態ＳＹＮＣ０は、制御ブロック６１０における動作をクロック信号ＣＬＫ１の立上がりエッジと同期させるために使用される。状態ＳＹＮＣ０では、信号ＥＶＡＬは値０を有し、信号ＭＯＤＥはその値を１に変化させて、ビットライン電圧Ｖ１の評価に備える。クロック信号ＣＬＫ１の次の立上がりエッジではビットライン電圧Ｖ１の評価を開始し、主制御ブロック６１０は状態ＳＹＮＣ０から状態ＥＶＡＬ１に変化し、その間、評価ブロック６３０はビットライン電圧Ｖ１の評価を実行して、計数ＣＮＴ１として評価結果を残す。

主制御ブロック６１０は、信号ＤＯＮＥの次の立上がりエッジで状態ＥＶＡＬ１から状態ＳＹＮＣ１に変化する。評価段階はこの時点で完了し、２つの計数ＣＮＴ０及びＣＮＴ１は、それぞれビット値０及び１の正確な読出しに必要なワーストケース基準値に相当する。

状態ＳＹＮＣ１から、クロック信号ＣＬＫ１の次の立上がりエッジにより、主制御ブロック６１０は、２つの計数を平均する均等化段階に関する状態ＥＱへの変化をする。均等化ブロック６４０は、信号ＥＱＵＡＴＥの立上がりエッジにおいて均等化段階を開始する。ブロック６４０からの信号ＥＮＤ＿ＥＱＵの立上がりエッジは、均等化段階の終わりを示し、主制御ブロック６１０は、状態ＥＱから、信号ＥＱＵＡＴＥが０である状態ＳＹＮＣ２に変化することにより応答する。次のクロックは、主制御ブロック６１０を状態ＥＮＤに変化させ、状態ＥＮＤでは、ＥＮＤ＿ＣＡＬは１に設定されて校正プロセスの終わりを示す。前述のように、ＣＮＴ０の値は、校正回路６００が新しい基準値の生成に成功したかどうかを示す。

図８Ｂは、主制御ブロック６１０の一実施例の回路図である。図示の実施態様では、主制御ブロック６１０は、図８Ａの状態遷移図を実行する一連のフリップ−フロップ８１１〜８２１、及びロジックゲート８６１〜８８０を備える。

評価ブロック６３０は、校正プロセスの評価段階を制御する。表３は、評価ブロック６３０の入力信号及び出力信号の機能をまとめたものである。

評価ブロック６３０は、ビットライン電圧の評価に必要な書き込み動作及び読出し動作又はセンス動作に必要な信号を生成するステートマシンである。図９Ａは、評価ブロック６３０の動作を示す状態遷移図である。評価ブロック６３０は、共にアサートされている信号ＣＡＬＣ＿ＲＥＦ１及びＥＶＡＬに応答してアイドル状態９０５に入る。クロック信号ＣＬＫ１の立上がりエッジで、評価ブロック６３０はアイドル状態９０５から状態９１０に変化し、状態９１０では、カウンタクロック信号ＣＬＫ＿ＣＮＴが１に設定される。次に、カウンタ６５０は、信号ＭＯＤＥの値に応じて計数ＣＮＴ０又はＣＮＴ１を増加又は減少させることができる。

クロック信号ＣＬＫ１の立下りエッジで、評価ブロック６３０は状態９１０から第１書込み状態９１５に変化し、信号ＩＮＴ＿ＣＥ及びＷＲＩＴＥを１に設定する。クロック信号ＣＬＫ１の立下りエッジが使用されるのは、メモリが信号をクロック信号ＣＬＫの立上がりエッジでラッチするためであって、そうすることで、信号はまず最初に立下りエッジでセットされてから、次に立上がりエッジでラッチされて、ラッチのための十分なセットアップ時間が保証される。評価ブロック６３０は、クロック信号ＣＬＫ１の次の立上がりエッジで第１書込み状態９１５から第２書込み状態９２０に変化し、メモリ内の書込み動作を開始する。

クロック信号ＣＬＫ１の次の立下りエッジで、評価ブロック６３０は書込み状態９２０から第１読出し状態９２５に変化する。状態９２５では、信号ＷＲＩＴＥは０であり、ＩＮＴ＿ＣＥは一定のままとなる。クロック信号ＣＬＫ１の立上がりエッジでは、評価ブロック６３０は第２読出し状態９３０に入り、信号ＩＮＴ＿ＣＥ及びＷＲＩＴＥの値がラッチされて、メモリ内の読出し動作が開始される。

クロック信号ＣＬＫ１の次の立下りエッジで、評価ブロック６３０はＳＹＮＣ状態９３５に変化する。ここで、信号ＣＥ＿ＣＡＬは、メモリのアクセスが行われないために、０に設定される。次の立上がりエッジでは、信号ＲＥＳＵＬＴに依存する分岐点である別のＳＹＮＣ状態９４０に評価ブロック６３０を変化させる。ＲＥＳＵＬＴが１である場合、読み出されるデータは書き込まれたデータと同じであり、これは、基準電圧が、エラーを生じることなくメモリの位置を読み出すのに適していることを意味する。したがって、クロック信号ＣＬＫ１の次の立上がりエッジでは、評価ブロック６３０は状態９４０から終了状態ＥＮＤ９５０に変化し、信号ＤＯＮＥを１にアサートして、評価の終了を示す。

信号ＲＥＳＵＬＴが０の場合、センス又は読出し動作は、少なくとも１つの誤ったデータビットを与えたのであり、これは、基準電圧は、エラーを生じることなく全部のセルを読み出すのにはまだ適していないことを意味する。この場合、基準電圧は、信号ＭＯＤＥが０である場合は増加させ、信号ＭＯＤＥが１である場合は減少させる必要があり、評価が繰り返される。したがって、信号ＲＥＳＵＬＴが０の場合、評価ブロック６３０は次のクロックで、状態９４０から状態９４５に変化し、その状態において新しい基準値で再び評価を繰り返す。

図９Ｂは、評価ブロック６３０の一実施形態の回路図である。図示の実施態様では、評価ブロック６３０は、図９Ａの状態遷移図を実行する一連のフリップ−フロップ９５１〜９５９及びロジックゲート９６１〜９６８を備える。

評価ブロック６４０は、評価段階中において、決定された計数ＣＮＴ０及びＣＮＴ１の値の均等化（すなわち平均化）を制御する。表４は、均等化ブロック６４０の入力信号及び出力信号の機能を一覧にし、まとめたものである。

均等化ブロック６４０は、例示的な実施態様では図１０Ａの状態遷移図を実行するステートマシンを含む。主制御ブロック６１０は、評価段階がエラーを生じずに完了した後、信号ＥＱＵＡＴＥをアサートすることによって均等化ブロック６４０をアクティブにする。次に、均等化ブロック６４０は、計数ＣＮＴ０及びＣＮＴ１がそれぞれワーストケースの電圧レベルＶ０ｍａｘ及びＶ１ｍｉｎを示す場合、アイドル状態１０１０に入る。クロック信号ＣＬＫ１の最初の立上がりエッジで、均等化ブロック６４０は、状態１０１０から状態１０２０に変化して、状態１０２０において、信号ＩＮＣは、計数ＣＮＴ０を増加させる１に設定される。この時点で、計数ＣＮＴ０とＣＮＴ１とが比較される。計数ＣＮＴ０とＣＮＴ１とが等しい場合、内部信号ＥＱＵＡＬが１に設定される。計数ＣＮＴ０とＣＮＴ１とが等しくない場合は、信号ＥＱＵＡＬは０に設定される。クロック信号ＣＬＫ１の次の立上がりエッジで、均等化ブロック６４０は、信号ＥＱＵＡＬが０に等しい場合は状態１０２０から状態１０３０に変化し、又は信号ＥＱＵＡＬが１である場合は終了状態１０４０に変化する。

状態１０３０は、計数ＣＮＴ１を減少させる信号ＤＥＣをアサートする。ここでもまた、計数ＣＮＴ０とＣＮＴ１とが比較され、計数ＣＮＴ０とＣＮＴ１とが等しい場合には、信号ＥＱＵＡＬは１に設定され、計数ＣＮＴ０とＣＮＴ１とが異なる場合には、信号ＥＱＵＡＬは０に設定される。状態１０３０から、均等化ブロック６４０は、信号ＥＱＵＡＬが０に等しい場合は状態１０２０に変化し、信号ＥＱＵＡＬがクロック信号ＣＬＫ１の次の立上がりエッジで１である場合は、終了状態１０４０に変化する。

このように、均等化ブロック６４０は状態１０２０と１０３０との間で交互に変化して、２つの計数が等しくなるまで、計数ＣＮＴ０をインクリメントさせ、計数ＣＮＴ１をデクリメントさせる。したがって、均等化段階の終了時点における計数ＣＮＴ０とＣＮＴ１とは、計数ＣＮＴ０とＣＮＴ１とが均等化段階の開始時に有していた値の平均値に等しい。終了状態１０４０では、信号ＥＮＤ＿ＥＱＵは、均等化段階が完了したことを示すように設定される。

図１０Ｂは、均等化ブロック６４０の一実施形態の回路図である。図示の実施態様では、均等化ブロック６４０は、計数値Ｑ０とＱ１とを比較して内部信号ＥＱＵＡＬを生成する比較器１０６０を備える。一連のフリップ−フロップ１０５１〜１０５４及びロジックゲート１０６１〜１０６８は、図１０Ａの状態遷移図を実行する。

図１１は、カウンタ６５０の例示的な一実施態様の概略図を示す。カウンタ６５０は、計数ＣＮＴ０に対するアップカウンタ１１２０、ＣＮＴ１に対するダウンカウンタ１１１０、及びカウンタ１１１０及び１１２０のどちらのカウンタがクロック信号を受信するかを選択する制御ロジック１１３０を備える。表５は、均等化ブロック６４０の入力信号及び出力信号の機能を一覧にし、まとめたものである。

ビット値０を記憶することに対応するビットライン電圧Ｖ０の評価中には、信号ＭＯＤＥが０であるため、計数ＣＮＴ０に対するカウンタ１１２０がクロック同期され、ビット値１を記憶することに対応するビットライン電圧Ｖ１の評価中には、信号ＭＯＤＥが１であるため、計数ＣＮＴ１に対するカウンタ１０１０がクロック同期される。同様に、ビットライン電圧Ｖ０の評価中には、計数ＣＮＴ０が、基準信号ＶＲＥＦの電圧レベルを制御するための信号ＲＥＦ＿ＶＡＬとして出力され、ビットライン電圧Ｖ１の評価中には、計数ＣＮＴ１が、基準信号ＶＲＥＦの電圧レベルを制御するための信号ＲＥＦ＿ＶＡＬとして出力される。

オーバフローが、値０の記憶ビットに対応するビットライン電圧Ｖ０についての適切な値が検出されなかった場合に発生する。例示的な実施態様では、ビット値１に関係するビットライン電圧Ｖ１について誤ったレベルを検知しないが、本発明の代替の実施態様はこうした検知を含むことができる。

本発明の他の態様によると、基準電圧校正回路構成は、オンチップの冗長回路構成に接続されることが可能で、このオンチップの冗長回路構成と共に使用することが可能である。例えば、図１２は、基準電圧校正回路１２６０及び冗長回路１２１５を備えるメモリ１２００のブロック図を示す。基準電圧校正回路１２６０は、デコード回路１２１０がＦｅＲＡＭアレイ１２０内で選択するＦｅＲＡＭセルのセット（例えば、行）に対する基準電圧校正を周期的に実行する。校正プロセスが成功すると、基準電圧発生器１２４０が、校正に関連するメモリセルを読み出す基準電圧を生成する時に使用したディジタル値が記憶される。図１２は、基準電圧発生器１２４０が、アドレスデコード回路１２１０に接続されることが可能であることを示し、アドレス信号ＡＤＤＲにより示されるＦｅＲＡＭセルにとって最良の電圧レベルを有する基準信号ＶＲＥＦをセンス増幅器１２３０に提供する。

基準電圧校正回路１２６０は、評価プロセス中にカウンタのオーバフローが発生する場合、又は評価段階後に、基準計数（例えば、計数ＣＮＴ０又はＣＮＴ１）を許容可能な範囲と比較することにより、弱いか又は欠陥のあるＦｅＲＡＭセルを検知することができる。ＦｅＲＡＭセルの行又はその他のセットが、許容可能な範囲外のビットライン電圧Ｖ０又はＶ１を提供するＦｅＲＡＭセルを含む場合、校正回路１２６０は冗長回路１２１５に信号を送る。次に、冗長回路１２１５は、ＦｅＲＡＭセルの欠陥のあるセット（例えば、行）を、冗長ＦｅＲＡＭセル１２２０のセットに置き換えるよう指定することができる。ＦｅＲＡＭの動作中に故障したＦｅＲＡＭセルの動的交換は、メモリ１２００の信頼性及び寿命を改善するであろう。

本明細書で開示される校正プロセスは、基準電圧を選択するための従来の機構に比べて多くの利点を有する。具体的には、実際のＦｅＲＡＭセルの周期的な評価による校正は、温度、疲労及びその他の影響による強誘電体コンデンサ内のすべての変化を追跡する。この校正プロセスでは、基準電圧を発生するための基準セルを必要としない。この校正回路はまた、ＦｅＲＡＭセルのセルフテストを実行するフレキシビリティも有する。ＦｅＲＡＭセルは、上述のように冗長回路構成と共に使用されることができ、校正回路構成は、ＦｅＲＡＭセルの異なるバンク又はセットに対して異なる基準電圧を提供することができる。

特定の実施態様に関して本発明を説明してきたが、上記説明は、本発明の応用の単なる一例であって、それらに限定されるべきものではない。開示された実施態様の特徴の様々な適応形態及び組合せが、特許請求の範囲によって定義された本発明の範囲に含まれる。

各々が単一の強誘電体コンデンサを含む小型メモリセルを用いた従来のＦｅＲＡＭを示す。 ＦｅＲＡＭセルを読み込む際に得られるビットライン電圧の典型的な分布を示す。 本発明の一実施態様による基準電圧校正プロセスのフロー図である。 校正回路、小型メモリセル、及び校正動作のためのビットライン電圧分布の測定を容易にするセンス増幅器を用いたＦｅＲＡＭを示す。 読出し／書込みサイクルをほとんど必要としない本発明の一実施態様による基準電圧校正プロセスのフロー図である。 本発明の一実施態様による基準電圧校正回路のブロック図である。 図６の校正回路のインターフェース信号に関するタイミング図である。 図６の校正回路の主制御ブロックの一実施態様の状態遷移図である。 図６に示す校正回路の主制御ブロックの一実施態様の回路図である。 ビットライン電圧の評価を制御する回路ブロックの一実施態様の状態遷移図である。 ビットライン電圧の評価を制御する回路ブロックの一実施態様の回路図である。 ビットライン電圧の評価中に決定される基準値の平均化を制御する回路ブロックの一実施態様の状態遷移図である。 ビットライン電圧の評価中に決定される基準値の平均化を制御する回路ブロックの一実施態様の回路図である。 図６の校正回路におけるカウンタブロックの一実施態様の回路図である。 基準電圧校正回路に接続される冗長回路構成を有する本発明の一実施態様によるＦｅＲＡＭのブロック図である。

符号の説明

１１０ 強誘電体メモリセル
１１８ ビットライン
１２０ 強誘電体メモリセルのアレイ
４３０ センス増幅器
４４０ 基準電圧発生器
６００ 校正回路、制御回路
１０６０ 比較器
１１１０ 第２のカウンタ
１１２０ 第１のカウンタ
１１３０ 制御ロジック
１２１５ 冗長回路構成
１２２０ 冗長メモリセル
１２６０ 校正回路

Claims (8)

1. 行と列をなすように配置された強誘電体メモリセル（１１０）のアレイ（１２０）であって、該強誘電体メモリセル（１１０）の各列が、対応するビットライン（１１８）に接続されていることからなる、アレイと、
   前記ビットライン（１１８）のセットを感知するために接続されたセンス増幅器（４３０）のセットと、
   前記ビットライン（１１８）を感知する際に使用するために、前記センス増幅器（４３０）のセットに基準信号を提供するため接続された基準電圧発生器（４４０）であって、前記基準信号の電圧レベルは、入力値に依存することからなる、基準電圧発生器と、
   前記強誘電体メモリセル（１１０）のセットから読み出されたビットライン電圧を評価し、評価結果に基づいて、前記強誘電体メモリセルの読み出し中に使用されるための前記入力値を設定するという校正動作を制御する校正回路（６００）
   とを備える、メモリであって、
   前記校正回路（６００）が、
   前記強誘電体メモリセル（１１０）のセットが第１の値を記憶する時に読み出されるビットライン電圧の評価中に、前記基準電圧発生器の前記入力値として提供される第１の計数を保持する、第１のカウンタ（１１２０）と、
   前記センス増幅器からのデータ信号が前記第１の値を表すまで、前記第１のカウンタ（１１２０）に前記第１の計数をインクリメントさせる制御ロジック（１１３０）
   とを備えることからなる、メモリ。
2. 前記校正回路は、前記強誘電体メモリセルのセットが第２の値を記憶する時に読み出されるビットライン電圧の評価中に、前記基準電圧発生器の前記入力値として提供される第２の計数を含む第２のカウンタ（１１１０）を更に備え、
   前記制御ロジック（１１３０）は、前記センス増幅器からの前記データ信号が前記第２の値を表すまで、前記第２のカウンタ（１１１０）に前記第２の計数をデクリメントさせることからなる、請求項１に記載のメモリ。
3. 前記校正回路（６００）は、前記第１のカウンタ（１１２０）と前記第２のカウンタ（１１１０）とに結合された比較器（１０６０）を更に備え、
   前記制御ロジック（１１３０）は、前記比較器（１０６０）が、前記第１の計数と前記第２の計数とが等しいことを示すまで交互に、前記第１のカウンタ（１１２０）に前記第１の計数をインクリメントさせ、且つ、前記第２のカウンタ（１１１０）に前記第２の計数をデクリメントさせ、次いで、前記第１のカウンタ（１１２０）が、前記強誘電体メモリセルの読出し中に使用されるための前記入力値を保持することからなる、請求項２に記載のメモリ。
4. 前記校正回路（１２６０）に結合された冗長回路構成（１２１５）を更に備え、
   前記ビットライン電圧の評価によって、前記強誘電体メモリセル（１１０）のうちの１つ又は複数が弱いか又は欠陥があると識別された場合には、前記校正回路（１２６０）が前記冗長回路構成（１２１５）に信号を送り、前記冗長回路構成（１２１５）が、前記校正回路（１２６０）が弱いか又は欠陥があるとして識別した前記強誘電体メモリセル（１１０）を置き換えることからなる、請求項１乃至３のいずれか１項に記載のメモリ。
5. メモリを動作させるための方法であって、
   強誘電体メモリセル（１１０）のセットから読み出されたビットライン電圧を評価し、及び、
   前記強誘電体メモリセル（１１０）のセットの正確な読み出しを可能にする基準信号についての電圧レベルに対応することを前記ビットライン電圧の前記評価が示す基準値を記憶する
   ことを含み、
   前記ビットライン電圧を評価することが、
   （ａ）前記強誘電体メモリセル（１１０）のセット内にデータ値を書き込み、
   （ｂ）前記強誘電体メモリセル（１１０）からビットライン電圧を読み出し、
   （ｃ）センス増幅器（４３０）のセットに印加される基準信号の電圧レベルを、次のレベルに変更し、
   （ｄ）前記ビットライン電圧を感知するために、前記センス増幅器（４３０）を使用し、
   （ｅ）前記センス増幅器（４３０）から出力されるデータ信号が前記データ値を表すかどうかを判定し、及び、
   （ｆ）ステップ（ｅ）において、前記データ信号が前記データ値を表すことが決定されるまで、ステップ（ｃ）、（ｄ）、及び（ｅ）を繰り返す
   ことを含むことからなる、方法。
6. 前記メモリ内の制御回路（６００）が、前記ビットライン電圧を評価することと、前記基準値を記憶することとを制御することからなる、請求項５に記載の方法。
7. 前記ビットライン電圧を評価することが、
   第１の値を記憶する前記強誘電体メモリセル（１１０）から読み出した結果得られる前記ビットライン電圧の最大値に対応する第１の値を決定し、及び、
   第２の値を記憶する前記強誘電体メモリセル（１１０）から読み出した結果得られる前記ビットライン電圧の最小値に対応する第２の値を決定する
   ことを含み、
   前記基準値は、前記第１の値と前記第２の値との間であることからなる、請求項５又は６に記載の方法。
8. 前記ビットライン電圧を評価することによって、１つ又は複数の弱い強誘電体メモリセルを含むことが示される、前記強誘電体メモリセル（１１０）の第２のセットを識別し、
   前記強誘電体メモリセルの前記第２のセットを、冗長メモリセル（１２２０）のセットに置き換える
   ことを更に含むことからなる、請求項５乃至７のいずれか１項に記載の方法。

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