JP2004348953A5

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Publication number: JP2004348953A5
Application number: JP2004150700A
Authority: JP
Filing date: 2004-05-20
Publication date: 2007-07-05
Anticipated expiration: 2024-05-20

Claims

行と列をなすように配置された強誘電体メモリセル（１１０）のアレイ（１２０）であって、該強誘電体メモリセル（１１０）の各列が、対応するビットライン（１１８）に接続されていることからなる、アレイと、
前記ビットライン（１１８）のセットを感知するために接続されたセンス増幅器（４３０）のセットと、
前記ビットライン（１１８）を感知する際に使用するために、前記センス増幅器（４３０）のセットに基準信号を提供するため接続された基準電圧発生器（４４０）であって、前記基準信号の電圧レベルは、入力値に依存することからなる、基準電圧発生器と、
前記強誘電体メモリセル（１１０）のセットから読み出されたビットライン電圧を評価し、評価結果に基づいて、前記強誘電体メモリセルの読み出し中に使用されるための前記入力値を設定するという校正動作を制御する校正回路（６００）
とを備える、メモリ。
前記校正回路（６００）は、
前記強誘電体メモリセル（１１０）のセットが第１の値を記憶する時に読み出されるビットライン電圧の評価中に、前記基準電圧発生器の前記入力値として提供される第１の計数を保持する、第１のカウンタ（１１２０）と、
前記センス増幅器からのデータ信号が前記第１の値を表すまで、前記第１のカウンタ（１１２０）に前記第１の計数をインクリメントさせる制御ロジック（１１３０）
とを備える、請求項１に記載のメモリ。
前記校正回路は、前記強誘電体メモリセルのセットが第２の値を記憶する時に読み出されるビットライン電圧の評価中に、前記基準電圧発生器の前記入力値として提供される第２の計数を含む第２のカウンタ（１１１０）を更に備え、
前記制御ロジック（１１３０）は、前記センス増幅器からの前記データ信号が前記第２の値を表すまで、前記第２のカウンタ（１１１０）に前記第２の計数をデクリメントさせることからなる、請求項２に記載のメモリ。
前記校正回路（６００）は、前記第１のカウンタ（１１２０）と前記第２のカウンタ（１１１０）とに結合された比較器（１０６０）を更に備え、
前記制御ロジック（１１３０）は、前記比較器（１０６０）が、前記第１の計数と前記第２の計数とが等しいことを示すまで交互に、前記第１のカウンタ（１１２０）に前記第１の計数をインクリメントさせ、且つ、前記第２のカウンタ（１１１０）に前記第２の計数をデクリメントさせ、次いで、前記第１のカウンタ（１１２０）が、前記強誘電体メモリセルの読出し中に使用されるための前記入力値を保持することからなる、請求項３に記載のメモリ。
前記校正回路（１２６０）に結合された冗長回路構成（１２１５）を更に備え、
前記ビットライン電圧の評価によって、前記強誘電体メモリセル（１１０）のうちの１つ又は複数が弱いか又は欠陥があると識別された場合には、前記校正回路（１２６０）が前記冗長回路構成（１２１５）に信号を送り、前記冗長回路構成（１２１５）が、前記校正回路（１２６０）が弱いか又は欠陥があるとして識別した前記強誘電体メモリセル（１１０）を置き換えることからなる、請求項１乃至４のいずれか１項に記載のメモリ。
強誘電体メモリセル（１１０）のセットから読み出されたビットライン電圧を評価し、
前記強誘電体メモリセル（１１０）のセットの正確な読み出しを可能にする基準信号についての電圧レベルに対応することを前記ビットライン電圧の前記評価が示す基準値を記憶する
ことを含むことからなる、メモリを動作させるための方法。
前記メモリ内の制御回路（６００）が、前記ビットライン電圧を評価することと、前記基準値を記憶することとを制御することからなる、請求項６に記載の方法。
前記ビットライン電圧を評価することが、
（ａ）前記強誘電体メモリセル（１１０）のセット内にデータ値を書き込み、
（ｂ）前記強誘電体メモリセル（１１０）からビットライン電圧を読み出し、
（ｃ）センス増幅器（４３０）のセットに印加される基準信号の電圧レベルを、次のレベルに変更し、
（ｄ）前記ビットライン電圧を感知するために、前記センス増幅器（４３０）を使用し、
（ｅ）前記センス増幅器（４３０）から出力されるデータ信号が前記データ値を表すかどうかを判定し、及び、
（ｆ）ステップ（ｅ）において、前記データ信号が前記データ値を表すことが決定されるまで、ステップ（ｃ）、（ｄ）、及び（ｅ）を繰り返す
ことを含むことからなる、請求項６又は７に記載の方法。
前記ビットライン電圧を評価することが、
第１の値を記憶する前記強誘電体メモリセル（１１０）から読み出した結果得られる前記ビットライン電圧の最大値に対応する第１の値を決定し、及び、
第２の値を記憶する前記強誘電体メモリセル（１１０）から読み出した結果得られる前記ビットライン電圧の最小値に対応する第２の値を決定する
ことを含み、
前記基準値は、前記第１の値と前記第２の値との間であることからなる、請求項６乃至８のいずれか１項に記載の方法。
前記ビットライン電圧を評価することによって、１つ又は複数の弱い強誘電体メモリセルを含むことが示される、前記強誘電体メモリセル（１１０）の第２のセットを識別し、
前記強誘電体メモリセルの前記第２のセットを、冗長メモリセル（１２２０）のセットに置き換える
ことを更に含む、請求項６乃至９のいずれか１項に記載の方法。