TWI550631B - 記憶體控制電路及相關的記憶體控制方法 - Google Patents

Description

記憶體控制電路及相關的記憶體控制方法

本發明係有關於記憶體，尤指一種記憶體控制電路及相關的記憶體控制方法。

在同步動態隨機存取記憶體(Synchronous Dynamic Random-Access Memory，SDRAM)演進到第四代雙倍資料率(DDR4)和第四代低功耗雙倍資料率(LPDDR4)之後，由於採用了虛擬開放汲極(Pseudo Open Drain，POD)的架構，記憶體控制電路中用來產生資料訊號的參考電壓已經不再是一個固定值，因此，如何決定出最佳的參考電壓以快速讀取記憶體中的資料是一個重要的課題。

因此，本發明的目的之一在於提供一種記憶體控制電路及相關的記憶體控制方法，其可以快速地得到參考電壓的最佳值，且在讀取記憶體中的資料時也可以不斷地修正參考電壓的最佳值，以供快速且正確地讀取記憶體中的資料。

根據本發明一實施例，一種記憶體控制電路包含有一比較器、一眼寬量測電路以及一校正電路，其中該比較器用以比較一資料訊號與一參考電壓，以產生一比較後資料訊號；該眼寬量測電路耦接於該比較器，且用以量測該比較後資料訊號的眼寬，以產生一量測結果；以及該校正電路耦接於 該比較器與該眼寬量測電路，並用以根據該量測結果來調整該參考電壓的準位。

根據本發明另一實施例，一種記憶體控制方法，包含有：比較一資料訊號與一參考電壓，以產生一比較後資料訊號；量測該比較後資料訊號的眼寬，以產生一量測結果；以及根據該量測結果來調整該參考電壓的準位。

根據本發明另一實施例，一種記憶體控制電路包含有一比較器、一工作週期偵測電路以及一校正電路，其中該比較器用以比較一資料訊號與一參考電壓，以產生一比較後資料訊號；該工作週期偵測電路耦接於該比較器，且用以偵測該比較後資料訊號的工作週期，以產生一偵測結果；以及該校正電路耦接於該比較器與該工作週期偵測電路，並用以根據該偵測結果來調整該參考電壓的準位。

100‧‧‧記憶體控制電路

102‧‧‧記憶體

110‧‧‧比較器

120‧‧‧眼寬量測電路

122、124‧‧‧延遲元件

126、128‧‧‧D型正反器

130‧‧‧工作週期偵測電路

140‧‧‧校正電路

150‧‧‧先進先出緩衝器

180、190‧‧‧端點

300~312、400~424、500~524‧‧‧步驟

第1圖為根據本發明一實施例之記憶體控制電路的示意圖

第2圖為根據本發明一實施例之眼寬量測電路的操作示意圖。

第3圖為根據本發明一實施例之記憶體控制方法的流程圖。

第4圖為根據本發明另一實施例之記憶體控制方法的流程圖。

第5圖為根據本發明另一實施例之記憶體控制方法的流程圖。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在 通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段，因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或者透過其他裝置或連接手段間接地電氣連接至該第二裝置。

請參考第1圖，第1圖為根據本發明一實施例之記憶體控制電路100的示意圖，記憶體控制電路100連接到一記憶體102，且包含了一比較器110、一眼寬(eye width)量測電路120、一工作週期偵測電路130、一校正電路140、一先進先出緩衝器150、用來接收資料訊號(DQ)的端點180、以及用來接收一時脈訊號(data strobe，DQS)的端點190，其中眼寬量測電路120包含了兩個延遲元件122、124、以及兩個做為取樣元件的D型正反器126、128，且延遲元件122、124本身的延遲量係可由記憶體控制電路100內部之其他控制元件來控制調整。在本實施例中，記憶體控制電路100係為一同步動態隨機存取記憶體(SDRAM)的控制電路，且記憶體102為同步動態隨機存取記憶體。

需注意的是，為了簡潔起見，第1圖中所繪示的記憶體控制電路100僅包含了與本發明相關的部分，本領域具有通常知識者應能了解記憶體控制電路100上包含了其他必要的電路元件。

請先參考第2圖，第2圖為根據本發明一實施例之眼寬量測電路120的示意圖。在傳統的記憶體控制電路中，其是利用時脈訊號DQS的上緣(rising edge)對資料訊號DQ進行取樣，且利用時脈訊號DQS的下緣(falling edge)對資料訊號DQ的下一個位元進行取樣，以產生輸出資料到先進先出緩衝器150中，之後再進入後端的資料匯流排。而在第1圖所示的眼寬量測電 路120中，延遲元件122、124本身的延遲量可以不斷地被調整以產生具有不同相位的時脈訊號DQS，且多個D型正反器126、128則使用多個不同相位的時脈訊號DQS來進行取樣(亦即過取樣(over-sampling)操作)，以判斷出資料訊號DQ的眼寬。另一方面，若是資料訊號DQ本身為一個0/1交替(0/1 toggle pattern)的資料訊號，則眼寬量測電路120便可以判斷出對應到位元值0的眼寬以及對應到位元值1的眼寬。另外，需注意的是，第1圖所示之眼寬量測電路120的內部電路架構僅為一範例說明，而非作為本發明的限制，舉例來說，眼寬量測電路120中的延遲元件與D型正反器的數量可以根據設計者的需求而有所改變，且眼寬量測電路120本身亦可採用其他任何可以量測訊號眼寬的電路設計。

第1圖所示的記憶體控制電路100可以準確且快速地校正比較器110所接收的參考電壓Vref，以使得參考電壓Vref是一個最佳值，以供快速且正確地讀取記憶體中的資料。而記憶體控制電路100校正參考電壓Vref的流程可以分成前景校正(foreground calibration)背景校正(background calibration)兩種，其中前景校正的目的是在電子裝置開機時尋找參考電壓Vref的最佳值，而背景校正則是在記憶體控制電路100讀取記憶體102的過程中不斷地最佳化參考電壓Vref。

首先，就前景校正來說，請同時參考第1圖及第3圖，第3圖為根據本發明一實施例之記憶體控制方法的流程圖。首先，當包含了記憶體控制電路100的電子裝置開機時，此時記憶體控制電路100中的一電路會產生一個0/1交替的資料訊號至端點180，以作為資料訊號DQ，而比較器110接著讀取資料訊號DQ，並比較資料訊號DQ與一預設的參考電壓Vref，以產生一比較後資料訊號DQ’。之後，在步驟300中，眼寬量測電路120讀取比較後資料訊號DQ’，並量測比較後資料訊號DQ’中對應到位元值0的眼寬以及 對應到位元值1的眼寬，以產生一量測結果至校正電路140；同時，工作週期偵測電路130也讀取比較後資料訊號DQ’，並偵測比較後資料訊號DQ’的工作週期，以產生一偵測結果至校正電路140。接著，在步驟302中，校正電路140判斷比較後資料訊號DQ’中對應到位元值0的眼寬以及對應到位元值1的眼寬是否相同，且判斷比較後資料訊號DQ’的工作週期是否為50%，其中若是比較後資料訊號DQ’中對應到位元值0的眼寬以及對應到位元值1的眼寬相同，或是比較後資料訊號DQ’的工作週期為50%，則代表目前所使用的參考電壓Vref是最佳值，因此，流程進入步驟312結束校正流程；反之，則流程進入步驟304。

在步驟304中，校正電路140判斷比較後資料訊號DQ’中對應到位元值0的眼寬是否大於對應到位元值1的眼寬，且也判斷比較後資料訊號DQ’的工作週期是否小於50%(亦即，對應到位元值0的期間小於對應到位元值1的期間)，其中若是比較後資料訊號DQ’中對應到位元值0的眼寬大於對應到位元值1的眼寬，或是比較後資料訊號DQ’的工作週期小於50%，則流程進入步驟308以降低參考電壓Vref，其中所調降的值△V可為任意適合的值；反之，則流程進入步驟306以增加參考電壓Vref，其中所增加的值△V亦可為任意適合的值。接著，流程進入步驟310以讀取比較後資料訊號DQ’，並重複上述步驟直到比較後資料訊號DQ’中對應到位元值0的眼寬以及對應到位元值1的眼寬相同，或是比較後資料訊號DQ’的工作週期為50%為止。

需要注意的是，在第1、3圖的實施例中，係同時利用眼寬量測電路120所產生的量測結果與工作週期偵測電路130所產生的偵測結果來決定降低或是增加參考電壓Vref，然而，在本發明之其他實施例中，記憶體控制電路100可以只使用眼寬量測電路120與工作週期偵測電路130其中之一來進行參考電壓Vref校正，亦即校正電路140可以只根據眼寬量測電路120所 產生之比較後資料訊號DQ’中對應到位元值0的眼寬以及對應到位元值1的眼寬來調整參考電壓Vref，或是只根據工作週期偵測電路130所產生之比較後資料訊號DQ’的工作週期為來調整參考電壓Vref，這些設計上的變化均應隸屬本發明的範疇。

另外，請同時參考第1圖及第4圖，第4圖為根據本發明另一實施例之記憶體控制方法的流程圖，其中第4圖的實施例可以適用於前景校正或是背景校正。首先，比較器110讀取資料訊號DQ，並比較資料訊號DQ與一預設的參考電壓Vref，以產生一比較後資料訊號DQ’，其中當進行前景校正時，資料訊號DQ是由記憶體控制電路100中的一電路所產生至端點180的一隨機資料訊號(random data)，而當進行背景校正時，資料訊號DQ則是從記憶體102所接收得到。在步驟400中，眼寬量測電路120讀取比較後資料訊號DQ’，並量測比較後資料訊號DQ’的眼寬以產生一量測結果至校正單元140。接著，在步驟402中，校正單元140主動將參考電壓Vref增加△V，並在步驟404中觀察判斷比較後資料訊號DQ’的眼寬是否有因此變大？若是比較後資料訊號DQ’的眼寬變大，則流程進入步驟406以持續增加參考電壓Vref，並反覆地讀取比較後資料訊號DQ’並量測比較後資料訊號DQ’的眼寬以判斷眼寬是否有持續變大(步驟408、410)，且當眼寬不再變大的時候，校正電路140將目前所設定的參考電壓Vref降低△V以作為最佳的參考電壓Vref(步驟412)，並進入步驟424以結束校正流程。

另一方面，當在步驟404中判斷比較後資料訊號DQ’的眼寬沒有變大時，則流程進入步驟414以將參考電壓Vref降低△V，之後流程進入步驟416以持續降低參考電壓Vref，並反覆地讀取比較後資料訊號DQ’並量測比較後資料訊號DQ’的眼寬以判斷眼寬是否有持續變大(步驟418、420)，且當眼寬不再變大的時候，校正電路140將目前所設定的參考電壓Vref加上△V 以作為最佳的參考電壓Vref(步驟422)，並進入步驟424以結束校正流程。

另外，請同時參考第1圖及第5圖，第5圖為根據本發明另一實施例之記憶體控制方法的流程圖，其中第5圖的實施例可以適用於前景校正或是背景校正。首先，比較器110讀取資料訊號DQ，並比較資料訊號DQ與一預設的參考電壓Vref，以產生一比較後資料訊號DQ’，其中當進行前景校正時，資料訊號DQ是由記憶體控制電路100中的一電路所產生至端點180的一隨機資料訊號(random data)，而當進行背景校正時，資料訊號DQ則是從記憶體102所接收得到。在步驟500中，眼寬量測電路120讀取比較後資料訊號DQ’，並量測比較後資料訊號DQ’的眼寬以產生一量測結果至校正單元140。接著，在步驟502中，校正單元140主動將參考電壓Vref降低△V，並在步驟504中觀察判斷比較後資料訊號DQ’的眼寬是否有因此變大？若是比較後資料訊號DQ’的眼寬變大，則流程進入步驟506以持續降低參考電壓Vref，並反覆地讀取比較後資料訊號DQ’並量測比較後資料訊號DQ’的眼寬以判斷眼寬是否有持續變大(步驟508、510)，且當眼寬不再變大的時候，校正電路140將目前所設定的參考電壓Vref加上△V以作為最佳的參考電壓Vref(步驟512)，並進入步驟524以結束校正流程。

另一方面，當在步驟504中判斷比較後資料訊號DQ’的眼寬沒有變大時，則流程進入步驟514以將參考電壓Vref加上△V，之後流程進入步驟516以持續增加參考電壓Vref的準位，並反覆地讀取比較後資料訊號DQ’並量測比較後資料訊號DQ’的眼寬以判斷眼寬是否有持續變大(步驟518、520)，且當眼寬不再變大的時候，校正電路140將目前所設定的參考電壓Vref降低△V以作為最佳的參考電壓Vref(步驟522)，並進入步驟524以結束校正流程。

此外，上述的背景校正可以在記憶體控制電路100不需要被要求 讀取記憶體102中的資料時調整參考電壓Vref，以使得比較後資料訊號DQ’能夠一直維持有最大的眼寬。

簡要歸納本發明，在本發明的記憶體控制電路及相關的記憶體控制方法中，其可以透過前景校正的方式以使得在電子裝置開機時便可以決定出最佳的參考電壓Vref，也可以透過背景校正的方式在讀取記憶體102資料的過程中不斷地調整參考電壓Vref，以使得比較後資料訊號DQ’能夠一直維持有最大的眼寬。因此，透過本發明可以快速且隨時地得到參考電壓的最佳值，以快速且正確地讀取記憶體中的資料。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧記憶體控制電路

102‧‧‧記憶體

110‧‧‧比較器

120‧‧‧眼寬量測電路

122、124‧‧‧延遲元件

126、128‧‧‧D型正反器

130‧‧‧工作週期偵測電路

140‧‧‧校正電路

150‧‧‧先進先出緩衝器

180、190‧‧‧端點

Claims (14)

1. 一種記憶體控制電路，包含有：一比較器，用以比較一資料訊號與一參考電壓，以產生一比較後資料訊號；一眼寬(eye width)量測電路，耦接於該比較器，其中該眼寬量測電路透過使用具有不同相位的多個第一時脈訊號以量測該比較後資料訊號的眼寬，以產生一量測結果；以及一校正電路，耦接於該比較器與該眼寬量測電路，用以根據該量測結果來調整該參考電壓的準位。
2. 如申請專利範圍第1項所述之記憶體控制電路，其中該資料訊號為0/1交替的資料訊號，且該眼寬量測電路接收來一第二時脈訊號，並調整該第二時脈訊號的一相位，以產生具有不同相位的該些第一脈訊號來對該比較後資料訊號進行過取樣操作，以量測該比較後資料訊號中對應到位元值0的眼寬以及對應到位元值1的眼寬，並產生該量測結果。
3. 如申請專利範圍第1項所述之記憶體控制電路，其中該量測結果包含了該比較後資料訊號中對應到位元值0的眼寬以及對應到位元值1的眼寬，且當該量測結果指出該比較後資料訊號中對應到位元值0的眼寬大於對應到位元值1的眼寬時，該校正電路降低該參考電壓的準位；以及當該量測結果指出該比較後資料訊號中對應到位元值0的眼寬小於對應到位元值1的眼寬時，該校正電路增加該參考電壓的準位。
4. 如申請專利範圍第1項所述之記憶體控制電路，其中該資料訊號為0/1交替的資料訊號，且該記憶體控制電路另包含有：一工作週期偵測電路，用以偵測該比較後資料訊號的工作週期，以產生一 偵測結果；其中該校正電路另根據該偵測結果來調整該參考電壓的準位。
5. 如申請專利範圍第4項所述之記憶體控制電路，其中當該偵測結果指出該比較後資料訊號的工作週期小於50%時，該校正電路降低該參考電壓的準位；以及當該偵測結果指出該比較後資料訊號的工作週期大於50%時，該校正電路增加該參考電壓的準位。
6. 如申請專利範圍第1項所述之記憶體控制電路，其中該校正電路首先主動調整該參考電壓的準位，並根據該眼寬量測電路所產生的該量測結果來繼續增加或是降低該參考電壓的準位，直到該眼寬量測電路所產生的該量測結果指出該比較後資料訊號的眼寬到達一最大值為止。
7. 一種記憶體控制方法，包含有：比較一資料訊號與一參考電壓，以產生一比較後資料訊號；透過使用具有不同相位的多個第一時脈訊號以量測該比較後資料訊號的眼寬，以產生一量測結果；以及根據該量測結果來調整該參考電壓的準位。
8. 如申請專利範圍第7項所述之記憶體控制方法，其中該資料訊號為0/1交替的資料訊號，且量測該比較後資料訊號的眼寬以產生該量測結果的步驟包含有：接收來一第二時脈訊號，並調整該第二時脈訊號的一相位，以產生具有不同相位的該些第一時脈訊號來對該比較後資料訊號進行過取樣操作，以量測該比較後資料訊號中對應到位元值0的眼寬以及對應到位元值1的眼寬，並產生該量測結果。
9. 如申請專利範圍第7項所述之記憶體控制方法，其中該量測結果包含了該比較後資料訊號中對應到位元值0的眼寬以及對應到位元值1的眼寬，且根據該量測結果來調整該參考電壓的準位的步驟包含有：當該量測結果指出該比較後資料訊號中對應到位元值0的眼寬大於對應到位元值1的眼寬時，降低該參考電壓的準位；以及當該量測結果指出該比較後資料訊號中對應到位元值0的眼寬小於對應到位元值1的眼寬時，增加該參考電壓的準位。
10. 如申請專利範圍第7項所述之記憶體控制方法，其中該資料訊號為0/1交替的資料訊號，且該記憶體控制方法另包含有：偵測該比較後資料訊號的工作週期，以產生一偵測結果；以及根據該偵測結果來調整該參考電壓的準位。
11. 如申請專利範圍第10項所述之記憶體控制方法，另包含有：當該偵測結果指出該比較後資料訊號的工作週期小於50%時，降低該參考電壓的準位；以及當該偵測結果指出該比較後資料訊號的工作週期大於50%時，增加該參考電壓的準位。
12. 如申請專利範圍第7項所述之記憶體控制方法，另包含有：主動調整該參考電壓的準位，並持續比較該資料訊號與該參考電壓以產生該比較後資料訊號，且量測該比較後資料訊號的眼寬以產生該量測結果；以及根據該量測結果來繼續增加或是降低該參考電壓的準位，直到該量測結果指出該比較後資料訊號的眼寬到達一最大值為止。
13. 一種記憶體控制電路，包含有：一比較器，用以比較一資料訊號與一參考電壓，以產生一比較後資料訊號；一眼寬(eye width)量測電路，耦接於該比較器，其中該眼寬量測電路透過使用具有不同相位的多個時脈訊號以量測該比較後資料訊號的眼寬，以產生一量測結果；一工作週期偵測電路，用以偵測該比較後資料訊號的工作週期，以產生一偵測結果；以及一校正電路，耦接於該比較器、該眼寬量測電路與該工作週期偵測電路，用以根據該偵測結果以及該量測結果來調整該參考電壓的準位。
14. 如申請專利範圍第13項所述之記憶體控制電路，其中當該偵測結果指出該比較後資料訊號的工作週期小於50%時，該校正電路降低該參考電壓的準位；以及當該偵測結果指出該比較後資料訊號的工作週期大於50%時，該校正電路增加該參考電壓的準位。