TWI511163B - 記憶體測試方法及裝置 - Google Patents

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Description

記憶體測試方法及裝置
本發明是有關於一種測試方法及裝置,且特別是有關於一種記憶體測試方法及裝置。
雙倍資料率(Double Data Rate,DDR)是一種基於同步動態隨機存取記憶體(Synchronous Dynamic Random Access Memory,SDRAM)的革命性記憶體技術,其提供一種高性能、低成本的記憶體解決方案。由於DDR SDRAM的資料傳送發生在時脈訊號的兩個邊沿,而SDRAM僅在時脈訊號的上升沿傳送資料,因此DDR SDRAM的存取速度可達到SDRAM的兩倍。與傳統的SDRAM相比,DDR還具有更低的功耗。
DDR SDRAM主要用於個人電腦、伺服器等產品,一般是設計成雙行記憶體模組(Dual In-Line Memory Module,DIMM)的形式,用來插在電腦主機板的記憶體插槽上。而為了節省配置空間及成本,近來個人電腦的設計上,逐漸採用內建(On-board)的形式將記憶體直接燒在主機板上。然而,當此內建記憶體發生 損壞時,由於現行做法無法判別發生錯誤的記憶體顆粒,因此只能透過硬體的方式重新上過新的記憶體顆粒,結果往往導致整片主機板作廢。
本發明提供一種記憶體測試方法及裝置,可在記憶體初始化的過程中判斷記憶體是否損壞。
本發明提出一種記憶體測試方法,適於由電子裝置測試記憶體。此方法係先掃瞄用以測試記憶體之時脈訊號(DQS)的第一波形的左右邊界,以取得所述左右邊界的兩個交點之間的最大寬度。接著,取得記憶體輸出之資料訊號(DQ)的中央參考電壓,並取得此中央參考電壓與資料訊號之第二波形的左右邊界的兩個交點之間的資料寬度。最後,判斷資料寬度與最大寬度的差值是否大於門檻值,而當所述差值大於門檻值時,判斷記憶體損壞。
在本發明的一實施例中,上述的時脈訊號包括兩個差分訊號,而上述掃瞄用以測試記憶體之時脈訊號的第一波形的左右邊界,以取得左右邊界的兩個交點之間的最大寬度的步驟包括掃瞄兩個差分訊號之左右邊界的兩個交點,以取得左右邊界的兩個交點之間的最大寬度。
在本發明的一實施例中,上述判斷資料寬度與最大寬度的差值是否大於門檻值的步驟更包括判斷資料寬度是否大於最大寬度,其中若資料寬度大於最大寬度,則直接以資料寬度與最大 寬度的差值和門檻值比較,以判斷此差值是否大於門檻值;若資料寬度小於最大寬度,則計算資料寬度與最大寬度的差值的絕對值,用以和門檻值比較,以判斷此差值的絕對值是否大於門檻值。
在本發明的一實施例中,上述的記憶體測試方法適於在電子裝置之基本輸入/輸出系統(BIOS)執行記憶體初始化時實施。
在本發明的一實施例中,上述取得中央參考電壓與資料訊號之第二波形的左右邊界的兩個交點之間的資料寬度,判斷資料寬度與最大寬度的差值是否大於門檻值,以判斷記憶體是否損壞的步驟包括針對記憶體中多個記憶體顆粒,依序取得中央參考電壓與各個記憶體顆粒輸出之資料訊號之第二波形的左右邊界的兩個交點之間的資料寬度,並判斷此資料寬度與最大寬度的差值是否大於門檻值,而當所述差值大於門檻值時,即可判斷記憶體顆粒損壞。
本發明提出一種記憶體測試裝置,其包括時脈產生器、波形掃瞄器、資料分析器及比較器。其中,時脈產生器係耦接記憶體,產生用以測試記憶體之時脈訊號,並輸出至記憶體。波形掃瞄器係耦接時脈產生器,用以掃瞄時脈訊號的第一波形的左右邊界,以取得此左右邊界的兩個交點之間的最大寬度。資料分析器係耦接記憶體,用以取得記憶體輸出之資料訊號的中央參考電壓,並取得此中央參考電壓與資料訊號之第二波形的左右邊界的兩個交點之間的資料寬度。比較器係耦接波形掃瞄器及資料分析 器,用以判斷資料寬度與最大寬度的差值是否大於門檻值,並在判斷差值大於門檻值時,判斷記憶體損壞。
在本發明的一實施例中,上述的時脈訊號包括兩個差分訊號,而上述的波形掃瞄器係掃瞄這兩個差分訊號之左右邊界的兩個交點,以取得左右邊界的兩個交點之間的最大寬度。
在本發明的一實施例中,上述的比較器更判斷資料寬度是否大於最大寬度,若資料寬度大於最大寬度,則直接以資料寬度與最大寬度的差值和門檻值比較,以判斷此差值是否大於門檻值,而若資料寬度小於最大寬度,則計算資料寬度與最大寬度的差值的絕對值,用以和門檻值比較,以判斷此差值的絕對值是否大於門檻值。
在本發明的一實施例中,上述的記憶體測試裝置是在配置所述記憶體之電子裝置的基本輸入/輸出系統執行記憶體初始化時實施記憶體測試。
在本發明的一實施例中,上述的時脈產生器及資料分析器係分別耦接記憶體的多個記憶體顆粒,其中,時脈產生器係將時脈訊號輸出至各個記憶體顆粒。資料分析器係依序取得中央參考電壓與各個記憶體顆粒輸出之資料訊號之第二波形的左右邊界的兩個交點之間的資料寬度。比較器則判斷資料分析器所取得之資料寬度與最大寬度的差值是否大於門檻值,並在差值大於門檻值時,判斷記憶體顆粒損壞。
在本發明的一實施例中,上述的門檻值為時脈訊號與資料訊號之間的偏斜的正負值或是其倍數。
基於上述,本發明的記憶體測試方法及裝置係藉由掃描時脈波形,以獲得其有效資料視窗的最大寬度,並與記憶體輸出的資料訊號的寬度進行比較,當資料訊號的寬度溢出此最大寬度時,即判定該記憶體損壞。本發明的方式可進一步用於測試記憶體中的不同記憶體顆粒,以找出損壞顆粒以進行更換,從而降低內建此記憶體之主機板的作廢率。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
10‧‧‧記憶體
30‧‧‧記憶體測試裝置
32‧‧‧時脈產生器
34‧‧‧波形掃瞄器
36‧‧‧資料分析器
38‧‧‧比較器
A、B、C、D‧‧‧交叉點
tDQSQ‧‧‧偏斜
tQH‧‧‧對齊延時
tValid、tDQ‧‧‧寬度
VREF‧‧‧中央參考電壓
S402~S412‧‧‧本發明一實施例之記憶體測試方法的各步驟
圖1是依照本發明一實施例所繪示的DQS訊號和DQ訊號之間偏斜的示意圖。
圖2是依照本發明一實施例所繪示的DQS訊號和DQ訊號之有效資料寬度的示意圖。
圖3是依照本發明一實施例所繪示的記憶體測試裝置的方塊圖。
圖4是依照本發明一實施例所繪示之記憶體測試方法的流程圖。
由於DDR的時脈訊號採用差分訊號(包括DQS和/DQS訊號),並以此差分訊號的交叉點(cross-point)作為資料(DQ)訊號的參考時脈。此差分信號兩個邊界的交叉點則定義了有效資料的寬度。另一方面,當DQS訊號和DQ訊號的斜率存在時,DQS訊號的起始交叉點與DQ訊號的起始點會存在一個有限的偏斜(skew),其稱為DQS訊號和DQ訊號的偏斜(DQ-DQS skew)。
舉例來說,圖1是依照本發明一實施例所繪示的DQS訊號和DQ訊號之間偏斜的示意圖。請參照圖1,DQS訊號的起始點(即DQS訊號和/DQS訊號的交叉點)和DQ訊號的起始點之間存在偏斜tDQSQ,而DQ訊號的第一個有效資料線和最後一個有效資料線之間存在對齊延時,此參數稱為tQH。若將參數tQH減去偏斜tDQSQ,則可得到DQ訊號的有效資料寬度。本發明即根據上述原理,設法找出用以測試記憶體之時脈訊號(DQS)的最大寬度,並利用資料訊號(DQ)的中央參考電壓,找出資料訊號的資料寬度,兩相比較之下,當資料寬度溢出最大寬度時,則可判定資料無效,進而判定記憶體損壞。
圖2是依照本發明一實施例所繪示的DQS訊號和DQ訊號之有效資料寬度的示意圖。請參照圖2,DQS訊號和/DQS訊號的兩個交叉點A、B之間的寬度tValid可決定了DQS訊號的有效資料寬度。而DQ訊號與中央參考電壓(VREF)訊號之交點C、 D之間的寬度tDQ則決定DQ訊號的有效資料寬度。若進一步考量DQS訊號和DQ訊號之間的偏斜(DQ-DQS skew),則可得出若DQ訊號的寬度tDQ溢出DQS訊號和/DQS訊號之間可能的最大寬度tValid且超出預設的門檻值時,則可判定DQ訊號的波形無效,進而判定記憶體損壞。其中,上述的門檻值例如是DQS訊號和DQ訊號之間的偏斜或是其倍數,在此不設限。
根據上述,圖3是依照本發明一實施例所繪示的記憶體測試裝置的方塊圖。請參照圖3,本實施例的記憶體測試裝置30包括時脈產生器32、波形掃瞄器34、資料分析器36及比較器38。其中,時脈產生器32係耦接記憶體10,其係用以產生用以測試記憶體10的時脈訊號(DQS)。其中,時脈產生器32例如會產生一個差分時脈訊號送入記憶體10,而由記憶體10中的一個延遲鎖相迴路(Delay-Locked Loop,DLL)生成DQS訊號。波形掃瞄器34係耦接時脈產生器32,用以決定時脈訊號的最大有效資料寬度。另一方面,資料分析器36亦耦接記憶體10,用以決定記憶體10輸出之資料訊號(DQ)的有效資料寬度。比較器38則分別耦接時脈產生器32及資料分析器36,用以比較兩者決定的資料寬度,從而判定所測試的記憶體是否損壞。
圖4是依照本發明一實施例所繪示之記憶體測試方法的流程圖。請同時參照圖3及圖4,本實施例的方法適用於上述的記憶體測試裝置30,適於在配置有記憶體10之電子裝置的基本輸入 /輸出系統(BIOS)執行記憶體10的初始化時實施。以下即搭配圖3中記憶體測試裝置30的各項元件,說明本實施例方法的詳細流程。
首先,由波形掃瞄器34掃瞄由時脈產生器32產生,用以測試記憶體10之時脈訊號(DQS)的第一波形的左右邊界,以取得此左右邊界的兩個交點之間的最大寬度(步驟S402)。其中,上述的時脈訊號包括兩個差分訊號,而波形掃瞄器34即是掃瞄這兩個差分訊號之左右邊界的交點,從而取得所需的最大寬度。此外,波形掃瞄器34例如會在預定時間內重複掃瞄由時脈產生器32產生的多個波形,從而取得這些波形左右交點的寬度,並取其中的最大值做為用以判斷資料訊號是否有效的依據。也就是說,資料訊號必須在此最大寬度內送完才會被視為有效。
接著,由資料分析器36取得記憶體10輸出之資料訊號(DQ)的中央參考電壓(步驟S404),並取得此中央參考電壓與資料訊號之第二波形的左右邊界的兩個交點之間的資料寬度(步驟S406)。此資料寬度即可視為是資料訊號的有效資料寬度。
然後,由比較器38計算上述資料寬度與最大寬度的差值,並與一個預設的門檻值比較,以判斷此差值是否大於門檻值(步驟S408)。其中,由於時脈訊號(DQS)與資料訊號(DQ)之間存在偏斜(如圖1所示的偏斜tDQSQ),因此本實施例即以此偏斜的正負值,或其倍數做為門檻值,以判斷資料寬度溢出最大寬度的 幅度是否在可接受的範圍內。
最後,當比較器38判斷上述的差值大於門檻值時,即可判斷所測試的記憶體損壞(步驟S410)。反之,則可判斷所測試的記憶體未損壞(步驟S412)。其中,比較器38在計算資料寬度與最大寬度的差值時,例如會先判斷資料寬度是否大於最大寬度,而若資料寬度大於最大寬度,比較器38將會直接以此資料寬度與最大寬度的差值和門檻值比較,以判斷此差值是否大於門檻值;若資料寬度小於最大寬度,比較器38則會計算此資料寬度與最大寬度的差值的絕對值,並用以和門檻值比較,以判斷此差值的絕對值是否大於門檻值。
需說明的是,在本實施例中,所述的記憶體測試方法是以單一記憶體為例做說明,而在另一實施例中,此方法亦可用於測試記憶體中的多個記憶體顆粒。詳言之,上述的波形掃瞄器34、資料分析器36可依序連接至記憶體10的多個記憶體顆粒,並分別掃瞄這些記憶體顆粒。當單一個記憶體顆粒掃瞄完成後,再接續掃瞄其他記憶體顆粒。而當完成所有記憶體顆粒的判讀後,亦可接著判斷其他通道的記憶體,直到所有通道的記憶體均完成判讀為止。
綜上所述,本發明的記憶體測試方法及裝置藉由掃描記憶體輸出的資料訊號波形以獲得其資料寬度,並與預先測定的最大寬度比較,從而根據資料寬度是否溢出最大寬度以判定記憶體 是否損壞,此測試係安插在記憶體初始化的過程中,可避免記憶體在初始化過程中發生錯誤造成後續無法判讀的情況。此外,藉由本發明的軟體測試方式,也可幫助測試工程師找出損壞的記憶體顆粒以進行更換,從而降低內建此記憶體之主機板的作廢率。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
S402~S412‧‧‧本發明一實施例之記憶體測試方法的各步驟

Claims (12)

  1. 一種記憶體測試方法,適於由一電子裝置測試一記憶體,該方法包括下列步驟:掃瞄用以測試該記憶體之一時脈訊號(DQS)的一第一波形的左右邊界,以取得該左右邊界的兩個交點之間的一最大寬度;取得該記憶體輸出之一資料訊號(DQ)的一中央參考電壓;取得該中央參考電壓與該資料訊號之一第二波形的左右邊界的兩個交點之間的一資料寬度;判斷該資料寬度與該最大寬度的一差值是否大於一門檻值;以及當該差值大於該門檻值時,判斷該記憶體損壞。
  2. 如申請專利範圍第1項所述的記憶體測試方法,其中該時脈訊號包括兩個差分訊號,而掃瞄用以測試該記憶體之該時脈訊號的該第一波形的該左右邊界,以取得該左右邊界的該兩個交點之間的該最大寬度的步驟包括:掃瞄該兩個差分訊號之該左右邊界的該兩個交點,以取得該左右邊界的該兩個交點之間的該最大寬度。
  3. 如申請專利範圍第1項所述的記憶體測試方法,其中判斷該資料寬度與該最大寬度的該差值是否大於該門檻值的步驟更包括:判斷該資料寬度是否大於該最大寬度;若該資料寬度大於該最大寬度,直接以該資料寬度與該最大 寬度的該差值和該門檻值比較,以判斷該差值是否大於該門檻值;以及若該資料寬度小於該最大寬度,計算該資料寬度與該最大寬度的該差值的一絕對值,用以和該門檻值比較,以判斷該差值的該絕對值是否大於該門檻值。
  4. 如申請專利範圍第1項所述的記憶體測試方法,其中所述方法適於在該電子裝置之一基本輸入/輸出系統(BIOS)執行該記憶體初始化時實施。
  5. 如申請專利範圍第1項所述的記憶體測試方法,其中取得該中央參考電壓與該資料訊號之該第二波形的該左右邊界的該兩個交點之間的該資料寬度,判斷該資料寬度與該最大寬度的該差值是否大於該門檻值,以判斷該記憶體是否損壞的步驟包括:針對該記憶體中多個記憶體顆粒,依序取得該中央參考電壓與各所述記憶體顆粒輸出之該資料訊號之該第二波形的該左右邊界的該兩個交點之間的該資料寬度;判斷該資料寬度與該最大寬度的該差值是否大於該門檻值;以及當該差值大於該門檻值時,判斷該記憶體顆粒損壞。
  6. 如申請專利範圍第1項所述的記憶體測試方法,其中該門檻值為該時脈訊號與該資料訊號之間的一偏斜的正值或負值或是其倍數。
  7. 一種記憶體測試裝置,包括: 一時脈產生器,耦接一記憶體,產生用以測試該記憶體之一時脈訊號(DQS),並輸出至該記憶體;一波形掃瞄器,耦接該時脈產生器,掃瞄該時脈訊號的一第一波形的左右邊界,以取得該左右邊界的兩個交點之間的一最大寬度;一資料分析器,耦接該記憶體,取得該記憶體輸出之一資料訊號(DQ)的一中央參考電壓,並取得該中央參考電壓與該資料訊號之一第二波形的左右邊界的兩個交點之間的一資料寬度;以及一比較器,耦接該波形掃瞄器及該資料分析器,判斷該資料寬度與該最大寬度的一差值是否大於一門檻值,並在判斷該差值大於該門檻值時,判斷該記憶體損壞。
  8. 如申請專利範圍第7項所述的記憶體測試裝置,其中該時脈訊號包括兩個差分訊號,而該波形掃瞄器係掃瞄該兩個差分訊號之該左右邊界的該兩個交點,以取得該左右邊界的該兩個交點之間的該最大寬度。
  9. 如申請專利範圍第7項所述的記憶體測試裝置,其中該比較器更判斷該資料寬度是否大於該最大寬度,若該資料寬度大於該最大寬度,直接以該資料寬度與該最大寬度的該差值和該門檻值比較,以判斷該差值是否大於該門檻值,而若該資料寬度小於該最大寬度,計算該資料寬度與該最大寬度的該差值的一絕對值,用以和該門檻值比較,以判斷該差值的該絕對值是否大於該門檻值。
  10. 如申請專利範圍第7項所述的記憶體測試裝置,其中該記憶體測試裝置是在配置該記憶體之一電子裝置的一基本輸入/輸出系統執行該記憶體初始化時實施記憶體測試。
  11. 如申請專利範圍第7項所述的記憶體測試裝置,其中該時脈產生器及該資料分析器分別耦接該記憶體的多個記憶體顆粒,其中該時脈產生器輸出該時脈訊號至各所述記憶體顆粒;該資料分析器依序取得該中央參考電壓與各所述記憶體顆粒輸出之該資料訊號之該第二波形的該左右邊界的該兩個交點之間的該資料寬度;以及該比較器判斷該資料分析器所取得之該資料寬度與該最大寬度的該差值是否大於該門檻值,並在該差值大於該門檻值時,判斷該記憶體顆粒損壞。
  12. 如申請專利範圍第7項所述的記憶體測試裝置,其中該門檻值為該時脈訊號與該資料訊號之間的一偏斜的正值或負值或是其倍數。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115190084B (zh) * 2022-09-08 2022-12-13 中国电子科技集团公司第十五研究所 一种以太网交换模块的启动方法及系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159679A (en) * 1988-09-09 1992-10-27 Compaq Computer Corporation Computer system with high speed data transfer capabilities
US5179534A (en) * 1990-10-23 1993-01-12 Crosscheck Technology, Inc. Method and apparatus for setting desired logic state at internal point of a select storage element
US6658604B1 (en) * 2000-10-10 2003-12-02 International Business Machines Corporation Method for testing and guaranteeing that skew between two signals meets predetermined criteria
US20080034265A1 (en) * 2006-08-01 2008-02-07 Unitest Inc. Tester For Testing Semiconductor Device
US20100153792A1 (en) * 2008-12-15 2010-06-17 Samsung Electronics Co., Ltd. Circuit and method for correcting skew in a plurality of communication channels for communicating with a memory device, memory controller, system and method using the same, and memory test system and method using the same
US20120327726A1 (en) * 2010-02-23 2012-12-27 Rambus Inc Methods and Circuits for Dynamically Scaling DRAM Power and Performance

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010004755A1 (ja) * 2008-07-09 2010-01-14 株式会社アドバンテスト 試験装置、及び試験方法
CN101859606B (zh) * 2009-04-07 2013-04-03 北京兆易创新科技有限公司 一种调整参考单元阈值参数的方法、装置和一种测试系统
US9257164B2 (en) * 2013-03-14 2016-02-09 Altera Corporation Circuits and methods for DQS autogating

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159679A (en) * 1988-09-09 1992-10-27 Compaq Computer Corporation Computer system with high speed data transfer capabilities
US5179534A (en) * 1990-10-23 1993-01-12 Crosscheck Technology, Inc. Method and apparatus for setting desired logic state at internal point of a select storage element
US6658604B1 (en) * 2000-10-10 2003-12-02 International Business Machines Corporation Method for testing and guaranteeing that skew between two signals meets predetermined criteria
US20080034265A1 (en) * 2006-08-01 2008-02-07 Unitest Inc. Tester For Testing Semiconductor Device
US20100153792A1 (en) * 2008-12-15 2010-06-17 Samsung Electronics Co., Ltd. Circuit and method for correcting skew in a plurality of communication channels for communicating with a memory device, memory controller, system and method using the same, and memory test system and method using the same
US20120327726A1 (en) * 2010-02-23 2012-12-27 Rambus Inc Methods and Circuits for Dynamically Scaling DRAM Power and Performance

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Publication number Publication date
CN104517655B (zh) 2017-05-17
US20150092506A1 (en) 2015-04-02
US9036437B2 (en) 2015-05-19
CN104517655A (zh) 2015-04-15
TW201515008A (zh) 2015-04-16

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