JP2013196178A - メモリ制御装置及びマスクタイミング制御方法 - Google Patents

Abstract

【課題】メモリ初期化時に検出されたプリアンブル期間がメモリ動作中に変動した際も、メモリのリード期間でストローブ信号を取り込むことができる。
【解決手段】メモリ回路から読み出されたデータを、メモリリード期間以外にメモリ回路から発生されるストローブ信号に同期して受信するように制御する同期式のメモリ制御装置において、ストローブ信号を所定のマスク信号を用いてマスクするマスク回路と、ストローブ信号を所定の複数のタイミングで検出して、検出した複数の検出データからなるデータを出力するタイミング測定回路と、マスク信号を発生するマスク生成回路と、タイミング検出回路から出力されるデータと、マスク信号のＬ期間の所定の期待値及びＨ期間の所定の期待値とを比較して各比較結果を示すデータを出力する比較回路と、比較回路からのデータに基づいて、マスク信号の変化タイミングを補正する補正制御回路とを備える。
【選択図】図１

Description

本発明は、ソースシンクロナス方式のデータ受信に関し、特に、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）方式のＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）（以下、ＤＤＲ−ＳＤＲＡＭという。）などのメモリ回路のリードデータの受信回路のためのメモリ制御装置と、メモリ回路のリードデータを取り込むためのストローブ信号を制御するマスク信号のためのマスクタイミング制御方法に関する。

ＤＤＲ−ＳＤＲＡＭは、双方向のデータバス、ストローブ信号を用いライト動作及びリード動作を行う。リード動作時は、ストローブ信号がハイインピーダンス状態（以下、Ｈｉ−Ｚ状態という。）からプリアンブルと呼ばれる状態を経て、必要なストローブエッジの組（立ち上がりと立ち下がり）が必要分の複数組出力され、最後にポストアンブルと呼ばれる状態を経てＨｉ−Ｚに戻る。リードデータの受信回路は、プリアンブルの状態を検知してデータ受信に必要なストローブ信号のエッジをクロックとして取り込む必要がある。

例えば、特許文献１においては、単一の読出し動作でＤＱＳイネーブル信号の最適なタイミングを決定するスナップショットデータトレーニングの方法が提供される。ここで、まずグレイコードカウントのシーケンスをメモリに書き込み、次いで単一のバーストでそれを読み出すことで実現する。コントローラは、コマンドが発行された時点から一定間隔で読出しバーストをサンプリングし、周回遅延を決定する。簡単な真理値表の検索により、通常読出しに対する最適のＤＱＳイネーブルのタイミングを決定する。通常の読出し動作中、イネーブルされたＤＱＳ信号の第１のポジティブエッジを使用して、コマンドが発行されるたびにイネーブルされたカウンタをサンプリングすることが好ましい。カウンタサンプルが変化した場合、これはタイミングの変動が生じたことを示すが、ＤＱＳイネーブル信号を調整して変動を補正し、ＤＱＳプリアンブルの中央に合わせた位置に保つことができる。

また、特許文献２においては、ストローブ信号を取り込むタイミングを決める目的で、メモリに対して遅延調整用のダミーのリードコマンドを発行し、メモリから出力されるデータ信号及びデータストローブ信号を用いてプリアンブル期間を検出し、データを取り込むタイミングを調整する回路構成が開示されている。

しかしながら、今までのストローブ信号を取り込む手段は、メモリの初期化シーケンス時に実施されることが前提となっており、デバイスが動作することによって発生する電圧／温度変化の影響を受けて、プリアンブル期間が変動した場合、リード期間でストローブ信号が取り込めない問題があった。

特許文献２においても、上記デバイスが動作することによって発生する電圧／温度変化の影響を受けプリアンブル期間が変動した場合、リード期間でストローブ信号を取り込むという問題を解消できない。

本発明の目的は以上の問題点を解決し、メモリ初期化時に検出されたプリアンブル期間がメモリ動作中に変動した際も、メモリのリード期間でストローブ信号を取り込むことができるメモリ制御装置、並びに、ストローブ信号を制御するマスク信号のためのマスクタイミング制御方法を提供することにある。

第１の発明に係るメモリ制御装置は、メモリ回路から読み出されたデータを、メモリリード期間以外に上記メモリ回路から発生されるストローブ信号に同期して受信するように制御する同期式のメモリ制御装置において、
上記ストローブ信号を所定のマスク信号を用いてマスクするマスク回路と、
上記ストローブ信号を所定の複数のタイミングで検出して、検出した複数の検出データからなるデータを出力するタイミング測定回路と、
上記マスク信号を発生するマスク生成回路と、
上記タイミング検出回路から出力されるデータと、上記マスク信号のＬ期間の所定の期待値及びＨ期間の所定の期待値とを比較して各比較結果を示すデータを出力する比較回路と、
上記比較回路からのデータに基づいて、上記マスク信号の変化タイミングを補正する補正制御回路とを備えたことを特徴とする。

また、第２の発明に係るメモリ制御装置のためのマスクタイミング制御方法は、メモリ回路から読み出されたデータを、メモリリード期間以外に上記メモリ回路から発生されるストローブ信号に同期して受信するように制御する同期式のメモリ制御装置のためのマスクタイミング制御方法において、
上記メモリ制御装置は、
上記ストローブ信号を所定のマスク信号を用いてマスクするマスク回路と、
上記ストローブ信号を所定の複数のタイミングで検出して、検出した複数の検出データからなるデータを出力するタイミング測定回路と、
上記マスク信号を発生するマスク生成回路とを備え、
上記マスクタイミング制御方法は、
上記タイミング検出回路から出力されるデータと、上記マスク信号のＬ期間の所定の期待値及びＨ期間の所定の期待値とを比較して各比較結果を示すデータを出力するステップと、
上記各比較結果を示すデータに基づいて、上記マスク信号の変化タイミングを補正するステップとを含むことを特徴とする。

従って、本発明によれば、メモリ動作中のプリアンブル期間の変動を検出し、ストローブ信号を取り込むタイミングを補正するので、メモリ初期化時に検出されたプリアンブル期間がメモリ動作中に変動した場合でも、リード期間のみストローブ信号を取り込むことができる。

本発明の一実施形態に係るメモリ制御装置１を含むメモリ制御システムの構成を示すブロック図である。 図１のメモリ制御装置１においてストローブ信号ＤＱＳを取り込むタイミングを示すタイミングチャートである。 図１のタイミング測定回路１３の構成を示す回路図である。 図３のタイミング測定回路１３の動作を示す各信号のタイミングチャートである。 図１のマスク生成回路１１の構成を示す回路図である。 図１のＬ期間比較器１８とＨ期間比較器１７の動作を説明するための図である。 図１の補正制御回路１９の動作を示す各信号のタイミングチャートである。 変形例に係る補正制御回路１９の構成を示すブロック図である。

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

図１は本発明の一実施形態に係るメモリ制御装置１を含むメモリ制御システムの構成を示すブロック図である。メモリ制御装置１は、タイミング補正回路１０を含み、タイミング補正回路１０は、メモリリード期間でストローブ信号を取り込む処理に際して、プリアンブルのＬ期間とプリアンブル後のＨ期間をメモリリード期間中に常にモニターし、ローレベルベル期間（以下、Ｌ期間という。）とハイレベル期間（以下、Ｈ期間という。）の割合が決められた値を超えた際にフラグを立て、メモリリードが発生しない期間でストローブ信号を取り込むタイミングを補正変更することを特徴としている。

図１において、メモリ制御装置１は、ソースシンクロナス方式でＤＤＲ−ＳＤＲＡＭ（以下、ＳＤＲＡＭという。）２に対するクロック及びその他のメモリ制御信号を発生するコマンド制御回路２０とともに、ＳＤＲＡＭ２に対してデータを書き込み、もしくはＳＤＲＡＭ２からデータを読み出すことを制御する。内部クロックＣＬＫはコマンド制御回路２０及びメモリ制御装置１に入力され、例えば外部コントローラのＣＰＵ（図示せず。内部コントローラであってもよい。）からの制御信号がコマンド制御回路２０及びメモリ制御装置１内のマスク生成回路１１等に入力される。コマンド制御回路２０は、上記ＣＰＵからの制御信号に基づいてデータ読み出しのためのリードコマンドを発行する場合、特有のレイテンシ（ＳＤＲＡＭ２のＣＬ値に対応する。）に対応したタイミングでマスク生成回路１１に対してマスク信号ＭＳＫ生成のトリガ信号ＴＲＩを発生してマスク生成回路１１に出力する。また、コマンド制御回路２０はメモリクロックを発生してＳＤＲＡＭ２に出力するとともに、その他のメモリ制御信号を発生してＳＤＲＡＭ２に出力する。

ＳＤＲＡＭ２からのストローブ信号ＤＱＳ，ＤＱＳＢは信号バッファ１５を介してストローブ信号ＤＱＳのみとなり、マスク用アンドゲート１２を介してファーストエッジ検出回路１４及びリードデータ制御回路２１に入力される。アンドゲート１２は、入力されるストローブ信号ＤＱＳをマスク信号ＭＳＫに基づいてマスクして、マスク後ストローブ信号ｄｑｓ＿ｍｓｋを発生してリードデータ制御回路１０及びファーストエッジ検出回路１４に出力する。リードデータ制御回路１０は公知の回路であって、ＳＤＲＡＭ２からのデータＤＱをストローブ信号ＤＱＳのタイミングでラッチして読み出すように制御する。なお、１６はＳＤＲＡＭ２への出力信号用の信号バッファである。

図１において、マスク生成回路１１はクロックＣＬＫに基づいて動作し、リードストローブ信号ＤＱＳに対して、後述する補正制御回路１９からの遅延補正数データｄｅｌａｙ＿ｎｕｍに基づき補正しつつ、リード期間以外をマスクするマスク信号ｍａｓｋ＿ｎを生成してタイミング測定回路１３に出力するとともに、アンドゲート１２を介してファーストエッジ検出回路１４及びリードデータ制御回路２１に出力する。タイミング測定回路１３は、ファーストエッジ検出回路１４からのマスクエッジ信号ｄｑｓ＿ｍｓｋ＿ｅｄｇｅに基づいて、マスク信号ｍａｓｋ＿ｎのアサートタイミングを測定してその測定結果のデータをメモリ制御データとして例えばＣＰＵ（図示せず。）などに出力する。ファーストエッジ検出回路１４は、マスク信号ｍａｓｋ＿ｎによってマスクされたリードストローブ信号ｄｑｓ＿ｍｓｋの最初の立上りを検出して、検出タイミングを示すマスクエッジ信号ｄｑｓ＿ｍｓｋ＿ｅｄｇｅを生成してタイミング測定回路１３に出力する。Ｌ期間比較器１８は、タイミング測定回路１３からのメモリ制御データからＬ期間の長さを測定して、測定結果を示す比較結果データｌ＿ｃｍｐ＿ｏｕｔを補正制御回路１９に出力する。また、Ｈ期間比較器１７は、タイミング測定回路１３からのメモリ制御データからＨ期間の長さを測定して、測定結果を示す比較結果データｈ＿ｃｍｐ＿ｏｕｔを補正制御回路１９に出力する。補正制御回路１９は、Ｌ期間比較器１８からのデータｌ＿ｃｍｐ＿ｏｕｔ及びＨ期間比較器１７からのデータｈ＿ｃｍｐ＿ｏｕｔに基づいて、マスク信号の補正量を決定して補正量を示す遅延補正数データｄｅｌａｙ＿ｎｕｍをマスク生成回路１１に出力する。これに応答して、補正制御回路１９は、メモリのコマンド制御回路２０よりライト、もしくはリフレッシュを発行するタイミングの制御信号を受信して当該補正量を更新する。

図２は図１のメモリ制御装置１においてストローブ信号ＤＱＳを取り込むタイミングを示すタイミングチャートである。図１から明らかなように、マスク信号ｄｑｓ＿ｍｓｋは、リードストローブ信号ＤＱＳをアンドゲート１２によりマスク信号ｍａｓｋ＿ｎと論理積して得られた信号である。マスク信号ｍａｓｋ＿ｎは、ストローブ信号ＤＱＳのプリアンブル期間にローレベル（Ｌ）からハイレベル（Ｈ）に遷移し、リード期間の最後のパルスの立下りでローレベル（Ｌ）に遷移します。こうすることで、ストローブ信号ＤＱＳのハイインピーダンス期間を回路内部へ取り込まないようにしている。

図３は図１のタイミング測定回路１３の構成を示す回路図である。図３において、タイミング測定回路１３は、互いに縦続接続された複数Ｎ個の遅延素子４１−０〜４１−（Ｎ−１）と、各遅延素子４１−０〜４１−（Ｎ−１）の前後の端子からのデータをマスクエッジ信号ｄｑｓ＿ｍｓｋ＿ｅｄｇｅのタイミングで取り込んでデータＱ０〜ＱＮを出力する複数（Ｎ＋１）個の遅延型フリップフロップ４２−０〜４２−Ｎと、マスクエッジ信号ｄｑｓ＿ｍｓｋ＿ｅｄｇｅをバッファする信号バッファ４３と、マスク信号ｍｓｋ＿ｎを所定逓倍数だけ逓倍してクロックとして各遅延素子４１−０〜４１−（Ｎ−１）に出力する逓倍器４４とを備えて構成される。ここで、マスクエッジ信号ｄｑｓ＿ｍｓｋ＿ｅｄｇｅは、マスク信号ｄｑｓ＿ｍｓｋの最初の立上りでローレベル（Ｌ）からハイレベル（Ｈ）になる信号である。

図４は図３のタイミング測定回路１３の動作を示す各信号のタイミングチャートである。図４において、マスク信号ｍａｓｋ＿ｎは、逓倍器４４からのクロックに基づいて動作する各遅延素子４１−０〜４１−（Ｎ−１）によって各所定の遅延時間だけ遅延され、マスクエッジ信号ｄｑｓ＿ｍｓｋ＿ｅｄｇｅの立上りで各フリップフロップ４２−０〜４２−Ｎにより取り込まれる。ここで、各フリップフロップ４２−０〜４２−Ｎからの出力データがＱ０〜ＱＮとなる。なお、本実施形態では、複数の遅延素子４１−０〜４１−（Ｎ−１）により実施しているが、可能ならば位相をずらした高速クロックによってマスク信号ｍａｓｋ＿ｎを取り込んでもよい。

図５は図１のマスク生成回路１１の構成を示す回路図である。図５において、マスク生成回路１１は、マスク信号生成回路５１と、互いに縦続接続された複数Ｎ個の遅延素子５２−１〜５２−Ｎと、マスク信号生成回路５１及び各遅延素子５２−１〜５２−Ｎからの出力信号のうち１つの信号を、遅延補正数データｄｅｌａｙ＿ｎｕｍに基づいて選択してマスク信号ｍａｓｋ＿ｎとして出力するマルチプレクサ５３とを備えて構成される。ここで、マスク信号生成回路５１は、メモリのリードタイミングでマスク信号を生成し、各遅延素子５２−１〜５２−Ｎによって遅延させる。さらに、遅延補正数データｄｅｌａｙ＿ｎｕｍに基づいて上記複数の出力信号のうちの１つを選択してマスク信号ｍａｓｋ＿ｎとして出力する。

図６は図１のＬ期間比較器１８とＨ期間比較器１７の動作を説明するための図である。タイミング測定回路１３からのメモリ制御データは、マスク信号ｍａｓｋ＿ｎがどのタイミングでローレベル（Ｌ）からハイレベル（Ｈ）に遷移したかを示している。Ｈ比較器１７は、タイミング測定回路１３からのメモリ制御データがハイレベル（Ｈ）であることを期待する期間をＨ比較パラメータ（データ）として与え、図６に示すように、メモリ制御データをＨ比較パラメータと比較し、Ｈ比較パラメータが示す期待期間のうち、０の数を比較結果データｈ＿ｃｍｐ＿ｏｕｔとして出力し、比較結果データｈ＿ｃｍｐ＿ｏｕｔが０であれば、期待期間でマスク信号ｍａｓｋ＿ｎはハイレベル（Ｈ）であったことを示す。また、Ｌ比較器１８は、タイミング測定回路１３からのメモリ制御データがローレベル（Ｌ）であることを期待する期間をＬ比較パラーメータ（データ）として与え、図６に示すように、メモリ制御データをＬ比較パラメータと比較し、Ｌ比較パラメータが示す期待期間のうち、１の数を比較結果データｌ＿ｃｍｐ＿ｏｕｔとして出力する。比較結果データｌ＿ｃｍｐ＿ｏｕｔが０であれば、期待期間でマスク信号ｍａｓｋ＿ｎがローレベル（Ｌ）であったことを示す。図６では、比較結果データｌ＿ｃｍｐ＿ｏｕｔ＝２なので、期待するより早く、マスク信号ｍａｓｋ＿ｎがハイレベル（Ｈ）に遷移していることを示している。２つの比較結果データｈ＿ｃｍｐ＿ｏｕｔ，ｌ＿ｃｍｐ＿ｏｕｔともに０であれば、マスク信号のタイミング補正は不要であり、そうでなければタイミング補正が必要となる。

図７は図１の補正制御回路１９の動作を示す各信号のタイミングチャートである。図７において、ｗｒ＿ｃｏｍ＿ｔｒｇは、メモリ制御回路１がライトコマンドを発行するタイミングを示す信号であって、コマンド制御回路２０によって発生される。比較結果データｌ＿ｃｍｐ＿ｏｕｔが０から２へ変化したことにより、マスク信号ｍａｓｋ＿ｎの遅延量を増やす必要があることを検知する。遅延量更新のタイミングは、リード最中でないことが望ましいので、図７ではライトコマンド発行のタイミングで補正量を示す遅延補正数データｄｅｌａｙ＿ｎｕｍを更新する。

以上の図７の実施形態においては、ライトコマンド発行のタイミングで更新しているが、リフレッシュなどリード以外の別のコマンド発行のタイミングで更新してもよい。

図８は変形例に係る補正制御回路１９の構成を示すブロック図である。図８の変形例は、補正制御回路１９に温度センサ入力端子を設けて温度センサ６１からの温度情報に基づいてマスク信号の補正制御を行うことを特徴としている。

図７で説明したようにリード以外のコマンド発行時に、遅延補正数データｄｅｌａｙ＿ｎｕｍを調整する方法をとった場合、遅延補正数データｄｅｌａｙ＿ｎｕｍを更新後、しばらくアイドル状態が続き、デバイスの温度が低下した場合、遅延補正数データｄｅｌａｙ＿ｎｕｍの値が適正でなくなっている可能性がある。そこで、温度センサ６１を搭載し、リード時は、温度センサ６１からの温度情報と、比較器１７，１８の比較結果データとを使って補正値テーブルを作成して補正値テーブルメモリ６０ｍに格納しておく。そして、動作時には、温度センサ６１からの温度情報に基づいて、リード時に登録しておいた補正値テーブルメモリ６０ｍ内のテーブル値（温度情報に対応する）を選択し、遅延補正数データｄｅｌａｙ＿ｎｕｍを更新する。このようにすることで、アイドル状態が長く続く場合でも適正な値に補正可能である。また、電源電圧の変化による遅延変動を考慮したい場合は、温度センサ６１に加え、電圧センサを用いてよい。すなわち、温度情報や電源電圧の変化などの遅延変動パラメータに基づいて遅延補正数データｄｅｌａｙ＿ｎｕｍを補正することができる。

以上の実施形態においては、ＤＤＲ−ＳＤＲＡＭに適用しているが、本発明はこれに限らず、その他の種類のメモリ回路に提供することができる。

以上詳述したように、本発明によれば、メモリ動作中のプリアンブル期間の変動を検出し、ストローブ信号を取り込むタイミングを補正するので、メモリ初期化時に検出されたプリアンブル期間がメモリ動作中に変動した場合でも、リード期間のみストローブ信号を取り込むことができる。

１…メモリ制御装置、
２…ＤＤＲ−ＳＤＲＡＭ（ＳＤＲＡＭ）、
１０…タイミング補正回路、
１１…マスク生成回路、
１２…アンドゲート、
１３…タイミング測定回路、
１４…ファーストエッジ検出回路、
１５，１６…信号バッファ、
２０…コマンド制御回路、
２１…リードデータ制御回路、
４１−０〜４１−（Ｎ−１）…遅延素子、
４２−０〜４２−Ｎ…遅延型フリップフロップ、
４３…信号バッファ、
５１…マスク信号生成回路、
５２−１〜５２−Ｎ…遅延素子、
５３…マルチプレクサ、
６０…コントローラ、
６０ｍ…補正値テーブルメモリ、
６１…温度センサ。

特表２００９−５４１８６８号公報 特開２０１０−１２２８４２号公報

Claims (7)

1. メモリ回路から読み出されたデータを、メモリリード期間以外に上記メモリ回路から発生されるストローブ信号に同期して受信するように制御する同期式のメモリ制御装置において、
   上記ストローブ信号を所定のマスク信号を用いてマスクするマスク回路と、
   上記ストローブ信号を所定の複数のタイミングで検出して、検出した複数の検出データからなるデータを出力するタイミング測定回路と、
   上記マスク信号を発生するマスク生成回路と、
   上記タイミング検出回路から出力されるデータと、上記マスク信号のＬ期間の所定の期待値及びＨ期間の所定の期待値とを比較して各比較結果を示すデータを出力する比較回路と、
   上記比較回路からのデータに基づいて、上記マスク信号の変化タイミングを補正する補正制御回路とを備えたことを特徴とするメモリ制御回路。
2. 上記タイミング測定回路は、複数の遅延素子を用いて入力されるストローブ信号を複数のタイミングで検出することを特徴とする請求項１記載のメモリ制御回路。
3. 上記タイミング測定回路は、所定のメモリ動作クロックを逓倍したクロックを用いて、入力されるストローブ信号を複数のタイミングで検出することを特徴とする請求項１又は２記載のメモリ制御回路。
4. 上記補正制御回路は、上記マスク信号の変化タイミングを、メモリリード期間以外のコマンド発行タイミングで補正することを特徴とする請求項１乃至３のうちのいずれか１つに記載のメモリ制御回路。
5. 上記補正制御回路は、上記マスク信号の変化タイミングを補正するための補正値データを予め記憶する記憶手段を含み、所定の遅延変動パラメータの値に基づいて、上記記憶手段から所定の補正値データを選択し、当該補正値データに基づいて上記マスク信号の変化タイミングを補正することを特徴とする請求項１乃至４のうちのいずれか１つに記載のメモリ制御回路。
6. 上記遅延変動パラメータは、温度センサの温度情報を含むことを特徴とする請求項５記載のメモリ制御回路。
7. メモリ回路から読み出されたデータを、メモリリード期間以外に上記メモリ回路から発生されるストローブ信号に同期して受信するように制御する同期式のメモリ制御装置のためのマスクタイミング制御方法において、
   上記メモリ制御装置は、
   上記ストローブ信号を所定のマスク信号を用いてマスクするマスク回路と、
   上記ストローブ信号を所定の複数のタイミングで検出して、検出した複数の検出データからなるデータを出力するタイミング測定回路と、
   上記マスク信号を発生するマスク生成回路とを備え、
   上記マスクタイミング制御方法は、
   上記タイミング検出回路から出力されるデータと、上記マスク信号のＬ期間の所定の期待値及びＨ期間の所定の期待値とを比較して各比較結果を示すデータを出力するステップと、
   上記各比較結果を示すデータに基づいて、上記マスク信号の変化タイミングを補正するステップとを含むことを特徴とするメモリ制御回路のためのマスクタイミング制御方法。

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