KR101605459B1 - 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치 - Google Patents

지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치 Download PDF

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Abstract

지연 고정 루프 블록에 연결된 듀티 싸이클 보정 블록의 동작 불량을 효과적으로 검출할 수 있는 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치가 개시된다. 그러한 지연 로정 루프 회로는, 외부 클럭을 받아 지연 고정이 이루어진 내부 클럭을 생성하는 지연 고정 루프 블록과, 상기 지연 고정 루프 블록에 연결되어 상기 내부 클럭의 듀티 싸이클을 보정하는 듀티 싸이클 보정 블록과, 상기 듀티 싸이클 보정 블록의 동작 에러를 검출하기 위해 상기 듀티 싸이클 보정 블록의 제1,2 펌핑출력 노드에 나타나는 전압을 비교 및 래치한 결과를 외부단자로 출력하는 에러 검출부를 구비한다. 본 발명의 실시예의 지연 고정 루프 회로에 따르면, 듀티 싸이클 보정 블록의 동작 불량을 효과적으로 검출함에 의해, 실장에서 발생될 수 있는 불량이 제거된다.
Figure R1020090007858
지연 고정 루프, 반도체 메모리 장치, 내부 클럭, 듀티 싸이클, 듀티 보정

Description

지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치{Delay locked loop and semiconductor memory device having the same}
본 발명은 지연 고정 루프 회로에 관한 것으로, 특히 지연 고정 루프 블록에 연결된 듀티 싸이클 보정 블록의 동작 불량을 효과적으로 검출할 수 있는 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치에 관한 것이다.
통상적으로, 전자적 시스템 또는 회로에서 사용되는 클럭은 에러 없이 동작 타이밍을 맞추기 위한 레퍼런스로 사용되어진다. 반도체 회로 외부로부터 입력되는 클럭이 반도체 회로 내부에서 사용될 때 내부 회로에 의한 클럭 스큐(Clock Skew) 즉, 시간지연이 발생된다. 지연 고정 루프 회로(Delay Locked Loop Circuit)는 그러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 한다.
한편, 반도체 회로 등에 사용되는 지연 고정 루프 회로들은 듀티 싸이클 보정 기능을 흔히 갖는다. 왜냐하면, 반도체 회로의 동작에 있어, 클럭의 지연 고정도 물론 중요하지만, 클럭의 라이징 구간과 폴링 구간의 듀티가 5:5를 유지하도록 하는 것도 매우 중요하기 때문이다.
듀티 싸이클 보정 기능을 갖는 지연 고정 루프 회로에서, 외부 클럭의 라이징 엣지에 동기된 라이징 클럭(RCLK)과 외부 클럭의 폴링 엣지에 동기된 폴링 클럭(FCLK)의 지연 고정이 완료된 후에도, PVT(Process/Voltage/Temperature) 변동에 따라 듀티 보정 에러가 유발되면, 위상 지연이 발생될 수 있다.
결국, 지연 고정 루프(DLL)블록에 연결된 듀티 싸이클 보정(Duty Cycle Corrector)블록은 외부에서 들어오는 외부 클럭의 듀티에 상관없이 일정한 듀티비(50%)를 갖는 내부 클럭을 생성하는 기능을 가져야 한다. 그러나, 듀티 싸이클 보정 블록의 특정 노드가 접지전압이나 전원전압으로 쇼트되는 경우에는 일정한 듀티비를 갖는 내부 클럭이 생성되기 곤란하다. 즉, 생성되는 내부 클럭이 외부 클럭의 듀티에 상관없이 50%의 듀티비에서 벗어나, 일정하게 출력될 수 있다. 듀티 싸이클 보정 블록의 듀티 비 변화 유무를 체크하기 위해서는 양산과정에서 클럭의 유효 윈도우(valid window)를 오실로스코프등과 같은 측정장비를 이용하여 일일이 측정하는 방법이 알려져 있다.
그러나 위와 같은 유효 윈도우 측정 방법은 많은 시간과 노력이 필요하게 되고 공정의 변화에 따라서 측정 값의 신뢰성이 다소 저하되어, 지연 고정 루프 회로를 사용하는 반도체 회로의 동작 불량(Fail)을 초래하게 되는 문제점이 있다.
따라서, 본 발명의 목적은 지연 고정 루프 블록에 연결된 듀티 싸이클 보정 블록의 동작 불량을 효과적으로 검출할 수 있는 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 듀티 싸이클 보정 블록의 출력이 일정한 전압으로 고정이 되어 동작하지 않을 경우에 이를 효과적으로 검출할 수 있는 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 반도체 회로에 결함 있는 지연 고정 루프 회로를 실장할 경우에 발생될 수 있는 동작 불량 문제를 사전에 차단함에 있다.
본 발명의 실시예적 일 양상(an aspect)에 따른 지연 로정 루프 회로는,
외부 클럭을 받아 지연 고정이 이루어진 내부 클럭을 생성하는 지연 고정 루프 블록과, 상기 지연 고정 루프 블록에 연결되어 상기 내부 클럭의 듀티 싸이클을 보정하는 듀티 싸이클 보정 블록과, 상기 듀티 싸이클 보정 블록의 동작 에러를 검출하기 위해 상기 듀티 싸이클 보정 블록의 제1,2 펌핑출력 노드에 나타나는 전압을 비교 및 래치한 결과를 외부단자로 출력하는 에러 검출부를 구비한다.
본 발명의 실시예에서, 상기 지연 고정 루프 블록은,
상기 외부 클럭을 인가되는 딜레이 제어신호에 응답하여 지연하기 위한 딜레이 셀부와, 상기 내부 클럭과 상기 외부 클럭의 위상 차를 검출하기 위한 위상 검출부와, 상기 위상 검출부의 검출 출력에 응답하여 상기 딜레이 셀부에 상기 딜레 이 제어신호를 인가하는 제어부를 구비할 수 있다.
본 발명의 실시예에서, 상기 듀티 싸이클 보정 블록은,
상기 지연 고정 루프 블록으로부터 출력되는 상기 내부 클럭의 듀티 사이클을 인가되는 보정 제어신호에 응답하여 보정하는 듀티 싸이클 보정 앰프부와, 상기 듀티 싸이클 보정 앰프부로부터 출력되는 보정된 내부 클럭을 수신하여 상기 보정 제어신호를 출력하는 듀티 싸이클 보정 펌프부를 구비할 수 있다.
또한, 상기 에러 검출부는,
상기 듀티 싸이클 보정 블록의 제1,2 펌핑출력 노드에 나타나는 전압을 제1 인에이블 신호에 응답하여 서로 비교하기 위한 비교기와, 상기 비교기의 출력결과를 제2 인에이블 신호에 응답하여 래치하기 위한 래치부와, 상기 래치부의 래치출력을 버퍼링하여 외부단자인 출력 패드로 인가하는 출력버퍼를 구비할 수 있다.
본 발명의 실시예에서, 상기 에러 검출부는,
반도체 칩의 웨이퍼 레벨에서 인가되는 인에이블 신호에 응답하여 검출 동작을 수행할 수 있다.
본 발명의 실시예적 다른 양상(another aspect)에 따른 반도체 메모리 장치는,
메모리 셀들을 가지는 메모리 셀 어레이와,
외부 클럭을 받아 지연 고정이 이루어진 내부 클럭을 생성하는 지연 고정 루프 블록과, 상기 지연 고정 루프 블록에 연결되어 상기 내부 클럭의 듀티 싸이클을 보정하는 듀티 싸이클 보정 블록과, 상기 듀티 싸이클 보정 블록의 동작 에러를 검 출하기 위해 상기 듀티 싸이클 보정 블록의 제1,2 펌핑출력 노드에 나타나는 전압을 비교 및 래치한 결과를 외부단자로 출력하는 에러 검출부를 포함하는 지연 고정 루프 회로와;
상기 지연 고정 루프 회로의 상기 내부 클럭에 응답하여 상기 메모리 셀 어레이의 상기 메모리 셀로부터 데이터를 리드하고 상기 메모리 셀에 데이터를 라이트하기 위한 리드 및 라이트 회로를 구비한다.
본 발명의 실시예에서, 상기 지연 고정 루프 블록은,
상기 외부 클럭을 인가되는 딜레이 제어신호에 응답하여 지연하기 위한 딜레이 셀부와, 상기 내부 클럭과 상기 외부 클럭의 위상 차를 검출하기 위한 위상 검출부와, 상기 위상 검출부의 검출 출력에 응답하여 상기 딜레이 셀부에 상기 딜레이 제어신호를 인가하는 제어부를 구비할 수 있다.
또한, 상기 듀티 싸이클 보정 블록은,
상기 지연 고정 루프 블록으로부터 출력되는 상기 내부 클럭의 듀티 사이클을 인가되는 보정 제어신호에 응답하여 보정하는 듀티 싸이클 보정 앰프부와, 상기 듀티 싸이클 보정 앰프부로부터 출력되는 보정된 내부 클럭을 수신하여 상기 보정 제어신호를 출력하는 듀티 싸이클 보정 펌프부를 구비할 수 있다.
본 발명의 실시예에서, 상기 에러 검출부는,
상기 듀티 싸이클 보정 블록의 제1,2 펌핑출력 노드에 나타나는 전압을 제1 인에이블 신호에 응답하여 서로 비교하기 위한 비교기와, 상기 비교기의 출력결과를 제2 인에이블 신호에 응답하여 래치하기 위한 래치부와, 상기 래치부의 래치출 력을 버퍼링하여 외부단자인 출력 패드로 인가하는 출력버퍼를 구비할 수 있다.
양호한 실시예에서, 상기 메모리 셀이 다이나믹 랜덤 억세스 메모리 셀인 경우에, 상기 에러 검출부는 반도체 칩의 웨이퍼 레벨에서 인가되는 인에이블 신호에 응답하여 검출 동작을 수행할 수 있다.
상기한 바와 같은 본 발명의 실시예적 구성에 따르면, 지연 고정 루프 회로에 채용된 듀티 싸이클 보정 블록의 동작 불량을 효과적으로 검출함에 의해, 실장에서 발생될 수 있는 불량이 미리 제거된다.
이하에서는 본 발명의 실시예에 따라, 지연 고정 루프 블록에 연결된 듀티 싸이클 보정 블록의 동작 불량을 효과적으로 검출할 수 있는 지연 고정 루프 회로 및 그를 채용한 반도체 메모리 장치에 관한 실시예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 DLL 회로의 기본적 동작 이나 그에 따른 기능 블록들은 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않는다.
후술되는 본 발명의 실시예에 대한 보다 철저한 이해를 제공할 의도외에는 다른 의도 없이, 도 1 및 도 2를 참조하여 통상적인 지연 고정 루프(DLL)회로가 설명될 것이다.
통상적인 지연 고정 루프 회로의 기능 블록을 보인 도 1을 참조하면, 외부 클럭(CK,CKB)을 받아 지연 고정이 이루어진 내부 클럭(CKI,CKIB)을 생성하는 지연 고정 루프 블록과, 상기 지연 고정 루프 블록에 연결되어 상기 내부 클럭의 듀티 싸이클을 보정하는 듀티 싸이클 보정 블록(180)으로 이루어진 지연 고정 루프 회로가 보여진다.
상기 지연 고정 루프 블록은, 상기 외부 클럭(CK,CKB)을 인가되는 딜레이 제어신호에 응답하여 지연하기 위한 딜레이 셀부(100)와, 상기 내부 클럭(CKI,CKIB)과 상기 외부 클럭(CK,CKB)의 위상 차를 검출하기 위한 위상 검출부(140)와, 상기 위상 검출부(140)의 검출 출력에 응답하여 상기 딜레이 셀부(100)에 상기 딜레이 제어신호를 라인(L2)를 통해 인가하는 제어부(120)로 구성되고,
상기 듀티 싸이클 보정 블록(180)은, 상기 지연 고정 루프 블록으로부터 출력되는 상기 내부 클럭(CKI,CKIB)의 듀티 사이클을 인가되는 보정 제어신호에 응답하여 보정하는 듀티 싸이클 보정 앰프부(182)와, 상기 듀티 싸이클 보정 앰프부(182)로부터 출력되는 보정된 내부 클럭(CKI,CKIB)을 수신하여 상기 보정 제어신호를 출력하는 듀티 싸이클 보정 펌프부(184)로 이루어진다.
도 2는 도 1에 관련된 동작 타이밍도로서, 파형 2A와 2B는 도 1에서 듀티 싸이클 보정 블록(180)이 생략된 경우에 약 40%정도의 듀티비를 갖는 외부 클럭(CK,CKB) 및 내부 클럭(CKI,CKIB)을 각기 나타내고 있다.
한편, 파형 2C와 2D는 도 1에서 듀티 싸이클 보정 블록(180)이 그대로 채용된 경우에 약 40%정도의 듀티비를 갖는 외부 클럭(CK,CKB) 및 약 50%정도의 듀티비를 갖는 내부 클럭(CKI,CKIB)을 각기 나타내고 있다.
결국, 도 1의 DLL 회로는 외부 클럭(CK,CKB)을 받아서 내부에 필요한 내부 클럭(CKI,CKIB)을 생성할 경우에, 외부 클럭(CK,CKB)의 듀티(duty)를 보정해서 항상 50%의 듀티비를 갖는 내부 클럭(CKI,CKIB)을 출력하기 위해 상기 DCC 블록(180)을 채용하게 된다. 상기 DCC 블록(180)의 동작원리는 펄스(pulse)의 하이(high)구간 동안 차아지(charge)를 펌핑(pumping)하고 이를 커몬 모드 피드백(common mode feedback)하는 것이다.
그러므로, 도 2의 클럭 파형 2A,2B에서 보여지는 바와 같이, DCC 블록(180)이 없을 경우에는 생성되는 내부 클럭(CKI/CKIB)의 듀티가 각각의 대응되는 입력인 외부 클럭(CK,CKB)의 듀티를 그대로 추종하게 된다. 그러나, 도 1과 같이 DCC 블록(180)을 채용하는 경우에는 각각의 하이 구간에서 DCC 펌프(184)가 차아지를 적분하고 이를 클럭의 커몬(common)에 반영되게 한다. 따라서, 도 2의 클럭 파형 2C에서와 같이 약40%의 듀티를 갖는 외부 클럭(CK,CKB)이 딜레이 셀부(100)의 입력으로서 인가되는 경우에도, 클럭 파형 2D에서 보여지는 바와 같이 크로싱 포인트(crossing point)를 기준으로 50%의 듀티를 갖는 내부 클럭(CKI/CKIB)이 정확히 출력되도록 한다.
그러나, 만약 DCC 펌프(184)의 제1,2 노드(dcc, dccb)에 원하지 않는 브릿지(bridge)가 발생된 경우라면, 외부 클럭(CK,CKB)의 입력 변화가 있더라도 이에 상관없이 DCC 펌프(184)의 제1,2 노드(dcc, dccb)에는 일정한 전압이 얻어진다. 그러한 경우에 생성되는 내부 클럭(CKI/CKIB)은 한쪽 방향으로 치우친 듀티를 갖게 된다. 이와 같이 치우친 듀티비를 가지면서 생성된 내부 클럭(CKI/CKIB)은 반도체 메모리 장치 등과 같은 디바이스에서 사용될 경우에 마진(margin)부족이나 고주파수 동작을 방해하므로, 적용이나 실장에서의 문제점이 있게 된다.
따라서, 듀티 싸이클 보정 블록의 듀티 비 변화 유무를 검출하기 위해서는 양산과정에서 클럭의 유효 윈도우(valid window)를 오실로스코프등과 같은 측정장비를 이용하여 매번 측정하는 방법이 있으나, 그러한 방법은 많은 시간과 노력이 필요하게 되고 공정의 변화에 따라서 측정 값의 신뢰성이 다소 저하되는 문제가 있어왔다. 그러므로 나아가서 지연 고정 루프 회로를 사용하는 반도체 회로의 동작 불량(Fail)을 초래하게 된다.
따라서, 본 발명의 실시예에서는 도 3과 같은 지연 고정 루프 회로가 개시된다. 도 3은 본 발명의 실시예에 따른 지연 고정 루프 회로의 기능 블록도이고, 도 4는 도 3에 따른 듀티 싸이클 보정 블록의 동작 테스트 시 나타나는 다양한 검출 패턴 예시도이다.
도 3을 참조하면, 도 1의 회로 블록에 에러 검출부(200)가 추가된 구성이 보여진다. 상기 에러 검출부(200)는 상기 듀티 싸이클 보정 블록(180)의 동작 에러를 검출하기 위해 상기 듀티 싸이클 보정 블록(180)의 제1,2 펌핑출력 노드(dcc,dccb)에 나타나는 전압을 비교 및 래치한 결과를 외부단자(240)로 출력하는 역할을 한다.
도 3에서 보여지는 바와 같이, 상기 에러 검출부(200)는, 상기 듀티 싸이클 보정 블록(180)의 제1,2 펌핑출력 노드(dcc,dccb)에 나타나는 전압을 제1 인에이블 신호(enable1)에 응답하여 서로 비교하기 위한 비교기(210)와, 상기 비교기(210)의 출력결과를 제2 인에이블 신호(enable2)에 응답하여 래치하기 위한 래치부(220)와, 상기 래치부(220)의 래치출력을 버퍼링하여 외부단자인 출력 패드(240)로 인가하는 출력버퍼(230)를 예시적으로 구비한다. 여기서, 상기 에러 검출부(200)는, 반도체 칩의 웨이퍼 레벨에서 인가되는 상기 인에이블 신호들(enable1,2)에 응답하여 검출 동작을 수행할 수 있다.
도 3의 회로 블록이 반도체 장치 예를 들어 다이나믹 랜덤 억세스 메모리 장치에 채용되는 경우에, 상기 내부 클럭은 메모리 셀 어레이의 메모리 셀로부터 데이터를 리드하고 상기 메모리 셀에 데이터를 라이트하기 위한 리드 및 라이트 회로에 동작 클럭으로서 사용될 수 있다.
결국, 상기 반도체 메모리 장치는, 메모리 셀들을 가지는 메모리 셀 어레이와, 도 3과 같이 구성된 지연 고정 루프 회로와, 상기 지연 고정 루프 회로의 상기 내부 클럭에 응답하여 상기 메모리 셀 어레이의 상기 메모리 셀로부터 데이터를 리드하고 상기 메모리 셀에 데이터를 라이트하기 위한 리드 및 라이트 회로를 칩 내에 구비한다.
상기 지연 고정 루프 회로는, 도 3에서 보여지는 바와 같이, 외부 클럭(CK/CKB)을 받아 지연 고정이 이루어진 내부 클럭(CKI/CKIB)을 생성하는 지연 고정 루프 블록(100,120,140)과, 상기 지연 고정 루프 블록에 연결되어 상기 내부 클럭(CKI/CKIB)의 듀티 싸이클을 보정하는 듀티 싸이클 보정 블록(180)과, 상기 듀티 싸이클 보정 블록(180)의 동작 에러를 검출하기 위해 상기 듀티 싸이클 보정 블록(180)의 제1,2 펌핑출력 노드(dcc,dccb)에 나타나는 전압을 비교 및 래치한 결과를 외부단자로 출력하는 에러 검출부(200)를 포함한다. 한편, 상기 지연 고정 루프 블록에서 생성되는 내부 클럭(CKI/CKIB)은 실제로는 클럭(FCLK/RCLK)으로 표시되어 있으나, 지연 고정이 이루어진 클럭(FCLK/RCLK)이 50%의 듀티비를 갖는 경우에 상기 내부 클럭(CKI/CKIB)과 사실상 동일하게 나타나는 클럭이므로, 특별한 경우를 제외하고는 내부 클럭(CKI/CKIB)으로서 칭해질 것이다.
상기 DCC 블록(180)의 듀티 보정은 상기 라이징 클럭(RCLK)과 폴링 클럭(FCLK)의 위상을 비교하고 두 클럭의 라이징 구간 또는 폴링구간의 폭을 조절하여 이루어진다.
상기 DCC 블록(180)에서 출력되는 내부 클럭(CKI,CKIB)은 다시 지연 고정 루프 회로로 피드백된다. 상기 내부 클럭(CKI,CKIB)은 DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치의 내부 클럭으로서 사용된다. 상기 동기식 반도체 장치는 외부 컨트롤러(controller)로부터 외부클럭(CK,CKB))를 받고 이에 위상 동기되고 듀티 보정된 내부클럭(CKI,CKIB)을 이용하여 외부 장치들과 데이터(data) 송수신을 수행한다.
도 3에서 상기 에러 검출부(200)는, 제1 인에이블 신호(enable1)가 활성화되는 경우에 상기 비교기(210)를 통하여 상기 듀티 싸이클 보정 블록(180)의 제1,2 펌핑출력 노드(dcc,dccb)에 나타나는 전압을 서로 비교한다. 래치부(220)는 상기 비교기(210)의 출력결과를 제2 인에이블 신호(enable2)에 응답하여 래치 및 출력한다. 상기 래치부(220)의 출력에 연결된 출력버퍼(230)는 상기 래치부(220)의 출력을 버퍼링하여 외부단자인 출력 패드(240)로 인가한다. 여기서, 상기 출력 패드(240)로 출력되는 테스트 데이터는 논리 하이 또는 논리 로우가 된다.
도 3의 상기 에러 검출부(200)의 동작 원리를 설명하기 위해, 40%의 듀티(duty)비를 갖는 외부 클럭(CK,CKB)이 딜레이 셀부(100)에 인가되는 경우라고 가정하자. 그러한 경우에 제1,2 펌핑출력 노드(dcc,dccb)중에서 어느 한쪽의 커몬 모드(common mode)의 레벨(level)이 올라가게 된다. 예를 들어, 이 경우에는 V(dcc) > V(dccb)가 된다고 하자. 따라서, 비교기(210)는 논리 하이를 출력하게 되고, 이는 상기 래치부(220) 및 출력 버퍼(230)를 거쳐 패드(240)에 나타난다. 즉, 상기한 경우에 출력 패드(240)에는 DCC 블록(180)의 테스트 모드에서 논리 하이가 출력된다.
한편, 반대로 60%의 듀티를 갖는 외부 클럭(CK,CKB)을 딜레이 셀부(100)에 인가하는 경우에 제1,2 펌핑출력 노드(dcc,dccb)중에서 나머지 한쪽의 커몬 모드(common mode)의 레벨(level)이 올라간다. 즉, DCC 블록(180)이 정상동작을 하는 경우라면 이전과는 반대의 동작을 하여야 하므로, V(dcc) < V(dccb)가 될 것이다. 다시 말하면, 정상적인 DCC 블록(180)이라면, 외부 클럭(CK,CKB)의 듀티를 서로 바 꾸어 인가할 경우에, 서로 반대 레벨의 테스트 출력이 얻어져야 한다.
결국, 40%의 듀티를 갖는 외부 클럭(CK,CKB)을 DLL 블록에 인가하고, 듀티 싸이클 보정 블록(180)에 연결된 에러 검출부(200)내의 비교기(210) 및 래치부(220)를 인에이블 시키는 경우에 V(dcc) > V(dccb)의 조건에 해당되므로 패드(240)를 통해 연결된 외부의 출력 핀에서는 하이(HIGH)레벨이 출력되었다면, 반대로 60%의 듀티를 갖는 외부 클럭(CK,CKB)을 DLL 블록에 인가하고, 듀티 싸이클 보정 블록(180)에 연결된 에러 검출부(200)내의 비교기(210) 및 래치부(220)를 인에이블 시키는 경우에 V(dcc) < V(dccb)의 조건이 되므로 패드(240)를 통해 연결된 외부의 출력 핀에서는 로우(LOW)레벨이 출력되어야 하는 것이다.
이와 같이, 두 가지 경우의 출력 상태(status)가 서로 반대로 나타나면, 상기 듀티 싸이클 보정 블록(180)은 정상적인 동작을 수행하고 있는 것으로 체크되는 것이다. 그러나, 만약에 DCC 블록(180)내의 DCC 펌프(184)의 동작이상이나 제1,2 펌핑출력 노드(dcc, dccb)에 브릿지 등의 문제가 발생된 경우라면, 한쪽이 다른 한쪽에 비해 입력되는 외부 클럭의 듀티에 상관없이 항상 일정할 수 있다. 따라서, 그러한 경우에는 상기 출력 패드를 통해서는 하이 또는 로우 레벨중의 한 가지 레벨의 값만이 일정하게 고정되어 출력되기 때문에, 이를 통해 DCC 블록(180)의 에러 유무를 외부에서 용이하게 확인할 수 있게 된다.
본 발명의 실시예에서는 테스트를 위한 클럭 주파수가 고주파가 아니더라도 테스트가 가능하기 때문에 웨이퍼 레벨(wafer level)에서 테스트가 행하여질 수 있게 된다. DCC 블록(180)부분의 에러(error)을 검출하여 품질 지수를 높일 수 있는 이점이 있다.
도 4는 도 3에 따른 듀티 싸이클 보정 블록의 동작 테스트 시 나타나는 다양한 검출 패턴 예시도로서, 제1 케이스(C1)은 듀티비가 45:55인 경우를, 제2 케이스(C2)은 듀티비가 55:55인 경우를, 제3 케이스(C3)은 듀티비가 55:45인 경우를 각기 보여준다.
외부 클럭의 듀티를 서로 반대로 변경하여도 출력되는 내부 클럭의 듀티가 변함 없이 제1,3케이스(C1,C3)와 같이 일정하게 되고, DCC 블록(180)을 동작 시키지 않은 상태에서 50% 듀티를 갖는 외부 클럭을 인가하였을 때 제2 케이스(C2)와 같이 50%의 듀티를 갖는 내부 클럭이 얻어진 경우에, DCC 블록(180)의 동작 불량이라고 판정된다. 이 경우에는 DCC 블록(180)의 특정 부분에서 단락(short)문제가 발생되어 제1,2 펌핑출력 노드(dcc, dccb)가 하이 레벨로서 유지되는 것으로 테스트된다.
결국, 제품의 양산과정에서는 디바이스의 패스/페일(pass/fail)을 빠른 시간 내에 구분하기가 곤란하지만, 도 3에서 보여지는 바와 같은 에러 검출부(200)를 활용할 경우에 손쉽게 불량이 구별된다.
본 발명은 지연고정루프(DLL)를 포함하는 반도체 장치뿐만 아니라 주기적으로 반복되는 클럭을 가지는 모든 반도체 장치에 적용가능하며, 점점 고속화되는 장치에 있어서 더욱 유용하게 사용될 것이다.
본 발명의 실시예들에서는 에러 검출부가 예시가 설명되었으나, 사안이 다른 경우에 타의 회로 소자나 다른 연결구성을 이용할 수 있음은 물론이다.
상기한 설명에서는 본 발명의 실시예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 에러 검출부의 내부 구성이나 소자들의 연결 구성을 다르게 할 수 있을 것이다.
도 1은 통상적인 지연 고정 루프 회로의 기능 블록도
도 2는 도 1에 관련된 동작 타이밍도
도 3은 본 발명의 실시예에 따른 지연 고정 루프 회로의 기능 블록도
도 4는 도 3에 따른 듀티 싸이클 보정 블록의 동작 테스트 시 나타나는 다양한 검출 패턴 예시도

Claims (10)

  1. 외부 클럭을 받아 지연 고정이 이루어진 내부 클럭을 생성하는 지연 고정 루프 블록과;
    상기 지연 고정 루프 블록에 연결되어 상기 내부 클럭의 듀티 싸이클을 보정하는 듀티 싸이클 보정 블록과;
    상기 듀티 싸이클 보정 블록의 동작 에러를 검출하기 위해 상기 듀티 싸이클 보정 블록의 제1,2 펌핑출력 노드에 나타나는 전압을 비교 및 래치한 결과를 외부단자로 출력하는 에러 검출부를 구비함을 특징으로 하되,
    상기 에러 검출부는,
    상기 듀티 싸이클 보정 블록의 제1,2 펌핑출력 노드에 나타나는 전압을 제1 인에이블 신호에 응답하여 서로 비교하기 위한 비교기와;
    상기 비교기의 출력결과를 제2 인에이블 신호에 응답하여 래치하기 위한 래치부와;
    상기 래치부의 래치출력을 버퍼링하여 외부단자인 출력 패드로 인가하는 출력버퍼를 구비함을 특징으로 하는 지연 고정 루프 회로.
  2. 제1항에 있어서, 상기 지연 고정 루프 블록은,
    상기 외부 클럭을 인가되는 딜레이 제어신호에 응답하여 지연하기 위한 딜레이 셀부와;
    상기 내부 클럭과 상기 외부 클럭의 위상 차를 검출하기 위한 위상 검출부와;
    상기 위상 검출부의 검출 출력에 응답하여 상기 딜레이 셀부에 상기 딜레이 제어신호를 인가하는 제어부를 구비함을 특징으로 하는 지연 고정 루프 회로.
  3. 제1항에 있어서, 상기 듀티 싸이클 보정 블록은,
    상기 지연 고정 루프 블록으로부터 출력되는 상기 내부 클럭의 듀티 사이클을 인가되는 보정 제어신호에 응답하여 보정하는 듀티 싸이클 보정 앰프부와;
    상기 듀티 싸이클 보정 앰프부로부터 출력되는 보정된 내부 클럭을 수신하여 상기 보정 제어신호를 출력하는 듀티 싸이클 보정 펌프부를 구비함을 특징으로 하는 지연 고정 루프 회로.
  4. 삭제
  5. 제1항에 있어서, 상기 에러 검출부는 반도체 칩의 웨이퍼 레벨에서 인가되는 인에이블 신호에 응답하여 검출 동작을 수행함을 특징으로 지연 고정 루프 회로.
  6. 메모리 셀들을 가지는 메모리 셀 어레이와;
    외부 클럭을 받아 지연 고정이 이루어진 내부 클럭을 생성하는 지연 고정 루프 블록과, 상기 지연 고정 루프 블록에 연결되어 상기 내부 클럭의 듀티 싸이클을 보정하는 듀티 싸이클 보정 블록과, 상기 듀티 싸이클 보정 블록의 동작 에러를 검출하기 위해 상기 듀티 싸이클 보정 블록의 제1,2 펌핑출력 노드에 나타나는 전압을 비교 및 래치한 결과를 외부단자로 출력하는 에러 검출부를 포함하는 지연 고정 루프 회로와;
    상기 지연 고정 루프 회로의 상기 내부 클럭에 응답하여 상기 메모리 셀 어레이의 상기 메모리 셀로부터 데이터를 리드하고 상기 메모리 셀에 데이터를 라이트하기 위한 리드 및 라이트 회로를 구비함을 특징으로 하되,
    상기 메모리 셀이 다이나믹 랜덤 억세스 메모리 셀인 경우에, 상기 에러 검출부는 반도체 칩의 웨이퍼 레벨에서 인가되는 인에이블 신호에 응답하여 검출 동작을 수행함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 지연 고정 루프 블록은,
    상기 외부 클럭을 인가되는 딜레이 제어신호에 응답하여 지연하기 위한 딜레이 셀부와;
    상기 내부 클럭과 상기 외부 클럭의 위상 차를 검출하기 위한 위상 검출부와;
    상기 위상 검출부의 검출 출력에 응답하여 상기 딜레이 셀부에 상기 딜레이 제어신호를 인가하는 제어부를 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 듀티 싸이클 보정 블록은,
    상기 지연 고정 루프 블록으로부터 출력되는 상기 내부 클럭의 듀티 사이클을 인가되는 보정 제어신호에 응답하여 보정하는 듀티 싸이클 보정 앰프부와;
    상기 듀티 싸이클 보정 앰프부로부터 출력되는 보정된 내부 클럭을 수신하여 상기 보정 제어신호를 출력하는 듀티 싸이클 보정 펌프부를 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 에러 검출부는,
    상기 듀티 싸이클 보정 블록의 제1,2 펌핑출력 노드에 나타나는 전압을 제1 인에이블 신호에 응답하여 서로 비교하기 위한 비교기와;
    상기 비교기의 출력결과를 제2 인에이블 신호에 응답하여 래치하기 위한 래치부와;
    상기 래치부의 래치출력을 버퍼링하여 외부단자인 출력 패드로 인가하는 출력버퍼를 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 삭제
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