KR20180106982A - 스토리지 디바이스 및 스토리지 방법 - Google Patents

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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

스토리지 디바이스는 데이터 메모리 유닛 및 상태 메모리 유닛을 포함한다. 데이터 메모리 유닛은 상보형 판독 모드에 의해 판독될 플래시 메모리 셀들의 쌍을 포함하고, 1비트 데이터가 플래시 메모리 셀들의 쌍에 의해 그 안에 저장된다. 상태 메모리 유닛은 기준 판독 모드에 의해 판독될 플래시 메모리 셀을 포함하고, 상태 플래그가 플래시 메모리 셀에 의해 그 안에 저장된다.

Description

스토리지 디바이스 및 스토리지 방법{STORAGE DEVICE AND STORAGE METHOD}
본 발명은 스토리지 디바이스 및 스토리지 방법에 관한 것으로, 예를 들면 상태 플래그를 저장하는 스토리지 디바이스 및 스토리지 방법에 관한 것이다.
상보형 판독 플래시 메모리(complementary read flash memory)는, 예를 들어 일본 미심사 특허 출원 공개 제2008-117510호에 설명된 바와 같이 알려져 있다. 상보형 판독 플래시 메모리에서, 두 개의 재기록 가능한 비휘발성 메모리 셀들은 쌍을 형성하고, 1비트의 정보가 한 쌍의 메모리 셀들(이하, 트윈 셀이라고도 지칭될 수 있음)에 저장된다. 트윈 셀을 구성하는 셀들은 낮은 문턱 전압 상태(threshold voltage state) 또는 높은 문턱 전압 상태 중 어느 하나에 있을 수 있다. 낮은 문턱 전압 상태는 셀을 형성하는 트랜지스터의 문턱 전압(Vth)이 지정된 기준 값보다 낮은 상태이다. 높은 문턱 전압 상태는 셀을 형성하는 트랜지스터의 문턱 전압(Vth)이 지정된 기준 값과 동일하거나 그보다 높은 상태이다.
상보형 판독 플래시 메모리에서, 트윈 셀을 형성하는 두 개의 메모리 셀들을 서로 상이한 문턱 전압 상태들에 세팅함으로써 정보가 저장된다. 구체적으로, 예를 들어, 트윈 셀의 제1 메모리 셀이 높은 문턱 전압 상태에 있고 트윈 셀의 제2 메모리 셀이 낮은 문턱 전압 상태에 있을 때, "0"의 값이 저장된다. 반면에, 제1 메모리 셀이 낮은 문턱 전압 상태에 있고 제2 메모리 셀이 높은 문턱 전압 상태에 있을 때, "1"의 값이 저장된다. 또한, 제1 메모리 셀 및 제2 메모리 셀 둘 모두가 낮은 문턱 전압 상태에 있을 때, 이들은 소거 상태(erased state)(초기화된 상태라고도 함)에 있다. 소거 상태의 경우에, 트윈 셀로부터의 판독 결과는 정의되지 않는다. 구체적으로, 판독 값은 "1"이거나 "0"일 수 있으며, 이는 고유하게 정의된 값이 아니다.
데이터 스토리지 상태 등을 표시하는 상태 플래그를 플래시 메모리에 저장하는 경우가 있다. 상태 플래그를 상기 설명된 트윈 셀에 저장하는 경우, 상태 플래그의 값을 소거한 후의 판독 결과, 즉 트윈 셀이 소거 상태에 들어간 후의 판독 결과는 정의되지 않는다.
소거 상태에 있는 트윈 셀의 메모리 셀들의 문턱 전압들은 서로 소거 전의 관계와 동일한 관계를 유지하려는 경향이 있다. 따라서, "0" 값을 갖는 트윈 셀이 소거되고 이후 이 트윈 셀이 판독되면, "0"의 값이 판독될 수 있다. 마찬가지로, "1" 값을 갖는 트윈 셀이 소거되고 이후 이 트윈 셀이 판독되면, "1"의 값이 판독될 수 있다. 그러므로, 상태 플래그가 트윈 셀 내에 저장될 때, 소거가 행해진 후에도 소거 전의 값이 판독될 가능성이 있다. 따라서, 잘못된 상태 플래그 값이 판독될 수 있는 가능성이 있다.
다른 문제점들 및 본 발명의 신규 특징들은 본 명세서의 설명 및 첨부 도면들로부터 밝혀질 것이다.
일 예시적 실시예에 따라, 스토리지 디바이스는 상보형 판독 모드에 의해 판독되고 데이터를 저장하는 데이터 메모리 유닛, 및 기준 판독 모드에 의해 판독되고 상태 플래그를 저장하는 상태 메모리 유닛을 포함한다.
상기 설명된 일 예시적 실시예에 따라, 상보형 판독 모드에 의해 데이터를 저장하고 소거 후의 상태 플래그의 값을 고유하게 정의하는 것이 가능하다.
상기 양상들, 장점들 및 특징들, 및 다른 양상들, 장점들 및 특징들은 첨부 도면들과 함께 취해진 후속하는 특정 실시예들의 설명으로부터 더 밝혀질 것이다:
도 1은 예시적 실시예의 개요(overview)에 따른 스토리지 디바이스의 일례를 도시하는 블록도이다.
도 2는 제1 예시적 실시예에 따른 플래시 메모리의 구성 예를 도시하는 블록도이다.
도 3은 기준 판독 모드에 의해 판독을 수행하는 감지 증폭기(sense amplifier)를 설명하기 위한 도면이고, 상부 도면은 감지 증폭기의 입력/출력 관계를 예시하는 개략도를 도시하고, 하부 도면은 감지 증폭기에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프를 도시한다.
도 4는 상보형 판독 모드에 의해 판독을 수행하는 감지 증폭기를 설명하기 위한 도면이고, 상부 도면은 감지 증폭기의 입력/출력 관계를 예시하는 개략도를 도시하고, 하부 도면은 감지 증폭기에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프를 도시한다.
도 5는 기준 판독 모드에 의해 판독을 수행하는 감지 증폭기 내의 전류량의 변화의 영향을 설명하기 위한 도면이고, 상부 도면은 감지 증폭기의 입력/출력 관계를 예시하는 개략도를 도시하고, 하부 도면은 감지 증폭기에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프를 도시한다.
도 6은 상보형 판독 모드에 의해 판독을 수행하는 감지 증폭기 내의 전류량의 변화의 영향을 설명하기 위한 도면이고, 상부 도면은 감지 증폭기의 입력/출력 관계를 예시하는 개략도를 도시하고, 하부 도면은 감지 증폭기에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프를 도시한다.
도 7은 기준 판독 모드에 의해 하나의 메모리 셀에서 값을 유지하는 경우에서의 감지 증폭기를 설명하기 위한 도면이고, 상부 도면은 감지 증폭기의 입력/출력 관계를 예시하는 개략도를 도시하고, 하부 도면은 감지 증폭기에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프를 도시한다.
도 8은 기준 판독 모드에 의해 4개의 메모리 셀들에서 동일한 값을 유지하는 경우에서의 감지 증폭기를 설명하기 위한 도면이고, 상부 도면은 감지 증폭기의 입력/출력 관계를 예시하는 개략도를 도시하고, 하부 도면은 감지 증폭기에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프를 도시한다.
도 9는 제2 예시적 실시예에 따른 플래시 메모리의 구성 예를 도시하는 블록도이다.
도 10은 제3 예시적 실시예에 따른 플래시 메모리가 마운트된 마이크로 컨트롤러의 구성 예를 도시하는 블록도이다.
도 11은 플래시 시퀀서(flash sequencer)의 커맨드들을 도시하는 도면이다.
도 12는 제3 예시적 실시예에 따른 플래시 메모리의 구성 예를 도시하는 블록도이다.
도 13은 시간 변화에 따른 전원 전압의 예를 도시하는 그래프이다.
도 14는 데이터 메모리 유닛에의 기록 동안 플래시 시퀀서의 동작의 예를 도시하는 흐름도이다.
후속하는 설명 및 첨부된 도면들은 설명을 명확히 하기 위해 적절히 단축 및 간략화된다. 도면들에서, 동일한 참조 부호들은 동일한 구조 요소들을 표시하고 그것들의 불필요한 설명은 생략된다.
<예시적 실시예의 개요>
예시적 실시예의 상세들을 설명하기 전에, 예시적 실시예의 개요가 먼저 설명된다. 도 1은 예시적 실시예의 개요에 따른 스토리지 디바이스(1)의 일례를 도시하는 블록도이다. 도 1에 도시된 바와 같이, 스토리지 디바이스(1)는 데이터 메모리 유닛(데이터 메모리 회로)(2) 및 상태 메모리 유닛(상태 메모리 회로)(3)을 포함한다.
데이터 메모리 유닛(2)은 플래시 메모리 셀들(4)의 쌍을 포함한다. 플래시 메모리 셀들(4)의 쌍은 상보형 판독 모드에 의해 판독된다. 1비트 데이터가 이 플래시 메모리 셀들(4)의 쌍 내에 저장된다. 구체적으로, 플래시 메모리 셀들(4)의 쌍은 하나의 플래시 메모리 셀(4)이 낮은 문턱 전압 상태에 있고 다른 플래시 메모리 셀(4)이 높은 문턱 전압 상태에 있어서, 이에 의해 1비트 데이터를 저장하는 트윈 셀이다. 데이터 메모리 유닛(2)이 상보형 판독 모드에 의해 판독되기 때문에, 데이터는 트윈 셀의 하나의 플래시 메모리 셀(4)을 통해 흐르는 전류를 트윈 셀의 다른 플래시 메모리 셀(4)을 통해 흐르는 전류와 비교함으로써 판독된다. 메모리 셀을 통해 흐르는 전류는 메모리 셀의 문턱 전압에 따라 다르다. 그러므로, 트윈 셀의 하나의 플래시 메모리 셀(4)을 통해 흐르는 전류를 트윈 셀의 다른 플래시 메모리 카드(4)를 통해 흐르는 전류와 비교함으로써 트윈 셀의 문턱 전압의 상태를 검출하는 것이 가능하고, 이에 의해 데이터의 판독이 가능하게 된다. 도 1에 도시된 예에서 스토리지 디바이스(1)가 하나의 데이터 메모리 유닛(2)을 포함하지만, 스토리지 디바이스(1)는 복수의 데이터 메모리 유닛들(2)을 포함할 수 있음에 유의해야 한다. 구체적으로, 스토리지 디바이스(1)는 트윈 셀들의 복수의 쌍들을 포함할 수 있다.
상태 메모리 유닛(3)은 적어도 하나의 플래시 메모리 셀(5)을 포함한다. 플래시 메모리 셀(5)은 기준 판독 모드에 의해 판독된다. 1비트 정보가 하나의 플래시 메모리 셀(5)에 저장된다. 상태 플래그는 상태 메모리 유닛(3)의 플래시 메모리 셀(5)에 저장됨에 유의해야 한다. 상태 플래그는 임의의 지정된 타겟의 상태를 표시하는 플래그이다.
기준 판독 모드에서 또한, 플래시 메모리 셀(5)의 문턱 전압을 변화시킴으로써 정보가 저장된다. 구체적으로, 문턱 전압이 기준 값과 동일하거나 또는 그보다 높은지(즉, 높은 문턱 전압 상태), 또는 기준 값보다 낮은지(즉, 낮은 문턱 전압 상태)에 따라 1비트 정보가 저장된다. 예를 들어, 플래시 메모리 셀(5)이 높은 문턱 전압 상태일 때 "0"의 값이 저장되고, 플래시 메모리 셀(5)이 낮은 문턱 전압 상태일 때 "1"의 값이 저장된다. 기준 판독 모드의 경우에, 소거가 수행된 후에 문턱 전압은 미리 결정된 전압으로 변경된다. 더 구체적으로, 플래시 메모리 셀(5)은, 예를 들어 소거함으로써 낮은 문턱 전압 상태로 세팅된다. 그러므로, 기준 판독 모드에서, 소거 후의 판독 결과는 고유하게 결정된 한 값이다. 구체적으로, 예를 들어 플래시 메모리 셀(5)이 소거에 의해 낮은 문턱 전압 상태로 세팅되는 경우, 판독 결과는 "1"의 값이다.
상태 메모리 유닛(3)은 기준 판독 모드에 의해 판독되고, 상태 플래그는 플래시 메모리 셀(5)을 통해 흐르는 전류를 기준 전류와 비교함으로써 판독된다. 기준 전류는 일정한 전류 값을 가지고 있기 때문에, 플래시 메모리 셀(5)을 통해 흐르는 전류를 기준 전류와 비교함으로써 플래시 메모리 셀(5)의 문턱 전압의 상태를 검출하는 것이 가능하고, 이에 의해 데이터의 판독이 가능하게 된다. 도 1에 도시된 예에서 스토리지 디바이스(1)가 하나의 상태 메모리 유닛(3)을 포함하지만, 스토리지 디바이스(1)는 복수의 상태 메모리 유닛들(3)을 포함할 수 있음에 유의해야 한다.
스토리지 디바이스(1)에서, 상태 플래그 외의 정보인 데이터는 상보형 판독 모드에 의해 판독되는 데이터 메모리 유닛(2) 내에 저장되고, 상태 플래그는 기준 판독 모드에 의해 판독되는 상태 메모리 유닛(3)에 저장된다. 그러므로, 소거 후의 상태 플래그의 판독 결과는 고유하게 정의된 한 값이다. 이에 의해 스토리지 디바이스(1)에서 상보형 판독 모드에 의해 데이터를 저장하고 소거 후의 상태 플래그의 값을 고유하게 정의하는 것이 가능하다.
<제1 예시적 실시예>
예시적 실시예의 상세들이 이하에 설명된다. 도 2는 제1 예시적 실시예에 따른 플래시 메모리(100)의 구성 예를 도시하는 블록도이다. 플래시 메모리(100)는 도 1에 도시된 스토리지 디바이스(1)에 대응한다는 것에 유의해야 한다. 도 2에 도시된 바와 같이, 플래시 메모리(100)는 전원 회로(101), 기록 회로(102), 어드레스 버퍼(address buffer)(103), 프리디코드 회로(predecode circuit)(104), 디코더(105), WL 드라이버(106), 감지 증폭기 회로(107), 감지 증폭기 제어 회로(108), 출력 드라이버(109), 및 메모리 셀 어레이(110)를 포함한다.
전원 회로(101)는 기록, 소거, 및 판독을 위해 이용될 전력을 공급하는 회로이다. 기록 회로(102)는 기록될 정보를 메모리 셀 어레이(110)에 공급하는 회로이다. 어드레스 버퍼(103)는 메모리 셀 어레이(110)에 대한 액세스(기록 액세스, 소거 액세스, 및 판독 액세스)를 위한 어드레스를 수신하는 회로이다.
프리디코드 회로(104)는 어드레스 버퍼(103)로부터 출력된 어드레스를 프리디코딩하는 회로이다. 디코더(105)는 프리디코드 회로(104)로부터 출력된 라인 프리디코드 신호에 따라 액세스될 워드 라인(WL)을 선택하기 위한 라인 선택 신호를 생성하는 회로이다. WL 드라이버(106)는 라인 프리디코드 신호에 따라 워드 라인(WL)을 구동하는 회로이다.
워드 라인(WL)은 메모리 셀 어레이(110)에서 하나의 임의의 라인을 선택하기 위한 신호 라인이다. 비트 라인(BL)은 선택된 워드 라인(WL)과 연결된 플래시 메모리 셀의 메모리 셀 전류를 출력하기 위한 신호 라인이다.
감지 증폭기 회로(107)는 비트 라인(BL)의 전류를 감지하고 메모리 셀 어레이(110)로부터 판독된 값을 출력하는 회로이고, 감지 증폭기들(SA1 및 SA2) 및 트랜지스터(Tr)를 포함한다. 트랜지스터(Tr)는 감지 증폭기(SA1 또는 SA2)에 입력된 비트 라인(BL)과의 연결 상태를 스위칭하는 스위치다. 실제 구성에서, 어드레스를 지정함으로써 비트 라인들의 복수의 쌍들로부터 한 쌍의 비트 라인들이 선택되고 감지 증폭기에 연결된다고 하더라도, 도면을 단순화하기 위해, 비트 라인 선택 회로는 도 2에서 대표적인 방식으로 스위치로서 도시된다는 점에 유의해야 한다. 감지 증폭기 제어 회로(108)는 감지 증폭기 회로(107)의 동작을 제어하는 제어 회로이다. 감지 증폭기 회로(107) 및 감지 증폭기 제어 회로(108)는 또한 결정 회로로서 지칭될 수 있다는 점에 유의해야 한다.
출력 드라이버(109)는 감지 증폭기 회로(107)로부터 출력된 값을 래치 회로(L)에 의해 래치하고, 이후 판독 결과로서의 값을 플래시 메모리(100)의 외부로 출력하는 회로이다.
메모리 셀 어레이(110)는 재기록 가능한 비휘발성 메모리 셀들인, 복수의 플래시 메모리 셀들을 포함하며, 그것들의 위치들은 워드 라인(WL) 및 비트 라인(BL)에 의해 지정된다. 메모리 셀 어레이(110) 내에 포함되는 플래시 메모리 셀들은 데이터 메모리 유닛(150)을 형성하는 플래시 메모리 셀들 및 상태 메모리 유닛(151)을 형성하는 플래시 메모리 셀들로 분류된다.
데이터 메모리 유닛(150)은 도 1에서의 데이터 메모리 유닛(2)에 대응한다. 데이터 메모리 유닛(150)은 메모리 셀(M1a) 및 메모리 셀(M1b)로 구성되는 메모리 셀들의 쌍을 포함하는 메모리 셀 영역이다. 데이터 메모리 유닛(150)은 다음의 두 메모리 셀들에 의해 1비트 데이터를 저장한다: 메모리 셀(M1a) 및 메모리 셀(M1b). 예를 들어, 데이터 메모리 유닛(150) 내에 데이터 "0"을 저장할 때, 메모리 셀(M1a)은 높은 문턱 전압 상태로 세팅되고, 메모리 셀(M1b)은 낮은 문턱 전압 상태로 세팅되며, 데이터 메모리 유닛(150) 내에 데이터 "1"을 저장할 때, 메모리 셀(M1a)은 낮은 문턱 전압 상태로 세팅되고, 메모리 셀(M1b)은 높은 문턱 전압 상태로 세팅된다.
도 2에 도시된 예에서, 32개의 데이터 메모리 유닛들(150)이 각각의 워드 라인(WL)에 대하여 배치된다. 구체적으로, 각각의 워드 라인(WL)에 대하여, 64개의 메모리 셀들이 데이터 메모리 유닛(150)에 대한 메모리 셀들로서 이용된다. 이러한 숫자들은 단지 일례이고, 당연히 임의의 개수의 데이터 메모리 유닛들(150)이 각각의 워드 라인(WL)에 대하여 배치될 수 있다는 점에 유의해야 한다. 도 2에 도시된 예에서, 32개의 데이터 메모리 유닛들(150)은 각각 데이터(D31 내지 D0)를 저장한다. 데이터(D31 내지 D0) 각각은 1비트 데이터이다.
데이터 메모리 유닛(150) 내에 저장되는 데이터는 상보형 판독 모드에 의해 판독된다. 그러므로, 데이터 메모리 유닛(150)의 두 개의 비트 라인들(BL), 즉 메모리 셀(M1a)의 비트 라인(BL) 및 메모리 셀(M1b)의 비트 라인(BL)은 감지 증폭기(SA1)에 연결된다. 구체적으로, 메모리 셀(M1a)과 메모리 셀(M1b) 간의 전류 차이를 감지하기 위해, 두 비트 라인들(BL)은 감지 증폭기(SA1)에 연결된다. 보다 구체적으로, 비트 라인(BL)은 트랜지스터(Tr)를 통해 감지 증폭기(SA1)의 입력 측에 연결된다.
감지 증폭기(SA1)는 데이터 메모리 유닛(150)의 하나의 메모리 셀(M1a)을 통해 흐르는 전류(메모리 셀 전류)를 데이터 메모리 유닛(150)의 다른 메모리 셀(M1b)을 통해 흐르는 전류(메모리 셀 전류)와 비교함으로써 데이터 메모리 유닛(150)에 저장된 데이터의 값을 결정하는 회로이다. 감지 증폭기(SA1)는 판독 결과로서 결정된 데이터 값을 출력 드라이버(109)에 출력한다. 그 결과, 데이터(D31 내지 D0)가 출력 드라이버(109)로부터 출력된다.
상태 메모리 유닛(151)은 도 1의 상태 메모리 유닛(3)에 대응한다. 이 예시적 실시예에서, 상태 메모리 유닛(151)은 4개의 메모리 셀들(M2a, M2b, M2c, 및 M2d)을 포함하는 메모리 셀 영역이다. 상태 메모리 유닛(151)은 상태 플래그를 저장하고 기준 판독 모드에 의해 판독된다. 상태 플래그 기록 제어는 임의의 제어 회로에 의해 수행될 수 있음에 유의해야 한다. 예를 들어, 제어는 기록 회로(102), 또는 플래시 시퀀서와 같은 제어 회로에 의해 수행될 수 있다. 각각의 메모리 셀들(M2a, M2b, M2c, 및 M2d)은 1비트 정보를 저장할 수 있다. 이 예시적 실시예에서, 각각의 메모리 셀들(M2a, M2b, M2c, 및 M2d) 내에 동일한 값을 가지고 있는 상태 플래그가 저장된다. 구체적으로, 1비트 정보인 상태 플래그의 값은 모든 메모리 셀들(M2a, M2b, M2c, 및 M2d) 내에 저장된다. 그러므로, 이 예시적 실시예에서, 실질적으로 동일한 상태 플래그가 상태 메모리 유닛(151)의 각각의 메모리 셀 내에 저장된다.
이 예시적 실시예에서, 상태 메모리 유닛(151)의 각각의 메모리 셀 내에 저장되는 상태 플래그는 데이터 메모리 유닛(150)의 데이터 기록 상태를 표시하는 플래그이다. 더 구체적으로, 상태 플래그는 동일한 워드 라인(WL)에 연결된 32개의 데이터 메모리 유닛들(150) 각각에 대해, 데이터 메모리 유닛(150)이 데이터가 기록된 상태에 있는지 또는 데이터가 소거 상태에 있는지를 표시하는 플래그이다. 데이터가 기록된 상태는, 다시 말해서, 데이터가 저장되거나 데이터가 유효한 상태이다. 마찬가지로, 데이터가 소거된 상태는, 다시 말해서, 데이터가 기록되지 않거나 데이터가 유효하지 않은 상태이다.
이 예시적 실시예에서, 데이터 메모리 유닛(150)이 소거 상태에 있을 때, 상태 플래그 값 "1"이 각각의 메모리 셀들(M2a, M2b, M2c, 및 M2d) 내에 저장된다. 따라서, 각각의 메모리 셀들(M2a, M2b, M2c, 및 M2d)은, 예를 들어 낮은 문턱 전압 상태로 세팅된다. 반면에, 데이터 메모리 유닛(150)이 데이터가 소거된 상태에 있을 때, 상태 플래그 값 "0"이 각각의 메모리 셀들(M2a, M2b, M2c, 및 M2d) 내에 저장된다. 따라서, 각각의 메모리 셀들(M2a, M2b, M2c, 및 M2d)은, 예를 들어 높은 문턱 전압 상태로 세팅된다.
이 예시적 실시예에서 상태 메모리 유닛(151)이 4개의 메모리 셀들로 구성되어 있지만, 이것은 단지 예이고, 상태 메모리 유닛(151)은 하나 이상의 메모리 셀로 구성될 수 있다. 또한, 이 예시적 실시예에서는 하나의 상태 메모리 유닛(151)이 동일한 워드 라인(WL)에 연결된 32개의 데이터 메모리 유닛들(150)의 기록 상태를 표시하는 상태 플래그로서 배치되지만, 하나의 상태 메모리 유닛(151)은 N(N은 1 이상의 정수)개의 데이터 메모리 유닛들(150)에 대해 배치될 수 있다.
상태 메모리 유닛(151) 내에 저장되는 상태 플래그는 기준 판독 모드에 의해 판독된다. 따라서, 상태 메모리 유닛(151)의 비트 라인(BL)은, 기준 전류(Iref)가 흐를 수 있는 신호 라인(IL)이 입력 측에 연결되는 감지 증폭기(SA2)에 연결된다. 구체적으로, 비트 라인(BL) 및 신호 라인(IL)은 상태 메모리 유닛(151)의 전류와 기준 전류 간의 전류 차이를 감지하기 위해 감지 증폭기(SA2)에 연결된다. 구체적으로는, 이 예시적 실시예에서 메모리 셀들(M2a, M2b, M2c, 및 M2d)의 비트 라인들(BL)은 감지 증폭기(SA2)에 연결된다. 더 구체적으로, 비트 라인들(BL)은 트랜지스터(Tr)를 통해 감지 증폭기(SA2)에 연결된다는 것에 유의해야 한다.
감지 증폭기(SA2)는 상태 메모리 유닛(151)의 메모리 셀들을 통해 흐르는 전류들(메모리 셀 전류들)의 합계를 기준 전류와 비교함으로써 상태 메모리 유닛(151) 내에 저장되는 상태 플래그의 값을 결정하는 회로이다. 구체적으로, 감지 증폭기(SA2)는 메모리 셀(M2a)의 메모리 셀 전류, 메모리 셀(M2b)의 메모리 셀 전류, 메모리 셀(M2c)의 메모리 셀 전류, 및 메모리 셀(M2d)의 메모리 셀 전류의 합계 전류를 기준 전류와 비교함으로써 상태 플래그의 값을 결정한다. 따라서, 메모리 셀 전류와 비교될 기준 전류(Iref)가 흐르는 신호 라인(IL)은 감지 증폭기(SA2)의 입력 측에 연결된다. 신호 라인(IL)은 기준 전류(Iref)를 공급하는 정전류원(CCS1)에 연결된다. 감지 증폭기(SA2)는 판독 결과로서 결정된 상태 플래그 값을 출력 드라이버(109)에 출력한다. 상태 플래그는 이에 의해 출력 드라이버(109)로부터 출력된다.
상기 설명된 바와 같이, 플래시 메모리(100)는 외부로부터의 판독 요청에 응답하여 데이터(D31 내지 D0) 및 상태 플래그를 출력할 수 있다.
기준 판독 모드에 의해 판독을 수행하는 감지 증폭기(SA2)의 동작 및 상보형 판독 모드에 의해 판독을 수행하는 감지 증폭기(SA1)의 동작은 이하에 설명된다. 먼저, 감지 증폭기(SA2)의 동작이 설명된다. 도 3은 기준 판독 모드에 의해 판독을 수행하는 감지 증폭기(SA2)를 설명하기 위한 도면이다. 도 3에서, 상부 도면은 감지 증폭기(SA2)의 입력/출력 관계를 예시하는 개략도이고, 하부 도면은 감지 증폭기(SA2)에 입력되는 신호 라인의 시간 변화에 따른 전압(temporal transition of a voltage)을 예시하는 그래프이다. 상태 메모리 유닛(151)을 구성하는 메모리 셀들의 수의 차이의 영향에 대한 더 용이한 이해를 위해, 도 3은 상태 메모리 유닛(151)이 오직 하나의 메모리 셀을 포함하는 경우를 예시함에 유의해야 한다. 구체적으로, 도 3의 예에서, 메모리 셀(M2a)의 비트 라인(BL), 및 기준 전류(Iref)가 흐를 수 있는 신호 라인(IL)은 감지 증폭기(SA2)의 입력 측에 연결된다.
도 3의 그래프에 도시된 바와 같이, 기준 판독 모드에서, 메모리 셀(M2a)에 연결된 비트 라인(BL) 및 신호 라인(IL)은 지정된 전압에 도달하기 위해 감지 증폭기 제어 회로(108)의 제어에 의해 프리차지된다. 그 후, 지정된 디스차지(discharge) 시작 타이밍(t1)에서, 메모리 셀(M2a)을 통해 흐르는 메모리 셀 전류에 의한 비트 라인(BL)의 디스차지, 및 기준 전류(Iref)에 의한 신호 라인(IL)의 디스차지가 감지 증폭기 제어 회로(108)의 제어에 의해 수행된다. 이후, 지정된 감지 타이밍(t2)에서, 감지 증폭기(SA2)는 비트 라인(BL)의 전압과 신호 라인(IL)의 전압 간의 전압차를 감지하고, 이에 의해 메모리 셀(M2a) 내에 저장된 값을 결정한다. 디스차지 동안 비트 라인(BL)의 전압 강하는 비트 라인(BL)을 통해 흐르는 전류(메모리 셀 전류의 전류 값)에 의존하고, 전압 강하는 전류가 증가함에 따라 증가한다는 것에 유의해야 한다. 또한, 메모리 셀 전류의 전류 값은 메모리 셀의 문턱 전압에 의존한다. 한편, 디스차지 동안 신호 라인(IL)의 전압 강하는 신호 라인(IL)을 통해 흐르는 기준 전류의 전류 값에 의존한다. 그러므로, 감지 증폭기(SA2)는 디스차지 후에 비트 라인(BL)의 전압과 신호 라인(IL)의 전압을 비교함으로써 메모리 셀 전류 및 기준 전류를 비교한다. 감지 증폭기(SA2)는 비교의 결과에 기초하여 저장된 값을 결정한다.
저장된 값을 올바르게 판독하기 위해, 신호 라인(IL)의 전압과 메모리 셀(M2a)의 비트 라인(BL)의 전압 간의 차이가 합리적인(sensible) 전압차와 동일하거나 그보다 클 필요가 있다. 더 구체적으로, 높은 문턱 전압 상태에서 메모리 셀(M2a)의 값, 예를 들어, "0"을 올바르게 판독하기 위해, 신호 라인(IL)의 전압과 메모리 셀(M2a)의 비트 라인(BL)의 전압 간의 차이가 도 3의 그래프에 도시된 바와 같이 감지 타이밍(t2)에서 합리적인 전압차와 동일하거나 그보다 클 필요가 있다(제1 조건). 마찬가지로, 낮은 문턱 전압 상태에서 메모리 셀(M2a)의 값, 예를 들어, "1"을 올바르게 판독하기 위해, 신호 라인(IL)의 전압과 메모리 셀(M2a)의 비트 라인(BL)의 전압 간의 차이가 도 3의 그래프에 도시된 바와 같이 감지 타이밍(t2)에서 합리적인 전압차와 동일하거나 그보다 클 필요가 있다(제2 조건). 데이터 기록 상태가 높은 문턱 전압 상태에 있는 메모리 셀(M2a)의 값 및 데이터 기록 상태가 낮은 문턱 전압 상태에 있는 메모리 셀(M2a)의 값 모두를 올바르게 판독하는 것이 요구되기 때문에, 제1 조건 및 제2 조건 모두가 만족될 필요가 있다.
다음에, 감지 증폭기(SA1)의 동작이 이하에 설명된다. 도 4는 상보형 판독 모드에 의해 판독을 수행하는 감지 증폭기(SA1)를 설명하기 위한 도면이다. 도 4에서, 상부 도면은 감지 증폭기(SA1)의 입력/출력 관계를 예시하는 개략도이고, 하부 도면은 감지 증폭기(SA1)에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프이다.
도 4의 그래프에 도시된 바와 같이, 상보형 판독 모드에서, 메모리 셀(M1a)에 연결된 비트 라인(BL) 및 메모리 셀(M1b)에 연결된 비트 라인(BL)은 지정된 전압에 도달하기 위해 감지 증폭기 제어 회로(108)의 제어에 의해 프리차지된다. 그 후, 지정된 디스차지 시작 타이밍(t1)에서, 메모리 셀(M1a)을 통해 흐르는 메모리 셀 전류에 의한 비트 라인(BL)의 디스차지, 및 메모리 셀(M1b)을 통해 흐르는 메모리 셀 전류에 의한 비트라인(BL)의 디스차지가 감지 증폭기 제어 회로(108)의 제어에 의해 수행된다. 이후, 지정된 감지 타이밍(t2)에서, 감지 증폭기(SA1)는 두 비트 라인들(BL) 간의 전압차를 감지하고, 이에 의해 데이터 메모리 유닛(150) 내에 저장된 값을 결정한다. 이러한 방식으로, 감지 증폭기(SA1)는 디스차지 후에 두 비트 라인들(BL)의 전압들을 비교함으로써 메모리 셀들(M1a 및 M1b)의 메모리 셀 전류들을 비교한다. 감지 증폭기(SA1)는 비교의 결과에 기초하여 저장된 값을 결정한다.
상보형 판독 모드에서 메모리 셀에 값이 저장된 상태에서, 메모리 셀들(M1a 및 M1b) 중 하나의 메모리 셀은 높은 문턱 전압 상태에 있고, 다른 메모리 셀은 낮은 문턱 전압 상태에 있다. 따라서, 상보형 판독 모드에서 저장된 값을 올바르게 판독하기 위해, 높은 문턱 전압 상태에 있는 메모리 셀의 비트 라인(BL)의 전압과 낮은 문턱 전압 상태에 있는 메모리 셀의 비트 라인(BL)의 전압 간의 차이가 합리적인 전압차와 동일하거나 그보다 크기만 하면 된다. 그러므로, 메모리 셀이 높은 문턱 전압 상태에 있을 때의 비트 라인(BL)의 전압과, 메모리 셀이 낮은 문턱 전압 상태에 있을 때의 비트 라인(BL)의 전압 간의 차이가 기준 판독 모드에서의 차이보다 작을 수 있다.
온도 조건들 및 전압 조건들에 의해 야기되는 메모리 셀 전류에서의 변화에 초점을 맞출 때, 기준 판독 모드와 상보형 판독 모드 간의 차이가 이하에 설명된다. 메모리 셀에서 전류량은 온도 조건들 및 전압 조건들에 따라 변화하는 경향이 있다. 도 5는 기준 판독 모드에 의해 판독을 수행하는 감지 증폭기(SA2) 내의 전류량의 변화의 영향을 설명하기 위한 도면이다. 도 5에서, 상부 도면은 감지 증폭기(SA2)의 입력/출력 관계를 예시하는 개략도이고, 하부 도면은 감지 증폭기(SA2)에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프이다. 도 3과 마찬가지로 도 5는 상태 메모리 유닛(151)이 단 하나의 메모리 셀을 포함하는 경우를 예시한다.
기준 판독 모드에서는, 상기 설명된 바와 같이 제1 조건 및 제2 조건 모두를 만족하는 것이 필요하다. 그러므로, 메모리 셀(M2a)이 높은 문턱 전압 상태에 있을 때의 비트 라인(BL)의 전압 변화의 하한과, 신호 라인(IL)의 전압 간의 차이가 합리적인 전압차와 동일하거나 그보다 클 필요가 있고, 메모리 셀(M2a)이 낮은 문턱 전압 상태에 있을 때의 비트 라인(BL)의 전압 변화의 상한과, 신호 라인(IL)의 전압 간의 차이가 합리적인 전압차와 동일하거나 그보다 클 필요가 있다. 따라서, 기준 판독 모드에서, 메모리 셀 전류의 변화를 고려하지 않을 때와 비교하여, 이를 고려할 때 더 큰 전압차가 요구된다.
도 6은 상보형 판독 모드에 의해 판독을 수행하는 감지 증폭기(SA1)에서의 전류량의 변화의 영향을 설명하기 위한 도면이다. 도 6에서, 상부 도면은 감지 증폭기(SA1)의 입력/출력 관계를 예시하는 개략도이고, 하부 도면은 감지 증폭기(SA1)에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프이다. 온도 조건들 및 전압 조건들에 의존하는 메모리 셀 전류의 변화는 높은 문턱 전압 상태에서의 메모리 셀 및 낮은 문턱 전압 상태에서의 메모리 셀에 대해 동일한 특징들을 가지고 있다. 구체적으로, 감지 타이밍(t2)에서, 메모리 셀(M1a)의 비트 라인(BL)의 전압이 변화에 의해 영향을 받을 때, 메모리 셀(M1b)의 비트 라인(BL)의 전압이 또한 동일한 방식으로 영향을 받는다. 따라서, 상보형 판독 모드에서, 높은 문턱 전압 상태에서의 메모리 셀의 비트 라인(BL)의 전압 변화의 상한과 낮은 문턱 전압 상태에서의 메모리 셀의 비트 라인(BL)의 전압 변화의 상한 간의 전압차, 또는 높은 문턱 전압 상태에서의 메모리 셀의 비트 라인(BL)의 전압 변화의 하한과 낮은 문턱 전압 상태에서의 메모리 셀의 비트 라인(BL)의 전압 변화의 하한 간의 전압차가 합리적인 전압차와 동일하거나 그보다 큰 경우에 데이터가 올바르게 판독될 수 있다. 따라서, 상보형 판독 모드에서, 그러한 원리들로 인해, 온도 조건들 및 전압 조건들에 의한 메모리 셀 전류의 변화의 영향이 없다.
상기 설명된 바와 같이, 변화를 고려할 때, 기준 판독 모드에서의 차이와 비교할 때, 상보형 판독 모드에서, 메모리 셀이 높은 문턱 전압 상태에 있을 때의 비트 라인(BL)의 전압과 메모리 셀이 낮은 문턱 전압 상태에 있을 때의 비트 라인(BL)의 전압 간의 차이를 더 감소시키는 것이 가능하다. 높은 문턱 전압 상태에서의 비트 라인(BL)의 전압과 낮은 문턱 전압 상태에서의 비트 라인(BL)의 전압 간의 전압차를 감소시키는 것이 가능하다는 사실은 높은 문턱 전압 상태에서의 문턱 전압과 낮은 문턱 전압 상태에서의 문턱 전압 간의 차이를 감소시키는 것이 가능하다는 것을 의미한다. 그러므로, 일반적으로, 상보형 판독 모드에서, 높은 문턱 전압 상태로 세팅된 메모리 셀과 낮은 문턱 전압 상태로 세팅된 메모리 셀 간의 문턱 전압 차이가 기록 횟수의 증가 및 소거 횟수의 증가에 따라, 또는 데이터 유지 기간의 증가에 따라 감소하는 때라도, 데이터를 올바르게 판독하는 것이 가능하다. 따라서, 일반적으로, 상보형 판독 모드는 기준 판독 모드보다 더 나은 데이터 유지 특성들(data retention properties)을 가지고 있다.
상보형 판독 모드가 이러한 장점을 가지고 있지만, 전술한 바와 같이 소거 후 판독 결과는 정의되지 않는다. 반면, 기준 판독 모드에서는, 소거 후의 값은 기준 전류를 이용한 비교에 의해 판독되기 때문에, 정의될 수 있다. 이것은 소거에 의해 높은 문턱 전압 상태로 세팅되는 메모리 셀의 비트 라인(BL)의 전압이 신호 라인(IL)의 전압보다 낮기 때문이다. 이 예시적 실시예에 따른 플래시 메모리(100)는 상보형 판독 모드에 의해 판독되는 데이터 메모리 유닛(150) 및 기준 판독 모드에 의해 판독되는 상태 메모리 유닛(151)을 포함한다. 이에 의해, 플래시 메모리(100)에서, 소거 후에 상태 플래그의 값을 고유하게 정의하는 것 및 상보형 판독 모드에 의해 데이터를 저장하는 것이 가능하다.
기준 판독 모드에 의해 판독되는 상태 메모리 유닛(151)이 상보형 판독 모드와 동일한 유지 특성들을 달성할 수 있는 것이 바람직하다. 상보형 판독 모드와 동일한 유지 특성들은 감지 타이밍에서, 상태 메모리 유닛(151)을 구성하는 메모리 셀의 비트 라인(BL)의 전압과 신호 라인(IL)의 전압 간의 차이를 증가시킴으로써 달성될 수 있다. 이것은 더 큰 메모리 셀 전류를 획득하기 위해 동일한 값을 가지고 있는 복수의 메모리 셀들을 비트 라인(BL)에 연결함으로써 달성될 수 있다. 그러므로, 이 예시적 실시예에 따른 플래시 메모리(100)에서, 상태 메모리 유닛(151)은 동일한 값의 상태 값이 저장되는 복수의 플래시 메모리 셀들을 포함한다.
기준 판독 모드에서, 하나의 메모리 셀(M2a)이 값을 유지하는 경우와 4개의 메모리 셀들(M2a 내지 M2d)이 동일한 값을 유지하는 경우 간의 차이가 예로서 설명된다. 도 7은 기준 판독 모드에 의해 하나의 메모리 셀(M2a)에서 값을 유지하는 경우에서의 감지 증폭기(SA2)를 설명하기 위한 도면이다. 도 7에서, 상부 도면은 감지 증폭기(SA2)의 입력/출력 관계를 예시하는 개략도이고, 하부 도면은 감지 증폭기(SA2)에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프이다. 그래프는 메모리 셀 전류의 변화를 고려함에 유의해야 한다. 도 7에 도시된 예에서, 감지를 위해 필요한 전압차는 감지 타이밍(t2)에서 달성되지 않는다.
도 8은 기준 판독 모드에 의해 4개의 메모리 셀들(M2a 내지 M2d)에서 동일한 값을 유지하는 경우에서의 감지 증폭기(SA2)를 설명하기 위한 도면이다. 도 8에서, 상부 도면은 감지 증폭기(SA2)의 입력/출력 관계를 예시하는 개략도이고, 하부 도면은 감지 증폭기(SA2)에 입력되는 신호 라인의 시간 변화에 따른 전압을 예시하는 그래프이다. 그래프는 메모리 셀 전류의 변화를 고려함에 유의해야 한다. 4개의 메모리 셀들을 감지 증폭기(SA2)에 병렬로 연결함으로써, 높은 문턱 전압 상태에서의 비트 라인(BL)의 전압과 낮은 문턱 전압 상태에서의 비트 라인(BL)의 전압 간의 차이를 증가시키는 것이 가능하다. 도 8의 그래프에서, 신호 라인(IL)의 전압이 높은 문턱 전압 상태에서의 비트 라인(BL)의 전압과 낮은 문턱 전압 상태에서의 비트 라인(BL)의 전압 사이의 전압이 되도록, 기준 전류의 전류 값이 세팅된다.
그러므로, 높은 문턱 전압 상태에서의 메모리 셀들(M2a 내지 M2d)의 비트 라인(BL)의 전압 변화의 하한과 신호 라인(IL)의 전압 간의 차이, 및 낮은 문턱 전압 상태에서의 메모리 셀들(M2a 내지 M2d)의 비트 라인(BL)의 전압 변화의 상한과 신호 라인(IL)의 전압 간의 차이 둘 모두는 감지를 위해 필요한 전압차와 동일하거나 그보다 클 수 있다. 이에 의해, 값을 올바르게 판독하는 것이 가능하다. 이러한 방식으로, 이 예시적 실시예에서, 기준 판독 모드에 의해 판독되는 상태 메모리 유닛(151)이 복수의 플래시 메모리 셀들을 포함하기 때문에, 상태 메모리 유닛(151)이 단 하나의 플래시 메모리만을 포함하는 경우와 비교하여, 유지 특성들을 향상시키는 것이 가능하다. 이 예시적 실시예에서, 예로서 4개의 메모리 셀들이 상태 메모리 유닛(151)에 대해 하나의 세트로서 사용되지만, 이 숫자는 단지 예일 뿐이라는 것에 유의해야 한다. 이 숫자는 상보형 판독 모드에서의 데이터 메모리 유닛(150)에서와 동일한 기록 횟수 및 소거 횟수에서도 또는 유지 기간 후라도 충분한 전압차를 생성하기 위해, 실험, 시뮬레이션 등에 기초하여 결정될 수 있다.
그러므로, 이 예시적 실시예에 따른 플래시 메모리(100)에서, 상태 메모리 유닛(151)은 다음과 같이 판독된다. 먼저, 감지 증폭기 제어 회로(108)의 제어에 의해, 메모리 셀들(M2a 내지 M2d) 각각에 연결된 비트 라인들(BL) 및 신호 라인(IL)이 지정된 전압에 도달하기 위해 프리차지된다. 그 후, 지정된 디스차지 시작 타이밍(t1)에서, 메모리 셀들(M2a 내지 M2d)을 통해 흐르는 전류들의 합계 전류에 의한 비트 라인(BL)의 디스차지, 및 기준 전류(Iref)에 의한 신호 라인(IL)의 디스차지가 감지 증폭기 제어 회로(108)의 제어에 의해 수행된다. 이후, 지정된 감지 타이밍(t2)에서, 감지 증폭기(SA2)가 디스차지 후에 비트 라인(BL)의 전압과 신호 라인(IL)의 전압을 비교함으로써 상태 메모리 유닛(151) 내에 저장된 값을 결정한다. 다시 말해서, 감지 증폭기(SA2)는 디스차지 후에 비트 라인(BL)의 전압과 신호 라인(IL)의 전압을 비교함으로써 합계 전류와 기준 전류 간의 비교를 달성하고, 이에 의해 값을 결정한다.
이 예시적 실시예에 따른 플래시 메모리(100)에서, 동일한 워드 라인(WL) 상의 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)은 바람직하게 동시에 소거된다. 이것은 왜냐하면, 데이터 메모리 유닛(150)이 소거 상태에 있을 때, 소거 상태를 상태 메모리 유닛(151)의 판독 결과로서 표시하는 상태 플래그 값을 획득하는 것이 보장되기 때문이다. 또한, 이 예시적 실시예에 따른 플래시 메모리(100)는 상태 메모리 유닛(151)의 기록이 상태 메모리 유닛(151)과 동일한 워드 라인(WL) 상의 데이터 메모리 유닛(150)의 기록과 별도로 수행되도록 구성된다. 따라서, 데이터 메모리 유닛(150)에의 기록 후 상태 메모리 유닛(151)에 기록을 수행함으로써, 데이터 메모리 유닛(150)에 데이터가 기록되는 상태를 표시하는 값이 상태 플래그 값의 판독 결과로서 획득될 때, 유효한 데이터가 데이터 메모리 유닛(150)에 저장되는 것이 보장된다. 동일한 워드 라인(WL) 상의 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)은 서로 독립적으로 소거될 수 있거나, 기록이 서로와 함께 동시에 수행될 수도 있다. 이것은 상태 플래그가 표시하기 위해 사용되는 상태에 기초하여 적절한 대로 선택될 수 있다.
제1 예시적 실시예에 따른 플래시 메모리(100)가 상기 설명된다. 플래시 메모리(100)는 기준 판독 모드에 의해 판독되는 상태 메모리 유닛(3)을 포함한다. 따라서, 소거 후의 상태 플래그의 판독 결과는 고유하게 정의된다. 또한, 이 예시적 실시예에서, 상태 플래그는 데이터 메모리 유닛(150)의 데이터 기록 상태를 표시하는 플래그이다. 그러므로, 소거 후라도, 플래시 메모리(100)는 데이터 메모리 유닛(150)이 데이터가 기록된 상태에 있는지 또는 데이터가 소거 상태에 있는지를 정확하게 결정할 수 있다.
또한, 기준 판독 모드에 의해 판독되는 상태 메모리 유닛(151)은 동일한 값의 상태 값이 저장되는 복수의 플래시 메모리 셀들을 포함한다. 이에 의해, 기준 판독 모드에 의해 판독되는 상태 메모리 유닛(151)의 유지 특성들을 향상시키는 것이 가능하다.
뿐만 아니라, 플래시 메모리(100)에 따라, 적은 비용으로 좋은 유지 특성들을 가지고 있는 플래시 메모리를 생성하는 것이 가능하다. 이 점을 설명하기 위해, 이 예시적 실시예에 따른 플래시 메모리(100)와는 다른, 기준 판독 모드에 의해 32비트 데이터를 판독하는 경우를 가정하기로 한다. 기준 판독 모드에서, 상보형 판독 모드와 동일한 유지 특성들은 4개의 메모리 셀들을 이용하여 획득되는 것으로 가정한다. 이 경우, 상보형 판독 모드에서 데이터 메모리 유닛(150)을 구현하는 경우와 비교하여, 2배 개수의 메모리 셀들이 요구된다. 구체적으로, 이 경우, 데이터 메모리 유닛(150)에 대해 128(=32×4)개의 메모리 셀들이 요구된다. 한편, 이 예시적 실시예에 따른 플래시 메모리(100)는 총 68개의 메모리 셀들로 구현될 수 있고, 이는 데이터 메모리 유닛(150)에 대한 64(=32×2)개의 메모리 셀들 및 상태 메모리 유닛(151)에 대한 4개의 메모리 셀들의 합이다. 따라서, 더 적은 수의 메모리 셀들로 좋은 유지 특성들을 획득하는 것이 가능하다.
<제2 예시적 실시예>
제2 예시적 실시예가 이하에 설명된다. 도 9는 제2 예시적 실시예에 따른 플래시 메모리(200)의 구성 예를 도시하는 블록도이다. 플래시 메모리(200)는 출력 드라이버(109)가 출력 드라이버(111)로 대체된다는 점에서 제1 예시적 실시예에 따른 플래시 메모리(100)와는 상이하다. 이 예시적 실시예에서, 동일한 워드 라인(WL) 상의 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)에서 소거가 동시에 수행되고 또한 기록이 동시에 수행된다고 가정되는 것에 유의해야 한다.
출력 드라이버(111)는 데이터 메모리 유닛(150)으로부터의 판독 값과 상태 메모리 유닛(151)으로부터의 판독 값 간에 논리 OR를 수행하는 논리 합 회로(OR)가 부가된다는 점에서 출력 드라이버(109)와 상이하다. 이 구성에서, 출력 드라이버(111)는 데이터 메모리 유닛(150)으로부터의 판독 값과 상태 메모리 유닛(151)으로부터의 판독 값 간의 논리 OR를 수행할 수 있고, 데이터 메모리 유닛(150)의 판독 결과로서 결과를 출력한다. 구체적으로, 감지 증폭기(SA1) 및 상태 플래그에 의해 판독되는 데이터(D31 내지 D0) 간의 논리 OR가 수행된다. 이후, 논리 OR 연산의 결과인 데이터(E31 내지 E0)가 데이터 메모리 유닛(150)의 판독 결과로서 출력된다. 출력 드라이버(111)는 또한 출력 유닛(출력 회로)으로서 지칭될 수 있다는 점에 유의해야 한다.
데이터 메모리 유닛(150)이 상보형 판독 모드에 의해 판독되기 때문에, 소거 상태에서 판독 값은 정의되지 않는다. 반면에, 상태 메모리 유닛(151)은 기준 판독 모드에 의해 판독되기 때문에, 데이터 메모리 유닛(150)의 소거와 함께 소거가 수행되는 상태 메모리 유닛(151)의 판독 값은 "1"이다. 따라서, 데이터 메모리 유닛(150)이 소거 상태에 있을 때, 논리 연산 후 판독 결과로서 획득되는 데이터(E31 내지 E0)의 값들은 모두 "1"이다. 한편, 데이터 메모리 유닛(150) 내에 데이터가 기록될 때, 데이터 메모리 유닛(150)에의 기록과 함께 기록이 수행되는 상태 메모리 유닛(151)의 판독 값은 "0"이다. 따라서, 데이터 메모리 유닛(150)에 데이터가 기록될 때, 논리 연산 후 판독 결과로서 획득되는 데이터(E31 내지 E0)의 값들은 데이터(D31 내지 D0)의 값들과 동일하다.
기준 판독 플래시 메모리를 위해 개발된 알고리즘들 및 소프트웨어는 종종 메모리 셀이 소거 상태에 있을 때 데이터 판독 결과가 “1”로 고정되어 있다는 가정에 기초하여 데이터의 상태를 결정한다. 이 예시적 실시예에 따른 플래시 메모리(200)에서, 데이터 메모리 유닛(150)으로부터의 판독 값과 상태 플래그 간의 논리 OR는 데이터 메모리 유닛(150)의 판독 결과로서 출력된다. 따라서, 소거 상태에 있는 메모리 셀의 판독 결과로서, 판독이 기준 판독 모드에서만 행해지는 플래시 메모리에서와 동일한 결과가 획득될 수 있다. 그러므로, 이 예시적 실시예에 따라, 기준 판독 플래시 메모리를 위해 개발된 알고리즘들 또는 소프트웨어를 상보형 판독 모드를 포함하는 플래시 메모리인, 플래시 메모리(200)에 대해서 또한 사용하는 것이 가능하다.
<제3 예시적 실시예>
제3 예시적 실시예가 이하에 설명된다. 제3 예시적 실시예는 데이터 메모리 유닛(150)에의 기록이 에러 등으로 인해 중단된 것을 표시하는 인터럽트 검출 플래그가 플래시 메모리 내에 저장될 수 있다는 점에서, 제2 예시적 실시예와 상이하다. 도 10은 제3 예시적 실시예에 따른 플래시 메모리(300)가 마운트된 마이크로 컨트롤러(10)의 구성 예를 도시하는 블록도이다. 마이크로 컨트롤러(10)는 또한 스토리지 디바이스로서 지칭될 수 있다.
도 10에 도시된 바와 같이, 마이크로 컨트롤러(10)는 CPU(중앙 처리 장치)(400), RAM(랜덤 액세스 메모리)(500), 플래시 메모리(300), 전압 모니터링 회로(600), 플래시 시퀀서(700), 및 주변기기 버스(peripheral bus)(800)를 포함한다. 주변기기 버스(800)는 CPU(400), 전압 모니터링 회로(600), 및 플래시 시퀀서(700)가 연결된 버스이다.
CPU(400)는 플래시 메모리(300) 또는 RAM(500) 내에 저장되는 프로그램(소프트웨어) 및 데이터에 기초하여 프로세싱을 실행한다. 미리 프로그램을 플래시 메모리(300)로부터 RAM(500)으로 복사함으로써, 플래시 메모리(300)의 기록 또는 소거 동안인 것 등으로 인해 플래시 메모리(300)의 판독이 실행될 수 없을 때, CPU(400)가 프로그램에 기초하여 프로세싱을 계속할 수 있다는 점에 유의해야 한다. RAM(500)은 CPU(400)에 의해 사용될 데이터 등이 저장되는 휘발성 메모리이다. 플래시 메모리(300)는 제2 예시적 실시예에 따른 플래시 메모리(200)와 실질적으로 동일하고, 인터럽트 검출 플래그를 저장하는 메모리 영역을 갖는다는 점에서 상이하다. 플래시 메모리(300)의 상세들은 후술된다.
전압 모니터링 회로(600)는 마이크로 컨트롤러(10)에 공급되는 전원 전압을 모니터링하는 회로이다. 전압 모니터링 회로(600)는 또한 전압 검출 유닛(전압 검출 회로)으로 지칭될 수 있다. 마이크로 컨트롤러(10)에 공급되는 전원 전압은 마이크로 컨트롤러(10)의 요소들이 동작하기 위해 필요한 전원의 전압이고, 이것은 예를 들어, 플래시 메모리(300)에 공급되는 전원 전압을 포함한다. 전압 모니터링 회로(600)는 전원 전압이 지정된 값과 동일해지거나 그보다 낮아지는지를 검출한다. 전압 모니터링 회로(600)가 전원 전압이 지정된 값과 동일해지거나 그보다 낮아지는 것을 검출할 때, 플래시 시퀀서(700)에 전압 감소 검출 신호를 출력한다. 후속하는 설명에서, 이 지정된 값은 전압 감소 검출 레벨로 지칭된다. 이 예시적 실시예에서, 전압 모니터링 회로(600)는 전압 감소 검출 신호를 출력할지 말지를 결정하기 위해 사용되는 상기 설명된 전압 감소 검출 레벨을 저장하기 위한 스토리지 유닛(예를 들어, 레지스터)을 포함하고, 전압 감소 검출 레벨은 스토리지 유닛의 내용을 재기록함으로써 변경될 수 있다는 것에 유의해야 한다. 이에 의해, 전압 감소 검출 신호의 출력을 결정하기 위해 문턱을 유연하게 변경하는 것이 가능하다. 구체적으로, 변경하기 위해, CPU(400)는 주변기기 버스(800)에 연결된 전압 모니터링 회로(600)의 스토리지 유닛의 저장된 내용을 재기록할 수 있다. 전압 모니터링 회로(600)는 전압 모니터링 타겟을 결정하기 위한 세트 값을 저장하는 스토리지 유닛을 포함할 수 있다는 것에 유의해야 한다.
이 예시적 실시예에서, CPU(400)에 의한 플래시 메모리(300)의 기록 및 소거는 플래시 시퀀서(700)를 통해 수행된다. CPU(400)에 의한 플래시 메모리(300)로부터의 데이터 판독은 플래시 시퀀서(700)를 통해 수행될 수 있거나, 플래시 시퀀서(700)를 통하지 않고 직접적으로 수행될 수 있다는 것에 유의해야 한다.
플래시 시퀀서(700)는 플래시 메모리(300)의 기록, 소거 등을 제어하는 회로이다. 플래시 시퀀서(700)는 또한 제어 유닛(제어 회로)으로 지칭될 수 있다. 플래시 시퀀서(700)는 기록 또는 소거가 수행될 플래시 메모리(300)의 어드레스를 지정하기 위한 어드레스 데이터를 저장하는 어드레스 지정 레지스터를 포함한다. 어드레스 지정 레지스터에는, CPU(400)로부터 전송된 어드레스 데이터가 저장된다. 또한, 플래시 시퀀서(700)는 기록, 소거 등을 표시하는 커맨드를 저장하는 커맨드 지정 레지스터(command specification register)를 포함한다. 커맨드 지정 레지스터에는, CPU(400)로부터 전송된 커맨드 데이터가 저장된다.
CPU(400)는 미리 결정된 시퀀스로 플래시 시퀀서(700)에 커맨드 데이터를 기록하고, 이에 의해 플래시 시퀀서(700)에 의해 수행될 제어의 상세들을 지정한다. 플래시 시퀀서(700)는 어드레스 지정 레지스터에 기록된 어드레스 데이터에 의해 표시되는 플래시 메모리(300) 내의 어드레스 상에 커맨드 지정 레지스터에 기록된 일련의 커맨드 데이터에 대응하는 제어를 수행한다.
플래시 시퀀서(700)의 커맨드들은 구체적인 예로서 도 11을 참조하여 설명된다. 도 11에 도시된 바와 같이, 데이터 기록 커맨드 및 데이터 소거 커맨드는 플래시 시퀀서(700)를 제어하기 위한 커맨드들로서 준비된다.
플래시 메모리(300)에 데이터를 기록하는 경우에, CPU(400)는 주변기기 버스(800)를 통해 어드레스 데이터를 어드레스 지정 레지스터에 기록하고, 이에 의해 데이터가 기록될 플래시 메모리(300) 내의 어드레스를 지정한다. 이후, CPU(400)는 기록 커맨드들을 표시하는 커맨드 데이터를 커맨드 지정 레지스터에 순차적으로 기록한다. 더 구체적으로, 플래시 메모리(300)에 4바이트 데이터를 기록할 때, 도 11에 도시된 바와 같이, CPU(400)는 커맨드 데이터(H'E8, H'02, 4바이트 데이터(2바이트 데이터×2), 및 H'D0)를 커맨드 지정 레지스터에 순차적으로 기록한다. 또한, 플래시 메모리(300)에 16바이트 데이터를 기록할 때, 도 11에 도시된 바와 같이, CPU(400)는 커맨드 데이터(H'E8, H'08, 16바이트 데이터(2바이트 데이터×8), 및 H'D0)를 커맨드 지정 레지스터에 순차적으로 기록한다. "H"는 후속하는 수치가 16진법(hexadecimal notation)으로 되어 있는 것을 의미한다는 것에 유의해야 한다.
이에 응답하여, 플래시 시퀀서(700)는 커맨드 지정 레지스터 내에 기록된 데이터를 어드레스 지정 레지스터 내에 기록된 어드레스 데이터에 의해 표시되는 플래시 메모리(300) 내의 어드레스에 기록한다. 구체적으로, H'02가 제2 기록에서 기록될 때, 플래시 시퀀서(700)는 제3 내지 제4 기록에서 기록된 4바이트 데이터를 어드레스 데이터에 의해 지정된 어드레스로부터 시작한 4바이트 영역에 기록한다. 한편, H'08이 제2 기록에서 기록될 때, 플래시 시퀀서(700)는 제3 내지 제10 기록에서 기록된 16바이트 데이터를 어드레스 데이터에 의해 지정된 어드레스로부터 시작한 16바이트 영역에 기록한다.
플래시 메모리(300)에서 데이터를 소거하는 경우에, CPU(400)는 주변기기 버스(800)를 통해 어드레스 데이터를 어드레스 지정 레지스터에 기록하고, 이에 의해 데이터가 소거될 플래시 메모리(300) 내의 블록의 어드레스를 지정한다. 이후, CPU(400)는 데이터 소거 커맨드들을 표시하는 커맨드 데이터를 커맨드 지정 레지스터에 순차적으로 기록한다. 더 구체적으로, CPU(400)는 커맨드 데이터(H'20 및 H'D0)를 커맨드 지정 레지스터에 순차적으로 기록한다. 이에 응답하여, 플래시 시퀀서(700)는 어드레스 지정 레지스터 내에 기록된 어드레스 데이터에 의해 표시되는 플래시 메모리(300) 내의 어드레스 내의 블록의 데이터를 소거한다.
이 예시적 실시예에 따른 플래시 메모리(300)는 이하에 설명된다. 도 12는 제3 예시적 실시예에 따른 플래시 메모리(300)의 구성 예를 도시하는 블록도이다. 플래시 메모리(300)는 메모리 셀 어레이(110)가 인터럽트 검출 메모리 유닛(인터럽트 검출 메모리 회로)(152)을 포함한다는 점에서, 제2 예시적 실시예에 따른 플래시 메모리(200)와 상이하다. 따라서, 플래시 메모리(300)에서, 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)의 구성들 및 동작들은 제2 예시적 실시예에 따른 플래시 메모리(200)의 그것들과 동일하다. 제2 예시적 실시예에서의 구성들 및 동작들과 상이한 구성들 및 동작들은 이하에 설명된다. 이 예시적 실시예에서 인터럽트 검출 메모리 유닛(152)은 예로서 동일한 워드 라인(WL) 상의 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)과 동시에 소거된다고 가정된다는 것에 유의해야 한다. 또한, 인터럽트 검출 메모리 유닛(152)은 동일한 워드 라인(WL) 상의 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)과 상이한 타이밍에서 기록을 실행할 수 있다고 가정된다.
이 예시적 실시예에 따른 메모리 셀 어레이(110) 내에 포함되는 플래시 메모리 셀들은 데이터 메모리 유닛(150)을 형성하는 플래시 메모리 셀들, 상태 메모리 유닛(151)을 형성하는 플래시 메모리 셀들, 및 인터럽트 검출 메모리 유닛(152)을 형성하는 플래시 메모리 셀들로 분류된다.
이 예시적 실시예에서, 인터럽트 검출 메모리 유닛(152)은 4개의 메모리 셀들(M3a, M3b, M3c, 및 M3d)을 포함하는 메모리 셀 영역이다. 인터럽트 검출 메모리 유닛(152)은 인터럽트 검출 플래그를 저장한다는 점에서 상태 메모리 유닛(151)과 상이하지만, 상태 메모리 유닛(151)과 동일한 구성을 가지고 있다. 따라서, 인터럽트 검출 메모리 유닛(152)은 기준 판독 모드에 의해 판독되는 플래시 메모리 셀들을 포함한다. 그러한 플래시 메모리 셀들에 의해, 기록의 중단에 있는지 없는지를 표시하는 인터럽트 검출 플래그가 저장된다.
인터럽트 검출 메모리 유닛(152)은 기준 판독 모드에 의해 판독되는 메모리 셀이기 때문에, 각각의 메모리 셀들(M3a, M3b, M3c, 및 M3d)은 1비트 정보를 저장할 수 있다. 그러나, 상태 메모리 유닛(151)과 마찬가지로, 각각의 메모리 셀들(M3a, M3b, M3c, 및 M3d) 내에 동일한 값을 가지고 있는 인터럽트 검출 플래그가 저장된다. 구체적으로, 1비트 정보인 인터럽트 검출 플래그의 값이 메모리 셀들(M3a, M3b, M3c, 및 M3d) 모두 내에 저장된다. 그러므로, 이 예시적 실시예에서, 인터럽트 검출 메모리 유닛(152)은 실질적으로 1비트 정보를 저장한다.
상기 설명된 바와 같이, 인터럽트 검출 메모리 유닛(152) 내에 저장되는 인터럽트 검출 플래그는 데이터 메모리 유닛(150)에의 기록이 중단되었음을 표시하는 플래그이다. 더 구체적으로, 이것은 동일한 워드 라인(WL)에 연결된 32개의 데이터 메모리 유닛들(150)에서의 기록 동안 기록의 중단이 발생한지 아닌지를 표시하는 플래그이다.
이 예시적 실시예에서, 데이터 메모리 유닛(150)에의 기록이 중단되지 않을 때, 각각의 메모리 셀들(M3a, M3b, M3c, 및 M3d) 내에 인터럽트 검출 플래그 값으로서 "1"이 저장된다. 따라서, 각각의 메모리 셀들(M3a, M3b, M3c, 및 M3d)은 예를 들어, 낮은 문턱 전압 상태로 세팅된다. 반면에, 데이터 메모리 유닛(150)에의 기록이 중단될 때, 각각의 메모리 셀들(M3a, M3b, M3c, 및 M3d) 내에 인터럽트 검출 플래그 값으로서 "0"이 저장된다. 따라서, 각각의 메모리 셀들(M3a, M3b, M3c, 및 M3d)은 예를 들어, 높은 문턱 전압 상태로 세팅된다.
이 예시적 실시예에서, 인터럽트 검출 메모리 유닛(152)이 4개의 메모리 셀들로 구성되지만, 이는 단지 예일 뿐이고, 인터럽트 검출 메모리 유닛(152)은 하나 이상의 메모리 셀로 구성될 수 있다. 그러나, 요구되는 유지 특성들을 획득하기 위해, 인터럽트 검출 메모리 유닛(152)은, 상태 메모리 유닛(151)과 마찬가지로, 바람직하게 복수의 메모리 셀들로 구성된다는 것에 유의해야 한다. 또한, 이 예시적 실시예에서, 동일한 워드 라인(WL)에 연결된 32개의 데이터 메모리 유닛들(150)의 상태를 표시하는 인터럽트 검출 플래그로서 하나의 인터럽트 검출 메모리 유닛(152)이 배치되지만, 하나의 인터럽트 검출 메모리 유닛(152)은 N(N은 1 이상의 정수)개의 데이터 메모리 유닛들(150)에 대해 배치될 수 있다.
인터럽트 검출 메모리 유닛(152) 내에 저장되는 인터럽트 검출 플래그는 기준 판독 모드에 의해 판독된다. 따라서, 인터럽트 검출 메모리 유닛(152)의 비트 라인(BL)은, 기준 전류(Iref)가 흐를 수 있는 신호 라인(IL)이 입력 측에 연결된, 감지 증폭기(SA3)에 연결된다. 구체적으로, 인터럽트 검출 메모리 유닛(152)의 전류와 기준 전류 간의 전류 차이를 감지하기 위해 비트 라인(BL) 및 신호 라인(IL)이 감지 증폭기(SA3)에 연결된다. 구체적으로, 이 예시적 실시예에서 메모리 셀들(M3a, M3b, M3c, 및 M3d)의 비트 라인들(BL)은 감지 증폭기(SA3)에 연결된다. 더 구체적으로, 비트 라인(BL)은 트랜지스터(Tr)를 통해 감지 증폭기(SA3)에 연결됨에 유의해야 한다.
감지 증폭기(SA2)와 같이, 감지 증폭기(SA3)는 인터럽트 검출 메모리 유닛(152)의 메모리 셀들을 통해 흐르는 전류들(메모리 셀 전류들)의 합을 기준 전류와 비교함으로써 인터럽트 검출 메모리 유닛(152) 내에 저장된 인터럽트 검출 플래그의 값을 결정하는 회로이다. 따라서, 메모리 셀 전류와 비교될 기준 전류(Iref)가 흐르는 신호 라인(IL)은 감지 증폭기(SA3)의 입력 측에 연결된다. 신호 라인(IL)은 기준 전류(Iref)를 공급하는 정전류원(CCS2)에 연결된다. 감지 증폭기(SA3)는 판독 결과로서 결정된 인터럽트 검출 플래그 값을 출력 드라이버(109)에 출력한다. 인터럽트 검출 플래그는 이에 의해 출력 드라이버(109)로부터 출력된다.
상기 설명된 바와 같이, 플래시 메모리(300)는 외부로부터의 판독 요청에 응답하여 데이터(D31 내지 D0), 상태 플래그, 및 인터럽트 검출 플래그를 출력할 수 있다.
마이크로 컨트롤러(10)에 공급되는 전원 전압이 일부 이유들로 지정된 전압보다 낮게 감소하는 경우가 이하에 상세하게 설명된다. 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)에의 기록 동안 전원 전압이 감소할 때, 기록이 정상적으로 실행될 수 있는 전압이 유지될 수 있는 기간 내에 기록이 정상적으로 완료되지 않고, 메모리 셀들에 잘못된 값이 저장될 가능성이 발생한다. 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)은 총 68개의 메모리 셀들로 구성된다. 한편, 인터럽트 검출 메모리 유닛(152)은 4개의 메모리 셀들로 구성된다. 따라서, 인터럽트 검출 메모리 유닛(152)을 구성하는 메모리 셀들의 수는 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)을 구성하는 메모리 셀들의 수보다 작다. 또한, 인터럽트 검출 메모리 유닛(152)을 구성하는 메모리 셀들의 수는 데이터 메모리 유닛(150) 내의 메모리 셀들의 수보다 작다. 메모리 셀에의 기록을 위해 사용되는 기록 전류의 전류 값이 동일한 경우, 기록될 메모리 셀들의 수가 더 적을 때 더 짧은 시간 내에 기록이 완료된다. 그러므로, 인터럽트 검출 플래그의 기록은 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)에의 기록보다 더 짧은 시간 내에 완료될 수 있다.
이 예시적 실시예에서, 데이터 메모리 유닛(150)에의 기록 동안 전원 전압이 전압 감소 검출 레벨과 동일해지거나 또는 그보다 낮아지는 것이 전압 모니터링 회로(600)에 의해 검출될 때, 플래시 시퀀서(700)는 데이터 메모리 유닛(150)에의 기록을 중단시키고, 중단을 표시하는 인터럽트 검출 플래그 값을 인터럽트 검출 메모리 유닛(152)에 기록하도록 제어를 수행한다. 따라서, 전원 전압이 감소한 후에, 기록이 정상적으로 실행될 수 있는 레벨보다 전압이 낮게 되기 전에, 기록 프로세싱이 중단되고 인터럽트 검출 플래그의 기록이 수행된다. 상기 설명된 바와 같이 인터럽트 검출 플래그의 기록이 짧은 시간 내에 완료될 수 있기 때문에, 인터럽트 검출 플래그의 기록은 정상적으로 끝날 수 있다. 또한, 특히, 이 예시적 실시예에서 플래시 시퀀서(700)는 데이터 메모리 유닛(150)에의 기록을 중단한 후에 중단을 표시하는 인터럽트 검출 플래그를 인터럽트 검출 메모리 유닛(152)에 기록하는 제어를 수행한다. 이에 의해 인터럽트 검출 메모리 유닛(152)에 대한 기록 전류를 최대화하는 것이 가능하다. 인터럽트 검출 메모리 유닛(152)에의 기록을 수행하면서 데이터 메모리 유닛(150)에의 기록을 계속하는 경우에, 기록 전류는 데이터 메모리 유닛(150)에의 기록 및 인터럽트 검출 메모리 유닛(152) 둘 모두에 대하여 분산된 방식으로 사용된다. 한편, 이 예시적 실시예에서, 인터럽트 검출 메모리 유닛(152)에의 기록은 데이터 메모리 유닛(150)에의 기록을 중단한 후에 수행되고, 이에 의해 인터럽트 검출 메모리 유닛(152)에의 기록에 대해서만 기록 전류를 사용하는 것이 가능하다. 이에 의해, 인터럽트 검출 메모리 유닛(152)에의 기록 시간을 더 감소시키는 것이 가능하다.
이 예시적 실시예에서, 전원 전압에서의 감소를 검출한 후에 인터럽트 검출 메모리 유닛(152)에의 기록이 정상적으로 종료할 충분한 시간을 보장하기 위해 전압 모니터링 회로(600)는 검출을 수행한다. 전압 모니터링 회로(600)에 세팅된 전압 감소 검출 레벨을 결정하는 방법이 도 13을 참조하여 이하에 설명된다. 단위 시간 마다의 전원 전압 감소 비율은 마이크로 컨트롤러(10)에서의 소비 전류 및 전원 라인에 부가되는 캐패시터의 용량과 같은 전원 측 상의 능력(capability) 등에 의해 획득될 수 있다. 따라서, 전압 감소 검출 레벨은 이 감소 비율에 따른 인터럽트 검출 플래그의 기록에 필요한 프로세싱 시간 동안 감소하는 전압 값 ΔV를 계산하고 전압 값 ΔV를 기록가능한 전압의 하한에 더함으로써 획득될 수 있다.
데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)에의 기록 시간이 인터럽트 검출 메모리 유닛(152)에의 기록 시간보다 길기 때문에, 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)에의 기록을 위해 필요한 프로세싱 시간 동안 감소하는 전압 값(ΔVds라고도 지칭됨)은 상기 설명된 값 ΔV보다 크다는 것에 유의해야 한다. 따라서, ΔVds가 기록가능한 전압의 하한에 더해지면, 정상적인 동작 전압을 초과하고, 이로 인해 전압 감소 검출 레벨을 세팅하지 못하게 될 수 있다. 또한, 전원 전압이 ΔV에 기초하여 세팅된 전압 감소 검출 레벨에 이른 후에 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)에의 기록이 계속된다면, 전원 전압이 기록가능한 전압의 하한에 도달할 때에 기록이 완료될 수 없을 가능성이 있다. 이를 피하기 위해, 이 예시적 실시예에서 위에서 설명된 바와 같이, 전압 감소 검출 레벨이 세팅되고 기록 인터럽트 제어가 수행된다.
이 예시적 실시예에 따른 마이크로 컨트롤러(10)에서의 기록 동작이 이하에 설명된다. 도 14는 데이터 메모리 유닛(150)에의 기록 동안 플래시 시퀀서(700)의 동작의 예를 도시하는 흐름도이다. 동작은 도 14를 참조하여 설명된다. 도 14에 도시된 흐름도의 동작 이전에 인터럽트 검출 메모리 유닛(152)의 소거가 수행된 것으로 가정되고, 소거 동안 세팅된 "1"이 인터럽트 검출 플래그 값으로서 저장된다.
단계 10(S10)에서, 플래시 시퀀서(700)는 데이터 메모리 유닛(150)에의 기록 커맨드를 수신하고 데이터 메모리 유닛(150)에의 기록을 시작한다. 구체적으로, 이 예시적 실시예에서, 상태 메모리 유닛(151)의 상태 플래그의 기록은 데이터 메모리 유닛(150)에의 기록과 동시에 수행된다.
전압 모니터링 회로(600)로부터 전압 감소 검출 신호가 수신되지 않을 때, 플래시 시퀀서(700)는 데이터 기록이 완료될 때까지 프로세싱을 계속한다. 한편, 기록 동안 전압 모니터링 회로(600)로부터 전압 감소 검출 신호가 수신될 때, 플래시 시퀀서(700)는 인터럽트 검출 플래그의 기록을 시작한다.
이 프로세싱에서, 플래시 시퀀서(700)는 단계 11(S11)에서 먼저 데이터 메모리 유닛(150)에의 기록을 중단시킨다. 구체적으로, 이 예시적 실시예에서, 플래시 시퀀서(700)는 데이터 메모리 유닛(150)에의 기록 및 상태 메모리 유닛(151)에의 기록을 중단시킨다. 다음에, 단계 12(S12)에서, 플래시 시퀀서(700)는 인터럽트 검출 플래그의 기록을 수행한다. 더 구체적으로, 인터럽트 검출 플래그의 기록은 단계 10에서 기록이 수행된 데이터 메모리 유닛(150)에 대응하는 인터럽트 검출 메모리 유닛(152)에서 수행된다. 인터럽트 검출 플래그의 기록이 완료될 때, 인터럽트 검출 플래그 값으로서 "0"이 인터럽트 검출 메모리 유닛(152)으로 저장된다.
제3 예시적 실시예가 상기 설명된다. 이 예시적 실시예에서, 기준 판독 모드에 의해 판독되고 기록의 중단이 발생하는지 아닌지를 표시하는 인터럽트 검출 플래그를 저장하는 인터럽트 검출 메모리 유닛(152)이 배치된다. 이에 의해 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151)에서 기록의 중단이 있는지 없는지를 결정하는 것이 가능하다. 인터럽트 검출 플래그가 상보형 판독 모드에 의해 판독되면, 중단이 검출되고 이전에 인터럽트 검출 플래그가 기록된 때, 인터럽트 검출 메모리 유닛(152)에서 소거 후에라도 "0"이 판독될 수 있다. 이는 중단의 유무를 결정하는 것에의 실패를 야기할 수 있다. 한편, 이 예시적 실시예에서, 인터럽트 검출 메모리 유닛(152)이 기준 판독 모드에 의해 판독되기 때문에, 소거 상태에서의 값은 고유하게 정의되고, 따라서 상기 문제를 방지한다.
이 예시적 실시예에서 데이터 메모리 유닛(150) 및 상태 메모리 유닛(151) 내에서 기록이 동시에 수행되고 소거 역시 동시에 수행되지만, 기록은 개별적으로 수행될 수 있고, 소거도 개별적으로 수행될 수 있다.
또한, 이 예시적 실시예에서, 전압의 감소가 마이크로 컨트롤러(10) 내에 포함된 전압 모니터링 회로(600)로부터 플래시 시퀀서(700)로 통지되고, 통지 후에 플래시 시퀀서(700)가 프로세싱을 제어하는 경우가 예로서 설명된다. 그러나, 이는 또 다른 구성에 의해 구현될 수 있다. 예를 들어, 전압의 감소를 통지하는 방법은 후속하는 3개의 방법들 중 임의의 하나일 수 있다.
통지 방법 1: 마이크로 컨트롤러(10) 내부의 전압 모니터링 회로에 의해 검출이 행해지고, 내부 신호에 의해 통지가 이루어짐(제3 예시적 실시예로서 설명된 통지 방법).
통지 방법 2: 마이크로 컨트롤러(10) 외부의 전원 제어 회로에 의해 검출이 행해지고, 마이크로 컨트롤러(10)의 인터럽트 단자를 통해 통지가 이루어짐.
통지 방법 3: 마이크로 컨트롤러(10) 외부의 전원 제어 회로에 의해 검출이 행해지고, 마이크로 컨트롤러(10)의 리셋 단자를 통해 통지가 이루어짐.
전압 모니터링 회로 및 전원 제어 회로는 또한 전압 검출 유닛(전압 검출 회로)으로 지칭될 수 있다. 또한, 전압의 감소에 관한 통지의 목적지 및 통지 후의 프로세싱 방법은 예를 들어, 후속하는 3개의 방법들 중 임의의 하나일 수 있다.
제어 방법 1: 전압의 감소에 관한 통지가 플래시 시퀀서(700)에 이루어진다. 플래시 시퀀서(700)는 데이터 기록을 중단하고 인터럽트 검출 플래그의 기록을 수행한다(제3 예시적 실시예로서 설명된 제어 방법).
제어 방법 2: 전압의 감소에 관한 통지가 마이크로 컨트롤러(10)의 인터럽트 컨트롤러(도시되지 않음)에 이루어진다. CPU(400)의 소프트웨어 프로세싱에 의해 데이터 기록의 중단 및 인터럽트 검출 플래그의 기록이 플래시 시퀀서(700)에 지시되고, 인터럽트 검출 플래그의 기록이 수행된다.
제어 방법 3: 전압의 감소에 관한 통지가 마이크로 컨트롤러(10)의 시스템 제어 유닛(도시되지 않음)에 이루어진다. 플래시 시퀀서(700) 및 플래시 메모리(100) 이외의 요소들이 리셋되는 상태에서, 인터럽트 검출 플래그의 기록을 표시하는 신호가 시스템 제어 유닛으로부터 플래시 시퀀서(700)에 출력되고, 플래시 시퀀서(700)는 데이터 기록을 중단시키고 인터럽트 검출 플래그의 기록을 수행한다.
상기 설명된 통지 방법들 및 제어 방법들의 조합들은 예를 들어, 후속하는 5개의 조합들일 수 있다. 구체적으로, 통지 방법 1 및 제어 방법 1을 결합한 예시적 실시예, 통지 방법 1 및 제어 방법 2를 결합한 예시적 실시예, 통지 방법 2 및 제어 방법 1을 결합한 예시적 실시예, 통지 방법 2 및 제어 방법 2를 결합한 예시적 실시예, 통지 방법 3 및 제어 방법 3을 결합한 예시적 실시예가 조합들의 예로서 구현될 수 있다.
본 발명자에 의해 완수된 본 발명이 상기 여러 예시적 실시예들을 이용하여 구체적으로 설명되지만, 본 발명은 상기 설명된 예시적 실시예들에 제한되지 않으며, 다양한 변경들 및 수정들이 본 발명의 범위로부터 벗어나지 않고 이루어질 수 있다. 예를 들어, 제3 예시적 실시예에서 인터럽트 검출 메모리 유닛(152)이 제2 예시적 실시예에 따른 플래시 메모리(200)에 부가되지만, 인터럽트 검출 메모리 유닛(152)은 제1 예시적 실시예에 따른 플래시 메모리(100)에 부가될 수 있다.
제1 내지 제3 실시예들은 본 기술분야의 통상의 기술자에 의해 바람직한 경우 결합될 수 있다.
본 발명이 여러 실시예들의 견지에서 기술되었지만, 본 기술분야의 통상의 기술자는 본 발명이 첨부된 청구항의 사상 및 범위 내의 다양한 수정으로 구현될 수 있고, 본 발명이 전술된 예에 제한되지 않음을 인지할 것이다.
또한, 청구항들의 범위는 전술된 실시예에 의해 제한되지 않는다.
또한, 출원인의 의도가, 심사 동안 추후 보정되는 경우라도, 모든 청구항 요소들의 등가물을 포함하는 것이라는 점에 유의해야 한다.
100 : 플래시 메모리
101 : 전원 회로
102 : 기록 회로
103 : 어드레스 버퍼
104 : 프리디코드 회로
108 : 감지 증폭기 제어 회로
109 : 출력 드라이버
110 : 메모리 셀 어레이

Claims (10)

  1. 스토리지 디바이스로서,
    상보형 판독 모드에 의해 판독될 플래시 메모리 셀들의 쌍을 포함하도록 구성되는 데이터 메모리 회로 - 1비트 데이터가 상기 플래시 메모리 셀들의 쌍에 저장됨 -; 및
    기준 판독 모드에 의해 판독될 플래시 메모리 셀을 포함하도록 구성되는 상태 메모리 회로 - 상태 플래그가 상기 플래시 메모리 셀에 저장됨 -
    를 포함하는, 스토리지 디바이스.
  2. 제1항에 있어서,
    상기 상태 메모리 회로는 동일한 값을 가지고 있는 상기 상태 플래그가 저장되는 복수의 플래시 메모리 셀들을 포함하고,
    상기 스토리지 디바이스는 상기 복수의 플래시 메모리 셀들을 통해 흐르는 전류들의 합계 전류를 기준 전류와 비교함으로써 상기 상태 플래그의 값을 결정하도록 구성되는 결정 회로를 더 포함하는, 스토리지 디바이스.
  3. 제2항에 있어서, 상기 결정 회로는 상기 복수의 플래시 메모리 셀들의 각각에 연결되는 제1 신호 라인 및 상기 기준 전류를 공급하도록 구성되는 전류원에 연결되는 제2 신호 라인을 프리차지하고, 상기 합계 전류 및 상기 기준 전류에 의해 상기 제1 신호 라인 및 상기 제2 신호 라인을 디스차지하고, 디스차지 후에 상기 제1 신호 라인의 전압을 상기 제2 신호 라인의 전압과 비교함으로써 상기 합계 전류를 상기 기준 전류와 비교하는, 스토리지 디바이스.
  4. 제1항에 있어서,
    상기 데이터 메모리 회로의 판독 값과 상기 상태 메모리 회로의 판독 값 간의 논리 OR를 수행하고, 상기 데이터 메모리 회로의 판독 결과로서 연산 결과를 출력하도록 구성되는 출력 회로
    를 더 포함하는, 스토리지 디바이스.
  5. 제1항에 있어서,
    기준 판독 모드에 의해 판독될 플래시 메모리 셀, 및 상기 플래시 메모리 셀 내에 저장되어 있는, 기록의 중단이 있는지 없는지를 표시하는 인터럽트 검출 플래그를 포함하도록 구성되는 인터럽트 검출 메모리 회로;
    전원 전압이 지정된 값과 동일해지거나 그보다 낮아지는지를 검출하도록 구성되는 전압 검출 회로; 및
    상기 전압 검출 회로가 상기 데이터 메모리 회로에의 기록 동안 상기 전원 전압이 상기 지정된 값과 동일해지거나 그보다 낮아지는 것을 검출할 때, 상기 데이터 메모리 회로에의 기록을 중단하고 중단을 표시하는 값을 상기 인터럽트 검출 메모리 회로에 기록하는 제어를 수행하도록 구성되는 제어 회로
    를 더 포함하는, 스토리지 디바이스.
  6. 제5항에 있어서, 상기 제어 회로는 상기 데이터 메모리 회로에의 기록을 중단한 후에 중단을 표시하는 값을 상기 인터럽트 검출 메모리 회로에 기록하는 제어를 수행하는, 스토리지 디바이스.
  7. 제5항에 있어서,
    상기 전압 검출 회로는 상기 지정된 값을 저장하도록 구성되는 스토리지를 포함하고,
    상기 지정된 값은 변경될 수 있는, 스토리지 디바이스.
  8. 제1항에 있어서, 상기 데이터 메모리 회로 및 상기 상태 메모리 회로는 동시에 소거되는, 스토리지 디바이스.
  9. 제1항에 있어서, 상기 상태 플래그는 상기 데이터 메모리 회로의 데이터 기록 상태를 표시하는 플래그인, 스토리지 디바이스.
  10. 스토리지 방법으로서,
    상보형 판독 모드에 의해 판독될 플래시 메모리 셀들의 쌍에 1비트 데이터를 저장하는 단계; 및
    기준 판독 모드에 의해 판독될 플래시 메모리 셀에 상태 플래그를 저장하는 단계
    를 포함하는, 방법.
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