JP2018156713A - 記憶装置及び記憶方法 - Google Patents
記憶装置及び記憶方法 Download PDFInfo
- Publication number
- JP2018156713A JP2018156713A JP2017054425A JP2017054425A JP2018156713A JP 2018156713 A JP2018156713 A JP 2018156713A JP 2017054425 A JP2017054425 A JP 2017054425A JP 2017054425 A JP2017054425 A JP 2017054425A JP 2018156713 A JP2018156713 A JP 2018156713A
- Authority
- JP
- Japan
- Prior art keywords
- memory unit
- data
- read
- voltage
- status
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0629—Configuration or reconfiguration of storage systems
- G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
- G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
- G06F3/0671—In-line storage system
- G06F3/0683—Plurality of storage devices
- G06F3/0688—Non-volatile semiconductor memory arrays
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/063—Current sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
Abstract
Description
実施の形態の詳細について説明する前に、まず、実施の形態の概要について説明する。図1は、実施の形態の概要にかかる記憶装置1の一例を示すブロック図である。図1に示すように、記憶装置1は、データメモリ部2と、ステータスメモリ部3とを有する。
次に実施の形態の詳細について説明する。図2は、実施の形態1にかかるフラッシュメモリ100の構成例を示すブロック図である。なお、フラッシュメモリ100は、図1の記憶装置1に対応している。図2に示すように、フラッシュメモリ100は、電源回路101と、書き込み系回路102と、アドレスバッファ103と、プリデコード回路104と、デコーダ105と、WLドライバ106と、センスアンプ回路107と、センスアンプ制御回路108と、出力ドライバ109と、メモリセルアレイ110とを有する。
次に実施の形態2について説明する。図9は、実施の形態2にかかるフラッシュメモリ200の構成例を示すブロック図である。フラッシュメモリ200は、出力ドライバ109が出力ドライバ111に置き換えられた点で、実施の形態1にかかるフラッシュメモリ100と異なる。なお、本実施の形態では、一例として、同一のワード線WL上のデータメモリ部150及びステータスメモリ部151は、消去が同時に行われ、また、書き込み処理も同時に行われるものとする。
次に実施の形態3について説明する。実施の形態3は、データメモリ部150への書き込み処理が異常等により中断したことを示す中断検知フラグがフラッシュメモリに記憶可能である点で、実施の形態2と異なる。図10は、実施の形態3にかかるフラッシュメモリ300を搭載したマイクロコントローラ10の構成例を示すブロック図である。なお、マイクロコントローラ10は、記憶装置と称すことがある。
マイクロコントローラ10内部の電圧監視回路で検知し、内部信号で通知する(実施の形態3として示した通知方法)。
通知方法2:
マイクロコントローラ10外部の電源制御回路で検知し、マイクロコントローラ10の割り込み端子を介して通知する。
通知方法3:
マイクロコントローラ10外部の電源制御回路で検知し、マイクロコントローラ10のリセット端子を介して通知する。
電圧低下の通知がフラッシュシーケンサ700になされる。フラッシュシーケンサ700がデータ書き込みを中断して、中断検知フラグの書き込みを実施する(実施の形態3として示した制御方法)。
制御方法2:
電圧低下の通知が、マイクロコントローラ10の割り込みコントローラ(図示せず)になされる。CPU400のソフトウェア処理でフラッシュシーケンサ700に、データ書き込みの中断と中断検知フラグの書き込みとを指示して、中断検知フラグの書き込みを実施する。
制御方法3:
電圧低下の通知が、マイクロコントローラ10のシステム制御部(図示せず)になされる。フラッシュシーケンサ700とフラッシュメモリ100以外の構成要素はリセットした状態で、システム制御部からフラッシュシーケンサ700に中断検知フラグ書き込みを指示する信号を出力し、フラッシュシーケンサ700がデータ書き込みを中断するとともに中断検知フラグの書き込みを実施する。
2、150 データメモリ部
3、151 ステータスメモリ部
4、5 フラッシュメモリセル
10 マイクロコントローラ
100、200、300 フラッシュメモリ
101 電源回路
102 書き込み系回路
103 アドレスバッファ
104 プリデコード回路
105 デコーダ
106 WLドライバ
107 センスアンプ回路
108 センスアンプ制御回路
109、111 出力ドライバ
110 メモリセルアレイ
152 中断検知メモリ部
600 電圧監視回路
700 フラッシュシーケンサ
800 周辺バス
BL ビット線
CCS1、CCS2 定電流源
IL 信号線
Iref 参照電流
L ラッチ回路
M1a、M1b、M2a、M2b、M2c、M2d、M3a、M3b、M3c、M3d メモリセル
OR 論理和回路
SA1、SA2、SA3 センスアンプ
Tr トランジスタ
WL ワード線
Claims (10)
- 相補リード方式で読み出される一対のフラッシュメモリセルを備え、該一対のフラッシュメモリセルにより1ビットのデータが記憶されるデータメモリ部と、
参照リード方式で読み出されるフラッシュメモリセルを備え、該フラッシュメモリセルによりステータスフラグが記憶されるステータスメモリ部と
を有する記憶装置。 - 前記ステータスメモリ部は、同一の値の前記ステータスフラグが記憶される複数のフラッシュメモリセルを備え、
前記記憶装置は、前記複数のフラッシュメモリセルのそれぞれを流れる電流の合計電流と、参照電流とを比較することによって前記ステータスフラグの値を判定する判定回路
をさらに有する
請求項1に記載の記憶装置。 - 前記判定回路は、前記複数のフラッシュメモリセルのそれぞれに接続された信号線である第1の信号線及び前記参照電流を提供する電流源に接続された信号線である第2の信号線をプリチャージし、前記合計電流及び前記参照電流により前記第1の信号線及び前記第2の信号線をディスチャージし、ディスチャージ後の前記第1の信号線の電圧と前記第2の信号線の電圧を比較することにより、前記合計電流と前記参照電流とを比較する
請求項2に記載の記憶装置。 - 前記データメモリ部の読み出し値と、前記ステータスメモリ部の読み出し値との論理和を演算し、演算結果を前記データメモリ部の読み出し結果として出力する出力部をさらに有する
請求項1に記載の記憶装置。 - 参照リード方式で読み出されるフラッシュメモリセルを備え、該フラッシュメモリセルにより書き込み処理の中断の有無を示す中断検知フラグが記憶される中断検知メモリ部と、
電源電圧が所定値以下となったことを検知する電圧検知部と、
前記データメモリ部への書き込み処理中に、前記電圧検知部により前記電源電圧が前記所定値以下となったことが検知された場合、前記データメモリ部への書き込み処理を中断し、かつ、前記中断検知メモリ部へ中断の実施を示す値を書き込むよう制御する制御部と
をさらに有する請求項1に記載の記憶装置。 - 前記制御部は、前記データメモリ部への書き込み処理を中断後、前記中断検知メモリ部へ中断の実施を示す値を書き込むよう制御する
請求項5に記載の記憶装置。 - 前記電圧検知部は、前記所定値を格納する記憶部を備えており、
前記所定値が変更可能である
請求項5に記載の記憶装置。 - 前記データメモリ部及び前記ステータスメモリ部は、消去が同時に行われる
請求項1に記載の記憶装置。 - 前記ステータスフラグは、前記データメモリ部のデータの書き込み状態を示すフラグである
請求項1に記載の記憶装置。 - 相補リード方式で読み出される一対のフラッシュメモリセルに、1ビットのデータを記憶し、
参照リード方式で読み出されるフラッシュメモリセルに、ステータスフラグを記憶する
記憶方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017054425A JP2018156713A (ja) | 2017-03-21 | 2017-03-21 | 記憶装置及び記憶方法 |
US15/900,516 US10366758B2 (en) | 2017-03-21 | 2018-02-20 | Storage device and storage method |
EP18161136.9A EP3379540B1 (en) | 2017-03-21 | 2018-03-12 | Storage device and storage method |
KR1020180031377A KR102530403B1 (ko) | 2017-03-21 | 2018-03-19 | 스토리지 디바이스 및 스토리지 방법 |
CN201810228747.0A CN108630278B (zh) | 2017-03-21 | 2018-03-20 | 存储装置和存储方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017054425A JP2018156713A (ja) | 2017-03-21 | 2017-03-21 | 記憶装置及び記憶方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018156713A true JP2018156713A (ja) | 2018-10-04 |
Family
ID=61626946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017054425A Pending JP2018156713A (ja) | 2017-03-21 | 2017-03-21 | 記憶装置及び記憶方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10366758B2 (ja) |
EP (1) | EP3379540B1 (ja) |
JP (1) | JP2018156713A (ja) |
KR (1) | KR102530403B1 (ja) |
CN (1) | CN108630278B (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10255987B1 (en) * | 2017-10-11 | 2019-04-09 | Globalfoundries Inc. | Margin test for one-time programmable memory (OTPM) array with common mode current source |
JP2019179799A (ja) * | 2018-03-30 | 2019-10-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
CN110659150B (zh) * | 2019-10-10 | 2023-04-21 | 深圳芯邦科技股份有限公司 | 微控制单元内存的检测方法以及相关装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5943263A (en) * | 1997-01-08 | 1999-08-24 | Micron Technology, Inc. | Apparatus and method for programming voltage protection in a non-volatile memory system |
WO2004001606A1 (en) * | 2002-06-20 | 2003-12-31 | Tokyo Electron Device Limited | Memory device, memory managing method and program |
JP4133166B2 (ja) * | 2002-09-25 | 2008-08-13 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
JP4941906B2 (ja) * | 2004-05-12 | 2012-05-30 | ローム株式会社 | 有機el駆動回路およびこれを用いる有機el表示装置 |
JP2006048793A (ja) * | 2004-08-02 | 2006-02-16 | Sony Corp | メモリセルおよび半導体記憶装置 |
JP5311784B2 (ja) | 2006-10-11 | 2013-10-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR100938092B1 (ko) * | 2008-03-10 | 2010-01-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 동작 방법 |
JP2009272028A (ja) | 2008-04-07 | 2009-11-19 | Renesas Technology Corp | 半導体集積回路およびその動作方法 |
WO2015022741A1 (ja) * | 2013-08-15 | 2015-02-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US9558838B2 (en) * | 2013-08-22 | 2017-01-31 | Renesas Electronics Corporation | Semiconductor device for masking data stored in twin cell and outputting masked data |
US9728330B2 (en) * | 2014-07-03 | 2017-08-08 | Ferfics Limited | Radio frequency switching system with improved linearity |
JP6422273B2 (ja) | 2014-09-03 | 2018-11-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2017
- 2017-03-21 JP JP2017054425A patent/JP2018156713A/ja active Pending
-
2018
- 2018-02-20 US US15/900,516 patent/US10366758B2/en active Active
- 2018-03-12 EP EP18161136.9A patent/EP3379540B1/en active Active
- 2018-03-19 KR KR1020180031377A patent/KR102530403B1/ko active IP Right Grant
- 2018-03-20 CN CN201810228747.0A patent/CN108630278B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
US20180277214A1 (en) | 2018-09-27 |
EP3379540A1 (en) | 2018-09-26 |
CN108630278B (zh) | 2023-11-10 |
KR20180106982A (ko) | 2018-10-01 |
CN108630278A (zh) | 2018-10-09 |
KR102530403B1 (ko) | 2023-05-09 |
EP3379540B1 (en) | 2020-03-11 |
US10366758B2 (en) | 2019-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110580927B (zh) | 可变电阻随机存取存储器 | |
US8355291B2 (en) | Resistive memory device and method of controlling refresh operation of resistive memory device | |
JP4533871B2 (ja) | 不揮発性メモリにおける妨害の低減方法 | |
US7586790B2 (en) | Flash memory device and refresh method | |
JP6258399B2 (ja) | 半導体装置 | |
WO2011102126A1 (ja) | 不揮発性半導体記憶装置及び電子機器 | |
JP2008123330A (ja) | 不揮発性半導体記憶装置 | |
US9472297B2 (en) | Semiconductor memory device | |
KR102143291B1 (ko) | 반도체 메모리 디바이스 | |
KR102530403B1 (ko) | 스토리지 디바이스 및 스토리지 방법 | |
TWI651722B (zh) | 半導體記憶裝置及其操作設定方法 | |
US8279678B2 (en) | Method of performing program verification operation using page buffer of nonvolatile memory device | |
JPH07141320A (ja) | 電流読み出し方法及びマイクロコントローラ | |
JP2006031799A (ja) | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の置換情報の設定方法 | |
JP2006065945A (ja) | 不揮発性半導体記憶装置および半導体集積回路装置 | |
JP6267497B2 (ja) | 半導体メモリの制御装置及び不安定メモリ領域の検出方法 | |
TWI505278B (zh) | Semiconductor memory device | |
JP2014086108A (ja) | 半導体集積回路装置 | |
JP2010170614A (ja) | 半導体装置およびその制御方法 | |
JPH02223096A (ja) | 不揮発性半導体記憶装置 | |
JP2014021892A (ja) | 半導体装置 | |
JP2011198417A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191018 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200807 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200818 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20201012 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201216 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20210105 |