JPH02223096A

JPH02223096A - 不揮発性半導体記憶装置

Info

Publication number: JPH02223096A
Application number: JP1043501A
Authority: JP
Inventors: Nobuaki Otsuka; 伸朗大塚; Junichi Miyamoto; 順一宮本; Sumio Tanaka; 田中　寿実夫; Kenichi Imamiya; 賢一今宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-02-23
Filing date: 1989-02-23
Publication date: 1990-09-05
Anticipated expiration: 2012-06-25
Also published as: JP2624818B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］（産業上の利用分野）この発明は、電気的に書き込みが可能な不揮発性半導体
記憶装置に係り、特にメモリセルの記憶データを判別す
る際に使用されるレファレンス電位を、メモリセルと等
価なトランジスタからなるダミーメモリセルを用いて行
うようにした不揮発性半導体記憶装置に関する。（従来の技術）一般に、紫外線消去型再書き込み可能な読み出し専用メ
モリ（ＥＰＲＯＭ）では、アドレスにより選択されたメ
モリセルアレイ内のメモリセルから、その記憶データに
応じて読み出された電位を差動型センスアンプでレファ
レンス電位と比較することにより、データの“１”０”
を判別するようにしている。また、上記レファレンス電
位は、メモリセルと同様のフローティングゲートを有す
る不揮発性トランジスタからなり、データの書き込みが
行われていないダミーメモリセルを使用することによっ
て発生させている。第７図は従来のＥＦＲＯＭの一部の構成を示す回路図で
ある。図において、ｌＯはメモリセルアレイであり、こ
のメモリセルアレイｌＯ内にはそれぞれフローティング
ゲートを有する不揮発性トランジスタからなる複数個の
メモリセルＭＣ，複数個の第１のダミーメモリセルＤＣ
１及び第２のダミーメモリセルＤＣ２が設けられている
。また、Ｗ　Ｌ　１〜Ｗ　Ｌ　ｎはワード線、Ｂ　Ｌ　
１〜Ｂ　Ｌ　ｍはビット線、ＤＢＬはダミービット線、
Ｄｇは第２のダミーメモリセルＤＣ２のゲートを駆動す
るゲート制御線、１１は上記ビット線ＢＬ１〜ＢＬｍを
選択するカラムセレクタ、１３は上記カラムセレクタ１
１内に設けられている図示しないカラム選択用のトラン
ジスタと等価なトランジスタ、１３．１４はそれぞれビ
ット線もしくはダミービット線用の負荷回路、１Ｂは差
動増幅器からなるセンスアンプである。このような構成のＥＰＲＯＭにおいて、データ読み出し
時にはワード線ＷＬとカラムセレクタ１１とによってメ
モリセルアレイｌＯ内の１個のメモリセルＭＣが選択さ
れ、その読み出しデータに応じて負荷回路１２の出力電
位が決定される。他方、データ読み出し時には第２のダ
ミーセルＤＣ２のゲートがゲート制御線Ｄｇによって駆
動され、負荷回路１４からはレファレンス電位が出力さ
れる。このとき、上記レファレンス電位の値は、“１”
データを記憶しているメモリセルＭＣからデータが読み
出された時の負荷回路１２の出力電位と、“０゜データ
を記憶しているメモリセルＭＣからデータが読み出され
た時の負荷回路１２の出力電位との中間電位となるよう
に負荷回路１４の負荷駆動能力が設定されており、上記
両負荷回路１２．１４の出力電位がセンスアンプ１Ｂで
比較されることによって記憶データが判別され、読み出
しデータとして出力される。上記ＥＦＲＯＭでは、各ビット線ＢＬに接続されている
メモリセルＭＣと同数の第１のダミーセルＤＣ１をメモ
リセルアレイ１０内に設け、これらダミーセルＤＣ１の
各ソースをどこにも接続せず、電位的に浮遊状態にして
いる。これにより、ダミービット線ＤＢＬに附随する容
量の値が各ビット線ＢＬに附随する容量とが等しくなる
。このように構成することにより、電源ノイズが発生し
、負荷回路１２の出力である読み出し電位と、負荷回路
１４の出力であるレファレンス電位が変動した場合でも
、両電位の変動の仕方が同じとなり、センスアンプ１６
の誤動作を防止することができるという特徴がある。さらに、電源ノイズに対する影響をそろえるため、従来
でば、各メモリセルＭＣのゲートに供給される制御信号
、つまり各ワード線ＷＬの信号と、第２のダミーメモリ
セルＤＣ２のゲートに供給される制御信号、つまりゲー
ト制御線Ｄｇの信号とを同一電源を用いて発生している
。すなわち、ＥＰＲＯＭでは、選択されたワード線ＷＬ
にはデータの読み出し時と書き込み時とでは異なる電圧
が供給されており、例えばデータの読み出し時には５ｖ
の電圧ＶＣＣが、データの書き込み時には１２．５Ｖの
電圧ｖ　ｐ　、ｐがそれぞれ供給される。このような電圧は、ＥＦＲＯＭ内部に設けられた図示し
ない電源切替回路の出力ＳＷとして得られる。そこで、
上記電源切替回路の出力ＳＷが高電圧ＶＰＰになった場
合は、ゲート制御線Ｄｇの電位を０■のアース電位に設
定し、ダミーメモリセルＤＣ２に不必要な電圧ストレス
が加わらないようにしている。ところで、ＥＦＲＯＭではゲートストレステストと呼ば
れるテストが行われる。これはメモリセルのドレインを
低電位にして、ゲートにのみ書き込み用の高電圧ＶＰＰ
を印加したときのメモリセルのデータ保持特性及び誤書
き込みのチエツクを行うためのテストであり、このとき
のテスト時間を短縮するために専用のテスト回路が設け
られている。このテスト回路を用いると、全てのカラム
（列）を非選択状態にして、全てのワード線ＷＬ１〜Ｗ
　Ｌ　ｎを同時に選択状態にすることができる。このと
き、前記電源切替回路の出力ＳＷは書き込み用の高電圧
ＶＰＰとなり、全てのワード線ＷＬＩ〜Ｗ　Ｌ　ｎにこ
の高電圧が供給される。これにより、全てのメモリセル
ＭＣのゲートに同時に電圧ストレスが印加される。第８図は上記従来のＥＦＲＯＭでゲートストレステスト
を行う時のタイミングチャートである。まず、特定のアドレスＡＸに読み出し時では使用されな
い電圧、例えば１２．５Ｖの高電圧ＶＰＰが供給された
ときにこのテストモードに入る。そして、このテストモ
ードの時、内部チップイネーブル信号ＣＥが１Ｌ′にさ
れている期間では電源切替回路の出力ＳＷがｖｐｐとな
り、各ワード線ＷＬＩ〜Ｗ　Ｌ：　ｎに高電圧ＶＰＰが
印加される。このとき、ゲート制御線Ｄｇの信号はＳＷ
ｌすなわちＶＰＰではなく、Ｏｖのアース電位に設定さ
れるため、ダミーメモリセルＤＣ２のゲートには高電圧
ストレスは印加されない。しかし、第８図のタイミング
チャートは各信号波形の理想的な電位変化を示しており
、実際には以下のような問題が生じる。第８図における各期間ａつまり、各メモリセルＭＣのゲ
ートストレスが無い状態では、ゲート制御線Ｄｇの信号
が“Ｈ”　（５ｖ）であるため、ダミーメモリセルＤＣ
２は導通し、ダミービット線ＤＢＬは読み出し時と同じ
電位になる。しかし、内部チップイネーブル信号ＣＥが
Ｌ°となり、期間ａから期間すに変化したときはゲート
制御線Ｄｇの信号がＬ°になり、ダミーメモリセルＤＣ
２は非導通となる。また、全てのワード線はＳＷの電位
変化に伴い、ＶＣＣからＶＰＰに切り替わる。ここで、
各ワード線ＷＬＩ〜Ｗ　Ｌ　ｎとダミービットａＤＢＬ
とは、第１の各ダミーメモリセルＤＣＩのゲート、ドレ
イン間及びゲート、チャネル間の寄生容量により容量結
合されている。このため、全てのワード線ＷＬ１〜Ｗ、Ｌｎの電位が高
電位ＶＰＰに変化することにより、ダミービット線ＤＢ
Ｌがブートされ、その電位が高電位側に上昇して例えば
４〜５ｖ程度になる。このとき、各節１のダミーモリセ
ルＤＣ１は導通するが、ソースが浮遊状態であり、また
第２のダミーメモリセルＤＣ２は非導通であるため、ダ
ミービット線ＤＢＬは放電されない。このため、ダミー
ビット線ＤＢＬが一度ブートされると、放電経路がない
ためにダミービット１１ＤＢＬの電位はブートされた電
位に保たれたままとなる。通常のデータ書き込み時には
ワード線が高電位になっても問題は生じない。すなわち
、書き込み時には１本のワード線のみが高電位になり、
残りのワード線はアース電位のままであるから、ダミー
ビット線ＤＢＬはほとんどブートされない。しかし、ゲ
ートストレステスト時では全てのワード線が同時に高電
位にされるため、ダミービット線ＤＢＬは強力にブート
される。いま、第８図中の各期間すでは、ダミービット
線ＤＢＬ、つまりダミーメモリセルＤＣ２のドレインの
電位が上記のように４〜５ｖになっていても、そのゲー
ト電位はＯｖであるため、ダミーメモリセルＤＣ２に書
き込みが行われることはない。しかし、次に内部チップ
イネーブル信号ＣＥが“Ｈ＃になり、期間すからａに変
化した時、ダミーメモリセルＤＣ２に誤書き込みが起こ
る可能性がある。その理由を以下に説明する。第８図のタイミン・グチヤードでは、内部チップイネー
ブル信号ＣＥの切替わりと共に電源切替回路の出力ＳＷ
の電位がこれに遅れることなく直ちに変化する場合を説
明したが、実際には電源切替回路における動作遅れや、
電源切替回路の出力に附随している容量等の影響により
、出力ＳＷの電位変化は第９図のタイミングチャートに
示すようにある時間をかけてＶＣＣからＶＰＰｓもしく
はこの反対に変化する。ゲート制御線Ｄｇの信号電位は
ａの期間ではＳＷと等しくなるため、アース電位から一
度ＶＰＰに上昇し、その後、低下してＶＣＣに落着くこ
とになる。従って、各期間ａの始めにはダミーメモリセ
ルＤＣ２のゲート電位が高電位となる期間が存在する。また、ダミービット線ＤＢＬ、つまりダミーメモリセル
ＤＣ２のドレイン電位は、前記のように期間すでは４〜
５ｖ程度にブートされており、期間ａになってゲート制
御線Ｄｇの信号が“Ｈ“となり、ダミーメモリセルＤＣ
２が導通して始めて放電される。従って、ｂからａの期
間に移った瞬間、ダミーメモリセルＤＣ２のゲートは書
き込み用の高電圧ＶＰＰに近い電位となり、ドレインも
４〜５ｖの電位となっており、両電位は時間の経過と共
にそれぞれＶＣＣ及び１〜１．５ｖ程度の読み出し用の
レファレンス電位に遷移する。従って、期間ａになって
から後のある時間内では、通常の書き込み状態、すなわ
ちゲートがＶＰＰでドレインが６〜８Ｖの状態に比べれ
ばゲート、ドレイン共低い電位であっても、フローティ
ングゲートへのホットエレクトロン注入が起り得る状態
が存在する。この状態の１回当りの時間はごく僅かで、
注入量も少ないとしても、内部チップイネーブル信号Ｃ
Ｅが１回“Ｌｏに低下する毎に書き込みが行われること
になり、本来、書き込みが行われないはずのダミーメモ
リセルＤＣ２にデータが書き込まれてしまう。ダミーメモリセルＤＣ２にデータの書き込みが行われる
と、レファレンス電位が高い方にシフトするため、書き
込み量がある程度以上になるとセンスアンプでデータを
判別できなくなるという致命的な不良に陥る。また、書
き込み量がたとえ僅かであっても、センスアンプの”１
”　　　”０”判別のバランスがくずれ、アクセスタイ
ムが遅くなるという不良も発生する。（発明が解決しようとする課題）このように従来の不揮発性半導体記憶装置では、全ての
ワード線が高電位に設定されるゲートストレステストの
際に、レファレンス電位発生用のダミーメモリセルに対
して書き込みが行われるという欠点がある。この発明は上記のような事情を考慮してなされたもので
あり、その目的は、ダミーメモリセルに対する書き込み
を防止することができ、もって信頼性の高い不揮発性半
導体記憶装置を提供することにある。

【発明の構成】

（課題を解決するための手段）この発明の不揮発性半導体記憶装置は、各一端が基準電
位に接続されたデータ記憶用の複数のメモリセルが行列
状に配置されたメモリセルアレイと、上記メモリセルア
レイ内で同一の列に配置された複数のメモリセルの各他
端が接続されたビット線と、上記メモリセルアレイ内で
同一の列に配置された複数のメモリセルの各ゲートに接
続され、全てが選択状態にされる動作モード期間を有す
る複数のワード線と、各ゲートが上記複数のワード線の
それぞれに接続され、各一端が電位的に浮遊状態にされ
た複数個の第１のダミーメモリセルと、上記複数個の第
１のダミーメモリセルの各他端が接続されたダミービッ
ト線と、一端が基準電位に接続され、他端が上記ダミー
ビット線に接続されたレファレンス電位発生用の第２の
ダミーメモリセルと、一端が基準電位に接続され、他端
が上記ダミービット線に接続され、上記複数の全てのワ
ード線が選択状態にされる動作モード期間に導通するダ
ミービット線電位設定用のトランジスタとを具備したこ
とを特徴とする。さらにこの発明の不揮発性半導体記憶装置は、各一端が
基準電位に接続されたデータ記憶用の複数のメモリセル
が行列状に配置されたメモリセルアレイと、上記メモリ
セルアレイ内で同一の列に配置された複数のメモリセル
の各他端が接続されたビット線と、上記メモリセルアレ
イ内で伺−の列に配置された複数のメモリセルの各ゲー
トに接続され、全てが選択状態にされる動作モード期間
を冑する複数のワード線と、各ゲートが上記複数のワー
ド線のそれぞれに接続され、各一端が電位的に浮遊状態
にされた複数個の第１のダミーメモリセルと、上記複数
個の第１のダミーメモリセルの各他端が接続されたダミ
ービット線と、一端が基準電位に接続され、他端が上記
ダミービット線に接続されたレファレンス電位発生用の
第２のダミーメモリセルと、上記複数の全てのワード線
が選択状態にされる動作モード期間に上記５笹２のダミ
ーセルのゲート電位をこの第２のダミー・セルがオフす
るようにな電位に固定するゲート制御手段とを具備した
ことを特徴とする。（作　用）この発明による不揮発性半導体記憶装置では、全てのワ
ード線が選択状態にされる動作モード期間にダミービッ
ト線電位設定用のトランジスタが導通し、これによりダ
ミービット線が放電され、ダミービット線電位が基準電
位に設定される。さらに、この発明による不揮発性半導体記憶装置では、
全てのワード線が選択状態にされる動作モード期間に、
ゲート制御手段により第２のダミーセルのゲート電位が
この第２のダミーセルがオフするようにな電位に固定さ
れる。（実施例）以下、図面を参照してこの発明を実施例により説明する
。第１図はこの発明の不揮発性半導体記憶装置をＥＰＲＯ
Ｍに実施した場合の構成を示す回路図である。図におい
て、メモリセルアレイ１０内にはそれぞれフローティン
グゲートを有する不揮発性トランジスタからなる複数個
のメモリセルＭＣが行列状に配置されて設けられており
、さらにこのメモリセルアレイ１０内の同一列（カラム
）には上記メモリセルＭＣと同様の不揮発性トランジス
タからなる複数個の第１のダミーメモリセルＤＣＩ及び
これと同一列に配置された第２のダミーメモリセルＤＣ
２が設けられている。上記メモリセルＭＣの各ソースは
Ｏｖのアース電位に接続されており、各ドレインは列毎
に複数のビット線ＢＬＩ〜ＢＬｍのうち対応するものに
共通に接続されている。また上記第１のダミーメモリセ
ルＤＣＩの各ドレイン及び第２のダミーセルＤＣ２の下
レインはダミービット線ＤＢＬに共通に接続されており
、第１のダミーメモリセルＤＣ１の各ソースはどこにも
接続されず電位的に浮遊状態にされており、第２のダミ
ーメモリセルＤＣ２のソースはアース電位に接続されて
いる。上記メモリセルアレイ１０内では、各行（ロウ）毎に複
数個のメモリセルＭＣのゲート及び第１のダミーセルＤ
ＣＩのゲートが複数のワード線ＷＬ１〜ＷＬｎのうち対
応するものに接続されており、第２のダミーセルＤＣ２
のゲートはゲート制御線Ｄｇに接続されている。上記複数のビット線ＢＬＩ〜ＢＬｍはカラムセレクタ１
１を介して負荷回路１２に接続されており、ダミービッ
ト線ＤＢＬは上記カラムセレクタ１１内に設けられてい
る図示しないカラム選択用のトランジスタと等価なトラ
ンジスタ１３を介して負荷回路１４に接続されている。上記再負荷回路１２．１４は、カラムデコーダ１５から
のデコード出力に応じ、上記カラムセレクタ１１によっ
て選択されるビット線ＢＬもしくはダミービット線ＤＢ
Ｌに対して所定のバイアス電位を与えると共に、その電
位を電源電位まで拡大して読み出し電位Ｖ　ｄａｔもし
くはレファレンス電位Ｖ　ｒｅｒとしてセンスアンプ１
６に供給する。上記センスアンプ１Ｂは例えば差動増幅
器からなり、両負荷回路１２．１４の出力電位である読
み出し電位Ｖ　ｄａｔとレファレンス電位Ｖ　ｒｅｆを
比較することによってメモリセルＭＣの記憶データを判
別し、読み出しデータとして出力する。上記複数のワード線ＷＬＩ〜ＷＬｎはロウデコーダ１７
からのデコード出力に応じて選択的に駆動されるように
なっており、このロウデコーダ１７の各デコード出力は
複数個のレベルシフト回路１ｇ−１〜１８−ｎを介して
対応するワード線ＷＬ１〜ＷＬｎに供給される。上記ロ
ウデコーダ１７にはロウアドレスの他に、ゲートストレ
ステストの動作モードを指定するための制御信号ＭＯＤ
が供給されるようになっている。また、上記ゲート制御
線Ｄｇにはレベルシフト回路１９を介してゲート制御信
号ＧＣが供給される。また、上記レベルシフト回路１８
−１〜１８−ｎ、１９には、通常の読み出し用の５ｖの
電源電圧ＶＣＣと、書き込み用の１２．５Ｖの電源電圧
ＶＰＰを切替で出力する電源切替回路２０の出力ＳＷが
電源゛電圧として供給される。さらに上記ダミービット線ＤＢＬとアース電位との間に
は、上記制御信号ＭＯＤがゲートに供給されるトランジ
スタ２１が接続されている。第２図は上記実施例のＥＦＲＯＭにおけるメモリセルア
レイｌＯの一部のパターンレイアウトを示す図である。前記各メモリセル用ゲドレイン拡散領域３１がドレインコンタクト部３２でビ
ット線（第２図では図示せず）に接続されている。この
場合、ロウ方向に並ぶメモリセルＭＣの各ソース拡散領
域３３は、ロウ方向で互いに隣接する複数のメモリセル
Ｍｅで共通にされており、この共通のソース拡散領域３
３はソースコンタクト部３４で図示しないアース電位の
配線に接続されている。一方、第２のダミーメモリセル
ＤＣ２は、上記メモリセルＭＣとは別のカラムにメモリ
セルと同様に構成されており、そのドレインコンタクト
部３５でダミービット線（第２図では図示せず）に接続
されており、ソース拡散領域は前記メモリセル用のソー
ス拡散領域３３と接続されている。上記第２のダミーメ
モリセルＤＣ２と同一カラムに並んで形成されている複
数個の第１のダミーメモリセルＤＣＩば、それぞれ前記
メモリセルＭＣと同様に構成され、カラム方向に並ぶ２
個ずつのソース拡散領域３５は互いに接続されているが
、メモリセルＭＣのソース拡散領域３３とは分離され、
電気的に浮遊状態にされている。このようなパターンレイアウトにすれば、メモリセルＭ
Ｃ，第１のダミーメモリセルＤＣＩ及び第２のダミーメ
モリセルＤＣ２が同一のメモリセルアレイ内に形成され
るので、パターン構成が容易であり、各ビット線に付加
している寄生容量の値とダミービット線ＤＢＬに付加し
ている寄生容量の値が揃い易くなる。この場合、各メモ
リセルＭＣのパターン形状と、第１、ｍ２のダミーメモ
リセルＤＣ１、ＤＣ２のパターン形状とがほぼ同じにな
るので、上記２つの寄生容量の値がほぼ一致する。第３図は上記実施例のＥＦＲＯＭにおける電源切替回路
２０の具体的構成を示す回路図である。電源電圧ＶＣＣ
の印加点と出力ＳＷのノード４１との間にはデプレッシ
ョン型のトランジスタ４２のソース、ドレイン間が接続
されている。上記トランジスタ４２のゲートには、ゲー
トストレステスト時では内部チップイネーブル信号ＣＥ
と同様の電位変化を持つライトイネーブル信号ＷＥが供
給される。また、電源電圧ＶＰＰの印加点と上記ノード４１との間
にはデプレッション型のトランジスタ４３のソース、ド
レイン間が接続されており、このトランジスタ４３のゲ
ートには、上記ライトイネーブル信号ＷＥがレベルシフ
ト回路４４を介して供給される。次に上記構成でなるＥＰＲＯＭにおけるゲートストレス
テスト時の動作を、第４図のタイミングチャートを用い
て説明する。まず、ゲートストレステストモードにする
ために、特定のアドレスＡＸに通常動作時では使用され
ない電圧、例えば１２．５Ｖの高電圧ｖｐｐが供給され
る。このとき、図示しない回路でアドレスＡＸの電位が
検出され、制御信号ＭＯＤが“Ｈ“　（ｖｃｃ）に立ち
上げられる。これにより、ロウデコーダ１７は入力ロウ
アドレスにかかわらず全てのワード線ＷＬ１〜Ｗ　Ｌ　
ｎを選択するために“Ｌ“の信号を出力する。このテストモードのときには、内部チップイネーブル信
号ＣＥの電位が交互に“Ｈ”Ｌｏされ、これに伴ってラ
イトイネーブル信号ＷＥの電位も交互に”Ｈ”　　Ｌ°
にされる。そして、信号ＣＥがｍＨｌにされている第４
図中のａの各期間では、第３図に示す電源切替回路２０
内のトランジスタ４２が導通し、ノード４１には出力Ｓ
ＷとしてＶＣＣの電圧が得られる。また、信号ＣＥが’
Ｌ”にされている第４図中のｂの期間では電源切替回路
２０内のトランジスタ４３が導通し、ノード４１には出
力ＳＷとしてＶＰＰの高電圧が得られる。この電源切替
回路２０の出力ＳＷはレベルシフト回路１８−１〜１８
−ｎ及び１９に電源電圧として供給されている。このた
め、電源切替回路２０の出力ＳＷがＶＣＣのときには各
ワード線ＷＬＩ〜Ｗ　Ｌ　ｎにはＶＣＣの電位が出力さ
れる。このとき、各メモリセルＭＣのゲートには高電圧
ストレスが印加されない。他方、電源切替回路２０の出
力ＳＷがＶＰＰのときには各ワード線ＷＬＩ〜Ｗ　Ｌ　
ｎにこのＶＰＰの電位が出力される。このときは各メモ
リセルＭＣのゲートに高電圧ストレスが印加される。また、上記ゲート制御信号ＧＣは内部チップイネーブル
信号ＣＥの逆相信号としてレベルシフト回路１９に供給
される。このため、ゲート制御線Ｄｇの信号は、内部チ
ップイネーブル信号τ１°が“Ｈｌになっている第４図
中のａの各期間ではＶＣＣとなり、信号ＣＥが“Ｌｏに
なっている第４図中のｂの期間ではアース電位となる。しかし、上記レベルシフト回路１９の電源電圧として電
源切替回路２０の出力ＳＷを用いているため、従来の場
合と同様に電源切替回路２０における動作遅れや、＠［
切替回路２０の出力に附随している容量等の影響により
、出力ＳＷの電位変化は第４図に示すようにある時間を
かけてｖｃｃからＶ　Ｐ　Ｐ　％もしくはこの反対に変
化する。従って、ゲート制御線Ｄｇの信号電位はａの期
間ではｓｗと等しくなるため、アース電位から一度ＶＰ
Ｐに上昇し、その後、低下してＶＣＣに落着く。従って
、従来の場合と同様にａの各期間の始めにはダミーメモ
リセルＤＣ２のゲート電位が高電位となる期間が存在す
る。ところが、この実施例の場合、テストモードの際に
は、ダミービット線ＤＢＬに接続されているトランジス
タ２１は制御信号ＭＯＤにより導通している。このため
、全てのワード線ＷＬ１〜ＷＬｎの電位が同時に高電位
ＶＰＰに上、昇し、第１の各ダミーメモリセルＤＣＩの
ゲート、ドレイン間及びゲート、チャネル間の寄生容量
による容量結合により、ダミービット線ＤＢＬがブート
され、その電位が高電位側に上昇しても、導通している
トランジスタ２１を介してその電位が放電され、ダミー
ビット線ＤＢＬの電位は直ちに低下する。従って、ゲート制御線Ｄｇの信号電位がｖｐｐとなるａ
の期間の始めのときには、ダミービット線ＤＢＬの電位
は既にアース電位になっている。このため、ゲートスト
レステストの際に、ダミーメモリセル１３のゲートに高
電位ＶＰＰが印加されることがあっても、同時にダミー
ビット線ＤＢＬの電位は１〜１．５ｖ程度のレファレン
ス電位以上にはならない。従って、ゲートストレステス
トの際に、第２のダミーメモリセルＤＣ２に対する書き
込みは起こらない。これにより、レファレンス電位が高
い方にシフトすることがなくなり、センスアンプ１Ｂで
常に正しくデータを判別することができ、また、センス
アンプにおける“１°　　０゜判別のバランスを一定に
することができるため、データ読み出し時、におけるア
クセスタイムも変化しない。なお、上記実施例において、トランジスタ２１のサイズ
は、ダミービット線ＤＢＬを十分に放電することができ
る程度に大きくする必要がある。しかし、上記トランジ
スタ２１が導通しているときは、負荷回路１４からこの
トランジスタ２１を介して直流電流が流れるが、このト
ランジスタ２１のサイズを必要以上に大きくしなければ
、熱の発生や電圧降下が問題とはならない程度の電流値
に押えることができる。しかも、この直流電流はテスト
モードの際にのみ流れるものであり、通常の動作時には
トランジスタ２１が非導通となるために流れないもので
あるから、通常のデータ読み出し動作や書き込み動作の
時は問題とならない。次にこの発明の第２の実施例について、第５図の回路図
及び第６図のタイミングチャートを参照して説明する。この実施例のＥＦＲＯＭでは、上記第１図の実施例回路
内のトランジスタ２１を設ける代わりに、ゲート制御線
Ｄｇを制御するためのゲート制御信号ＧＣと、ゲートス
トレステストの動作モードを指定するための制御信号Ｍ
ＯＤとが供給されるＮＯＲゲート２２を新たに設け、こ
のＮＯＲゲート２２の出力をレベルシフト回路１９に供
給するように構成したものである。この実施例の場合、
ゲートストレステストモードが検出され、制御信号ＭＯ
Ｄが“Ｈ”（Ｖｃ　ｃ　）に立ち上げられると、その後
、ＮＯＲゲート２２の出力はゲート制御信号ＧＣの電位
にかかわず常に“Ｈ“となる。このため、電源切替回路２０の出力電位にかかわらず、
制御線Ｄｇの電位は常に０■になる。この実施例の場合
、内部チップイネーブル信号ＣＥが“Ｌ”に変化し、電
源切替回路２０の出力ＳＷがＶＰＰに上昇し、これに伴
ってワード線ＷＬ１〜ＷＬｎの電位がＶＰＰになると、
ダミービット線ＤＢＬは従来の場合と同様に４〜５ｖ程
度までブートされ、次に信号ＣＥがＨ１に立ち上がるま
でその電位が保持される。すなわち、このとき、第２の
ダミーメモリセルＤＣ２のドレインには４〜５ｖ程度の
電位が印加される。しかし、この第２のダミーメモリセ
ルＤＣ２のゲートの電位は、ゲートストレステストの期
間にはＮＯＲゲート２２によって常にＯｖの設定される
ので、上記実施例の場合と同様に第２のダミーメモリセ
ルＤＣ２に対する書き込みは起こらない。なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、ダミーメモリセルＤＣ２に対する書き込みを防止する
ため、上記一方の実施例ではゲートストレステストの際
にダミービット線電位を放電するためのトランジスタ２
１を設けることによってこれを実現し、他方の実施例で
はゲートストレステストの際にダミーメモリセルＤＣ２
のゲート電位をＮＯＲゲート２２を用いてＯｖに固定す
ることによ゛ってこれを実現する場合について説明した
が、これは両方を組合せることによって実現することも
できる。このように構成すれば、ダミーメモリセルＤＣ
２のゲート電位をＯｖに、ドレイン電位をレファレンス
電位程度の低い電位にすることができ、より安全な対策
となる。［発明の効果］以上説明したようにこの発明によれば、ダミーメモリセ
ルに対する書き込みを防止することができ、もって信頼
性の高い不揮発性半導体記憶装置を提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の不揮発性半導体記憶装置の一実施例
の構成を示す回路図、第２図は上記実施例装置の一部回
路のパターンレイアウトを示す図、第３図は上記実施例
装置の一部回路の具体的構成を示す回路図、第４図は上
記実施例装置のタイミングチャート、第５図はこの発明
の第２の実施例装置の回路図、第６図は上記第２の実施
例装置のタイミングチャート、第７図は従来のＥＰＲＯ
Ｍの一部の構成を示す回路図、第８図及び第９図はそれ
ぞれ上記従来装置のタイミングチャートである。１０・・・メモリセルアレイ、１１・・・カラムセレク
タ、１２、１４・・・負荷回路、１３・・・トランジス
タ、１５・・・カラムデコーダ、１８・・・センスアン
プ、１７・・・ロウデコーダ、１８−１〜１ｇ−ｎ、１
９・・・レベルシフト回路、２０・・・電源切替回路、
２１・・・トランジスタ、２２・・・ＮＯＲゲート、Ｍ
Ｃ・・・メモリセル、ＤＣｌ・・・第１のダミーメモリ
セル、ＤＣ２・・・第２のダミーメモリセル、ＢＬ１〜
ＢＬｍ・・・ビット線、ＤＢＬ・・・ダミービット線、
Ｄｇ・・・ゲート制御線。出願人代理人　弁理士　鈴江武彦第図第図第図第図第図

Claims

【特許請求の範囲】

（１）各一端が基準電位に接続されたデータ記憶用の複
数のメモリセルが行列状に配置されたメモリセルアレイ
と、上記メモリセルアレイ内で同一の列に配置された複数の
メモリセルの各他端が接続されたビット線と、上記メモリセルアレイ内で同一の列に配置された複数の
メモリセルの各ゲートに接続され、全てが選択状態にさ
れる動作モード期間を有する複数のワード線と、各ゲートが上記複数のワード線のそれぞれに接続され、
各一端が電位的に浮遊状態にされた複数個の第１のダミ
ーメモリセルと、上記複数個の第１のダミーメモリセルの各他端が接続さ
れたダミービット線と、一端が基準電位に接続され、他端が上記ダミービット線
に接続されたレファレンス電位発生用の第２のダミーメ
モリセルと、一端が基準電位に接続され、他端が上記ダミービット線
に接続され、上記複数の全てのワード線が選択状態にさ
れる動作モード期間に導通するダミービット線電位設定
用のトランジスタとを具備したことを特徴とする不揮発性半導体記憶装置。
（２）各一端が基準電位に接続されたデータ記憶用の複
数のメモリセルが行列状に配置されたメモリセルアレイ
と、上記メモリセルアレイ内で同一の列に配置された複数の
メモリセルの各他端が接続されたビット線と、上記メモリセルアレイ内で同一の列に配置された複数の
メモリセルの各ゲートに接続され、全てが選択状態にさ
れる動作モード期間を有する複数のワード線と、各ゲートが上記複数のワード線のそれぞれに接続され、
各一端が電位的に浮遊状態にされた複数個の第１のダミ
ーメモリセルと、上記複数個の第１のダミーメモリセルの各他端が接続さ
れだダミービット線と、一端が基準電位に接続され、他端が上記ダミービット線
に接続されたレファレンス電位発生用の第２のダミーメ
モリセルと、上記複数の全てのワード線が選択状態にされる動作モー
ド期間に上記第２のダミーセルのゲート電位をこの第２
のダミーセルがオフするようにな電位に固定するゲート
制御手段とを具備したことを特徴とする不揮発性半導体記憶装置。