JP2004348953A - FeRAM内に組み込まれる動的基準電圧校正 - Google Patents
FeRAM内に組み込まれる動的基準電圧校正 Download PDFInfo
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Abstract
【解決手段】FeRAM(400)は、FeRAMセル(110)を評価し、FeRAMセルを読み出すための基準電圧を選択する基準電圧校正回路(600)を含む。基準電圧の校正は、温度又は老化(又は経年変化)の影響に関連する可能性のあるFeRAMセルのパフォーマンスの変化を基準電圧が追跡するように、FeRAMの通常動作中に動的に実行できる。通常使用中における動的な校正は、FeRAMの製造工程中における基準電圧校正プロセスを不要にする。校正回路(1260)を、該校正回路が弱いFeRAMセルと判断するFeRAMセルを置き換える冗長回路構成(1215)へと更に接続することができる。
【選択図】図4
Description
118 ビットライン
120 強誘電体メモリセルのアレイ
430 センス増幅器
440 基準電圧発生器
600 校正回路、制御回路
1060 比較器
1110 第2のカウンタ
1120 第1のカウンタ
1130 制御ロジック
1215 冗長回路構成
1220 冗長メモリセル
1260 校正回路
Claims (10)
- 行と列をなすように配置された強誘電体メモリセル(110)のアレイ(120)であって、強誘電体メモリセル(110)の各列が対応するビットライン(118)に接続されていることからなる、アレイと、
前記ビットライン(118)のセットを感知するために接続されたセンス増幅器(430)のセットと、
前記ビットライン(118)を感知する際に使用するために、前記センス増幅器(430)のセットに基準信号を提供するよう接続された基準電圧発生器(440)であって、前記基準信号の電圧レベルは、入力値に依存することからなる、基準電圧発生器と、
前記強誘電体メモリセル(110)のセットから読み出されたビットライン電圧を評価し、評価結果に基づいて、前記強誘電体メモリセルの読み出し中に使用されるための前記入力値を設定するという校正動作を制御する校正回路(600)
とを備えるメモリ。 - 前記校正回路(600)は、
前記強誘電体メモリセル(110)のセットが第1の値を記憶する時に読み出されたビットライン電圧の評価中に、前記基準電圧発生器の前記入力値として適用される第1の計数を保持する第1のカウンタ(1120)と、
前記センス増幅器からのデータ信号が前記第1の値を表すまで、前記第1のカウンタ(1120)に前記第1の計数をインクリメントさせる制御ロジック(1130)
とを備える、請求項1に記載のメモリ。 - 前記校正回路は、前記強誘電体メモリセルのセットが第2の値を記憶する時に読み出されるビットライン電圧の評価中に、前記基準電圧発生器の前記入力値として適用される第2の計数を含む第2のカウンタ(1110)を更に備え、
前記制御ロジック(1130)は、前記センス増幅器からの前記データ信号が前記第2の値を表すまで、前記第2のカウンタ(1110)に前記第2の計数をデクリメントさせることからなる、請求項2に記載のメモリ。 - 前記校正回路(600)は、前記第1のカウンタ(1120)及び前記第2のカウンタ(1110)に結合された比較器(1060)を更に備え、
前記制御ロジック(1130)は、前記比較器(1060)が、前記第1の計数と前記第2の計数とが等しいことを示すまで交互に、前記第1のカウンタ(1120)に前記第1の計数をインクリメントさせ、且つ、前記第2のカウンタ(1110)に前記第2の計数をデクリメントさせ、次いで、前記第1のカウンタ(1120)が、前記強誘電体メモリセルの読出し中に使用するための前記入力値を保持することからなる、請求項3に記載のメモリ。 - 前記校正回路(1260)に結合された冗長回路構成(1215)を更に備え、
前記ビットライン電圧の評価によって、前記強誘電体メモリセル(110)のうちの1つ又は複数が弱いか又は欠陥があると識別された場合には、前記校正回路(1260)が前記冗長回路構成(1215)に信号を送り、前記冗長回路構成(1215)が、前記校正回路(1260)が弱いか又は欠陥があるとして識別した前記強誘電体メモリセル(110)を置き換えることからなる、請求項1乃至4のいずれかに記載のメモリ。 - メモリを動作させるための方法であって、
強誘電体メモリセル(110)のセットから読み出されたビットライン電圧を評価するステップと、
前記ビットライン電圧の前記評価が、前記強誘電体メモリセル(110)のセットの正確な読出しを可能にする基準信号に対する電圧レベルに対応することを示す基準値を記憶するステップ
とを含む、方法。 - 前記メモリ内の制御回路(600)が、前記ビットライン電圧を評価するステップと、前記基準値を記憶するステップとを制御する、請求項6に記載の方法。
- 前記ビットライン電圧を評価するステップは、
(a)前記強誘電体メモリセル(110)のセット内にデータ値を書き込むステップと、
(b)前記強誘電体メモリセル(110)からビットライン電圧を読み出すステップと、
(c)センス増幅器(430)のセットに印加される基準信号の電圧レベルを次のレベルに変更するステップと、
(d)前記ビットライン電圧を感知するために、前記センス増幅器(430)を用いるステップと、
(e)前記センス増幅器(430)から出力されるデータ信号が前記データ値を表すかどうかを判定するステップと、
(f)ステップ(e)において、前記データ信号が前記データ値を表すと決定されるまで、ステップ(c)、(d)、及び(e)を繰り返すステップ
とを含む、請求項6又は7に記載の方法。 - 前記ビットライン電圧を評価するステップは、
第1の値を記憶する前記強誘電体メモリセル(110)から読み出した結果得られる前記ビットライン電圧の最大値に対応する第1の値を決定するステップと、
第2の値を記憶する前記強誘電体メモリセル(110)から読み出した結果得られる前記ビットライン電圧の最小値に対応する第2の値を決定するステップ
とを含み、
前記基準値は、前記第1の値と前記第2の値との間であることからなる、請求項6乃至8のいずれかに記載の方法。 - 前記ビットライン電圧を評価するステップによって、1つ又は複数の弱い強誘電体メモリセルを含むことが示される、前記強誘電体メモリセル(110)の第2のセットを識別するステップと、
前記強誘電体メモリセルの前記第2のセットを冗長メモリセル(1220)のセットと置き換えるステップ
とを更に含む、請求項6乃至9のいずれかに記載の方法。
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