JPH07105698A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH07105698A JPH07105698A JP5246942A JP24694293A JPH07105698A JP H07105698 A JPH07105698 A JP H07105698A JP 5246942 A JP5246942 A JP 5246942A JP 24694293 A JP24694293 A JP 24694293A JP H07105698 A JPH07105698 A JP H07105698A
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- JP
- Japan
- Prior art keywords
- memory cell
- test mode
- test
- signal
- circuit
- Prior art date
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Abstract
(57)【要約】
【目的】 ディスターブリフレッシュ試験の試験時間を
短縮し得る半導体記憶装置を提供する。 【構成】 モード検出回路５によってディスターブリフ
レッシュモードが検出されると、行デコーダ制御回路６
は、動作ブロック選択回路２によって選択されたブロッ
ク１１のメモリセルアレイ１１６のワード線を、行デコ
ーダ１１７および駆動回路１１５を介して数本ごとに同
時に活性化し、ノーマルモードにおいて書込まれたデー
タを読出し、読出したデータと書込んだデータとの一致
が判別され、設計値のしきい値よりも低いしきい値のメ
モリセルを判別する。
短縮し得る半導体記憶装置を提供する。 【構成】 モード検出回路５によってディスターブリフ
レッシュモードが検出されると、行デコーダ制御回路６
は、動作ブロック選択回路２によって選択されたブロッ
ク１１のメモリセルアレイ１１６のワード線を、行デコ
ーダ１１７および駆動回路１１５を介して数本ごとに同
時に活性化し、ノーマルモードにおいて書込まれたデー
タを読出し、読出したデータと書込んだデータとの一致
が判別され、設計値のしきい値よりも低いしきい値のメ
モリセルを判別する。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、ダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭ）において、トランジスタと容量とからな
るメモリセルの不良を発見するためのテストモードを備
えた半導体記憶装置に関する。
し、特に、ダイナミックランダムアクセスメモリ（以
下、ＤＲＡＭ）において、トランジスタと容量とからな
るメモリセルの不良を発見するためのテストモードを備
えた半導体記憶装置に関する。
【０００２】
【従来の技術】図１９は複数のメモリブロックを備えた
従来の半導体記憶装置を示すブロック図である。図１９
において、入力端子１にはアドレス信号が入力され、こ
のアドレス信号は動作ブロック選択回路２と列アドレス
バッファ３と行アドレスバッファ４とに与えられる。動
作ブロック選択回路２はいずれかのメモリブロックを選
択するためのブロック選択信号を出力する。すなわち、
半導体記憶装置は、複数のメモリブロック１１，１２，
…，１ｎに分割されており、動作ブロック選択回路２か
らのブロック選択信号によりいずれかのメモリブロック
が選択される。メモリブロック１１は、列デコーダ１１
１とＩ／Ｏゲート１１２と入出力回路１１３と行デコー
ダ１１４と駆動回路１１５とメモリセルアレイ１１６と
を含む。他のメモリブロック１２，…，１ｎも同様にし
て構成されている。
従来の半導体記憶装置を示すブロック図である。図１９
において、入力端子１にはアドレス信号が入力され、こ
のアドレス信号は動作ブロック選択回路２と列アドレス
バッファ３と行アドレスバッファ４とに与えられる。動
作ブロック選択回路２はいずれかのメモリブロックを選
択するためのブロック選択信号を出力する。すなわち、
半導体記憶装置は、複数のメモリブロック１１，１２，
…，１ｎに分割されており、動作ブロック選択回路２か
らのブロック選択信号によりいずれかのメモリブロック
が選択される。メモリブロック１１は、列デコーダ１１
１とＩ／Ｏゲート１１２と入出力回路１１３と行デコー
ダ１１４と駆動回路１１５とメモリセルアレイ１１６と
を含む。他のメモリブロック１２，…，１ｎも同様にし
て構成されている。
【０００３】動作ブロック選択回路２は、たとえばメモ
リブロック１１を選択したとき、列デコーダ１１１と行
デコーダ１１４とを活性化させる。列アドレスバッファ
３は入力された入力列アドレス信号を列デコーダ１１
１，１２１，…，１ｎ１に与える。行アドレスバッファ
４は入力された行アドレス信号を行デコーダ１１４，１
２４，…，１ｎ４に与える。行デコーダ１１４はメモリ
ブロック１１のブロック選択信号が活性化されかつ行ア
ドレス信号に応じてワード線を活性化し、その後列デコ
ーダ１１１はブロック選択信号が活性化されかつ列アド
レス信号に応じて列アドレスを指定する。指定されたア
ドレスのメモリセルには入出力回路１１３からＩ／Ｏゲ
ート１１２を介して入力されたデータが書込まれ、また
指定されたアドレスのメモリセルからのセンスアンプよ
り増幅されたデータが読出され、Ｉ／Ｏゲート１１２か
ら入出力回路１１３を介して外部にデータが出力され
る。
リブロック１１を選択したとき、列デコーダ１１１と行
デコーダ１１４とを活性化させる。列アドレスバッファ
３は入力された入力列アドレス信号を列デコーダ１１
１，１２１，…，１ｎ１に与える。行アドレスバッファ
４は入力された行アドレス信号を行デコーダ１１４，１
２４，…，１ｎ４に与える。行デコーダ１１４はメモリ
ブロック１１のブロック選択信号が活性化されかつ行ア
ドレス信号に応じてワード線を活性化し、その後列デコ
ーダ１１１はブロック選択信号が活性化されかつ列アド
レス信号に応じて列アドレスを指定する。指定されたア
ドレスのメモリセルには入出力回路１１３からＩ／Ｏゲ
ート１１２を介して入力されたデータが書込まれ、また
指定されたアドレスのメモリセルからのセンスアンプよ
り増幅されたデータが読出され、Ｉ／Ｏゲート１１２か
ら入出力回路１１３を介して外部にデータが出力され
る。
【０００４】図２０は図１９に示した行デコーダの一例
を示すブロック図である。図２０において、行デコーダ
は行アドレス信号を反転するインバータ２０１と行アド
レス信号と反転された行アドレス信号とを受け、ワード
線活性化信号Ｘｉを出力するＡＮＤ回路２０２とを含
む。
を示すブロック図である。図２０において、行デコーダ
は行アドレス信号を反転するインバータ２０１と行アド
レス信号と反転された行アドレス信号とを受け、ワード
線活性化信号Ｘｉを出力するＡＮＤ回路２０２とを含
む。
【０００５】図２１は図１９に示したメモリセルアレイ
の一例を示す図である。図２１において、メモリセルア
レイはワード線ＷＬ１，ＷＬ２，ＷＬ３とこれらに直交
するビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２と
を含み、それぞれの交点にメモリセルを構成するトラン
ジスタＱ１〜Ｑ６と容量Ｃ１〜Ｃ６が接続されている。
ビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２にはメ
モリセルからデータを読出す前に、１／２Ｖｃｃにプリ
チャージおよびイコライズしてデータを読出した後の微
小電位差を増幅するためのセンスアンプ，イコライザ３
０１，３０２が接続されている。
の一例を示す図である。図２１において、メモリセルア
レイはワード線ＷＬ１，ＷＬ２，ＷＬ３とこれらに直交
するビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２と
を含み、それぞれの交点にメモリセルを構成するトラン
ジスタＱ１〜Ｑ６と容量Ｃ１〜Ｃ６が接続されている。
ビット線対ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２にはメ
モリセルからデータを読出す前に、１／２Ｖｃｃにプリ
チャージおよびイコライズしてデータを読出した後の微
小電位差を増幅するためのセンスアンプ，イコライザ３
０１，３０２が接続されている。
【０００６】図２２はメモリセルから読出されたデータ
がＩ／Ｏ線に伝わるまでの動作を説明するための回路図
である。図２０に示した行デコーダ１１４からの行デコ
ード信号Ｘｉはワード線駆動回路１１５に与えられ、ワ
ード線駆動回路１１５はワード線駆動信号φに応じて、
ワード線ＷＬｉを駆動する。メモリセルトランジスタＱ
ｉと容量Ｃｉからなるメモリセルアレイ１１６からビッ
ト線対ＢＬｉ，／ＢＬｉに読出されたデータはセンスア
ンプ３０３によって増幅される。センスアンプ３０３は
ｎチャネルトランジスタ３１１，３１２およびｐチャネ
ルトランジスタ３１３，３１４を含み、センスアンプ駆
動信号／Ｓ２Ｎ，Ｓ２Ｐに応じて、メモリセルアレイ１
１６からビット線対ＢＬｉ，／ＢＬｉに読出されたデー
タを増幅する。また、イコライズ回路３０４はｎチャネ
ルトランジスタ３１５，３１６および３１７を含み、定
電圧ＶBL（＝１／２・Ｖｃｃ）およびビット線イコライ
ズ信号ＢＬＥＱによってビット線対ＢＬｉ，／ＢＬｉを
イコライズする。Ｉ／Ｏゲート回路３０５は列デコード
信号Ｙｉに基づいて、ビット線対ＢＬｉ，／ＢＬｉの電
位を入出力線Ｉ／Ｏ，／Ｉ／Ｏ線に伝達するためのｎチ
ャネルトランジスタ３１８，３１９を含む。入出力線対
Ｉ／Ｏ，／Ｉ／Ｏはｎチャネルトランジスタ３２０，３
２１によってＶｃｃ−Ｖｔｈレベルまで引上げられてい
る。
がＩ／Ｏ線に伝わるまでの動作を説明するための回路図
である。図２０に示した行デコーダ１１４からの行デコ
ード信号Ｘｉはワード線駆動回路１１５に与えられ、ワ
ード線駆動回路１１５はワード線駆動信号φに応じて、
ワード線ＷＬｉを駆動する。メモリセルトランジスタＱ
ｉと容量Ｃｉからなるメモリセルアレイ１１６からビッ
ト線対ＢＬｉ，／ＢＬｉに読出されたデータはセンスア
ンプ３０３によって増幅される。センスアンプ３０３は
ｎチャネルトランジスタ３１１，３１２およびｐチャネ
ルトランジスタ３１３，３１４を含み、センスアンプ駆
動信号／Ｓ２Ｎ，Ｓ２Ｐに応じて、メモリセルアレイ１
１６からビット線対ＢＬｉ，／ＢＬｉに読出されたデー
タを増幅する。また、イコライズ回路３０４はｎチャネ
ルトランジスタ３１５，３１６および３１７を含み、定
電圧ＶBL（＝１／２・Ｖｃｃ）およびビット線イコライ
ズ信号ＢＬＥＱによってビット線対ＢＬｉ，／ＢＬｉを
イコライズする。Ｉ／Ｏゲート回路３０５は列デコード
信号Ｙｉに基づいて、ビット線対ＢＬｉ，／ＢＬｉの電
位を入出力線Ｉ／Ｏ，／Ｉ／Ｏ線に伝達するためのｎチ
ャネルトランジスタ３１８，３１９を含む。入出力線対
Ｉ／Ｏ，／Ｉ／Ｏはｎチャネルトランジスタ３２０，３
２１によってＶｃｃ−Ｖｔｈレベルまで引上げられてい
る。
【０００７】図２３は図２２の動作を説明するためのタ
イムチャートである。次に、図２３を参照しながら、図
２２の動作について説明する。行デコード信号Ｘｉが図
２３（ａ）に示すように「Ｌ」レベルになり、ワード線
駆動信号φが図２３（ｂ）に示すように「Ｈ」レベルに
なると、図２３（ｃ）に示すようにワード線ＷＬｉが
「Ｈ」レベルに活性化される。このとき、既にイコライ
ズ信号ＢＬＥＱを図２３（ｄ）に示すように「Ｌ」レベ
ルにして、ビット線を１／２Ｖｃｃにプリチャージして
おり、ビット線対ＢＬｉ，／ＢＬｉにデータが読出され
て、図２３（ｇ），（ｈ）に示すようにビット線対間に
微小電位差が生じる。このとき、図２３（ｅ），（ｆ）
に示すように、センスアンプ駆動信号／Ｓ２Ｎ，Ｓ２Ｐ
が活性化されると、センスアンプ３０３によってビット
線対ＢＬｉ，／ＢＬｉ間の電位差が図２３（ｇ），
（ｈ）に示すように増幅されて、それぞれＶｃｃ，Ｖｓ
ｓレベル（ＧＮＤ）となる。その後、列デコード信号Ｙ
ｉが図２３（ｉ）に示すように「Ｈ」レベルになり、セ
ンスアンプ３０３で増幅されたデータが図２３（ｊ），
（ｋ）に示すように、入出力線対Ｉ／Ｏ，／Ｉ／Ｏに出
力される。
イムチャートである。次に、図２３を参照しながら、図
２２の動作について説明する。行デコード信号Ｘｉが図
２３（ａ）に示すように「Ｌ」レベルになり、ワード線
駆動信号φが図２３（ｂ）に示すように「Ｈ」レベルに
なると、図２３（ｃ）に示すようにワード線ＷＬｉが
「Ｈ」レベルに活性化される。このとき、既にイコライ
ズ信号ＢＬＥＱを図２３（ｄ）に示すように「Ｌ」レベ
ルにして、ビット線を１／２Ｖｃｃにプリチャージして
おり、ビット線対ＢＬｉ，／ＢＬｉにデータが読出され
て、図２３（ｇ），（ｈ）に示すようにビット線対間に
微小電位差が生じる。このとき、図２３（ｅ），（ｆ）
に示すように、センスアンプ駆動信号／Ｓ２Ｎ，Ｓ２Ｐ
が活性化されると、センスアンプ３０３によってビット
線対ＢＬｉ，／ＢＬｉ間の電位差が図２３（ｇ），
（ｈ）に示すように増幅されて、それぞれＶｃｃ，Ｖｓ
ｓレベル（ＧＮＤ）となる。その後、列デコード信号Ｙ
ｉが図２３（ｉ）に示すように「Ｈ」レベルになり、セ
ンスアンプ３０３で増幅されたデータが図２３（ｊ），
（ｋ）に示すように、入出力線対Ｉ／Ｏ，／Ｉ／Ｏに出
力される。
【０００８】図２４は図２１に示したメモリセルアレイ
の一部を示す図である。図２４において、ビット線ＢＬ
ｉとワード線ＷＬｉ，ＷＬｉ+1のそれぞれの交点にはメ
モリセルトランジスタＱｉ，Ｑｉ+1とメモリセル容量Ｃ
ｉ，Ｃｉ+1が接続されていて、メモリセル容量Ｃｉ，Ｃ
ｉ+1の一方の電極には定電圧Ｖcp（＝１／２・Ｖｃｃ）
が与えられている。
の一部を示す図である。図２４において、ビット線ＢＬ
ｉとワード線ＷＬｉ，ＷＬｉ+1のそれぞれの交点にはメ
モリセルトランジスタＱｉ，Ｑｉ+1とメモリセル容量Ｃ
ｉ，Ｃｉ+1が接続されていて、メモリセル容量Ｃｉ，Ｃ
ｉ+1の一方の電極には定電圧Ｖcp（＝１／２・Ｖｃｃ）
が与えられている。
【０００９】図２５は図２４に示したワード線ＷＬｉに
接続されたメモリセル容量Ｃｉの情報（「Ｌ」レベル）
を読出す場合の動作を示すタイムチャートである。図２
５（ａ）に示すように、ワード線ＷＬｉが「Ｈ」レベル
になると、メモリセルトランジスタＱｉがオンし、メモ
リセル容量Ｃｉに蓄積された「Ｌ」レベルの情報が図２
５（ｃ）に示すように、メモリセルトランジスタＱｉを
介してビット線ＢＬｉに読出され、図示しないセンスア
ンプにより増幅される。
接続されたメモリセル容量Ｃｉの情報（「Ｌ」レベル）
を読出す場合の動作を示すタイムチャートである。図２
５（ａ）に示すように、ワード線ＷＬｉが「Ｈ」レベル
になると、メモリセルトランジスタＱｉがオンし、メモ
リセル容量Ｃｉに蓄積された「Ｌ」レベルの情報が図２
５（ｃ）に示すように、メモリセルトランジスタＱｉを
介してビット線ＢＬｉに読出され、図示しないセンスア
ンプにより増幅される。
【００１０】
【発明が解決しようとする課題】ところで、何らかの要
因により、メモリセルトランジスタＱｉに隣接するメモ
リセルトランジスタＱｉ+1のしきい値電圧Ｖｔｈ+1が設
計値よりも低い場合、図２５（ｃ）に示すように、メモ
リセル容量Ｃｉ+1に記憶されている「Ｈ」レベルの情報
が徐々にビット線ＢＬｉにリークする。たとえば１６Ｍ
ビットＤＲＡＭなどを製造する場合、微小な塵などが付
着することにより、数ビットのメモリセルトランジスタ
のしきい値電圧が低くなってしまうことがある。
因により、メモリセルトランジスタＱｉに隣接するメモ
リセルトランジスタＱｉ+1のしきい値電圧Ｖｔｈ+1が設
計値よりも低い場合、図２５（ｃ）に示すように、メモ
リセル容量Ｃｉ+1に記憶されている「Ｈ」レベルの情報
が徐々にビット線ＢＬｉにリークする。たとえば１６Ｍ
ビットＤＲＡＭなどを製造する場合、微小な塵などが付
着することにより、数ビットのメモリセルトランジスタ
のしきい値電圧が低くなってしまうことがある。
【００１１】従来このような数ビットのしきい値の電圧
の低いメモリセルトランジスタを含む半導体集積回路を
除くには、ディスターブリフレッシュ試験と呼ばれるテ
ストが行なわれている。すなわち、たとえば図２４にお
けるメモリセルトランジスタＱｉ+1のしきい値電圧Ｖｔ
ｈ+1が低いものと仮定し、メモリセル容量Ｃｉに「Ｌ」
のデータが書込まれ、メモリセル容量Ｃｉ+1に「Ｈ」レ
ベルのデータが書込まれ、メモリセル容量Ｃｉのデータ
が繰返し読出される。メモリセルトランジスタＱｉ+1が
接続されているビット線ＢＬｉの電位が「Ｌ」であるた
め、メモリセルトランジスタＱｉ+1にドレイン・ソース
間の電圧が生じ、サブスレッショルド電流が流れる。し
きい値電圧Ｖｔｈｉ+1が低いと、このサブスレッショル
ド電流が大きく、データが失われてしまう。したがっ
て、メモリセル容量Ｃｉ+1のデータを読出し、書込んだ
データとの一致を判別し、一致していなけばメモリセル
トランジスタＱｉ+1のしきい値電圧が設計値よりも低い
ことを判別できる。
の低いメモリセルトランジスタを含む半導体集積回路を
除くには、ディスターブリフレッシュ試験と呼ばれるテ
ストが行なわれている。すなわち、たとえば図２４にお
けるメモリセルトランジスタＱｉ+1のしきい値電圧Ｖｔ
ｈ+1が低いものと仮定し、メモリセル容量Ｃｉに「Ｌ」
のデータが書込まれ、メモリセル容量Ｃｉ+1に「Ｈ」レ
ベルのデータが書込まれ、メモリセル容量Ｃｉのデータ
が繰返し読出される。メモリセルトランジスタＱｉ+1が
接続されているビット線ＢＬｉの電位が「Ｌ」であるた
め、メモリセルトランジスタＱｉ+1にドレイン・ソース
間の電圧が生じ、サブスレッショルド電流が流れる。し
きい値電圧Ｖｔｈｉ+1が低いと、このサブスレッショル
ド電流が大きく、データが失われてしまう。したがっ
て、メモリセル容量Ｃｉ+1のデータを読出し、書込んだ
データとの一致を判別し、一致していなけばメモリセル
トランジスタＱｉ+1のしきい値電圧が設計値よりも低い
ことを判別できる。
【００１２】図１９に示したブロック化されたＤＲＡＭ
において、ディスターブリフレッシュ試験をする場合に
は、動作ブロック選択回路２によって、たとえばメモリ
ブロック１１が選択され、メモリセルアレイ１１６のす
べてのメモリセルに予め決められた同じデータが書込ま
れる。次に、メモリセルアレイ１１６内の１つのワード
線を活性化し続け、そのワード線に隣接するワード線に
接続されたメモリセルのデータが読出されて、書込まれ
たデータと一致するかが判別される。もし、一致してい
なければ、そのメモリセルのトランジスタのしきい値電
圧が設計値よりも低いものと判別できる。次に、前述の
活性化したワード線以外のワード線を一定時間活性化
し、そのワード線に隣接するワード線に接続されている
メモリセルのデータが読出され、書込んだデータとの一
致が判別される。この動作をメモリセルアレイ１１６内
のすべてのメモリセルについて行なわれる。
において、ディスターブリフレッシュ試験をする場合に
は、動作ブロック選択回路２によって、たとえばメモリ
ブロック１１が選択され、メモリセルアレイ１１６のす
べてのメモリセルに予め決められた同じデータが書込ま
れる。次に、メモリセルアレイ１１６内の１つのワード
線を活性化し続け、そのワード線に隣接するワード線に
接続されたメモリセルのデータが読出されて、書込まれ
たデータと一致するかが判別される。もし、一致してい
なければ、そのメモリセルのトランジスタのしきい値電
圧が設計値よりも低いものと判別できる。次に、前述の
活性化したワード線以外のワード線を一定時間活性化
し、そのワード線に隣接するワード線に接続されている
メモリセルのデータが読出され、書込んだデータとの一
致が判別される。この動作をメモリセルアレイ１１６内
のすべてのメモリセルについて行なわれる。
【００１３】ところが、従来のディスターブリフレッシ
ュ試験では、１本ずつのワード線しか活性化されないた
め、特定のワード線を一定時間活性化し続けたときの、
そのワード線に隣接するワード線に繋がったメモリセル
以外のセルのデータ保持時間を検証する場合、一般にセ
ルにデータを読み書きする時間に比べて、メモリセルの
データ保持補償時間のほうが十分長いため、ディスター
ブリフレッシュ試験に要する時間は、メモリセルに読み
書きする時間を無視して表わすと、（ワード線の本数）
×（ワード線を活性化する時間）×（同時に動作するブ
ロック数）になり、たとえば１６ＭＤＲＡＭの場合、ワ
ード線の本数は１６３８４本であり、ワード線を活性化
する時間に６４ｍｓｅｃ要し、同時に動作するブロック
数は４となるため、約２６２ｓｅｃのテスト時間を要
し、試験時間が長くなるという問題点があった。
ュ試験では、１本ずつのワード線しか活性化されないた
め、特定のワード線を一定時間活性化し続けたときの、
そのワード線に隣接するワード線に繋がったメモリセル
以外のセルのデータ保持時間を検証する場合、一般にセ
ルにデータを読み書きする時間に比べて、メモリセルの
データ保持補償時間のほうが十分長いため、ディスター
ブリフレッシュ試験に要する時間は、メモリセルに読み
書きする時間を無視して表わすと、（ワード線の本数）
×（ワード線を活性化する時間）×（同時に動作するブ
ロック数）になり、たとえば１６ＭＤＲＡＭの場合、ワ
ード線の本数は１６３８４本であり、ワード線を活性化
する時間に６４ｍｓｅｃ要し、同時に動作するブロック
数は４となるため、約２６２ｓｅｃのテスト時間を要
し、試験時間が長くなるという問題点があった。
【００１４】それゆえに、この発明の主たる目的はディ
スターブリフレッシュ試験に要する時間を短縮し得るテ
スト回路を内蔵した半導体記憶装置を提供することであ
る。
スターブリフレッシュ試験に要する時間を短縮し得るテ
スト回路を内蔵した半導体記憶装置を提供することであ
る。
【００１５】
【課題を解決するための手段】請求項１に係る発明は、
複数のワード線と、各ワード線と交差する複数のビット
線と、それぞれが複数のワード線のうちの１本と複数の
ビット線のうちの１本とに接続される複数のメモリセル
トランジスタとを含み、複数のメモリセルトランジスタ
のうち、予め定めるしきい値電圧よりも低いしきい値電
圧のメモリセルトランジスタをテストモードで判別する
ためのテスト回路を内蔵した半導体記憶装置であって、
テストモードを検出するためのテストモード検出手段
と、テストモードが検出されたことに応じて、複数のメ
モリセルトランジスタのうち、予め定める行のメモリセ
ルトランジスタを一括的に活性化するための活性化手段
を備えて構成される。
複数のワード線と、各ワード線と交差する複数のビット
線と、それぞれが複数のワード線のうちの１本と複数の
ビット線のうちの１本とに接続される複数のメモリセル
トランジスタとを含み、複数のメモリセルトランジスタ
のうち、予め定めるしきい値電圧よりも低いしきい値電
圧のメモリセルトランジスタをテストモードで判別する
ためのテスト回路を内蔵した半導体記憶装置であって、
テストモードを検出するためのテストモード検出手段
と、テストモードが検出されたことに応じて、複数のメ
モリセルトランジスタのうち、予め定める行のメモリセ
ルトランジスタを一括的に活性化するための活性化手段
を備えて構成される。
【００１６】請求項２に係る発明は、請求項１の活性化
手段は、１行おきのメモリセルトランジスタを一括的に
活性化する。
手段は、１行おきのメモリセルトランジスタを一括的に
活性化する。
【００１７】請求項３に係る発明では、請求項１の活性
化手段は、数行おきのメモリセルトランジスタを一括的
に活性化する。
化手段は、数行おきのメモリセルトランジスタを一括的
に活性化する。
【００１８】請求項４に係る発明は、複数のワード線が
複数のブロックに分割されていて、テストモードを検出
するためのテストモード検出手段と、データの書込みま
たは書込んだデータを読出すための書込／読出モードに
おいて、複数のブロックのうちの指定されたブロックを
選択し、テストモードが検出されたことに応じて、複数
のブロックと一括的に選択するブロック選択手段、一括
的に選択された複数のブロックの複数のメモリセルトラ
ンジスタのうち、予め定める行のメモリセルトランジス
タを一括的に活性化するための活性化手段とを備えて構
成される。
複数のブロックに分割されていて、テストモードを検出
するためのテストモード検出手段と、データの書込みま
たは書込んだデータを読出すための書込／読出モードに
おいて、複数のブロックのうちの指定されたブロックを
選択し、テストモードが検出されたことに応じて、複数
のブロックと一括的に選択するブロック選択手段、一括
的に選択された複数のブロックの複数のメモリセルトラ
ンジスタのうち、予め定める行のメモリセルトランジス
タを一括的に活性化するための活性化手段とを備えて構
成される。
【００１９】請求項５に係る発明では、請求項４の活性
化手段は、１行おきのメモリトランジスタを一括的に活
性化する。
化手段は、１行おきのメモリトランジスタを一括的に活
性化する。
【００２０】請求項６の係る発明では、請求項４の活性
化手段は、数行おきのメモリセルトランジスタを一括的
に活性化する。
化手段は、数行おきのメモリセルトランジスタを一括的
に活性化する。
【００２１】請求項７に係る発明は、テストモードを検
出するためのテストモード検出手段と、テストモードが
検出されたことに応じて、ワード線にその電位を上昇さ
せるために振幅が変化する微小信号を与えるための微小
信号発生手段を備えて構成される。
出するためのテストモード検出手段と、テストモードが
検出されたことに応じて、ワード線にその電位を上昇さ
せるために振幅が変化する微小信号を与えるための微小
信号発生手段を備えて構成される。
【００２２】請求項８に係る発明では、ワード線を駆動
するためのワード線駆動手段が設けられ、請求項７の微
小信号発生手段は、繰返しパルス信号を発生するパルス
信号発生手段と、発生されたパルス信号をワード線駆動
手段に伝達する容量とを備えて構成される。
するためのワード線駆動手段が設けられ、請求項７の微
小信号発生手段は、繰返しパルス信号を発生するパルス
信号発生手段と、発生されたパルス信号をワード線駆動
手段に伝達する容量とを備えて構成される。
【００２３】請求項９に係る発明では、ワード線に対し
て平行に設けられ、複数のビット線と交差しかつ各ビッ
ト線と寄生容量で結合されるテスト用ワード線と、テス
トモードを検出するためのテストモード検出手段と、テ
ストモードが検出されたことに応じて、テスト用ワード
線にその電位を上昇させるための振幅が変化する微小信
号を与える微小信号発生手段を備えて構成される。
て平行に設けられ、複数のビット線と交差しかつ各ビッ
ト線と寄生容量で結合されるテスト用ワード線と、テス
トモードを検出するためのテストモード検出手段と、テ
ストモードが検出されたことに応じて、テスト用ワード
線にその電位を上昇させるための振幅が変化する微小信
号を与える微小信号発生手段を備えて構成される。
【００２４】請求項１０に係る発明では、請求項９のテ
スト用ワード線に交差するビット線と、各メモリセルト
ランジスタに接続される複数のビット線との間に接続さ
れ、書込／読出モードにおいて非導通となり、テストモ
ードに応じて導通するスイッチング素子が設けられる。
スト用ワード線に交差するビット線と、各メモリセルト
ランジスタに接続される複数のビット線との間に接続さ
れ、書込／読出モードにおいて非導通となり、テストモ
ードに応じて導通するスイッチング素子が設けられる。
【００２５】請求項１１に係る発明では、テストモード
を検出するためのテストモード検出手段と、テストモー
ドが検出されたことに応じて、センスアンプに負電位の
駆動信号を与えて、しきい値電圧の低いメモリセルトラ
ンジスタを導通しやすくするための負電位信号発生手段
を備えて構成される。
を検出するためのテストモード検出手段と、テストモー
ドが検出されたことに応じて、センスアンプに負電位の
駆動信号を与えて、しきい値電圧の低いメモリセルトラ
ンジスタを導通しやすくするための負電位信号発生手段
を備えて構成される。
【００２６】
【作用】請求項１に係る発明は、テストモード時におい
て、予め定める行のメモリセルを一括的に活性化するこ
とにより、それらの行のメモリセルのデータを一括的に
読出して、書込んだデータと比較することができ、予め
定めるしきい値電圧よりも低いしきい値電圧のメモリセ
ルトランジスタを短時間で判別できる。
て、予め定める行のメモリセルを一括的に活性化するこ
とにより、それらの行のメモリセルのデータを一括的に
読出して、書込んだデータと比較することができ、予め
定めるしきい値電圧よりも低いしきい値電圧のメモリセ
ルトランジスタを短時間で判別できる。
【００２７】請求項４に係る発明では、メモリセルブロ
ックが複数に分割されている場合に、各メモリセルブロ
ックを一括的に選択するとともに、各メモリブロックの
予め定める行のメモリセルを一括的に活性化できるの
で、さらにしきい値電圧の低いメモリセルトランジスタ
をより短時間で判別できる。
ックが複数に分割されている場合に、各メモリセルブロ
ックを一括的に選択するとともに、各メモリブロックの
予め定める行のメモリセルを一括的に活性化できるの
で、さらにしきい値電圧の低いメモリセルトランジスタ
をより短時間で判別できる。
【００２８】請求項７に係る発明では、テストモードが
検出されたことに応じて、ワード線にその電位を上昇さ
せるための振幅が変化する微小信号を与えることによ
り、予め定めるしきい値電圧よりも低いしきい値電圧の
メモリセルトランジスタが導通しやすくなり、そのよう
なメモリセルトランジスタの判別を短時間できる。
検出されたことに応じて、ワード線にその電位を上昇さ
せるための振幅が変化する微小信号を与えることによ
り、予め定めるしきい値電圧よりも低いしきい値電圧の
メモリセルトランジスタが導通しやすくなり、そのよう
なメモリセルトランジスタの判別を短時間できる。
【００２９】請求項９に係る発明では、テストモードに
おいて、テスト用ワード線にその電位を上昇させるため
の振幅が変化する微小信号を与えることにより、しきい
値電圧の低いメモリセルトランジスタを短時間で判別で
きる。
おいて、テスト用ワード線にその電位を上昇させるため
の振幅が変化する微小信号を与えることにより、しきい
値電圧の低いメモリセルトランジスタを短時間で判別で
きる。
【００３０】請求項１１に係る発明では、テストモード
が検出されたことに応じて、センスアンプに負電位の駆
動信号を与えてしきい値電圧の低いメモリセルトランジ
スタを導通しやすくすることにより、そのようなメモリ
セルトランジスタが保持しているデータがリークされる
のが速くなるので、しきい値電圧の低いメモリセルトラ
ンジスタの判別を短時間にできる。
が検出されたことに応じて、センスアンプに負電位の駆
動信号を与えてしきい値電圧の低いメモリセルトランジ
スタを導通しやすくすることにより、そのようなメモリ
セルトランジスタが保持しているデータがリークされる
のが速くなるので、しきい値電圧の低いメモリセルトラ
ンジスタの判別を短時間にできる。
【００３１】
【実施例】図１はこの発明の一実施例の全体の構成を示
すブロック図である。図１において、ディスターブリフ
レッシュモードを検出するためのモード検出回路５が新
たに設けられ、この検出信号が行デコーダ制御回路６に
与えられるようにした以外は、従来例の図１９と同様に
して構成される。モード検出回路５にはローアドレスス
トローブ信号／ＲＡＳ，コラムアドレスストローブ信号
／ＣＡＳ，書込みイネーブル信号／ＷＥおよびアドレス
信号の０番目のビットＡ0 が入力される。行デコーダ制
御回路６はモード検出回路５によってディスターブリフ
レッシュモードが検出されたことに応じてメモリセルア
レイ１１６，１２６，…，１ｎ６のワード線を物理的に
数本おきに同時に活性化し、ディスターブリフレッシュ
試験に要する時間を短縮する。
すブロック図である。図１において、ディスターブリフ
レッシュモードを検出するためのモード検出回路５が新
たに設けられ、この検出信号が行デコーダ制御回路６に
与えられるようにした以外は、従来例の図１９と同様に
して構成される。モード検出回路５にはローアドレスス
トローブ信号／ＲＡＳ，コラムアドレスストローブ信号
／ＣＡＳ，書込みイネーブル信号／ＷＥおよびアドレス
信号の０番目のビットＡ0 が入力される。行デコーダ制
御回路６はモード検出回路５によってディスターブリフ
レッシュモードが検出されたことに応じてメモリセルア
レイ１１６，１２６，…，１ｎ６のワード線を物理的に
数本おきに同時に活性化し、ディスターブリフレッシュ
試験に要する時間を短縮する。
【００３２】図２は図１に示したモード検出回路の具体
的なブロック図である。図２において、ローアドレスス
トローブ信号／ＲＡＳ，コラムアドレスストローブ信号
／ＣＡＳ，書込みイネーブル信号／ＷＥはタイミング検
出回路５１，５２および５３に与えられる。タイミング
検出回路５１は論理積によって構成され、書込みイネー
ブル信号／ＷＥを「Ｌ」レベルにしてコラムアドレスス
トローブ信号／ＣＡＳを「Ｌ」レベルに立下げた後、ロ
ーアドレスストローブ信号／ＲＡＳを立下げるタイミン
グ（／ＷＥ ／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳサイク
ル）を検知して、「Ｈ」レベルの信号を出力する。この
タイミング検出回路５１の出力はＡＮＤ回路５５の一方
入力端に与えられる。アドレス信号Ａ0 は高しきい値バ
ッファ５４を介してＡＮＤ回路５５の他方入力端に与え
られる。高しきい値バッファ５４はアドレス信号Ａ0 が
通常の「Ｈ」レベルよりも高い所定の電圧以上であれ
ば、「Ｈ」レベル信号をＡＮＤ回路５５の他方入力端に
与える。ＡＮＤ回路５５は２つの入力が「Ｈ」レベルに
なると、フリップフロップ５６をセットする。応じて、
フリップフロップ５６は「Ｈ」レベルのモード検出信号
を出力する。
的なブロック図である。図２において、ローアドレスス
トローブ信号／ＲＡＳ，コラムアドレスストローブ信号
／ＣＡＳ，書込みイネーブル信号／ＷＥはタイミング検
出回路５１，５２および５３に与えられる。タイミング
検出回路５１は論理積によって構成され、書込みイネー
ブル信号／ＷＥを「Ｌ」レベルにしてコラムアドレスス
トローブ信号／ＣＡＳを「Ｌ」レベルに立下げた後、ロ
ーアドレスストローブ信号／ＲＡＳを立下げるタイミン
グ（／ＷＥ ／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡＳサイク
ル）を検知して、「Ｈ」レベルの信号を出力する。この
タイミング検出回路５１の出力はＡＮＤ回路５５の一方
入力端に与えられる。アドレス信号Ａ0 は高しきい値バ
ッファ５４を介してＡＮＤ回路５５の他方入力端に与え
られる。高しきい値バッファ５４はアドレス信号Ａ0 が
通常の「Ｈ」レベルよりも高い所定の電圧以上であれ
ば、「Ｈ」レベル信号をＡＮＤ回路５５の他方入力端に
与える。ＡＮＤ回路５５は２つの入力が「Ｈ」レベルに
なると、フリップフロップ５６をセットする。応じて、
フリップフロップ５６は「Ｈ」レベルのモード検出信号
を出力する。
【００３３】タイミング検出回路５２はコラムアドレス
ストローブ信号／ＣＡＳが「Ｈ」レベルの状態でローア
ドレスストローブ信号／ＲＡＳが「Ｌ」レベルに立下が
るタイミング（／ＲＡＳ ｏｎｌｙ ｒｅｆｒｅｓｈの
タイミング）を検知して、「Ｈ」レベルとなる第２のリ
セット信号を、ＯＲ回路５７を介してフリップフロップ
５６に与え、モード検出信号をリセットする。
ストローブ信号／ＣＡＳが「Ｈ」レベルの状態でローア
ドレスストローブ信号／ＲＡＳが「Ｌ」レベルに立下が
るタイミング（／ＲＡＳ ｏｎｌｙ ｒｅｆｒｅｓｈの
タイミング）を検知して、「Ｈ」レベルとなる第２のリ
セット信号を、ＯＲ回路５７を介してフリップフロップ
５６に与え、モード検出信号をリセットする。
【００３４】図３および図４は図２のモード検出回路の
動作を説明するためのタイムチャートである。図３
（ａ），（ｂ），（ｃ）に示すように、／ＷＥ ／ＣＡ
Ｓ ｂｅｆｏｒｅ ／ＲＡＳサイクルでローアドレスス
トローブ信号／ＲＡＳ，コラムアドレスストローブ信号
／ＣＡＳ，書込みイネーブル信号／ＷＥが「Ｌ」レベル
になると、タイミング検出回路５１は図３（ｅ）に示す
ように、「Ｈ」レベル信号を出力し、ＡＮＤ回路５５の
一方入力端に与える。アドレス信号Ａ0 が図３（ｄ）に
示すように、電源電圧よりも高い所定電圧以上になる
と、高しきい値バッファ５４は図３（ｆ）に示す「Ｈ」
レベル信号をＡＮＤ回路５５の他方入力端に与える。応
じて、ＡＮＤ回路５５が図３（ｇ）に示すように、
「Ｈ」レベル信号を出力し、フリップフロップ５６をセ
ットする。すると、フリップフロップ５６から図３
（ｋ）に示すように、「Ｈ」レベルのディスターブリフ
レッシュモード信号が出力される。そして、タイミング
検出回路５２によって、図４（Ａ）の（ｈ）に示すよう
に、ローアドレスストローブ信号／ＲＡＳが「Ｌ」レベ
ルに立下った後、「Ｈ」レベルに立上ったタイミングで
「Ｈ」レベル信号が出力されるか、あるいはコラムアド
レスストローブ信号／ＣＡＳを先に「Ｈ」レベルに立上
げた後、ローアドレスストローブ信号／ＲＡＳを「Ｌ」
に立下げるタイミングでフリップフロップ５６がリセッ
トされる。
動作を説明するためのタイムチャートである。図３
（ａ），（ｂ），（ｃ）に示すように、／ＷＥ ／ＣＡ
Ｓ ｂｅｆｏｒｅ ／ＲＡＳサイクルでローアドレスス
トローブ信号／ＲＡＳ，コラムアドレスストローブ信号
／ＣＡＳ，書込みイネーブル信号／ＷＥが「Ｌ」レベル
になると、タイミング検出回路５１は図３（ｅ）に示す
ように、「Ｈ」レベル信号を出力し、ＡＮＤ回路５５の
一方入力端に与える。アドレス信号Ａ0 が図３（ｄ）に
示すように、電源電圧よりも高い所定電圧以上になる
と、高しきい値バッファ５４は図３（ｆ）に示す「Ｈ」
レベル信号をＡＮＤ回路５５の他方入力端に与える。応
じて、ＡＮＤ回路５５が図３（ｇ）に示すように、
「Ｈ」レベル信号を出力し、フリップフロップ５６をセ
ットする。すると、フリップフロップ５６から図３
（ｋ）に示すように、「Ｈ」レベルのディスターブリフ
レッシュモード信号が出力される。そして、タイミング
検出回路５２によって、図４（Ａ）の（ｈ）に示すよう
に、ローアドレスストローブ信号／ＲＡＳが「Ｌ」レベ
ルに立下った後、「Ｈ」レベルに立上ったタイミングで
「Ｈ」レベル信号が出力されるか、あるいはコラムアド
レスストローブ信号／ＣＡＳを先に「Ｈ」レベルに立上
げた後、ローアドレスストローブ信号／ＲＡＳを「Ｌ」
に立下げるタイミングでフリップフロップ５６がリセッ
トされる。
【００３５】図５は図１に示した行デコーダ制御回路の
回路図である。この図５に示した行デコーダ制御回路６
はディスターブリフレッシュ試験時に、１本おきのワー
ド線を活性化し、通常は行アドレス信号に応じたワード
線を活性化する。すなわち、行デコーダ制御回路６はモ
ード検出信号が入力されるインバータ６１とＡＮＤ回路
６２と６４と行アドレス信号を反転するインバータ６３
とを含む。インバータ６１はモード検出信号を反転して
行デコーダ制御信号１を出力する。ＡＮＤ回路６２はモ
ード検出信号と行アドレス信号との論理積を求め、行デ
コード制御信号２を出力する。ＡＮＤ回路６４はモード
検出信号とインバータ６３で反転された行アドレス信号
とに応じて行デコード制御信号３を出力する。
回路図である。この図５に示した行デコーダ制御回路６
はディスターブリフレッシュ試験時に、１本おきのワー
ド線を活性化し、通常は行アドレス信号に応じたワード
線を活性化する。すなわち、行デコーダ制御回路６はモ
ード検出信号が入力されるインバータ６１とＡＮＤ回路
６２と６４と行アドレス信号を反転するインバータ６３
とを含む。インバータ６１はモード検出信号を反転して
行デコーダ制御信号１を出力する。ＡＮＤ回路６２はモ
ード検出信号と行アドレス信号との論理積を求め、行デ
コード制御信号２を出力する。ＡＮＤ回路６４はモード
検出信号とインバータ６３で反転された行アドレス信号
とに応じて行デコード制御信号３を出力する。
【００３６】図６は図１に示した行デコーダ１１７の一
例を示すブロック図である。図６に示した行デコーダ１
１７には、３ビットの行アドレス信号が入力されるとと
もに、図５に示した行デコーダ制御回路６から行デコー
ド制御信号１〜３が入力される。そして、行デコーダ１
１７は、行アドレス信号を反転するインバータ２０１
と、行アドレス信号または反転された行アドレス信号お
よび行デコード制御信号１を受ける４入力のＡＮＤ回路
２０３とＡＮＤ回路２０３の出力と行デコード制御信号
２または３を受けるＯＲ回路２０４とから構成される。
例を示すブロック図である。図６に示した行デコーダ１
１７には、３ビットの行アドレス信号が入力されるとと
もに、図５に示した行デコーダ制御回路６から行デコー
ド制御信号１〜３が入力される。そして、行デコーダ１
１７は、行アドレス信号を反転するインバータ２０１
と、行アドレス信号または反転された行アドレス信号お
よび行デコード制御信号１を受ける４入力のＡＮＤ回路
２０３とＡＮＤ回路２０３の出力と行デコード制御信号
２または３を受けるＯＲ回路２０４とから構成される。
【００３７】次に、図１〜図６を参照して、この発明の
一実施例の具体的な動作について説明する。図１におい
て、入力端子１にアドレス信号が入力されると、動作ブ
ロック選択回路２は、そのアドレス信号によって指定さ
れるメモリセルアレイが存在するブロックのみを活性化
するためのブロック選択信号を出力し、たとえば列デコ
ーダ１１１と行デコーダ１１７とを活性化させる。ま
た、行アドレスバッファ４はアドレス信号によって指定
される行アドレスを取込み、行アドレス信号を行デコー
ダ制御回路６に出力する。通常の書込または読出モード
では、モード検出回路５はディスターブリフレッシュモ
ードを検出していないため、「Ｌ」レベル信号を出力し
ている。この「Ｌ」レベルのモード検出信号は、図５の
インバータ６１で反転され、「Ｈ」レベルの行デコード
制御信号１として出力される。また、ＡＮＤ回路６２，
６４は、「Ｌ」レベルのモード検出信号によって閉じら
れるため、行デコード制御信号２，３はいずれも「Ｌ」
レベルとなる。このため、図５のＡＮＤ回路２０３はそ
れぞれに入力された行アドレス信号および反転された行
アドレス信号に応じて信号を出力する。このとき、行デ
コード制御信号２，３はいずれも「Ｌ」レベル信号を出
力しているため、ＯＲ回路２０４はＡＮＤ回路２０３の
出力をそのまま導出する。したがって、行デコーダ１１
７は、前述の図２０に示した従来の行デコーダ１１４と
同様にして、行アドレス信号のみをデコードし、駆動回
路１１５を介してメモリセルアレイ１１６の行アドレス
を指定する。また、行デコーダ１１１は、図１９で説明
した従来例と同様にして、列アドレスバッファ３に取込
まれた列アドレス信号に応じて、Ｉ／Ｏゲート１１２を
介してメモリセルアレイ１１６の列アドレスを指定す
る。
一実施例の具体的な動作について説明する。図１におい
て、入力端子１にアドレス信号が入力されると、動作ブ
ロック選択回路２は、そのアドレス信号によって指定さ
れるメモリセルアレイが存在するブロックのみを活性化
するためのブロック選択信号を出力し、たとえば列デコ
ーダ１１１と行デコーダ１１７とを活性化させる。ま
た、行アドレスバッファ４はアドレス信号によって指定
される行アドレスを取込み、行アドレス信号を行デコー
ダ制御回路６に出力する。通常の書込または読出モード
では、モード検出回路５はディスターブリフレッシュモ
ードを検出していないため、「Ｌ」レベル信号を出力し
ている。この「Ｌ」レベルのモード検出信号は、図５の
インバータ６１で反転され、「Ｈ」レベルの行デコード
制御信号１として出力される。また、ＡＮＤ回路６２，
６４は、「Ｌ」レベルのモード検出信号によって閉じら
れるため、行デコード制御信号２，３はいずれも「Ｌ」
レベルとなる。このため、図５のＡＮＤ回路２０３はそ
れぞれに入力された行アドレス信号および反転された行
アドレス信号に応じて信号を出力する。このとき、行デ
コード制御信号２，３はいずれも「Ｌ」レベル信号を出
力しているため、ＯＲ回路２０４はＡＮＤ回路２０３の
出力をそのまま導出する。したがって、行デコーダ１１
７は、前述の図２０に示した従来の行デコーダ１１４と
同様にして、行アドレス信号のみをデコードし、駆動回
路１１５を介してメモリセルアレイ１１６の行アドレス
を指定する。また、行デコーダ１１１は、図１９で説明
した従来例と同様にして、列アドレスバッファ３に取込
まれた列アドレス信号に応じて、Ｉ／Ｏゲート１１２を
介してメモリセルアレイ１１６の列アドレスを指定す
る。
【００３８】次に、図２〜図４で説明したように、モー
ド検出回路５がディスターブリフレッシュモードを検出
すると、そのモード検出信号を活性化して「Ｈ」レベル
にする。この「Ｈ」レベルのモード検出信号は、図５の
インバータ６１で反転され、行デコード制御信号１が
「Ｌ」レベルになるとともに、ＡＮＤ回路６２，６４が
開かれる。そして、行アドレス信号がＡＮＤ回路６２を
介して行デコード制御信号２として出力されるととも
に、行アドレス信号がインバータ６３で反転され、ＡＮ
Ｄ回路６４を介して行デコード制御信号３として出力さ
れる。すなわち、行デコード制御信号２，３は相反する
行アドレス信号として出力されることになる。
ド検出回路５がディスターブリフレッシュモードを検出
すると、そのモード検出信号を活性化して「Ｈ」レベル
にする。この「Ｈ」レベルのモード検出信号は、図５の
インバータ６１で反転され、行デコード制御信号１が
「Ｌ」レベルになるとともに、ＡＮＤ回路６２，６４が
開かれる。そして、行アドレス信号がＡＮＤ回路６２を
介して行デコード制御信号２として出力されるととも
に、行アドレス信号がインバータ６３で反転され、ＡＮ
Ｄ回路６４を介して行デコード制御信号３として出力さ
れる。すなわち、行デコード制御信号２，３は相反する
行アドレス信号として出力されることになる。
【００３９】図６に示した行デコーダ１１７には、行デ
コード制御信号１が「Ｌ」レベルになるため、ＡＮＤ回
路２０３は「Ｌ」レベルの信号をＯＲ回路２０４に出力
し、ＯＲ回路２０４は相反する行デコード制御信号２，
３によって１ワードおきごとにワード線活性化信号を出
力する。
コード制御信号１が「Ｌ」レベルになるため、ＡＮＤ回
路２０３は「Ｌ」レベルの信号をＯＲ回路２０４に出力
し、ＯＲ回路２０４は相反する行デコード制御信号２，
３によって１ワードおきごとにワード線活性化信号を出
力する。
【００４０】ディスターブリフレッシュ試験時において
は、ワード線を立上げるメモリセルにはこのメモリセル
のデータを読出したとき、ワード線を立上げないメモリ
セルに接続されるビット線が「Ｌ」レベルになるような
データが書込まれ、ワード線を立上げないメモリセルに
は「Ｈ」レベルのデータが書込まれる。そして、前述の
説明のごとく、ディスターブリフレッシュモードが設定
され、アドレス入力により、動作ブロック選択回路２に
よってたとえばメモリセルアレイ１１６が選択され、行
アドレス信号によってたとえば行デコード制御信号が
「Ｈ」レベルにされ、行デコード制御信号３が「Ｌ」レ
ベルにされ、行デコーダ１１７により、メモリセルアレ
イ１１６の１本おきのワード線が活性化される。
は、ワード線を立上げるメモリセルにはこのメモリセル
のデータを読出したとき、ワード線を立上げないメモリ
セルに接続されるビット線が「Ｌ」レベルになるような
データが書込まれ、ワード線を立上げないメモリセルに
は「Ｈ」レベルのデータが書込まれる。そして、前述の
説明のごとく、ディスターブリフレッシュモードが設定
され、アドレス入力により、動作ブロック選択回路２に
よってたとえばメモリセルアレイ１１６が選択され、行
アドレス信号によってたとえば行デコード制御信号が
「Ｈ」レベルにされ、行デコード制御信号３が「Ｌ」レ
ベルにされ、行デコーダ１１７により、メモリセルアレ
イ１１６の１本おきのワード線が活性化される。
【００４１】次に、ディスターブリフレッシュモードか
ら通常モードに戻され、活性化したワード線以外に接続
されているメモリセルのデータが破壊されていないかを
確認するために、メモリセルアレイ１１６のデータが読
出され、書込んだデータと一致しているかが確認され
る。
ら通常モードに戻され、活性化したワード線以外に接続
されているメモリセルのデータが破壊されていないかを
確認するために、メモリセルアレイ１１６のデータが読
出され、書込んだデータと一致しているかが確認され
る。
【００４２】次に、メモリセルアレイ１１６に再び予め
決められたデータが書込まれ、ディスターブリフレッシ
ュモードに入り、行アドレス信号によって、今度は行デ
コーダ制御回路６の行デコード制御信号２が「Ｌ」レベ
ルにされ、行デコード制御信号３が「Ｈ」レベルにされ
る。それによって、先程とは逆の１本おきのワード線が
一定時間活性化された後、通常モードに戻され、メモリ
セルアレイ１１６のデータが読出され、活性化したワー
ド線以外に接続されたメモリセルのデータが破壊されて
いないかが確認される。このようにして、メモリセルア
レイ１１６の１本おきのワード線を同時に活性化するこ
とにより、１ブロックのディスターブリフレッシュ試験
が完了する。そして、次のブロックであるメモリセルア
レイ１２６を選択して、同様の試験を行なえばよい。
決められたデータが書込まれ、ディスターブリフレッシ
ュモードに入り、行アドレス信号によって、今度は行デ
コーダ制御回路６の行デコード制御信号２が「Ｌ」レベ
ルにされ、行デコード制御信号３が「Ｈ」レベルにされ
る。それによって、先程とは逆の１本おきのワード線が
一定時間活性化された後、通常モードに戻され、メモリ
セルアレイ１１６のデータが読出され、活性化したワー
ド線以外に接続されたメモリセルのデータが破壊されて
いないかが確認される。このようにして、メモリセルア
レイ１１６の１本おきのワード線を同時に活性化するこ
とにより、１ブロックのディスターブリフレッシュ試験
が完了する。そして、次のブロックであるメモリセルア
レイ１２６を選択して、同様の試験を行なえばよい。
【００４３】上述のごとく、この実施例によれば、たと
えば１ブロックにワード線が１０２４本あるとして、デ
ータ保持時間が６４ｍｓｅｃ以上であることを検査しよ
うとするとき、図１に示した実施例において、たとえば
同時に１本おきのワード線を立上げる場合を考えると、 （ワード線を活性化し続ける時間）×（ブロックのワー
ド線本数）／（同時に活性化するワード線の本数）×
（ブロック数）＝６４ｍｓｅｃ×１０２４／５１２×４
＝０．５１ｓｅｃの時間で検査できる。ただし、各メモ
リセルごとにデータを予め書込んだり、メモリセルのデ
ータを読出して判定する時間は省略している。一方、こ
の実施例によるディスターブリフレッシュ試験モードを
使用しないときの試験時間は上述の例では ６４ｍｓｅｃ×１０２４／１×４≒２６２ｓｅｃ の時間を要し、この実施例のほうがテスト時間を短縮で
きることが明らかである。
えば１ブロックにワード線が１０２４本あるとして、デ
ータ保持時間が６４ｍｓｅｃ以上であることを検査しよ
うとするとき、図１に示した実施例において、たとえば
同時に１本おきのワード線を立上げる場合を考えると、 （ワード線を活性化し続ける時間）×（ブロックのワー
ド線本数）／（同時に活性化するワード線の本数）×
（ブロック数）＝６４ｍｓｅｃ×１０２４／５１２×４
＝０．５１ｓｅｃの時間で検査できる。ただし、各メモ
リセルごとにデータを予め書込んだり、メモリセルのデ
ータを読出して判定する時間は省略している。一方、こ
の実施例によるディスターブリフレッシュ試験モードを
使用しないときの試験時間は上述の例では ６４ｍｓｅｃ×１０２４／１×４≒２６２ｓｅｃ の時間を要し、この実施例のほうがテスト時間を短縮で
きることが明らかである。
【００４４】図７はこの発明の他の実施例のブロック図
である。前述の図１に示した実施例では、動作ブロック
選択回路２によって、１ブロックごと、すなわちブロッ
ク１１，１２，…，１ｎのそれぞれを１ブロックとして
ディスターブリフレッシュ試験を行なうようにしたが、
この図７に示した実施例では、動作ブロック選択回路２
０により複数のブロック１１，１２，…，１ｎを同時に
活性化し、従来と同様の方法によりディスターブリフレ
ッシュ試験が行なわれる。このために、モード検出回路
５で検出されたモード検出信号が動作ブロック選択回路
２０に与えられる。
である。前述の図１に示した実施例では、動作ブロック
選択回路２によって、１ブロックごと、すなわちブロッ
ク１１，１２，…，１ｎのそれぞれを１ブロックとして
ディスターブリフレッシュ試験を行なうようにしたが、
この図７に示した実施例では、動作ブロック選択回路２
０により複数のブロック１１，１２，…，１ｎを同時に
活性化し、従来と同様の方法によりディスターブリフレ
ッシュ試験が行なわれる。このために、モード検出回路
５で検出されたモード検出信号が動作ブロック選択回路
２０に与えられる。
【００４５】図８は図７に示した動作ブロック選択回路
２０の具体的なブロック図である。図８において、従来
の動作ブロック選択回路２に加えて、この動作ブロック
選択回路２の出力とモード検出信号の論理和を求めるＯ
Ｒ回路２１，２２，…，２ｎが設けられる。ディスター
ブリフレッシュ時にモード検出信号が「Ｈ」レベルにな
ると、この「Ｈ」レベル信号がＯＲ回路２１，２２，
…，２ｎを介して各ブロック１１，１２，…，１ｎにブ
ロック選択信号として与えられる。このように、各ブロ
ック１１，１２，…，１ｎにブロック選択信号を与える
ことによって、これらのブロックが同時に活性化され、
従来の図１９の説明と同様にしてディスターブリフレッ
シュ試験が行なわれる。
２０の具体的なブロック図である。図８において、従来
の動作ブロック選択回路２に加えて、この動作ブロック
選択回路２の出力とモード検出信号の論理和を求めるＯ
Ｒ回路２１，２２，…，２ｎが設けられる。ディスター
ブリフレッシュ時にモード検出信号が「Ｈ」レベルにな
ると、この「Ｈ」レベル信号がＯＲ回路２１，２２，
…，２ｎを介して各ブロック１１，１２，…，１ｎにブ
ロック選択信号として与えられる。このように、各ブロ
ック１１，１２，…，１ｎにブロック選択信号を与える
ことによって、これらのブロックが同時に活性化され、
従来の図１９の説明と同様にしてディスターブリフレッ
シュ試験が行なわれる。
【００４６】この実施例によるディスターブリフレッシ
ュ試験に要する時間は、図１の実施例と同様に算出する
と、 ６４ｍｓｅｃ×（１０２４／１）×１≒６５．５ｓｅｃ になる。これは従来例の１／４であり、従来例よりもデ
ィスターブリフレッシュ試験に要する時間を短縮でき
る。
ュ試験に要する時間は、図１の実施例と同様に算出する
と、 ６４ｍｓｅｃ×（１０２４／１）×１≒６５．５ｓｅｃ になる。これは従来例の１／４であり、従来例よりもデ
ィスターブリフレッシュ試験に要する時間を短縮でき
る。
【００４７】なお、図１に示した実施例においては、同
一の動作ブロックにおいて１本おきのワード線を活性化
するようにしたが、同一ブロック中の２本以上のワード
線を活性化するようにしてもよい。この場合は、同一動
作ブロック中のｎ本のワード線を活性化するものとする
と、 ６４ｍｓｅｃ×（１０２４／ｎ）×４ となり、従来例の１／ｎの時間でディスターブリフレッ
シュ試験ができる。
一の動作ブロックにおいて１本おきのワード線を活性化
するようにしたが、同一ブロック中の２本以上のワード
線を活性化するようにしてもよい。この場合は、同一動
作ブロック中のｎ本のワード線を活性化するものとする
と、 ６４ｍｓｅｃ×（１０２４／ｎ）×４ となり、従来例の１／ｎの時間でディスターブリフレッ
シュ試験ができる。
【００４８】図９はこの発明の他の実施例のブロック図
である。この図９に示した実施例は、図１と図７に示し
た実施例を組合わせたものである。すなわち、モード検
出回路５によって検出されたモード検出信号は行デコー
ダ制御回路６と動作ブロック選択回路２０に与えられ
る。行デコーダ制御回路６は図５に示したものが用いら
れる、動作ブロック選択回路２０は図８に示したものが
用いられる。したがって、この実施例では、前述の図７
に示した実施例と同様にして、ディスターブリフレッシ
ュ時においては、すべてのブロック１１，１２，…，１
ｎが選択され、かつ図１に示した実施例のように、各ブ
ロック１１，１２，…，１ｎのメモリセル１１６，１２
６，…，１ｎ６の１本おきのワード線が活性化されて、
ディスターブリフレッシュ試験が行なわれる。この実施
例では、ディスターブリフレッシュ試験に要する時間
は、 ６４ｍｓｅｃ×（１０２４／５１２）×１＝０．１２８
ｓｅｃ となり、さらに、ディスターブリフレッシュ試験に要す
る時間を短縮できる。
である。この図９に示した実施例は、図１と図７に示し
た実施例を組合わせたものである。すなわち、モード検
出回路５によって検出されたモード検出信号は行デコー
ダ制御回路６と動作ブロック選択回路２０に与えられ
る。行デコーダ制御回路６は図５に示したものが用いら
れる、動作ブロック選択回路２０は図８に示したものが
用いられる。したがって、この実施例では、前述の図７
に示した実施例と同様にして、ディスターブリフレッシ
ュ時においては、すべてのブロック１１，１２，…，１
ｎが選択され、かつ図１に示した実施例のように、各ブ
ロック１１，１２，…，１ｎのメモリセル１１６，１２
６，…，１ｎ６の１本おきのワード線が活性化されて、
ディスターブリフレッシュ試験が行なわれる。この実施
例では、ディスターブリフレッシュ試験に要する時間
は、 ６４ｍｓｅｃ×（１０２４／５１２）×１＝０．１２８
ｓｅｃ となり、さらに、ディスターブリフレッシュ試験に要す
る時間を短縮できる。
【００４９】図１０はこの発明のさらに他の実施例を示
すブロック図である。この図１０に示した実施例は、デ
ィスターブリフレッシュモード時において、ワード線に
微小信号を与え、この微小信号によりしきい値の低いト
ランジスタがオンしやすくなることを利用して、ディス
ターブリフレッシュモード試験を行なう。このために、
モード検出回路５によって検出されたモード検出信号が
微小信号発生回路７に与えられ、この微小信号発生回路
７から微小信号が発生され、この微小信号が駆動回路１
１５，１２５，…，１ｎ５を介してメモリセルアレイ１
１６，１２６，…，１ｎ６に与えられる。
すブロック図である。この図１０に示した実施例は、デ
ィスターブリフレッシュモード時において、ワード線に
微小信号を与え、この微小信号によりしきい値の低いト
ランジスタがオンしやすくなることを利用して、ディス
ターブリフレッシュモード試験を行なう。このために、
モード検出回路５によって検出されたモード検出信号が
微小信号発生回路７に与えられ、この微小信号発生回路
７から微小信号が発生され、この微小信号が駆動回路１
１５，１２５，…，１ｎ５を介してメモリセルアレイ１
１６，１２６，…，１ｎ６に与えられる。
【００５０】図１１は図１０に示した実施例において、
微小信号によりディスターブリフレッシュ試験を行なう
要部を示すブロック図であり、図１２は図１１に示した
発振回路のブロック図である。
微小信号によりディスターブリフレッシュ試験を行なう
要部を示すブロック図であり、図１２は図１１に示した
発振回路のブロック図である。
【００５１】図１１において、微小信号発生回路７は発
振回路７１とｎチャネルトランジスタ７２とコンデンサ
７３とを含み、発振回路７１は図１２に示すように、イ
ンバータ７１１〜７１４とＮＡＮＤ回路７１５とを含
む。モード検出回路５から「Ｈ」レベルのディスターブ
リフレッシュモード検出信号がＮＡＮＤ回路７１５の一
方入力端に与えられると、ＮＡＮＤ回路７１５の出力が
インバータ７１１〜７１３を介してＮＡＮＤ回路７１５
の他方入力端に与えられ、発振を開始する。この発振出
力はインバータ７１４で反転され、ｎチャネルトランジ
スタ７２の一方電極に与えられる。ｎチャネルトランジ
スタ７２のゲートにはモード検出回路５から「Ｈ」レベ
ルのモード検出信号が与えられる。ｎチャネルトランジ
スタ７２の他方の電極はコンデンサ７３を介して駆動回
路１１５のＶｓｓラインに接続される。駆動回路１１５
はｐチャネルトランジスタ２１１とｎチャネルトランジ
スタ２１２の直列回路を含み、それぞれのゲートにはデ
コード信号Ｘｉが行デコーダ１１４から与えられ、ｐチ
ャネルトランジスタ２１１のドレインとｎチャネルトラ
ンジスタ２１２のドレインはワード線ＷＬｉに接続され
ている。ｐチャネルトランジスタ２１１のソースにはワ
ード線駆動信号が与えられる。 図１３は図１１の動作
を説明するためのタイムチャートである。次に、図１０
〜図１３の実施例の動作について説明する。ノーマルモ
ード時には、図１３（Ａ）の（ｂ）に示すように、モー
ド検出回路５の検出信号は「Ｌ」レベルになっているた
め、微小信号発生回路７は微小信号を発生しない。この
ため、図１０に示したメモリセルアレイ１１６，１２
６，…，１ｎ６はそれぞれ動作ブロック選択回路２で選
択され、従来例と同様にして、アドレス信号によってア
クセスされる。ディスターブリフレッシュ試験時におい
ては、たとえば図１０に示すブロック１１が動作ブロッ
ク選択回路２によって選択され、次に、／ＷＥ／ＣＡＳ
ｂｅｆｏｒｅ ／ＲＡＳのサイクルのタイミングの信
号がモード検出回路５に入力され、「Ｈ」レベルよりも
高いアドレス信号Ａ0 が入力されると、活性化するワー
ド線に接続されたメモリセルに「Ｌ」レベルのデータが
書込まれ、活性化されないワード線に接続されたメモリ
セルに「Ｈ」レベルのデータが書込まれる。図１３
（ｅ）に示すように、モード検出回路５から「Ｈ」レベ
ルのモード検出信号が出力されると、発振回路７１から
「Ｈ」，「Ｌ」レベルを繰返すパルス信号が発生され
る。このとき、ｎチャネルトランジスタ７２は「Ｈ」レ
ベルのモード検出信号に応じて導通し、発振回路７１か
らのクロック信号がｎチャネルトランジスタ７２および
コンデンサ７３を介してワード線駆動回路１１５のＶｓ
ｓラインに微小信号として印加され、非選択のワード線
ＷＬｉに微小信号が印加され、メモリセルアレイ１１６
のうち、非選択のワード線に接続されたメモリセルでは
ワード線の電位がわずかに上がることにより、しきい値
の低い不良のメモリセルのトランジスタが導通または導
通しないまでもサブスレッショルドリーク電流が不良で
ないメモリセルよりも格段に大きくなり、「Ｈ」レベル
のデータが失われる。そして、非選択のワード線に対応
するメモリセルからデータが順次読出され、書込んだデ
ータと読出したデータとの一致が判別される。
振回路７１とｎチャネルトランジスタ７２とコンデンサ
７３とを含み、発振回路７１は図１２に示すように、イ
ンバータ７１１〜７１４とＮＡＮＤ回路７１５とを含
む。モード検出回路５から「Ｈ」レベルのディスターブ
リフレッシュモード検出信号がＮＡＮＤ回路７１５の一
方入力端に与えられると、ＮＡＮＤ回路７１５の出力が
インバータ７１１〜７１３を介してＮＡＮＤ回路７１５
の他方入力端に与えられ、発振を開始する。この発振出
力はインバータ７１４で反転され、ｎチャネルトランジ
スタ７２の一方電極に与えられる。ｎチャネルトランジ
スタ７２のゲートにはモード検出回路５から「Ｈ」レベ
ルのモード検出信号が与えられる。ｎチャネルトランジ
スタ７２の他方の電極はコンデンサ７３を介して駆動回
路１１５のＶｓｓラインに接続される。駆動回路１１５
はｐチャネルトランジスタ２１１とｎチャネルトランジ
スタ２１２の直列回路を含み、それぞれのゲートにはデ
コード信号Ｘｉが行デコーダ１１４から与えられ、ｐチ
ャネルトランジスタ２１１のドレインとｎチャネルトラ
ンジスタ２１２のドレインはワード線ＷＬｉに接続され
ている。ｐチャネルトランジスタ２１１のソースにはワ
ード線駆動信号が与えられる。 図１３は図１１の動作
を説明するためのタイムチャートである。次に、図１０
〜図１３の実施例の動作について説明する。ノーマルモ
ード時には、図１３（Ａ）の（ｂ）に示すように、モー
ド検出回路５の検出信号は「Ｌ」レベルになっているた
め、微小信号発生回路７は微小信号を発生しない。この
ため、図１０に示したメモリセルアレイ１１６，１２
６，…，１ｎ６はそれぞれ動作ブロック選択回路２で選
択され、従来例と同様にして、アドレス信号によってア
クセスされる。ディスターブリフレッシュ試験時におい
ては、たとえば図１０に示すブロック１１が動作ブロッ
ク選択回路２によって選択され、次に、／ＷＥ／ＣＡＳ
ｂｅｆｏｒｅ ／ＲＡＳのサイクルのタイミングの信
号がモード検出回路５に入力され、「Ｈ」レベルよりも
高いアドレス信号Ａ0 が入力されると、活性化するワー
ド線に接続されたメモリセルに「Ｌ」レベルのデータが
書込まれ、活性化されないワード線に接続されたメモリ
セルに「Ｈ」レベルのデータが書込まれる。図１３
（ｅ）に示すように、モード検出回路５から「Ｈ」レベ
ルのモード検出信号が出力されると、発振回路７１から
「Ｈ」，「Ｌ」レベルを繰返すパルス信号が発生され
る。このとき、ｎチャネルトランジスタ７２は「Ｈ」レ
ベルのモード検出信号に応じて導通し、発振回路７１か
らのクロック信号がｎチャネルトランジスタ７２および
コンデンサ７３を介してワード線駆動回路１１５のＶｓ
ｓラインに微小信号として印加され、非選択のワード線
ＷＬｉに微小信号が印加され、メモリセルアレイ１１６
のうち、非選択のワード線に接続されたメモリセルでは
ワード線の電位がわずかに上がることにより、しきい値
の低い不良のメモリセルのトランジスタが導通または導
通しないまでもサブスレッショルドリーク電流が不良で
ないメモリセルよりも格段に大きくなり、「Ｈ」レベル
のデータが失われる。そして、非選択のワード線に対応
するメモリセルからデータが順次読出され、書込んだデ
ータと読出したデータとの一致が判別される。
【００５２】このように、ディスターブリフレッシュモ
ード時においては、ノーマルモード時に比べて、非選択
のワード線ＷＬｉに接続された設計値よりしきい値の低
いトランジスタでメモリセル容量からビット線ＢＬｉへ
のリークが起こりやすくなり、短いテスト時間で不良を
検出できる。
ード時においては、ノーマルモード時に比べて、非選択
のワード線ＷＬｉに接続された設計値よりしきい値の低
いトランジスタでメモリセル容量からビット線ＢＬｉへ
のリークが起こりやすくなり、短いテスト時間で不良を
検出できる。
【００５３】なお、たとえば１６Ｍ×４のＤＲＡＭのデ
ィスターブリフレッシュ試験を行なう場合には、５００
ｓｅｃかかっていたのが、この実施例では、前述の図１
の実施例で説明したワード線を活性化し続ける時間が１
／１０程度で済むため、５０ｓｅｃ程度で試験を行なう
ことができる。
ィスターブリフレッシュ試験を行なう場合には、５００
ｓｅｃかかっていたのが、この実施例では、前述の図１
の実施例で説明したワード線を活性化し続ける時間が１
／１０程度で済むため、５０ｓｅｃ程度で試験を行なう
ことができる。
【００５４】なお、図１１に示したコンデンサ７３は数
百ｐＦ程度の容量のものでよく、Ｖｓｓのパッドから離
れた行デコーダ１１４，１２４，…，１ｎ４の近傍に配
置するのが好ましい。すなわち、Ｖｓｓのパッドに近い
位置にコンデンサ７３を配置すると、パルスを出そうと
しても急速にＶｓｓの電位にされてしまい、パルスが出
ないので、Ｖｓｓパッドまでの距離よりも行デコーダ１
１５までの距離のほうが近くなるように配置するのが好
ましい。
百ｐＦ程度の容量のものでよく、Ｖｓｓのパッドから離
れた行デコーダ１１４，１２４，…，１ｎ４の近傍に配
置するのが好ましい。すなわち、Ｖｓｓのパッドに近い
位置にコンデンサ７３を配置すると、パルスを出そうと
しても急速にＶｓｓの電位にされてしまい、パルスが出
ないので、Ｖｓｓパッドまでの距離よりも行デコーダ１
１５までの距離のほうが近くなるように配置するのが好
ましい。
【００５５】図１４はこの発明のさらに他の実施例を示
す図である。この実施例は従来のワード線ＷＬｉの他
に、微小信号をビット線ＢＬｉ，／ＢＬｉに印加するた
めの専用のワード線ＷＬｊを設けたものである。このワ
ード線ＷＬｊとビット線ＢＬｊ，／ＢＬｊとの間には寄
生容量２２５，２２６が存在する。ビット線ＢＬｉ，／
ＢＬｉとＢＬｊ，／ＢＬｊとの間にはｎチャネルトラン
ジスタ２２３，２２４が接続されており、これらのｎチ
ャネルトランジスタ２２３，２２４はモード検出回路５
によってディスターブリフレッシュモードが検出された
とき導通する。
す図である。この実施例は従来のワード線ＷＬｉの他
に、微小信号をビット線ＢＬｉ，／ＢＬｉに印加するた
めの専用のワード線ＷＬｊを設けたものである。このワ
ード線ＷＬｊとビット線ＢＬｊ，／ＢＬｊとの間には寄
生容量２２５，２２６が存在する。ビット線ＢＬｉ，／
ＢＬｉとＢＬｊ，／ＢＬｊとの間にはｎチャネルトラン
ジスタ２２３，２２４が接続されており、これらのｎチ
ャネルトランジスタ２２３，２２４はモード検出回路５
によってディスターブリフレッシュモードが検出された
とき導通する。
【００５６】微小信号発生回路７２は、発振回路７１と
ｎチャネルトランジスタ２３１，２３２とインバータ２
３３とを含む。ｎチャネルトランジスタ２３１のゲート
にはモード検出回路５の検出信号がインバータ２３３で
反転されて与えられ、ｎチャネルトランジスタ２３２の
ゲートにはモード検出回路５の検出信号が与えられる。
ｎチャネルトランジスタ２３２のドレインには発振回路
７１の発振出力が与えられ、ｎチャネルトランジスタ２
３２のソースとｎチャネルトランジスタ２３１のドレイ
ンにはワード線ＷＬｊが接続され、ｎチャネルトランジ
スタ２３１のソースにはＶｓｓの電位が与えられる。
ｎチャネルトランジスタ２３１，２３２とインバータ２
３３とを含む。ｎチャネルトランジスタ２３１のゲート
にはモード検出回路５の検出信号がインバータ２３３で
反転されて与えられ、ｎチャネルトランジスタ２３２の
ゲートにはモード検出回路５の検出信号が与えられる。
ｎチャネルトランジスタ２３２のドレインには発振回路
７１の発振出力が与えられ、ｎチャネルトランジスタ２
３２のソースとｎチャネルトランジスタ２３１のドレイ
ンにはワード線ＷＬｊが接続され、ｎチャネルトランジ
スタ２３１のソースにはＶｓｓの電位が与えられる。
【００５７】図１５は図１４に示した実施例の動作を説
明するためのタイムチャートである。図１５（Ａ）に示
すノーマルモード時には、モード検出回路５の検出信号
φTが（ｄ）に示すように「Ｌ」レベルになり、ｎチャ
ネルトランジスタ２３１がオンし、他のｎチャネルトラ
ンジスタ２３２，２２３，２２４がオフする。このた
め、ビット線ＢＬｊ，／ＢＬｊはビット線ＢＬｉ，／Ｂ
Ｌｉから切離されて、図１５（Ａ）の（ｆ）に示すよう
にハイインピーダンスとなり、ワード線ＷＬｊは図１５
（Ａ）の（ｅ）に示すようにＶｓｓ電位に接続されるの
で、メモリセルアレイは従来と同様にしてアドレス信号
によってアクセスされる。
明するためのタイムチャートである。図１５（Ａ）に示
すノーマルモード時には、モード検出回路５の検出信号
φTが（ｄ）に示すように「Ｌ」レベルになり、ｎチャ
ネルトランジスタ２３１がオンし、他のｎチャネルトラ
ンジスタ２３２，２２３，２２４がオフする。このた
め、ビット線ＢＬｊ，／ＢＬｊはビット線ＢＬｉ，／Ｂ
Ｌｉから切離されて、図１５（Ａ）の（ｆ）に示すよう
にハイインピーダンスとなり、ワード線ＷＬｊは図１５
（Ａ）の（ｅ）に示すようにＶｓｓ電位に接続されるの
で、メモリセルアレイは従来と同様にしてアドレス信号
によってアクセスされる。
【００５８】次に、モード検出回路５が図１５（Ｂ）に
示すように、／ＷＥ ／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡ
Ｓサイクルおよびアドレス信号Ａ0 が通常の「Ｈ」レベ
ルよりも高い所定の電圧以上になったことを検出する
と、モード検出信号φT が図１５（Ｂ）の（ｅ）に示す
ように「Ｈ」レベルとなり、ｎチャネルトランジスタ２
３１がオフするとともに、他のｎチャネルトランジスタ
２３２，２２３および２２４が導通する。このため、発
振回路７１はモード検出回路５の検出出力に応じて発振
動作を開始する。発振回路７１の発振出力はｎチャネル
トランジスタ２３２を介してワード線ＷＬｊに伝達さ
れ、さらに寄生容量２２５，２２６を介してビット線Ｂ
Ｌｊ，／ＢＬｊからビット線ＢＬｉ，／ＢＬｉに伝達さ
れる。これによって、ノーマルモード時に比べて、ビッ
ト線ＢＬｉ，／ＢＬｉが瞬間的に負電位となるため、設
計値より低いしきい値のトランジスタは、その瞬間に導
通または導通まで行かなくても通常のしきい値のトラン
ジスタに比べてサブスレッショルドリーク電流が格段に
大きくなるため、「Ｈ」レベルのデータが損なわれる。
このため、図１で説明したワード線を活性化し続ける時
間が短くて済むため、ディスターブリフレッシュ試験に
よる試験時間を短くできる。なお、ビット線ＢＬｊ，／
ＢＬｊは負の電位になるが、基板には負の電位ＶBBが印
加されており、ビット線ＢＬｊ，／ＢＬｊはこれ以下に
はならないので、基板との間で電流は流れないようにな
っている。
示すように、／ＷＥ ／ＣＡＳ ｂｅｆｏｒｅ ／ＲＡ
Ｓサイクルおよびアドレス信号Ａ0 が通常の「Ｈ」レベ
ルよりも高い所定の電圧以上になったことを検出する
と、モード検出信号φT が図１５（Ｂ）の（ｅ）に示す
ように「Ｈ」レベルとなり、ｎチャネルトランジスタ２
３１がオフするとともに、他のｎチャネルトランジスタ
２３２，２２３および２２４が導通する。このため、発
振回路７１はモード検出回路５の検出出力に応じて発振
動作を開始する。発振回路７１の発振出力はｎチャネル
トランジスタ２３２を介してワード線ＷＬｊに伝達さ
れ、さらに寄生容量２２５，２２６を介してビット線Ｂ
Ｌｊ，／ＢＬｊからビット線ＢＬｉ，／ＢＬｉに伝達さ
れる。これによって、ノーマルモード時に比べて、ビッ
ト線ＢＬｉ，／ＢＬｉが瞬間的に負電位となるため、設
計値より低いしきい値のトランジスタは、その瞬間に導
通または導通まで行かなくても通常のしきい値のトラン
ジスタに比べてサブスレッショルドリーク電流が格段に
大きくなるため、「Ｈ」レベルのデータが損なわれる。
このため、図１で説明したワード線を活性化し続ける時
間が短くて済むため、ディスターブリフレッシュ試験に
よる試験時間を短くできる。なお、ビット線ＢＬｊ，／
ＢＬｊは負の電位になるが、基板には負の電位ＶBBが印
加されており、ビット線ＢＬｊ，／ＢＬｊはこれ以下に
はならないので、基板との間で電流は流れないようにな
っている。
【００５９】図１６はこの発明のさらに他の実施例を示
す図であり、図１７は図１６の負電位発生回路を示す図
である。
す図であり、図１７は図１６の負電位発生回路を示す図
である。
【００６０】この実施例は、ディスターブリフレッシュ
モードになったときのみセンスアンプ２５１の駆動信号
にある期間だけ負の電圧が伝達されるようにし、設計値
よりしきい値の低いメモリセルトランジスタをオンしや
すくしたものである。すなわち、前述の図１０に示した
微小信号発生回路７に代えて負電位発生回路７５が設け
られる。この負電位発生回路７５は、図１７に示すよう
にインバータ７５１〜７５５とＮＡＮＤゲート７５６と
を含む発振回路と、ｎチャネルトランジスタ７５８と７
５９とコンデンサ７５７とｎチャネルトランジスタ７６
０とによって構成されたチャージポンプ回路と、電荷を
チャージするためのコンデンサ７６１とを含む。コンデ
ンサ７６１は負電位−ΔＶの電位にチャージされ、モー
ド検出回路５から「Ｈ」レベル信号φT がＮＡＮＤゲー
ト７５６に与えられると、発振回路が発振動作を開始す
る。発振回路が「Ｌ」レベルから「Ｈ」レベルに立上る
信号をコンデンサ７５７の一方電極に出力すると、この
コンデンサ７５７の容量結合によりノード７６２の電位
が２Ｖｔｈ以上となる。（Ｖｔｈはｎチャネルトランジ
スタ７５８，７５９のしきい値電圧）。すると、ｎチャ
ネルトランジスタ７５８，７５９は導通して、ノード７
６２からこれらのトランジスタ７５８，７５９を介して
接地ノードに放電電流が流れ、ノード７６２の電位が−
２Ｖｔｈまで下がると、ｎチャネルトランジスタ７５
８，７５９が非導通となる。このときノード７６３の電
位はノード７６２のドレインよりも低いため、ｎチャネ
ルトランジスタ７６０は非導通のままである。そして、
発振回路が「Ｈ」レベルから「Ｌ」レベルに立下がる信
号を出力すると、コンデンサ７５７の容量結合により、
ノード７６２の電位が２Ｖｔｈから負の電位に立下が
る。すると、ノード７６３の電位はノード７６２の電位
よりも高いので、ｎチャネルトランジスタ７６０が導通
し、ノード７６３からノード７６２へ電荷が引抜かれ、
ノード７６３の電位がノード７６２の電位よりもＶｔｈ
だけ高くなったところで、ｎチャネルトランジスタ７６
０が非導通状態となる。この動作を繰返すことによっ
て、負の電位が発生される。
モードになったときのみセンスアンプ２５１の駆動信号
にある期間だけ負の電圧が伝達されるようにし、設計値
よりしきい値の低いメモリセルトランジスタをオンしや
すくしたものである。すなわち、前述の図１０に示した
微小信号発生回路７に代えて負電位発生回路７５が設け
られる。この負電位発生回路７５は、図１７に示すよう
にインバータ７５１〜７５５とＮＡＮＤゲート７５６と
を含む発振回路と、ｎチャネルトランジスタ７５８と７
５９とコンデンサ７５７とｎチャネルトランジスタ７６
０とによって構成されたチャージポンプ回路と、電荷を
チャージするためのコンデンサ７６１とを含む。コンデ
ンサ７６１は負電位−ΔＶの電位にチャージされ、モー
ド検出回路５から「Ｈ」レベル信号φT がＮＡＮＤゲー
ト７５６に与えられると、発振回路が発振動作を開始す
る。発振回路が「Ｌ」レベルから「Ｈ」レベルに立上る
信号をコンデンサ７５７の一方電極に出力すると、この
コンデンサ７５７の容量結合によりノード７６２の電位
が２Ｖｔｈ以上となる。（Ｖｔｈはｎチャネルトランジ
スタ７５８，７５９のしきい値電圧）。すると、ｎチャ
ネルトランジスタ７５８，７５９は導通して、ノード７
６２からこれらのトランジスタ７５８，７５９を介して
接地ノードに放電電流が流れ、ノード７６２の電位が−
２Ｖｔｈまで下がると、ｎチャネルトランジスタ７５
８，７５９が非導通となる。このときノード７６３の電
位はノード７６２のドレインよりも低いため、ｎチャネ
ルトランジスタ７６０は非導通のままである。そして、
発振回路が「Ｈ」レベルから「Ｌ」レベルに立下がる信
号を出力すると、コンデンサ７５７の容量結合により、
ノード７６２の電位が２Ｖｔｈから負の電位に立下が
る。すると、ノード７６３の電位はノード７６２の電位
よりも高いので、ｎチャネルトランジスタ７６０が導通
し、ノード７６３からノード７６２へ電荷が引抜かれ、
ノード７６３の電位がノード７６２の電位よりもＶｔｈ
だけ高くなったところで、ｎチャネルトランジスタ７６
０が非導通状態となる。この動作を繰返すことによっ
て、負の電位が発生される。
【００６１】モード検出回路５の検出信号はｎチャネル
トランジスタ２３２のゲートに与えられるとともに、イ
ンバータ２３３で反転されてｎチャネルトランジスタ２
３１のゲートに与えられる。ｎチャネルトランジスタ２
３２のソースには負電位発生回路７５で発生された負電
位−ΔＶが与えられ、そのドレインとｎチャネルトラン
ジスタ２３１のソースは駆動回路１１５のｎチャネルト
ランジスタ２４２のソースに与えられる。ｎチャネルト
ランジスタ２３１のドレインにはＶｓｓの電位が与えら
れている。さらに、ｎチャネルトランジスタ２４２のゲ
ートにはセンスアンプ駆動信号φｓが与えられ、このセ
ンスアンプ駆動信号φｓはｐチャネルトランジスタ２４
１のゲートにも与えられている。ｐチャネルトランジス
タ２４１のソースには電源電圧＋Ｖｃｃが与えられ、そ
のドレインはｎチャネルトランジスタ２４２のドレイン
に接続されるとともに、センスアンプ２５１に接続され
ている。−ΔＶは−｜Ｖｔｈ｜〜−｜２Ｖｔｈ｜の間の
電位、たとえば−１．４Ｖ程度に選ばれている。
トランジスタ２３２のゲートに与えられるとともに、イ
ンバータ２３３で反転されてｎチャネルトランジスタ２
３１のゲートに与えられる。ｎチャネルトランジスタ２
３２のソースには負電位発生回路７５で発生された負電
位−ΔＶが与えられ、そのドレインとｎチャネルトラン
ジスタ２３１のソースは駆動回路１１５のｎチャネルト
ランジスタ２４２のソースに与えられる。ｎチャネルト
ランジスタ２３１のドレインにはＶｓｓの電位が与えら
れている。さらに、ｎチャネルトランジスタ２４２のゲ
ートにはセンスアンプ駆動信号φｓが与えられ、このセ
ンスアンプ駆動信号φｓはｐチャネルトランジスタ２４
１のゲートにも与えられている。ｐチャネルトランジス
タ２４１のソースには電源電圧＋Ｖｃｃが与えられ、そ
のドレインはｎチャネルトランジスタ２４２のドレイン
に接続されるとともに、センスアンプ２５１に接続され
ている。−ΔＶは−｜Ｖｔｈ｜〜−｜２Ｖｔｈ｜の間の
電位、たとえば−１．４Ｖ程度に選ばれている。
【００６２】図１８は図１６に示した実施例の動作を説
明するためのタイムチャートである。ノーマルモード時
には、図１８（Ａ）に示すように、ノード検出回路５の
検出信号が「Ｌ」レベルになっているため、ｎチャネル
トランジスタ２３１がオンし、ｎチャネルトランジスタ
２３２がオフとなっている。このため「Ｈ」レベルのセ
ンスアンプ駆動信号がｎチャネルトランジスタ２４２の
ゲートに与えられると、このｎチャネルトランジスタ２
４２が導通し、センスアンプ２５１にはＶｓｓの電位が
与えられる。このため、ビット線ＢＬｉ，／ＢＬｉのど
ちらかがセンスアンプにより図１８（Ａ）の（ｅ）に示
すように、１／２ＶｃｃからＶｓｓに引下げられる。
明するためのタイムチャートである。ノーマルモード時
には、図１８（Ａ）に示すように、ノード検出回路５の
検出信号が「Ｌ」レベルになっているため、ｎチャネル
トランジスタ２３１がオンし、ｎチャネルトランジスタ
２３２がオフとなっている。このため「Ｈ」レベルのセ
ンスアンプ駆動信号がｎチャネルトランジスタ２４２の
ゲートに与えられると、このｎチャネルトランジスタ２
４２が導通し、センスアンプ２５１にはＶｓｓの電位が
与えられる。このため、ビット線ＢＬｉ，／ＢＬｉのど
ちらかがセンスアンプにより図１８（Ａ）の（ｅ）に示
すように、１／２ＶｃｃからＶｓｓに引下げられる。
【００６３】一方、ディスターブリフレッシュモードに
なると、モード検出回路５の検出信号が「Ｈ」レベルに
なるため、負電位発生回路７５から−ΔＶの電位が発生
し、「Ｈ」レベルのモード検出信号に応じて、ｎチャネ
ルトランジスタ２３２が導通し、センスアンプ駆動信号
φｓに応じてｎチャネルトランジスタ２４２も導通する
ため、センスアンプ２５１には−ΔＶの負電位が与えら
れる。このため、ビット線ＢＬｉ，／ＢＬｉのどちらか
が図１８（Ｂ）の（ｅ）に示すように、１／２Ｖｃｃか
ら−ΔＶとなり、設計値よりしきい値の低いメモリトラ
ンジスタが導通もしくは導通しないまでもサブスレッシ
ョルドリークが正常なしきい値のトランジスタよりもサ
ブスレッショルドリーク電流が格段に大きくなるので記
憶していた「Ｈ」データが損なわれる。
なると、モード検出回路５の検出信号が「Ｈ」レベルに
なるため、負電位発生回路７５から−ΔＶの電位が発生
し、「Ｈ」レベルのモード検出信号に応じて、ｎチャネ
ルトランジスタ２３２が導通し、センスアンプ駆動信号
φｓに応じてｎチャネルトランジスタ２４２も導通する
ため、センスアンプ２５１には−ΔＶの負電位が与えら
れる。このため、ビット線ＢＬｉ，／ＢＬｉのどちらか
が図１８（Ｂ）の（ｅ）に示すように、１／２Ｖｃｃか
ら−ΔＶとなり、設計値よりしきい値の低いメモリトラ
ンジスタが導通もしくは導通しないまでもサブスレッシ
ョルドリークが正常なしきい値のトランジスタよりもサ
ブスレッショルドリーク電流が格段に大きくなるので記
憶していた「Ｈ」データが損なわれる。
【００６４】
【発明の効果】以上のように、請求項１の発明によれ
ば、テストモードが検出されたことに応じて、複数のメ
モリセルのうち、予め定める行のメモリセルを一括的に
活性化して記憶されているデータを読出し、書込んだデ
ータと比較することにより、予め定めるしきい値電圧よ
りも低いしきい値電圧のメモリセルトランジスタを容易
にかつ短時間に判別することができる。
ば、テストモードが検出されたことに応じて、複数のメ
モリセルのうち、予め定める行のメモリセルを一括的に
活性化して記憶されているデータを読出し、書込んだデ
ータと比較することにより、予め定めるしきい値電圧よ
りも低いしきい値電圧のメモリセルトランジスタを容易
にかつ短時間に判別することができる。
【００６５】請求項４に係る発明によれば、複数のメモ
リブロックを一括的に選択しかつ各ブロックの複数のメ
モリセルトランジスタのうち予め定める行のメモリセル
トランジスタを一括的に活性化して、記憶されているデ
ータを読出し、書込んだデータと比較することにより、
予め定めるしきい値よりも低いしきい値電圧のメモリセ
ルトランジスタをさらに短時間で判別することができ
る。
リブロックを一括的に選択しかつ各ブロックの複数のメ
モリセルトランジスタのうち予め定める行のメモリセル
トランジスタを一括的に活性化して、記憶されているデ
ータを読出し、書込んだデータと比較することにより、
予め定めるしきい値よりも低いしきい値電圧のメモリセ
ルトランジスタをさらに短時間で判別することができ
る。
【００６６】請求項５に係る発明では、テストモードが
検出されたことに応じて、ワード線にその電位を上昇さ
せるために振幅が変化する微小信号を与えることによ
り、しきい値の低いメモリセルトランジスタを短時間で
判別できる。
検出されたことに応じて、ワード線にその電位を上昇さ
せるために振幅が変化する微小信号を与えることによ
り、しきい値の低いメモリセルトランジスタを短時間で
判別できる。
【００６７】請求項７に係る発明では、複数のワード線
とは別個にテストモードワード線を設け、テストモード
が検出されたことに応じて、テスト用ワード線の電位を
上昇させるために振幅が変化する微小信号を与えて、し
きい値電圧の低いメモリセルトランジスタを短時間で判
別できる。
とは別個にテストモードワード線を設け、テストモード
が検出されたことに応じて、テスト用ワード線の電位を
上昇させるために振幅が変化する微小信号を与えて、し
きい値電圧の低いメモリセルトランジスタを短時間で判
別できる。
【００６８】請求項９に係る発明では、テストモードが
検出されたことに応じて、ビット線が瞬間的に負の電位
となる駆動信号を与えるようにしたので、しきい値の低
いメモリセルトランジスタを短時間で判別できる。
検出されたことに応じて、ビット線が瞬間的に負の電位
となる駆動信号を与えるようにしたので、しきい値の低
いメモリセルトランジスタを短時間で判別できる。
【図１】この発明の一実施例の全体の構成を示すブロッ
ク図である。
ク図である。
【図２】図１に示したモード検出回路の具体的なブロッ
ク図である。
ク図である。
【図３】図２に示したモード検出回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
【図４】ノーマルモード時およびテストモード時におけ
るモード検出回路の動作を説明するためのタイムチャー
トである。
るモード検出回路の動作を説明するためのタイムチャー
トである。
【図５】図１に示した行デコーダ制御回路のブロック図
である。
である。
【図６】図１に示した行デコーダの一例を示すブロック
図である。
図である。
【図７】この発明の他の実施例のブロック図である。
【図８】図７に示した動作ブロック選択回路の具体的な
ブロック図である。
ブロック図である。
【図９】この発明の他の実施例のブロック図である。
【図１０】この発明のさらに他の実施例を示すブロック
図である。
図である。
【図１１】図１０に示した実施例において微小信号によ
りディスターブリフレッシュ試験を行なう要部を示すブ
ロック図である。
りディスターブリフレッシュ試験を行なう要部を示すブ
ロック図である。
【図１２】図１１に示した発振回路のブロック図であ
る。
る。
【図１３】図１に示した実施例のノーマルモード時とテ
ストモード時の動作を説明するためのタイムチャートで
ある。
ストモード時の動作を説明するためのタイムチャートで
ある。
【図１４】この発明のさらに他の実施例の要部を示すブ
ロック図である。
ロック図である。
【図１５】図１４に示した実施例のノーマルモードとテ
ストモード時におけるタイムチャートである。
ストモード時におけるタイムチャートである。
【図１６】この発明のさらに他の実施例を示す図であ
る。
る。
【図１７】図１６に示した負電位発生回路を示す回路図
である。
である。
【図１８】図１６に示した実施例のノーマルモード時と
テストモード時における動作を説明するためのタイムチ
ャートである。
テストモード時における動作を説明するためのタイムチ
ャートである。
【図１９】複数に分割された従来の半導体記憶装置のブ
ロック図である。
ロック図である。
【図２０】図１９に示した行デコーダの一例を示すブロ
ック図である。
ック図である。
【図２１】図１９に示したメモリセルアレイの一例を示
す回路図である。
す回路図である。
【図２２】メモリセルから読出されたデータがＩ／Ｏ線
に伝わるまでの動作を説明するための回路図である。
に伝わるまでの動作を説明するための回路図である。
【図２３】図２２の動作を説明するためのタイムチャー
トである。
トである。
【図２４】図２１に示したメモリセルアレイの一部を示
す図である。
す図である。
【図２５】図２４のワード線ＷＬｉに接続されたメモリ
セル容量Ｃｉの情報を読出す場合の動作を示すタイムチ
ャートである。
セル容量Ｃｉの情報を読出す場合の動作を示すタイムチ
ャートである。
２，２０ 動作ブロック選択回路 ３ 列アドレスバッファ ４ 行アドレスバッファ ５ モード検出回路 ６ 行デコーダ制御回路 ７ 微小信号発生回路 １１，１２…１ｎ 動作ブロック ５１，５２，５３ タイミング検出回路 ５４ 高しきい値バッファ ５５，６２，６４，２０３ ＡＮＤ回路 ５６ フリップフロップ ５７，２０４ ＯＲ回路 １１１，１２１…１ｎ１ 列デコーダ １１２，１２２…１ｎ２ Ｉ／Ｏゲート １１３，１２３…１ｎ３ 入出力回路 １１５，１２５…１ｎ５ 駆動回路 １１６，１２６…１ｎ６ メモリセルアレイ １１７，１２７…１ｎ７ 行デコーダ ７１ 発振回路 ７５ 負電位発生回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１２月２７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００５１
【補正方法】変更
【補正内容】
【００５１】図１１において、微小信号発生回路７は発
振回路７１とｎチャネルトランジスタ７２とコンデンサ
７３とを含み、発振回路７１は図１２に示すように、イ
ンバータ７１０〜７１４とＮＡＮＤ回路７１５とを含
む。モード検出回路５から「Ｈ」レベルのディスターブ
リフレッシュモード検出信号がＮＡＮＤ回路７１５の一
方入力端に与えられると、ＮＡＮＤ回路７１５の出力が
インバータ７１１〜７１３を介してＮＡＮＤ回路７１５
の他方入力端に与えられ、発振を開始する。この発振出
力はインバータ７１４で反転され、ｎチャネルトランジ
スタ７２の一方電極に与えられる。ｎチャネルトランジ
スタ７２のゲートにはモード検出回路５から「Ｈ」レベ
ルのモード検出信号が与えられる。ｎチャネルトランジ
スタ７２の他方の電極はコンデンサ７３を介して駆動回
路１１５のＶｓｓラインに接続される。駆動回路１１５
はｐチャネルトランジスタ２１１とｎチャネルトランジ
スタ２１２の直列回路を含み、それぞれのゲートにはデ
コード信号Ｘｉが行デコーダ１１４から与えられ、ｐチ
ャネルトランジスタ２１１のドレインとｎチャネルトラ
ンジスタ２１２のドレインはワード線ＷＬｉに接続され
ている。ｐチャネルトランジスタ２１１のソースにはワ
ード線駆動信号が与えられる。 図１３は図１１の動作
を説明するためのタイムチャートである。次に、図１０
〜図１３の実施例の動作について説明する。ノーマルモ
ード時には、図１３（Ａ）の（ｂ）に示すように、モー
ド検出回路５の検出信号は「Ｌ」レベルになっているた
め、微小信号発生回路７は微小信号を発生しない。この
ため、図１０に示したメモリセルアレイ１１６，１２
６，…，１ｎ６はそれぞれ動作ブロック選択回路２で選
択され、従来例と同様にして、アドレス信号によってア
クセスされる。ディスターブリフレッシュ試験時におい
ては、たとえば図１０に示すブロック１１が動作ブロッ
ク選択回路２によって選択され、次に、／ＷＥ／ＣＡＳ
ｂｅｆｏｒｅ ／ＲＡＳのサイクルのタイミングの信
号がモード検出回路５に入力され、ノーマルモード時入
力される「Ｈ」レベルよりも高いアドレス信号Ａ0 が入
力されると、活性化するワード線に接続されたメモリセ
ルに「Ｌ」レベルのデータが書込まれ、活性化されない
ワード線に接続されたメモリセルに「Ｈ」レベルのデー
タが書込まれる。図１３（ｅ）に示すように、モード検
出回路５から「Ｈ」レベルのモード検出信号が出力され
ると、発振回路７１から「Ｈ」，「Ｌ」レベルを繰返す
パルス信号が発生される。このとき、ｎチャネルトラン
ジスタ７２は「Ｈ」レベルのモード検出信号に応じて導
通し、発振回路７１からのクロック信号がｎチャネルト
ランジスタ７２およびコンデンサ７３を介してワード線
駆動回路１１５のＶｓｓラインに微小信号として印加さ
れ、非選択のワード線ＷＬｉに微小信号が印加され、メ
モリセルアレイ１１６のうち、非選択のワード線に接続
されたメモリセルではワード線の電位がわずかに上がる
ことにより、しきい値の低い不良のメモリセルのトラン
ジスタが導通または導通しないまでもサブスレッショル
ドリーク電流が不良でないメモリセルよりも格段に大き
くなり、「Ｈ」レベルのデータが失われる。そして、非
選択のワード線に対応するメモリセルからデータが順次
読出され、書込んだデータと読出したデータとの一致が
判別される。
振回路７１とｎチャネルトランジスタ７２とコンデンサ
７３とを含み、発振回路７１は図１２に示すように、イ
ンバータ７１０〜７１４とＮＡＮＤ回路７１５とを含
む。モード検出回路５から「Ｈ」レベルのディスターブ
リフレッシュモード検出信号がＮＡＮＤ回路７１５の一
方入力端に与えられると、ＮＡＮＤ回路７１５の出力が
インバータ７１１〜７１３を介してＮＡＮＤ回路７１５
の他方入力端に与えられ、発振を開始する。この発振出
力はインバータ７１４で反転され、ｎチャネルトランジ
スタ７２の一方電極に与えられる。ｎチャネルトランジ
スタ７２のゲートにはモード検出回路５から「Ｈ」レベ
ルのモード検出信号が与えられる。ｎチャネルトランジ
スタ７２の他方の電極はコンデンサ７３を介して駆動回
路１１５のＶｓｓラインに接続される。駆動回路１１５
はｐチャネルトランジスタ２１１とｎチャネルトランジ
スタ２１２の直列回路を含み、それぞれのゲートにはデ
コード信号Ｘｉが行デコーダ１１４から与えられ、ｐチ
ャネルトランジスタ２１１のドレインとｎチャネルトラ
ンジスタ２１２のドレインはワード線ＷＬｉに接続され
ている。ｐチャネルトランジスタ２１１のソースにはワ
ード線駆動信号が与えられる。 図１３は図１１の動作
を説明するためのタイムチャートである。次に、図１０
〜図１３の実施例の動作について説明する。ノーマルモ
ード時には、図１３（Ａ）の（ｂ）に示すように、モー
ド検出回路５の検出信号は「Ｌ」レベルになっているた
め、微小信号発生回路７は微小信号を発生しない。この
ため、図１０に示したメモリセルアレイ１１６，１２
６，…，１ｎ６はそれぞれ動作ブロック選択回路２で選
択され、従来例と同様にして、アドレス信号によってア
クセスされる。ディスターブリフレッシュ試験時におい
ては、たとえば図１０に示すブロック１１が動作ブロッ
ク選択回路２によって選択され、次に、／ＷＥ／ＣＡＳ
ｂｅｆｏｒｅ ／ＲＡＳのサイクルのタイミングの信
号がモード検出回路５に入力され、ノーマルモード時入
力される「Ｈ」レベルよりも高いアドレス信号Ａ0 が入
力されると、活性化するワード線に接続されたメモリセ
ルに「Ｌ」レベルのデータが書込まれ、活性化されない
ワード線に接続されたメモリセルに「Ｈ」レベルのデー
タが書込まれる。図１３（ｅ）に示すように、モード検
出回路５から「Ｈ」レベルのモード検出信号が出力され
ると、発振回路７１から「Ｈ」，「Ｌ」レベルを繰返す
パルス信号が発生される。このとき、ｎチャネルトラン
ジスタ７２は「Ｈ」レベルのモード検出信号に応じて導
通し、発振回路７１からのクロック信号がｎチャネルト
ランジスタ７２およびコンデンサ７３を介してワード線
駆動回路１１５のＶｓｓラインに微小信号として印加さ
れ、非選択のワード線ＷＬｉに微小信号が印加され、メ
モリセルアレイ１１６のうち、非選択のワード線に接続
されたメモリセルではワード線の電位がわずかに上がる
ことにより、しきい値の低い不良のメモリセルのトラン
ジスタが導通または導通しないまでもサブスレッショル
ドリーク電流が不良でないメモリセルよりも格段に大き
くなり、「Ｈ」レベルのデータが失われる。そして、非
選択のワード線に対応するメモリセルからデータが順次
読出され、書込んだデータと読出したデータとの一致が
判別される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５３
【補正方法】変更
【補正内容】
【００５３】なお、たとえば１６ＭＤＲＡＭ ４Ｋ Ｒ
ｅｆｒｅｓｈ品のディスターブリフレッシュ試験を行な
う場合には、２６０ｓｅｃかかっていたのが、この実施
例では、前述の図１の実施例で説明したワード線を活性
化し続ける時間が１／１０程度で済むため、２６ｓｅｃ
程度で試験を行なうことができる。
ｅｆｒｅｓｈ品のディスターブリフレッシュ試験を行な
う場合には、２６０ｓｅｃかかっていたのが、この実施
例では、前述の図１の実施例で説明したワード線を活性
化し続ける時間が１／１０程度で済むため、２６ｓｅｃ
程度で試験を行なうことができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】この実施例は、ディスターブリフレッシュ
モードになったときのみセンスアンプ２５１の駆動信号
にある期間だけ負の電圧が伝達されるようにし、設計値
よりしきい値の低いメモリセルトランジスタをオンしや
すくしたものである。すなわち、前述の図１０に示した
微小信号発生回路７に代えて負電位発生回路７５が設け
られる。この負電位発生回路７５は、図１７に示すよう
にインバータ７５１〜７５５とＮＡＮＤゲート７５６と
を含む発振回路と、ｎチャネルトランジスタ７５８と７
５９とコンデンサ７５７とｎチャネルトランジスタ７６
０とによって構成されたチャージポンプ回路と、電荷を
チャージするためのコンデンサ７６１とを含む。コンデ
ンサ７６１は負電位−ΔＶの電位にチャージされ、モー
ド検出回路５から「Ｈ」レベル信号φT がＮＡＮＤゲー
ト７５６に与えられると、発振回路が発振動作を開始す
る。発振回路が「Ｌ」レベルから「Ｈ」レベルに立上る
信号をコンデンサ７５７の一方電極に出力すると、この
コンデンサ７５７の容量結合によりノード７６２の電位
が２Ｖｔｈ以上となる。（Ｖｔｈはｎチャネルトランジ
スタ７５８，７５９のしきい値電圧）。すると、ｎチャ
ネルトランジスタ７５８，７５９は導通して、ノード７
６２からこれらのトランジスタ７５８，７５９を介して
接地ノードに放電電流が流れ、ノード７６２の電位が２
Ｖｔｈまで下がると、ｎチャネルトランジスタ７５８，
７５９が非導通となる。このときノード７６３の電位は
ノード７６２のドレインよりも低いため、ｎチャネルト
ランジスタ７６０は非導通のままである。そして、発振
回路が「Ｈ」レベルから「Ｌ」レベルに立下がる信号を
出力すると、コンデンサ７５７の容量結合により、ノー
ド７６２の電位が２Ｖｔｈから負の電位に立下がる。す
ると、ノード７６３の電位はノード７６２の電位よりも
高いので、ｎチャネルトランジスタ７６０が導通し、ノ
ード７６３からノード７６２へ電荷が引抜かれ、ノード
７６３の電位がノード７６２の電位よりもＶｔｈだけ高
くなったところで、ｎチャネルトランジスタ７６０が非
導通状態となる。この動作を繰返すことによって、負の
電位が発生される。
モードになったときのみセンスアンプ２５１の駆動信号
にある期間だけ負の電圧が伝達されるようにし、設計値
よりしきい値の低いメモリセルトランジスタをオンしや
すくしたものである。すなわち、前述の図１０に示した
微小信号発生回路７に代えて負電位発生回路７５が設け
られる。この負電位発生回路７５は、図１７に示すよう
にインバータ７５１〜７５５とＮＡＮＤゲート７５６と
を含む発振回路と、ｎチャネルトランジスタ７５８と７
５９とコンデンサ７５７とｎチャネルトランジスタ７６
０とによって構成されたチャージポンプ回路と、電荷を
チャージするためのコンデンサ７６１とを含む。コンデ
ンサ７６１は負電位−ΔＶの電位にチャージされ、モー
ド検出回路５から「Ｈ」レベル信号φT がＮＡＮＤゲー
ト７５６に与えられると、発振回路が発振動作を開始す
る。発振回路が「Ｌ」レベルから「Ｈ」レベルに立上る
信号をコンデンサ７５７の一方電極に出力すると、この
コンデンサ７５７の容量結合によりノード７６２の電位
が２Ｖｔｈ以上となる。（Ｖｔｈはｎチャネルトランジ
スタ７５８，７５９のしきい値電圧）。すると、ｎチャ
ネルトランジスタ７５８，７５９は導通して、ノード７
６２からこれらのトランジスタ７５８，７５９を介して
接地ノードに放電電流が流れ、ノード７６２の電位が２
Ｖｔｈまで下がると、ｎチャネルトランジスタ７５８，
７５９が非導通となる。このときノード７６３の電位は
ノード７６２のドレインよりも低いため、ｎチャネルト
ランジスタ７６０は非導通のままである。そして、発振
回路が「Ｈ」レベルから「Ｌ」レベルに立下がる信号を
出力すると、コンデンサ７５７の容量結合により、ノー
ド７６２の電位が２Ｖｔｈから負の電位に立下がる。す
ると、ノード７６３の電位はノード７６２の電位よりも
高いので、ｎチャネルトランジスタ７６０が導通し、ノ
ード７６３からノード７６２へ電荷が引抜かれ、ノード
７６３の電位がノード７６２の電位よりもＶｔｈだけ高
くなったところで、ｎチャネルトランジスタ７６０が非
導通状態となる。この動作を繰返すことによって、負の
電位が発生される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】モード検出回路５の検出信号はｎチャネル
トランジスタ２３２のゲートに与えられるとともに、イ
ンバータ２３３で反転されてｎチャネルトランジスタ２
３１のゲートに与えられる。ｎチャネルトランジスタ２
３２のソースには負電位発生回路７５で発生された負電
位−ΔＶが与えられ、そのドレインとｎチャネルトラン
ジスタ２３１のソースは駆動回路１１５のｎチャネルト
ランジスタ２４２のソースに与えられる。ｎチャネルト
ランジスタ２３１のドレインにはＶｓｓの電位が与えら
れている。さらに、ｎチャネルトランジスタ２４２のゲ
ートにはセンスアンプ駆動信号φS が与えられ、このセ
ンスアンプ駆動信号φS はｐチャネルトランジスタ２４
１のゲートにも与えられている。ｐチャネルトランジス
タ２４１のソースには電源電圧＋Ｖｃｃが与えられ、そ
のドレインはｎチャネルトランジスタ２４２のドレイン
に接続されるとともに、センスアンプ２５１に接続され
ている。−ΔＶは０＜｜−ΔＶ｜＜｜Ｖｔｈ（２２１）
｜の間の電位、たとえば−０．５Ｖ程度に選ばれてい
る。ΔＶを調節する方法としては、 トランジスタ７５９，７５８のしきい値を変える。 インバータ７５５に供給される電源電圧を下げ、出
力振幅を小さくする。 トランジスタ７５９，７５８と直列にさらにトラン
ジスタを接続する。 などが考えられる。
トランジスタ２３２のゲートに与えられるとともに、イ
ンバータ２３３で反転されてｎチャネルトランジスタ２
３１のゲートに与えられる。ｎチャネルトランジスタ２
３２のソースには負電位発生回路７５で発生された負電
位−ΔＶが与えられ、そのドレインとｎチャネルトラン
ジスタ２３１のソースは駆動回路１１５のｎチャネルト
ランジスタ２４２のソースに与えられる。ｎチャネルト
ランジスタ２３１のドレインにはＶｓｓの電位が与えら
れている。さらに、ｎチャネルトランジスタ２４２のゲ
ートにはセンスアンプ駆動信号φS が与えられ、このセ
ンスアンプ駆動信号φS はｐチャネルトランジスタ２４
１のゲートにも与えられている。ｐチャネルトランジス
タ２４１のソースには電源電圧＋Ｖｃｃが与えられ、そ
のドレインはｎチャネルトランジスタ２４２のドレイン
に接続されるとともに、センスアンプ２５１に接続され
ている。−ΔＶは０＜｜−ΔＶ｜＜｜Ｖｔｈ（２２１）
｜の間の電位、たとえば−０．５Ｖ程度に選ばれてい
る。ΔＶを調節する方法としては、 トランジスタ７５９，７５８のしきい値を変える。 インバータ７５５に供給される電源電圧を下げ、出
力振幅を小さくする。 トランジスタ７５９，７５８と直列にさらにトラン
ジスタを接続する。 などが考えられる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６２
【補正方法】変更
【補正内容】
【００６２】図１８は図１６に示した実施例の動作を説
明するためのタイムチャートである。ノーマルモード時
には、図１８（Ａ）の（ｂ）に示すように、モード検出
回路５の検出信号φT が「Ｌ」レベルになっているた
め、ｎチャネルトランジスタ２３１がオンし、ｎチャネ
ルトランジスタ２３２がオフとなっている。このため
「Ｈ」レベルのセンスアンプ駆動信号φS がｎチャネル
トランジスタ２４２のゲートに与えられると、このｎチ
ャネルトランジスタ２４２が導通し、センスアンプ２５
１には図１８（Ａ）の（ｄ）に示すようにＶｓｓの電位
Ｓ2 Ｎが与えられる。このため、ビット線ＢＬｉ，／Ｂ
Ｌｉのどちらかがセンスアンプにより図１８（Ａ）の
（ｅ）に示すように、１／２ＶｃｃからＶｓｓに引下げ
られる。
明するためのタイムチャートである。ノーマルモード時
には、図１８（Ａ）の（ｂ）に示すように、モード検出
回路５の検出信号φT が「Ｌ」レベルになっているた
め、ｎチャネルトランジスタ２３１がオンし、ｎチャネ
ルトランジスタ２３２がオフとなっている。このため
「Ｈ」レベルのセンスアンプ駆動信号φS がｎチャネル
トランジスタ２４２のゲートに与えられると、このｎチ
ャネルトランジスタ２４２が導通し、センスアンプ２５
１には図１８（Ａ）の（ｄ）に示すようにＶｓｓの電位
Ｓ2 Ｎが与えられる。このため、ビット線ＢＬｉ，／Ｂ
Ｌｉのどちらかがセンスアンプにより図１８（Ａ）の
（ｅ）に示すように、１／２ＶｃｃからＶｓｓに引下げ
られる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】一方、ディスターブリフレッシュモードに
なると、モード検出回路５の検出信号が「Ｈ」レベルに
なるため、負電位発生回路７５から−ΔＶの電位が発生
し、「Ｈ」レベルのモード検出信号φT に応じて、ｎチ
ャネルトランジスタ２３２が導通し、センスアンプ駆動
信号φS に応じてｎチャネルトランジスタ２４２も導通
するため、センスアンプ２５１には図１８（Ｂ）の
（ｄ）に示すように−ΔＶの負電位が与えられる。この
ため、ビット線ＢＬｉ，／ＢＬｉのどちらかが図１８
（Ｂ）の（ｅ）に示すように、１／２Ｖｃｃから−ΔＶ
となり、設計値よりしきい値の低いメモリトランジスタ
が導通もしくは導通しないまでもサブスレッショルドリ
ークが正常なしきい値のトランジスタよりもサブスレッ
ショルドリーク電流が格段に大きくなるので記憶してい
た「Ｈ」データが損なわれる。
なると、モード検出回路５の検出信号が「Ｈ」レベルに
なるため、負電位発生回路７５から−ΔＶの電位が発生
し、「Ｈ」レベルのモード検出信号φT に応じて、ｎチ
ャネルトランジスタ２３２が導通し、センスアンプ駆動
信号φS に応じてｎチャネルトランジスタ２４２も導通
するため、センスアンプ２５１には図１８（Ｂ）の
（ｄ）に示すように−ΔＶの負電位が与えられる。この
ため、ビット線ＢＬｉ，／ＢＬｉのどちらかが図１８
（Ｂ）の（ｅ）に示すように、１／２Ｖｃｃから−ΔＶ
となり、設計値よりしきい値の低いメモリトランジスタ
が導通もしくは導通しないまでもサブスレッショルドリ
ークが正常なしきい値のトランジスタよりもサブスレッ
ショルドリーク電流が格段に大きくなるので記憶してい
た「Ｈ」データが損なわれる。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正内容】
【図９】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
Claims (11)
- 【請求項１】 複数のワード線と、各ワード線と交差す
る複数のビット線と、それぞれが前記複数のワード線の
うちの１本と前記複数のビット線のうちの１本とに接続
される複数のメモリセルトランジスタとを含み、前記複
数のメモリセルトランジスタのうち、予め定めるしきい
値電圧よりも低いしきい値電圧のメモリセルトランジス
タをテストモードで判別するためのテスト回路を内蔵し
た半導体記憶装置であって、 前記テストモードを検出するためのテストモード検出手
段、および前記テストモード検出手段によってテストモ
ードが検出されたことに応じて、前記複数のメモリセル
トランジスタのうち、予め定める行のメモリセルトラン
ジスタを一括的に活性化するための活性化手段を備え
た、半導体記憶装置。 - 【請求項２】 前記活性化手段は、１行おきのメモリセ
ルトランジスタを一括的に活性化することを特徴とす
る、請求項１の半導体記憶装置。 - 【請求項３】 前記活性化手段は、数行おきのメモリセ
ルトランジスタを一括的に活性化することを特徴とす
る、請求項１の半導体記憶装置。 - 【請求項４】 複数のワード線と、各ワード線と交差す
る複数ビット線と、それぞれが前記複数のワード線のう
ちの１本と前記複数のビット線のうちの１本とに接続さ
れかつ複数のブロックに分割された複数のメモリセルト
ランジスタとを含み、前記複数のメモリトランジスタの
うち、予め定められるしきい値よりも低いしきい値電圧
のメモリセルトランジスタをテストモードで判別するた
めのテスト回路を内蔵した半導体記憶装置であって、 前記テストモードを検出するためのテストモード検出手
段、および前記複数のメモリセルトランジスタのいずれ
かにデータを書込みまたは書込んだデータを読出すため
の書込／読出モードにおいて、前記複数のブロックのう
ちの指定されたブロックを選択し、前記テストモード検
出手段によってテストモードが検出されたことに応じ
て、前記複数のブロックと一括的に選択するブロック選
択手段、および前記一括的に選択された複数のブロック
の複数のメモリセルトランジスタのうち、予め定められ
る行のメモリセルトランジスタを一括的に活性化するた
めの活性化手段を備えた、半導体記憶装置。 - 【請求項５】 前記活性化手段は、１行おきのメモリト
ランジスタを一括的に活性化することを特徴とする、請
求項４の半導体記憶装置。 - 【請求項６】 前記活性化手段は、数行おきのメモリセ
ルトランジスタを一括的に活性化することを特徴とす
る、請求項４の半導体記憶装置。 - 【請求項７】 複数のワード線と、各ワード線と交差す
る複数のビット線と、それぞれが前記複数のワード線の
うちの１本と前記複数のビット線のうちの１本とに接続
される複数のメモリセルトランジスタとを含み、前記複
数のメモリセルトランジスタのうち、予め定めるしきい
値電圧よりも低いしきい値電圧のメモリセルトランジス
タをテストモードで判別するためのテスト回路を内蔵し
た半導体記憶装置であって、 前記テストモードを検出するためのテストモード検出手
段、および前記テストモード検出手段によってテストモ
ードが検出されたことに応じて、前記ワード線にその電
位を上昇させるために振幅が変化する微小信号を与える
ための微小信号発生手段を備えた、半導体記憶装置。 - 【請求項８】 さらに、前記ワード線を駆動するための
ワード線駆動手段を含み、 前記微小信号発生手段は、 繰返しパルス信号を発生するパルス信号発生手段、およ
び前記パルス信号発生手段によって発生されたパルス信
号を前記ワード線駆動手段に伝達する容量を備えた、請
求項７の半導体記憶装置。 - 【請求項９】 複数のワード線と、各ワード線と交差す
る複数のビット線と、それぞれが前記複数のワード線の
うちの１本と前記複数のビット線のうちの１本とに接続
される複数のメモリセルトランジスタとを含み、前記複
数のメモリセルトランジスタのうち、予め定めるしきい
値電圧よりも低いしきい値電圧のメモリセルトランジス
タをテストモードで判別するためのテスト回路を内蔵し
た半導体記憶装置であって、 前記複数のワード線と平行して設けられ、前記複数のビ
ット線と交差しかつ各ビット線と寄生容量で結合される
テスト用ワード線、 前記テストモードを検出するためのテストモード検出手
段、および前記テストモード検出手段によってテストモ
ードが検出されたことに応じて、前記テスト用ワード線
にその電位を上昇させるための振幅が変化する微小信号
を与えるための微小信号発生手段を備えた、半導体記憶
装置。 - 【請求項１０】 さらに、前記テスト用ワード線に交差
するビット線と、前記各メモリセルトランジスタに接続
される複数のビット線との間に接続され、前記複数のメ
モリセルトランジスタのいずれかにデータを書込みまた
は書込んだデータを読出すための書込／読出モードにお
いて非導通となり、前記テストモードに応じて導通する
スイッチング素子を含む、請求項９の半導体記憶装置。 - 【請求項１１】 複数のワード線と、各ワード線と交差
する複数のビット線と、それぞれが前記複数のワード線
のうちの１本と前記複数のビット線のうちの１本とに接
続される複数のメモリセルトランジスタと、前記複数の
ビット線に接続される複数のセンスアンプとを含み、前
記複数のメモリセルトランジスタのうち、予め定めるし
きい値電圧よりも低いしきい値電圧のメモリセルトラン
ジスタをテストモードで判別するためのテスト回路を内
蔵した半導体記憶装置であって、 前記テストモードを検出するためのテストモード検出手
段、および前記テストモード検出手段によってテストモ
ードが検出されたことに応じて、前記センスアンプに負
電位の駆動信号を与えて、前記しきい値電圧の低いメモ
リセルトランジスタを導通しやすくするための負電位信
号発生手段を備えた、半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24694293A JP3238806B2 (ja) | 1993-10-01 | 1993-10-01 | 半導体記憶装置 |
| KR1019940025163A KR0141432B1 (ko) | 1993-10-01 | 1994-09-30 | 반도체 기억장치 |
| US08/408,256 US5519659A (en) | 1993-10-01 | 1995-03-22 | Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test |
| US08/408,255 US5574691A (en) | 1993-10-01 | 1995-03-22 | Semiconductor memory device having circuit for activating predetermined rows of memory cells upon detection of disturb refresh test |
| US08/605,802 US5666317A (en) | 1993-10-01 | 1996-02-23 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24694293A JP3238806B2 (ja) | 1993-10-01 | 1993-10-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07105698A true JPH07105698A (ja) | 1995-04-21 |
| JP3238806B2 JP3238806B2 (ja) | 2001-12-17 |
Family
ID=17156039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24694293A Expired - Fee Related JP3238806B2 (ja) | 1993-10-01 | 1993-10-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3238806B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050097A (ja) * | 1996-05-28 | 1998-02-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| WO2004079745A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法 |
| KR100802059B1 (ko) * | 2006-09-06 | 2008-02-12 | 삼성전자주식회사 | 읽기 디스터브로 인한 배드 블록의 생성을 억제할 수 있는메모리 시스템 및 그것의 동작 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273028A (ja) | 2006-03-31 | 2007-10-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1993
- 1993-10-01 JP JP24694293A patent/JP3238806B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1050097A (ja) * | 1996-05-28 | 1998-02-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| WO2004079745A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | 半導体メモリおよびダイナミックメモリセルの電荷蓄積方法 |
| KR100802059B1 (ko) * | 2006-09-06 | 2008-02-12 | 삼성전자주식회사 | 읽기 디스터브로 인한 배드 블록의 생성을 억제할 수 있는메모리 시스템 및 그것의 동작 방법 |
| US7826263B2 (en) | 2006-09-06 | 2010-11-02 | Samsung Electronics Co., Ltd. | Memory system including flash memory and method of operating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3238806B2 (ja) | 2001-12-17 |
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