JPH09129000A - Ｄｒａｍ信号マージン試験方法 - Google Patents
Ｄｒａｍ信号マージン試験方法Info
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- JPH09129000A JPH09129000A JP8239549A JP23954996A JPH09129000A JP H09129000 A JPH09129000 A JP H09129000A JP 8239549 A JP8239549 A JP 8239549A JP 23954996 A JP23954996 A JP 23954996A JP H09129000 A JPH09129000 A JP H09129000A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】 （修正有）
【課題】ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）のセル信号マージンを決定するための試験
方法を提供する。 【解決手段】ビット線対は一対の高抵抗バス・ゲートを
介してセンス増幅器に結合しており、読取りの間、ビッ
ト線対に蓄えられた電荷と共に、センス増幅器に対する
高抵抗受動負荷として作用する。制御回路は、選択的に
ビット線等化をオン，オフすると同時に、等化電圧をセ
ンス増幅器および能動センス増幅器負荷に送る。そのセ
ット後、低抵抗カラム選択パス・ゲートを通じてセンス
増幅器が局部データ線（ＬＤＬ）に接続する。センス増
幅器は、接続したＬＤＬ対のうちの一つを放電させる。
従って、データはセンス増幅器から第二の増幅器に送ら
れ、チップから離れる。制御回路は、能動センス増幅器
負荷をイネーブルさせてセンス増幅器を最大値にする。
さらに、制御回路は等化電圧を用いてセンス増幅器を使
用禁止にするので、セル信号マージンは新規な方法で試
験される。
（ＤＲＡＭ）のセル信号マージンを決定するための試験
方法を提供する。 【解決手段】ビット線対は一対の高抵抗バス・ゲートを
介してセンス増幅器に結合しており、読取りの間、ビッ
ト線対に蓄えられた電荷と共に、センス増幅器に対する
高抵抗受動負荷として作用する。制御回路は、選択的に
ビット線等化をオン，オフすると同時に、等化電圧をセ
ンス増幅器および能動センス増幅器負荷に送る。そのセ
ット後、低抵抗カラム選択パス・ゲートを通じてセンス
増幅器が局部データ線（ＬＤＬ）に接続する。センス増
幅器は、接続したＬＤＬ対のうちの一つを放電させる。
従って、データはセンス増幅器から第二の増幅器に送ら
れ、チップから離れる。制御回路は、能動センス増幅器
負荷をイネーブルさせてセンス増幅器を最大値にする。
さらに、制御回路は等化電圧を用いてセンス増幅器を使
用禁止にするので、セル信号マージンは新規な方法で試
験される。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体メモ
リ関するもので、特に半導体メモリを試験するための方
法に関する。
リ関するもので、特に半導体メモリを試験するための方
法に関する。
【０００２】
【従来の技術】メモリ・セルの欠損およびメモリ・アレ
イの欠損は、数多くの原因によるもので、その結果、多
くの使用注意書き（signatures）が必要となる。隔離し
たセルの欠損が一つだけであったとしても、その欠損は
アレイ全体に広がりうる。非常に多くの場合、同一領域
にある複数のセルに破損が生ずる。複数のセルに破損が
生じた場合、これらの破損はワード線欠損（すなわち、
同一ワード線アドレスでセルが欠損）、ビット（または
カラム）線欠損（すなわち、同一ビット・アドレスでセ
ルが欠損）、または両方として特徴づけられよう。これ
らの複数のセルの欠損原因は多様である。したがって、
欠損セルをつきとめるためにメモリ・アレイが広範囲に
わたって試験される。
イの欠損は、数多くの原因によるもので、その結果、多
くの使用注意書き（signatures）が必要となる。隔離し
たセルの欠損が一つだけであったとしても、その欠損は
アレイ全体に広がりうる。非常に多くの場合、同一領域
にある複数のセルに破損が生ずる。複数のセルに破損が
生じた場合、これらの破損はワード線欠損（すなわち、
同一ワード線アドレスでセルが欠損）、ビット（または
カラム）線欠損（すなわち、同一ビット・アドレスでセ
ルが欠損）、または両方として特徴づけられよう。これ
らの複数のセルの欠損原因は多様である。したがって、
欠損セルをつきとめるためにメモリ・アレイが広範囲に
わたって試験される。
【０００３】図１は、従来の１６Ｍｂの広域入力／出力
（Ｉ／Ｏ）ＤＲＡＭチップを示す模式図である。このチ
ップ１００は、２本の冗長ビット線（ＲＢＬ）１２０お
よび１０４によって構成され、各サブアレイ１０６に予
備カラムが２つ与えられる。各サブアレイ１０６は２n
対（一般にｎは５から８）のビット線（ＢＬ）対１０８
と一つ以上の冗長ビット線対（この実施例では２対）と
が含まれる。以下に用いられるように、ビット線につい
ての記載は相補的な対からなる線について言及してい
る。サブアレイ１０６の各々はサブアレイ・ブロック１
１０の部分をなす。サブアレイ・ブロック１１０のすべ
てを一括して全体のＲＡＭアレイが形成される。したが
って、例えば１６ＭｂのＲＡＭはそれぞれが１Ｍｂであ
る１６個のサブアレイ・ブロック１１０を有する。ブロ
ック・サイズ、サブアレイ・サイズ、およびブロック１
１０あたりのサブアレイ１０６の数は相互に関連したも
ので、性能および設計目的にもとづいて選択される。
（Ｉ／Ｏ）ＤＲＡＭチップを示す模式図である。このチ
ップ１００は、２本の冗長ビット線（ＲＢＬ）１２０お
よび１０４によって構成され、各サブアレイ１０６に予
備カラムが２つ与えられる。各サブアレイ１０６は２n
対（一般にｎは５から８）のビット線（ＢＬ）対１０８
と一つ以上の冗長ビット線対（この実施例では２対）と
が含まれる。以下に用いられるように、ビット線につい
ての記載は相補的な対からなる線について言及してい
る。サブアレイ１０６の各々はサブアレイ・ブロック１
１０の部分をなす。サブアレイ・ブロック１１０のすべ
てを一括して全体のＲＡＭアレイが形成される。したが
って、例えば１６ＭｂのＲＡＭはそれぞれが１Ｍｂであ
る１６個のサブアレイ・ブロック１１０を有する。ブロ
ック・サイズ、サブアレイ・サイズ、およびブロック１
１０あたりのサブアレイ１０６の数は相互に関連したも
ので、性能および設計目的にもとづいて選択される。
【０００４】一本のワード線１１２が選択されてハイ
（ＨＩＧＨ）になると、サブアレイ・ブロック１１０が
アクセス（読み取り、あるいは書き込み）される。アク
セスされたセルからデータが同時にビット線１０８と冗
長ビット線１０２および１０４とに供給される。所定の
最小遅延、すなわち予備カラムがアドレスされるかどう
かを冗長デコーダが決定するのに十分な遅延がなされた
後に、一本の単一ビット線１０８または冗長ビット線１
０２、１０４が各サブアレイ１０６において選択され
る。各サブアレイでは、選択されたビット線１０８また
は冗長ビット線１１０２、１０４が局所データ線（ＬＤ
Ｌ）１１４に結合する。ＬＤＬ１１４は主データ線（Ｍ
ＤＬ）１１６に結合する。ＭＤＬ１１６は各サブアレイ
・ブロック１１０において対応するサブアレイ１０６に
結合する。データはＭＤＬ１１６上でサブアレイ１０６
とＩ／Ｏチップとの間を移動する。
（ＨＩＧＨ）になると、サブアレイ・ブロック１１０が
アクセス（読み取り、あるいは書き込み）される。アク
セスされたセルからデータが同時にビット線１０８と冗
長ビット線１０２および１０４とに供給される。所定の
最小遅延、すなわち予備カラムがアドレスされるかどう
かを冗長デコーダが決定するのに十分な遅延がなされた
後に、一本の単一ビット線１０８または冗長ビット線１
０２、１０４が各サブアレイ１０６において選択され
る。各サブアレイでは、選択されたビット線１０８また
は冗長ビット線１１０２、１０４が局所データ線（ＬＤ
Ｌ）１１４に結合する。ＬＤＬ１１４は主データ線（Ｍ
ＤＬ）１１６に結合する。ＭＤＬ１１６は各サブアレイ
・ブロック１１０において対応するサブアレイ１０６に
結合する。データはＭＤＬ１１６上でサブアレイ１０６
とＩ／Ｏチップとの間を移動する。
【０００５】図２は、サブアレイ１０６のビット線１０
８をトランジスタ・レベルでもって表した断面回路図で
ある。隣接するワード線１１２、１１８に接続したセル
１２０、１２２もまた、各ビット線対の対向する線１２
４、１２６に接続している。したがって、ワード線１１
２の片方（例えば、偶数のアドレスを持つワード線）
は、ビット線対の一線１２４上のセル１２０を選択す
る。ワード線１１２の残りの片方（奇数のアドレスを持
つワード線）は、ビット線対の他の線１２６上のセル１
２２を選択する。各セルの記憶キャパシタ（ＣS）１２
８は、一般にトレンチ・キャパシタまたはアレイ密度用
の積重ね構造である。また、各ビット線１２４、１２６
は本質的にキャパシタンス（ＣBL）が等しい。
８をトランジスタ・レベルでもって表した断面回路図で
ある。隣接するワード線１１２、１１８に接続したセル
１２０、１２２もまた、各ビット線対の対向する線１２
４、１２６に接続している。したがって、ワード線１１
２の片方（例えば、偶数のアドレスを持つワード線）
は、ビット線対の一線１２４上のセル１２０を選択す
る。ワード線１１２の残りの片方（奇数のアドレスを持
つワード線）は、ビット線対の他の線１２６上のセル１
２２を選択する。各セルの記憶キャパシタ（ＣS）１２
８は、一般にトレンチ・キャパシタまたはアレイ密度用
の積重ね構造である。また、各ビット線１２４、１２６
は本質的にキャパシタンス（ＣBL）が等しい。
【０００６】当業者に知られているように、ＦＥＴが通
す最大電圧は、ＦＥＴの開閉または閾値電流（Ｖt）、
すなわち記憶キャパシタ１２８、１３８電圧ＶS＝ＶGS
−ＶTである。ビット線信号の大きさは、ＣS＊ＶS／
（ＣS＋ＣBL）である。書込み中において、ビット線１
２４、１２６（ＣＢＬ)が供給電圧値Vdd（Ｖhともい
う）であり、かつワード線１１２、１１８もＶddである
場合、ＶS＝Ｖdd−ＶT となる。標準的には、セルの読
取りに先だってビット線を既知の電圧、例えばＶdd／２
でもって前置に帯電する。したがって、ビット線信号V
SIG＝ＣS（ＶS−Ｖdd／２）／（ＣS＋ＣBL）である。Ｖ
S＝Ｖdd−ＶTまたは０により、ＶSIG＝ＣS（Ｖd d／２−
ＶT）／（Ｃs＋ＣBL）またはＶSIG＝−ＣS（Ｖdd／２）
／（ＣS＋ＣBL）のいずれかとなる。このように、ビッ
ト線信号ＶSIGを極大化するために、書込み中にワード
線１１２、１１８を通常少なくともＶdd＋ＶTへ増強
し、それによってＶS＝Ｖddをセルに書込む。ＶPPと呼
ばれるこの増強の度合いは、ＶPP＝Ｖd d＋ＶT， ＶSIG
＝±ＣS（Ｖdd／２）／（ＣS+ＣBL）となり、通常はチ
ップ上で生ずる。
す最大電圧は、ＦＥＴの開閉または閾値電流（Ｖt）、
すなわち記憶キャパシタ１２８、１３８電圧ＶS＝ＶGS
−ＶTである。ビット線信号の大きさは、ＣS＊ＶS／
（ＣS＋ＣBL）である。書込み中において、ビット線１
２４、１２６（ＣＢＬ)が供給電圧値Vdd（Ｖhともい
う）であり、かつワード線１１２、１１８もＶddである
場合、ＶS＝Ｖdd−ＶT となる。標準的には、セルの読
取りに先だってビット線を既知の電圧、例えばＶdd／２
でもって前置に帯電する。したがって、ビット線信号V
SIG＝ＣS（ＶS−Ｖdd／２）／（ＣS＋ＣBL）である。Ｖ
S＝Ｖdd−ＶTまたは０により、ＶSIG＝ＣS（Ｖd d／２−
ＶT）／（Ｃs＋ＣBL）またはＶSIG＝−ＣS（Ｖdd／２）
／（ＣS＋ＣBL）のいずれかとなる。このように、ビッ
ト線信号ＶSIGを極大化するために、書込み中にワード
線１１２、１１８を通常少なくともＶdd＋ＶTへ増強
し、それによってＶS＝Ｖddをセルに書込む。ＶPPと呼
ばれるこの増強の度合いは、ＶPP＝Ｖd d＋ＶT， ＶSIG
＝±ＣS（Ｖdd／２）／（ＣS+ＣBL）となり、通常はチ
ップ上で生ずる。
【０００７】図２の回路は、図３のタイミング図にもと
づいて動作する。 セルの記憶キャパシタ１２８、１３
８を帯電することによって、いずれかのセル１２０、１
２２に"１"を格納する。セル１２０または１２２を選択
するのに先だって、上記アレイは定常状態待機中または
前置帯電状態に置かれる。ビット線対１２４、１２６に
印加される電圧をＶdd／２に引き上げ、等化トランジス
タによって等しくする。なぜなら、それのゲート１３２
上の等化信号ＥＱがＨＩＧＨである。ワード線（ＷＬ）
１１２、１１８およびカラム・セレクト（ＣＳＬ）線１
３６は待機中ロウ（ＬＯＷ）に保たれる。従来のＲＡＭ
では、各ワード線が単純かつ再セット可能なラッチ（図
示せず）によってＬＯＷにクランプされる（ＨＩＧＨに
駆動されるにもかかわらず）。
づいて動作する。 セルの記憶キャパシタ１２８、１３
８を帯電することによって、いずれかのセル１２０、１
２２に"１"を格納する。セル１２０または１２２を選択
するのに先だって、上記アレイは定常状態待機中または
前置帯電状態に置かれる。ビット線対１２４、１２６に
印加される電圧をＶdd／２に引き上げ、等化トランジス
タによって等しくする。なぜなら、それのゲート１３２
上の等化信号ＥＱがＨＩＧＨである。ワード線（ＷＬ）
１１２、１１８およびカラム・セレクト（ＣＳＬ）線１
３６は待機中ロウ（ＬＯＷ）に保たれる。従来のＲＡＭ
では、各ワード線が単純かつ再セット可能なラッチ（図
示せず）によってＬＯＷにクランプされる（ＨＩＧＨに
駆動されるにもかかわらず）。
【０００８】チップの行アドレス・ストローブ信号（Ｒ
ＡＳ）がアサートされると、アレイがアクセスされるこ
とを示す。ＥＱがＬＯＷになると、ビット線対が互いか
ら、およびＶｄｄ／２前置帯電源から絶縁され、Ｖdd／
２において上記対の各々の線がフローティングする。選
択されたワード線１１２（または１１８）をＨＩＧＨに
する。上記セルのアクセス・ゲート１３０は選択された
ワード線１１２上の各セル１２０においてターン・オン
され、アクセスされたセルの保存キャパシタ１２８をビ
ット線対１２４に結合させる。したがって、保存キャパ
シタ１２８と線１２４との間で電荷が移動する場合、Ｖ
SIGが生ずる。ビット線対の線１２４、１２６の別の線
１２６は、前置帯電電圧レベルＶdd／２にあり、センス
増幅器１４０の基準電圧として働く。
ＡＳ）がアサートされると、アレイがアクセスされるこ
とを示す。ＥＱがＬＯＷになると、ビット線対が互いか
ら、およびＶｄｄ／２前置帯電源から絶縁され、Ｖdd／
２において上記対の各々の線がフローティングする。選
択されたワード線１１２（または１１８）をＨＩＧＨに
する。上記セルのアクセス・ゲート１３０は選択された
ワード線１１２上の各セル１２０においてターン・オン
され、アクセスされたセルの保存キャパシタ１２８をビ
ット線対１２４に結合させる。したがって、保存キャパ
シタ１２８と線１２４との間で電荷が移動する場合、Ｖ
SIGが生ずる。ビット線対の線１２４、１２６の別の線
１２６は、前置帯電電圧レベルＶdd／２にあり、センス
増幅器１４０の基準電圧として働く。
【０００９】一般に、ビット線のキャパシタンスは、Ｖ
ddよりも少なくとも一桁小さな値にある。このように、
ＶSIGはＶddよりも少なくとも一桁小さな値に常にあ
る。ビット線１２４と格納キャパシタ１２８との間の電
荷移動を最大にさせるために、ワード線１１２はＶpp≧
Ｖdd＋Ｖtに増大される。したがって、上記対の一つの
線（１２４または１２６）は、Ｖdd／２のままであり、
一方他のもの（１２６または１２４）は駆動されてＶdd
／２＋ＶSIG＝（Ｖdd／２）（１±ＣS）／（ＣS＋
ＣBL）となる。
ddよりも少なくとも一桁小さな値にある。このように、
ＶSIGはＶddよりも少なくとも一桁小さな値に常にあ
る。ビット線１２４と格納キャパシタ１２８との間の電
荷移動を最大にさせるために、ワード線１１２はＶpp≧
Ｖdd＋Ｖtに増大される。したがって、上記対の一つの
線（１２４または１２６）は、Ｖdd／２のままであり、
一方他のもの（１２６または１２４）は駆動されてＶdd
／２＋ＶSIG＝（Ｖdd／２）（１±ＣS）／（ＣS＋
ＣBL）となる。
【００１０】
【数１】ＳＡＥは以降ＳＡＥバーと記載する。なお同様
に、ＢＬをＢＬバー、ＲＡＳをＲＡＳバーと記載する。
に、ＢＬをＢＬバー、ＲＡＳをＲＡＳバーと記載する。
【００１１】ＶSIGを生ずるのに十分な遅延の後、すな
わちＶSをビット線に移すのに十分な遅延の後に、セン
ス増幅器イネーブル（ＳＡＥ）線１４２をハイ（ＨＩＧ
Ｈ）とすることにより、かつ次いでその逆（ＳＡＥバ
ー）１４４をＬＯＷにすることによって、センス増幅器
１４０をセットする。このセンス増幅器によってＶSIG
が増幅され、かつビット線対１２４、１２６上で再駆動
されるとともに、セル１２０に格納されたデータにもと
づいてビット線対１２４、１２６をＨＩＧＨ/ＬＯＷま
たはＬＯＷ/ＨＩＧＨにする。同時に、ビット線対を再
駆動することによって、センス増幅器は選択されたセル
１２０へ読み出しデータを書き込み戻す。ビット線対１
２４、１２６のすべてがいったん再駆動されると、カラ
ムiに関わるカラム・デコーダを起動するためのカラム
選択信号（ＣＳＬ）が生じる。このように、ＣＳＬ１４
６をＨＩＧＨにすることによって、選択されたカラムｉ
のビット線対１２４、１２６をパス・ゲート１５２、１
５４を介してＬＤＬ１４８、１５０に接続することによ
って、アクセスされた各サブアレイ１０６のカラムｉを
選択する。
わちＶSをビット線に移すのに十分な遅延の後に、セン
ス増幅器イネーブル（ＳＡＥ）線１４２をハイ（ＨＩＧ
Ｈ）とすることにより、かつ次いでその逆（ＳＡＥバ
ー）１４４をＬＯＷにすることによって、センス増幅器
１４０をセットする。このセンス増幅器によってＶSIG
が増幅され、かつビット線対１２４、１２６上で再駆動
されるとともに、セル１２０に格納されたデータにもと
づいてビット線対１２４、１２６をＨＩＧＨ/ＬＯＷま
たはＬＯＷ/ＨＩＧＨにする。同時に、ビット線対を再
駆動することによって、センス増幅器は選択されたセル
１２０へ読み出しデータを書き込み戻す。ビット線対１
２４、１２６のすべてがいったん再駆動されると、カラ
ムiに関わるカラム・デコーダを起動するためのカラム
選択信号（ＣＳＬ）が生じる。このように、ＣＳＬ１４
６をＨＩＧＨにすることによって、選択されたカラムｉ
のビット線対１２４、１２６をパス・ゲート１５２、１
５４を介してＬＤＬ１４８、１５０に接続することによ
って、アクセスされた各サブアレイ１０６のカラムｉを
選択する。
【００１２】 不適当な（セル）信号マ
ージンがセルに障害が生ずる一つの原因となる。理想的
な動作条件下では全てのセルが初期製造試験で良好な結
果を示す。しかし、いくつかのセルでは書き込みに際し
て電荷が十分に保存されなかったり、あるいは十分に保
持することができない（微弱（weak）”１”として知ら
れている）。または、ＣＳが完全に放電されない（微
弱”０”として知られている）。理想的な動作条件以外
では、これらのセルは、該セルに書き込みされているデ
ータをムラ無く反映させることができない。そのような
欠点を持つセルは試験条件下では許容されるとしても、
システム・メモリで使用される場合に断続的に障害が生
ずる。したがって、試験に際してそのようなセル（マー
ジン格納データ）を持つセルを特定することが重要であ
る。
ージンがセルに障害が生ずる一つの原因となる。理想的
な動作条件下では全てのセルが初期製造試験で良好な結
果を示す。しかし、いくつかのセルでは書き込みに際し
て電荷が十分に保存されなかったり、あるいは十分に保
持することができない（微弱（weak）”１”として知ら
れている）。または、ＣＳが完全に放電されない（微
弱”０”として知られている）。理想的な動作条件以外
では、これらのセルは、該セルに書き込みされているデ
ータをムラ無く反映させることができない。そのような
欠点を持つセルは試験条件下では許容されるとしても、
システム・メモリで使用される場合に断続的に障害が生
ずる。したがって、試験に際してそのようなセル（マー
ジン格納データ）を持つセルを特定することが重要であ
る。
【００１３】図４は、セル信号マージンが従来の方法で
試験されるビット線対１２４、１２６を示すものであ
る。この従来の試験方法では、ビット線前置帯電電圧Ｖ
PREが変化する。図２に関わる記載にあるように、ΦEQ
は復元中はＨＩＧＨであり、一方読み取り中はＬＯＷに
ある。前置帯電ＦＥＴ１５６、１５８はＶPREとビット
線１２６、１２４との間をそれぞれ接続する。通常の動
作条件下では、ＶPREはＶdd／２にセットされる。しか
し、試験中では、ＶSIGを減少させるためにＶPREを故意
に変化させるとともに、センス増幅器のＶPRFの基準電
圧を変える。ＶPREがＶdd／２から変わるので、ＶSIG＝
ＣS（ＶSーＶPRE）／（ＣS＋ＣBL）となる。したがっ
て、例えば、ＶPREがＶdd／２よりも低くなった場合、
０データ信号が減少するのでＶPREと０Ｖとの差が減少
する。
試験されるビット線対１２４、１２６を示すものであ
る。この従来の試験方法では、ビット線前置帯電電圧Ｖ
PREが変化する。図２に関わる記載にあるように、ΦEQ
は復元中はＨＩＧＨであり、一方読み取り中はＬＯＷに
ある。前置帯電ＦＥＴ１５６、１５８はＶPREとビット
線１２６、１２４との間をそれぞれ接続する。通常の動
作条件下では、ＶPREはＶdd／２にセットされる。しか
し、試験中では、ＶSIGを減少させるためにＶPREを故意
に変化させるとともに、センス増幅器のＶPRFの基準電
圧を変える。ＶPREがＶdd／２から変わるので、ＶSIG＝
ＣS（ＶSーＶPRE）／（ＣS＋ＣBL）となる。したがっ
て、例えば、ＶPREがＶdd／２よりも低くなった場合、
０データ信号が減少するのでＶPREと０Ｖとの差が減少
する。
【００１４】しかし、ＶPREの増加または低下は、信号
マージンにかかわりなくセンス増幅器１４０の動作に悪
影響を及ぼす。例えば、ＶPRE＜ＶTNである場合、そし
てセンス増幅器をセットするためにＳＡＥがＨＩＧＨに
なった場合に、センス増幅器に相互連結したＮＦＥＴの
どれもがターン・オンされない。したがって、読み取り
は著しく遅い相互連結ＰＦＥＴを経由する。このように
従来のＲＡＭでは、センス増幅器を正常に機能させるた
めに、ＶPREがＶTNよりも低くなることはできない。さ
らに、ＶSIGはＶPREに依存しているため、Ｖdd／２から
ＶPREへの顕著な変化にょってＶSIGが発生するのに要す
る時間が変わる。この時間が変わることによって、試験
障害が不十分な信号マージンによるものかどうかを決定
するのが困難となり、したがって、また現実の、または
代わりの、信号発生にとって適当な時間が与えられない
結果、障害が生ずる。
マージンにかかわりなくセンス増幅器１４０の動作に悪
影響を及ぼす。例えば、ＶPRE＜ＶTNである場合、そし
てセンス増幅器をセットするためにＳＡＥがＨＩＧＨに
なった場合に、センス増幅器に相互連結したＮＦＥＴの
どれもがターン・オンされない。したがって、読み取り
は著しく遅い相互連結ＰＦＥＴを経由する。このように
従来のＲＡＭでは、センス増幅器を正常に機能させるた
めに、ＶPREがＶTNよりも低くなることはできない。さ
らに、ＶSIGはＶPREに依存しているため、Ｖdd／２から
ＶPREへの顕著な変化にょってＶSIGが発生するのに要す
る時間が変わる。この時間が変わることによって、試験
障害が不十分な信号マージンによるものかどうかを決定
するのが困難となり、したがって、また現実の、または
代わりの、信号発生にとって適当な時間が与えられない
結果、障害が生ずる。
【００１５】従来の他の信号マージン試験方法では、基
準セル用あるいは固有の試験回路用として追加のチップ
空間を必要とした。さらに、これらの他の従来の信号マ
ージン試験方法はたいへん信頼性にも欠けるものであっ
た。
準セル用あるいは固有の試験回路用として追加のチップ
空間を必要とした。さらに、これらの他の従来の信号マ
ージン試験方法はたいへん信頼性にも欠けるものであっ
た。
【００１６】
【発明が解決しようとする課題】本発明の第１の目的
は、半導体メモリ試験に要する時間を少なくすることで
ある。本発明の第２の目的は、半導体メモリ試験を簡素
化することである。本発明の第３の目的は、欠損した半
導体メモリ・チップを識別するのに要する時間を少なく
することである。本発明の第４の目的は、初期半導体メ
モリ・チップ試験スクリーニングを簡素化することであ
る。本発明の第５の目的は、ＲＡＭ信号試験の精度を高
めることである。本発明の第６の目的は、信号試験に割
り当てられるＲＡＭチップの領域を少なくすることであ
る。本発明の第７の目的は、ＲＡＭセル信号マージン試
験の際に試験により引き起こされるノイズを少なくする
ことである。
は、半導体メモリ試験に要する時間を少なくすることで
ある。本発明の第２の目的は、半導体メモリ試験を簡素
化することである。本発明の第３の目的は、欠損した半
導体メモリ・チップを識別するのに要する時間を少なく
することである。本発明の第４の目的は、初期半導体メ
モリ・チップ試験スクリーニングを簡素化することであ
る。本発明の第５の目的は、ＲＡＭ信号試験の精度を高
めることである。本発明の第６の目的は、信号試験に割
り当てられるＲＡＭチップの領域を少なくすることであ
る。本発明の第７の目的は、ＲＡＭセル信号マージン試
験の際に試験により引き起こされるノイズを少なくする
ことである。
【００１７】
【課題を解決するための手段】本願は以上のような課題
を解決すべく、以下の構成を有するものである。すなわ
ち、本発明の好ましい実施形態によれば、制御回路はセ
ンス増幅器を不能にするために等化電圧を用いる。した
がって、セル信号マージンは新規な方法で試験される。
従来の信号マージン試験のようにセンス増幅器の基準電
圧を変えるのではなく、セル信号ＶSを変えることによ
ってセル信号マージンを試験する。高い信号マージンお
よび低い信号マージンの両方を定めるために、ＶSが選
択される。ビット線対は高抵抗パス・ゲートを介してセ
ンス増幅器に結合される。読み出し中、高抵抗パス・ゲ
ートがビット線対に格納された電荷と一緒に、センス増
幅器用の高抵抗受動負荷として、効果的に作動する。等
化電圧またはセット電圧がセンス増幅器および能動セン
ス増幅器負荷に選択的に送られるのと同時に、制御回路
はビット線等化を選択的にスイッチ・オンおよびスイッ
チ・オフする。読み出しが行われた後、さらにセンス増
幅器は低抵抗カラム選択パス・ゲートを介してＬＤＬに
選択的に接続する。したがって、センス増幅器は接続さ
れたＬＤＬ対の一つをすばやく解放し、一方でビット線
電圧は本質的に変化しない。よって、データがセンス増
幅器から第２センス増幅器へ送られるとともに、チップ
から離れる。データがＬＤＬに送られた後、制御回路に
よって能動センス増幅器負荷がセンス増幅器をＨＩＧＨ
側から最大レベルにする。
を解決すべく、以下の構成を有するものである。すなわ
ち、本発明の好ましい実施形態によれば、制御回路はセ
ンス増幅器を不能にするために等化電圧を用いる。した
がって、セル信号マージンは新規な方法で試験される。
従来の信号マージン試験のようにセンス増幅器の基準電
圧を変えるのではなく、セル信号ＶSを変えることによ
ってセル信号マージンを試験する。高い信号マージンお
よび低い信号マージンの両方を定めるために、ＶSが選
択される。ビット線対は高抵抗パス・ゲートを介してセ
ンス増幅器に結合される。読み出し中、高抵抗パス・ゲ
ートがビット線対に格納された電荷と一緒に、センス増
幅器用の高抵抗受動負荷として、効果的に作動する。等
化電圧またはセット電圧がセンス増幅器および能動セン
ス増幅器負荷に選択的に送られるのと同時に、制御回路
はビット線等化を選択的にスイッチ・オンおよびスイッ
チ・オフする。読み出しが行われた後、さらにセンス増
幅器は低抵抗カラム選択パス・ゲートを介してＬＤＬに
選択的に接続する。したがって、センス増幅器は接続さ
れたＬＤＬ対の一つをすばやく解放し、一方でビット線
電圧は本質的に変化しない。よって、データがセンス増
幅器から第２センス増幅器へ送られるとともに、チップ
から離れる。データがＬＤＬに送られた後、制御回路に
よって能動センス増幅器負荷がセンス増幅器をＨＩＧＨ
側から最大レベルにする。
【００１８】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）のセル信号マージンを決定方法は、
（ａ）複数のメモリ・セルに圧縮信号を書き込む工程
と、（ｂ）複数のメモリ・セルの各セルを読み出す工程
と、（ｃ）予想結果と読み出されたデータとを比較する
工程と、（ｄ）信号を圧縮し、読み出されたデータが予
想結果と異なるまで上記工程（ａ）〜（ｃ）を繰り返す
工程とを有する。圧縮信号を書き込む工程は、（i）複
数のワード線をＨＩＧＨに駆動する工程と、（ii）セン
ス増幅器イネーブルおよび複数のビット線を試験電圧レ
ベルにする工程と、（iii）ワード線をＬＯＷにする工
程とを有する。各セルからデータを読み出す工程は、
（i）選択されたワード線をＨＩＧＨに駆動する工程
と、（ii）ビット線上に信号が発生した後に、センス増
幅器をイネーブルとし、センス増幅器が信号に応じてセ
ットされる工程と、（iii）セットされたセンス増幅器
を選択的に局所データ線（ＬＤＬ）に結合させ、それに
よってＬＤＬ上にデータが駆動される工程と、（iv)デ
ータをセンス増幅器に保持させる工程とを有する。
リ（ＤＲＡＭ）のセル信号マージンを決定方法は、
（ａ）複数のメモリ・セルに圧縮信号を書き込む工程
と、（ｂ）複数のメモリ・セルの各セルを読み出す工程
と、（ｃ）予想結果と読み出されたデータとを比較する
工程と、（ｄ）信号を圧縮し、読み出されたデータが予
想結果と異なるまで上記工程（ａ）〜（ｃ）を繰り返す
工程とを有する。圧縮信号を書き込む工程は、（i）複
数のワード線をＨＩＧＨに駆動する工程と、（ii）セン
ス増幅器イネーブルおよび複数のビット線を試験電圧レ
ベルにする工程と、（iii）ワード線をＬＯＷにする工
程とを有する。各セルからデータを読み出す工程は、
（i）選択されたワード線をＨＩＧＨに駆動する工程
と、（ii）ビット線上に信号が発生した後に、センス増
幅器をイネーブルとし、センス増幅器が信号に応じてセ
ットされる工程と、（iii）セットされたセンス増幅器
を選択的に局所データ線（ＬＤＬ）に結合させ、それに
よってＬＤＬ上にデータが駆動される工程と、（iv)デ
ータをセンス増幅器に保持させる工程とを有する。
【００１９】
【発明の実施形態】本発明の好ましい実施形態では、ビ
ット線対は１対の高抵抗パス・ゲートを介してセンス増
幅器に結合する。読み取り中、高抵抗パス・ゲートがビ
ット線対に保存された電荷とともに、センス増幅器用の
高抵抗受動負荷として有効に作用する。センス増幅器を
イネーブルとするために等化電圧またはセット電圧のい
ずれかが通過するのと同時に、制御回路は選択的にビッ
ト線等化をスイッチ・オンおよびスイッチ・オフする。
さらに、セットがなされた後に、センス増幅器は選択的
にＬＤＬに接続され、低抵抗カラム選択パス・ゲートを
介して前置帯電してＶddとなる。カラム選択パス・ゲー
ト、ＮＦＥＴは、ＬＤＬが前置帯電されてＶddになった
としても、能動センス増幅器負荷をセットするのに先立
ってＬＤＬにデータが送られるようにする。ＮＦＥＴ閾
値は、読み取られたデータが破壊されないように、前置
帯電によりＶddとなるのを防ぐ。したがって、センス増
幅器は接続されたＬＤＬ対の一つを放電する一方で、ビ
ット線電圧は本質的に変わらない。よって、データがセ
ンス増幅器から第２センス増幅器へ送られてチップをオ
フする。データがＬＤＬに送られた後、制御回路によっ
て能動センス増幅器負荷がセンス増幅器をＨＩＧＨ側か
ら最大レベルにする。最後に、高抵抗パス・ゲート上の
ゲート電圧を増大させ、読み取られたデータをアレイに
すばやく書き戻するために選択抵抗を低くする。
ット線対は１対の高抵抗パス・ゲートを介してセンス増
幅器に結合する。読み取り中、高抵抗パス・ゲートがビ
ット線対に保存された電荷とともに、センス増幅器用の
高抵抗受動負荷として有効に作用する。センス増幅器を
イネーブルとするために等化電圧またはセット電圧のい
ずれかが通過するのと同時に、制御回路は選択的にビッ
ト線等化をスイッチ・オンおよびスイッチ・オフする。
さらに、セットがなされた後に、センス増幅器は選択的
にＬＤＬに接続され、低抵抗カラム選択パス・ゲートを
介して前置帯電してＶddとなる。カラム選択パス・ゲー
ト、ＮＦＥＴは、ＬＤＬが前置帯電されてＶddになった
としても、能動センス増幅器負荷をセットするのに先立
ってＬＤＬにデータが送られるようにする。ＮＦＥＴ閾
値は、読み取られたデータが破壊されないように、前置
帯電によりＶddとなるのを防ぐ。したがって、センス増
幅器は接続されたＬＤＬ対の一つを放電する一方で、ビ
ット線電圧は本質的に変わらない。よって、データがセ
ンス増幅器から第２センス増幅器へ送られてチップをオ
フする。データがＬＤＬに送られた後、制御回路によっ
て能動センス増幅器負荷がセンス増幅器をＨＩＧＨ側か
ら最大レベルにする。最後に、高抵抗パス・ゲート上の
ゲート電圧を増大させ、読み取られたデータをアレイに
すばやく書き戻するために選択抵抗を低くする。
【００２０】さらに、センス増幅器をディスエーブル
（使用禁止）にするために制御回路によって等化電圧が
与えられるので、セル信号マージンは新規な方法で試験
されよう。センス増幅器基準電圧を変更する代わりに、
従来の信号マージン試験と同様に、セルに書き込みされ
る信号を変えることによってセル信号マージンを試験す
る。ＨＩＧＨおよびＬＯＷの信号マージン両方を決定す
るためにＶSを選択してもよい。図５は２つのビット線
対によって共有されたセンス増幅器を有するアレイ断面
を示し、さらに図６は本発明にもとづくその制御ロジッ
クの回路図である。各センス増幅器を単一ビット線対に
接続することを意図している。または、本発明の精神か
ら離れることなく２またはそれ以上のビット線対に各セ
ンス増幅器を接続することを意図している。図７は図５
のセンス増幅器、カラム・スイッチ、およびマルチプレ
クサのブロック図である。
（使用禁止）にするために制御回路によって等化電圧が
与えられるので、セル信号マージンは新規な方法で試験
されよう。センス増幅器基準電圧を変更する代わりに、
従来の信号マージン試験と同様に、セルに書き込みされ
る信号を変えることによってセル信号マージンを試験す
る。ＨＩＧＨおよびＬＯＷの信号マージン両方を決定す
るためにＶSを選択してもよい。図５は２つのビット線
対によって共有されたセンス増幅器を有するアレイ断面
を示し、さらに図６は本発明にもとづくその制御ロジッ
クの回路図である。各センス増幅器を単一ビット線対に
接続することを意図している。または、本発明の精神か
ら離れることなく２またはそれ以上のビット線対に各セ
ンス増幅器を接続することを意図している。図７は図５
のセンス増幅器、カラム・スイッチ、およびマルチプレ
クサのブロック図である。
【００２１】図５は、右側の対と左側の対とからなる２
つのビット線対によって共用されたセンス増幅器１６６
を示すものである。便宜上、これらの対および各対の部
品をＬおよびＲで標示する。したがって、左側の対にあ
るセルを１６０Ｌとし、一方右側の対にあるセルを１６
０Ｒとする。各ビット線対には、復元線１６３Ｌ、１６
３Ｒによってゲートが構成された等価回路１６２Ｌ、１
６２Ｒが含まれており、実質的にすでに述べたようにし
て動作する。また、この共用されたセンス増幅器の構成
では、各ビット線対はそれぞれがマルチプレクサ（ｍｕ
ｘ）のハーフ（片方）をなす抵抗パス・ゲート対１６４
Ｌまたは１６４Ｒに連結されている。そこで、本明細書
では各対をｍｕｘハーフ１６４Ｌ、１６４Ｒと呼ぶこと
にする。ｍｕｘ１６４（１６４Ｒと１６４Ｌとが組合わ
さったもの）は、選択されたビット線対をセンス増幅器
１６６に選択的に連結させるために、それぞれ選択線１
６５Ｌ、１６５Ｒによって制御される。このセンス増幅
器１６６は、相互に連結されたＮＦＥＴ１６８、１７０
からなる対であり、図６に示す制御回路１８５からのΦ
Nによって開く。このΦNはＮＦＥＴ１６８、１７０のソ
ースに接続されている。センス増幅器１６６の出力は、
センス増幅器の出力対ＢＬ、ＢＬバーでｍｕｘ１６４に
接続している。
つのビット線対によって共用されたセンス増幅器１６６
を示すものである。便宜上、これらの対および各対の部
品をＬおよびＲで標示する。したがって、左側の対にあ
るセルを１６０Ｌとし、一方右側の対にあるセルを１６
０Ｒとする。各ビット線対には、復元線１６３Ｌ、１６
３Ｒによってゲートが構成された等価回路１６２Ｌ、１
６２Ｒが含まれており、実質的にすでに述べたようにし
て動作する。また、この共用されたセンス増幅器の構成
では、各ビット線対はそれぞれがマルチプレクサ（ｍｕ
ｘ）のハーフ（片方）をなす抵抗パス・ゲート対１６４
Ｌまたは１６４Ｒに連結されている。そこで、本明細書
では各対をｍｕｘハーフ１６４Ｌ、１６４Ｒと呼ぶこと
にする。ｍｕｘ１６４（１６４Ｒと１６４Ｌとが組合わ
さったもの）は、選択されたビット線対をセンス増幅器
１６６に選択的に連結させるために、それぞれ選択線１
６５Ｌ、１６５Ｒによって制御される。このセンス増幅
器１６６は、相互に連結されたＮＦＥＴ１６８、１７０
からなる対であり、図６に示す制御回路１８５からのΦ
Nによって開く。このΦNはＮＦＥＴ１６８、１７０のソ
ースに接続されている。センス増幅器１６６の出力は、
センス増幅器の出力対ＢＬ、ＢＬバーでｍｕｘ１６４に
接続している。
【００２２】センス増幅器は、ＢＬ、ＢＬバーでのキャ
パシタンスを最小化するように設計されており、読み出
し中にビット線対は図７の矢印ＩSIGによって示される
ｍｕｘ方向に低ＲＣを認識する。対照的に、センス増幅
器１６６は図７の矢印ＩSAで示されるｍｕｘ方向に高Ｒ
Ｃを認識する。したがって、センス増幅器がｍｕｘハー
フ１６４Ｌ、１６４Ｒを介してビット線対に連結されて
いる場合、ビット線対上の信号は実質的な影響を受ける
ことなくセンス増幅器に送られる。 しかし、センス増
幅器１６６がセットされた場合、ｍｕｘパス・ゲートは
本質的に影響を受けていないビット線対上の電圧および
センス増幅器に対する負荷抵抗として作用する。
パシタンスを最小化するように設計されており、読み出
し中にビット線対は図７の矢印ＩSIGによって示される
ｍｕｘ方向に低ＲＣを認識する。対照的に、センス増幅
器１６６は図７の矢印ＩSAで示されるｍｕｘ方向に高Ｒ
Ｃを認識する。したがって、センス増幅器がｍｕｘハー
フ１６４Ｌ、１６４Ｒを介してビット線対に連結されて
いる場合、ビット線対上の信号は実質的な影響を受ける
ことなくセンス増幅器に送られる。 しかし、センス増
幅器１６６がセットされた場合、ｍｕｘパス・ゲートは
本質的に影響を受けていないビット線対上の電圧および
センス増幅器に対する負荷抵抗として作用する。
【００２３】センス増幅器からのデータは、低抵抗ＮＦ
ＥＴパス・ゲート１７８、１７６の対であるカラム・ス
イッチ１７６へ送られる。このカラム・スイッチ１７６
は、ＣＳＬｉ１８６がＨＩＧＨの場合、ＢＬ、ＢＬバー
でセンス増幅器１６６の出力を局所データ線（ＬＤＬ）
１８２、１８４に接続する。これらのカラム・スイッチ
・パス・ゲート１７８、１８０はｍｕｘハーフ１６４
Ｌ、１６４Ｒのパス・ゲートよりも実質的に抵抗が低
い。したがって、セットされたセンス増幅器１６６がカ
ラム・スイッチ１７６を介してＬＤＬに接続されている
場合、たとえｍｕｘハーフ１６４Ｌ、Ｌ６４Ｒが選択さ
れ、かつ電流が選択されたｍｕｘハーフを流れるとして
も、センス増幅器１６６を通過する一次電流はＬＤＬか
らの電流ＩLD Lである。
ＥＴパス・ゲート１７８、１７６の対であるカラム・ス
イッチ１７６へ送られる。このカラム・スイッチ１７６
は、ＣＳＬｉ１８６がＨＩＧＨの場合、ＢＬ、ＢＬバー
でセンス増幅器１６６の出力を局所データ線（ＬＤＬ）
１８２、１８４に接続する。これらのカラム・スイッチ
・パス・ゲート１７８、１８０はｍｕｘハーフ１６４
Ｌ、１６４Ｒのパス・ゲートよりも実質的に抵抗が低
い。したがって、セットされたセンス増幅器１６６がカ
ラム・スイッチ１７６を介してＬＤＬに接続されている
場合、たとえｍｕｘハーフ１６４Ｌ、Ｌ６４Ｒが選択さ
れ、かつ電流が選択されたｍｕｘハーフを流れるとして
も、センス増幅器１６６を通過する一次電流はＬＤＬか
らの電流ＩLD Lである。
【００２４】カラム・スイッチ１７６は一対のＮＦＥＴ
であることから、帯電（Ｖdd）されたＬＤＬキャパシタ
ンスからセンス増幅器に対する潜在的な妨害が本質的に
除去されている。ＮＦＥＴパス・ゲートは、ＮＦＥＴ閾
値電圧により、そのような連結で通常誘導されるノイズ
を効果的に減衰させる。したがって、上記妨害が除去さ
れる。ＬＤＬ１８２、１８４はＭＤＬを介して従来のセ
ンス増幅器に接続する（不図示）。この第二のセンス増
幅器は、本発明によって与えられる特徴を活用するもの
で、センス増幅器１６６が十分な信号をＬＤＬ１８２、
１８４に出力すると直ちにセンス増幅器１６６の出力を
増幅することによって特性が改善される。
であることから、帯電（Ｖdd）されたＬＤＬキャパシタ
ンスからセンス増幅器に対する潜在的な妨害が本質的に
除去されている。ＮＦＥＴパス・ゲートは、ＮＦＥＴ閾
値電圧により、そのような連結で通常誘導されるノイズ
を効果的に減衰させる。したがって、上記妨害が除去さ
れる。ＬＤＬ１８２、１８４はＭＤＬを介して従来のセ
ンス増幅器に接続する（不図示）。この第二のセンス増
幅器は、本発明によって与えられる特徴を活用するもの
で、センス増幅器１６６が十分な信号をＬＤＬ１８２、
１８４に出力すると直ちにセンス増幅器１６６の出力を
増幅することによって特性が改善される。
【００２５】データがＬＤＬに送られた後、能動センス
増幅器負荷、センス増幅器１６６出力対ＢＬ、ＢＬバー
に接続した相互連結されたＰＦＥＴ１７２、１７４の対
は、それによって読み出されたデータを保持し、Ｖddを
完全帯電して補強する。正常な書き込みにおいては、制
御回路１８５からの能動センス増幅器負荷イネーブルで
あるΦpは相互に連結されたＰＦＥＴ１７２、１７４の
ソースに接続する。
増幅器負荷、センス増幅器１６６出力対ＢＬ、ＢＬバー
に接続した相互連結されたＰＦＥＴ１７２、１７４の対
は、それによって読み出されたデータを保持し、Ｖddを
完全帯電して補強する。正常な書き込みにおいては、制
御回路１８５からの能動センス増幅器負荷イネーブルで
あるΦpは相互に連結されたＰＦＥＴ１７２、１７４の
ソースに接続する。
【００２６】「ダイナミック・タイプの半導体記憶装置
の共有センス増幅器制御信号発生回路とその操作方法
（Shared-Sense Amp Control signal Generating Circu
it inDynamic Type Semiconductor Memory Device and
Operating Method Therefor」と題されたフジシマ（Fuj
ishima）らの米国特許第5,267,214号（本願の一部とし
て援用する）などに開示されている従来のＤＲＡＭ読み
出し方法とは異なり、それら２つの相互連結ＰＦＥＴは
センス増幅器の一部分を構成するものではない。フジシ
マは、低抵抗パス・ゲートによってセンス増幅器にビッ
ト線が結合したＲＡＭを教示している。フジシマのパス
・ゲートの低抵抗は以下の場合にさらに低下する。すな
わち、センス増幅器のＮＦＥＴハーフをイネーブルに
し、かつセットした後に、ビット線パス・ゲートの駆動
電圧がセンス増幅器のＰＦＥＴ部分をイネーブルするの
に一致するＶddを上回る場合である。この点で、センス
増幅器によって電圧値全体がビット線対にもどされる。
これをセッティングした後のみに、フジシマのセンス増
幅器のＰＦＥＴハーフは開いたカラム選択パス・ゲート
となるので、チップからデータが追い出されるのが遅れ
る。
の共有センス増幅器制御信号発生回路とその操作方法
（Shared-Sense Amp Control signal Generating Circu
it inDynamic Type Semiconductor Memory Device and
Operating Method Therefor」と題されたフジシマ（Fuj
ishima）らの米国特許第5,267,214号（本願の一部とし
て援用する）などに開示されている従来のＤＲＡＭ読み
出し方法とは異なり、それら２つの相互連結ＰＦＥＴは
センス増幅器の一部分を構成するものではない。フジシ
マは、低抵抗パス・ゲートによってセンス増幅器にビッ
ト線が結合したＲＡＭを教示している。フジシマのパス
・ゲートの低抵抗は以下の場合にさらに低下する。すな
わち、センス増幅器のＮＦＥＴハーフをイネーブルに
し、かつセットした後に、ビット線パス・ゲートの駆動
電圧がセンス増幅器のＰＦＥＴ部分をイネーブルするの
に一致するＶddを上回る場合である。この点で、センス
増幅器によって電圧値全体がビット線対にもどされる。
これをセッティングした後のみに、フジシマのセンス増
幅器のＰＦＥＴハーフは開いたカラム選択パス・ゲート
となるので、チップからデータが追い出されるのが遅れ
る。
【００２７】それとは反対に、本発明によれば、この能
動負荷をセットするのに先だってデータがチップを通り
過ぎる。さらに、チップからデータが移される前に電圧
値が満たされるビット線対の放電および帯電に至るまで
には、アクセス時間は延長されない。そのかわり、ビッ
ト線対はチップから待ち状態の利用者まで送られた後に
ビット線対が最大レベルまで駆動され、さらにＰＦＥＴ
負荷１７２、１７４がセットされた後まで続く。
動負荷をセットするのに先だってデータがチップを通り
過ぎる。さらに、チップからデータが移される前に電圧
値が満たされるビット線対の放電および帯電に至るまで
には、アクセス時間は延長されない。そのかわり、ビッ
ト線対はチップから待ち状態の利用者まで送られた後に
ビット線対が最大レベルまで駆動され、さらにＰＦＥＴ
負荷１７２、１７４がセットされた後まで続く。
【００２８】本発明の好ましい実施形態によれば、ブロ
ックの最初のビットが読み出された後、センス増幅器１
６６および能動・センス増幅器負荷からビット線対に全
電圧をゲートするために、ｍｕｘ選択線の電圧がＶddを
上回る値に増強される。ｍｕｘ制御がＶddを上回る値に
増強された場合、すべてのセンス増幅器電流ＩSAがビッ
トライン対に向けて、あるいはビットライン対から流れ
る。
ックの最初のビットが読み出された後、センス増幅器１
６６および能動・センス増幅器負荷からビット線対に全
電圧をゲートするために、ｍｕｘ選択線の電圧がＶddを
上回る値に増強される。ｍｕｘ制御がＶddを上回る値に
増強された場合、すべてのセンス増幅器電流ＩSAがビッ
トライン対に向けて、あるいはビットライン対から流れ
る。
【００２９】図６に示す特定の制御回路１８５は、アレ
イ、センス増幅器、および能動センス増幅器負荷に対す
る標準制御および試験専用御の両方を実施可能とするも
のでる。制御回路１８５の入力では、試験制御信号Ｔ
SIGはＨＩＧＨになり、また試験中でのみＬＯＷにな
る。ＴSIGはＮＡＮＤゲート１９０でΦSAによって否定
論理積（ＮＡＮＤ）になっており、それによってセンス
増幅器イネーブルＳＡＥバーを生ずる。ＳＡＥバーは、
ＶPREとΦPまたはΦNとの間をそれぞれが接続するＮＦ
ＥＴ１９２、１９４のゲートに直接接続されている。こ
れにより、ＳＡＥバーの状態がセンス増幅器のイネーブ
ル（使用可能）／ディスエーブル（使用禁止）段階ΦN
と、能動センス増幅器負荷のイネーブル（使用可能）／
ディスエーブル（使用禁止）段階ΦPとの両方のレベル
を選択する。ＳＡＥバーは、インバータ１９６への入力
である。インバータ１９６の出力であるＳＡＥは、ΦN
と接地との間を接続するＮＦＥＴ１９８のゲートに接続
している。また、ＳＡＥバーは遅延回路２００の入力で
あり、その出力はＰＦＥＴ２０２のゲートに接続してい
る。ＰＦＥＴ２０２はＶddとΦPとの間を接続し、それ
によって相互連結したＰＦＥＴ１７２、１７４のための
Ｖddに対する対応経路を与える。
イ、センス増幅器、および能動センス増幅器負荷に対す
る標準制御および試験専用御の両方を実施可能とするも
のでる。制御回路１８５の入力では、試験制御信号Ｔ
SIGはＨＩＧＨになり、また試験中でのみＬＯＷにな
る。ＴSIGはＮＡＮＤゲート１９０でΦSAによって否定
論理積（ＮＡＮＤ）になっており、それによってセンス
増幅器イネーブルＳＡＥバーを生ずる。ＳＡＥバーは、
ＶPREとΦPまたはΦNとの間をそれぞれが接続するＮＦ
ＥＴ１９２、１９４のゲートに直接接続されている。こ
れにより、ＳＡＥバーの状態がセンス増幅器のイネーブ
ル（使用可能）／ディスエーブル（使用禁止）段階ΦN
と、能動センス増幅器負荷のイネーブル（使用可能）／
ディスエーブル（使用禁止）段階ΦPとの両方のレベル
を選択する。ＳＡＥバーは、インバータ１９６への入力
である。インバータ１９６の出力であるＳＡＥは、ΦN
と接地との間を接続するＮＦＥＴ１９８のゲートに接続
している。また、ＳＡＥバーは遅延回路２００の入力で
あり、その出力はＰＦＥＴ２０２のゲートに接続してい
る。ＰＦＥＴ２０２はＶddとΦPとの間を接続し、それ
によって相互連結したＰＦＥＴ１７２、１７４のための
Ｖddに対する対応経路を与える。
【００３０】ＴSIGもまた、１つまたはそれ以上のＮＡ
ＮＤゲートで否定論理積となっている。また、このＮＡ
ＮＤゲートはΦEQを持つ単一のＮＡＮＤゲート２０４と
して図示されており、ΦPRELおよびΦPRER
（ΦPREEL,R）を生成する。好ましくは、ΦEQは２種類
の独立した信号ΦEQLおよびΦEQRからなり、これらの信
号はそれぞれＴSIGによって否定論理積となる。また
は、追加のＬ／Ｒ選択信号がΦPREEL,Rを発生させるた
めに ΦEQL とΦPRER とによって否定論理積となっても
よい。任意に、ΦPRELおよびΦPRERが、単純に否定論理
積ΦEQ とＴSIGとを否定論理積とすることによって生ず
る同一の信号であってもよい。
ＮＤゲートで否定論理積となっている。また、このＮＡ
ＮＤゲートはΦEQを持つ単一のＮＡＮＤゲート２０４と
して図示されており、ΦPRELおよびΦPRER
（ΦPREEL,R）を生成する。好ましくは、ΦEQは２種類
の独立した信号ΦEQLおよびΦEQRからなり、これらの信
号はそれぞれＴSIGによって否定論理積となる。また
は、追加のＬ／Ｒ選択信号がΦPREEL,Rを発生させるた
めに ΦEQL とΦPRER とによって否定論理積となっても
よい。任意に、ΦPRELおよびΦPRERが、単純に否定論理
積ΦEQ とＴSIGとを否定論理積とすることによって生ず
る同一の信号であってもよい。
【００３１】すでに述べたように、待機中の定常状態に
おいて、 ＲＡＳバーはＨＩＧＨであり、ＴSIGは通常Ｈ
ＩＧＨにある。ΦEQおよびΦSAはともにＬＯＷであり、
ΦP REEL,RおよびＳＡＥバーがＨＩＧＨに保たれてい
る。そのため、ビット線とΦNおよびΦPの両方とがＶ
PREにある（センス増幅器１６６を使用禁止とするため
に）。しかし、アクセスしている間、ＳＡＥがＨＩＧＨ
となった後、（ＲＡＳバーおよびＳＡＥバーはＬＯＷで
ある）、ΦPはＬＯＷであり（Ｖddで）、一方ΦNはＬＯ
Ｗである（接地で）。したがって、ＮＦＥＴ１９８がオ
ンになると、それによって選択的にセンス増幅器１６０
の接地への経路が与えられ、一方ＰＦＥＴ２０２がオン
になると、それによって選択的にセンス増幅器能動負荷
のＶddへの経路が与えられる。
おいて、 ＲＡＳバーはＨＩＧＨであり、ＴSIGは通常Ｈ
ＩＧＨにある。ΦEQおよびΦSAはともにＬＯＷであり、
ΦP REEL,RおよびＳＡＥバーがＨＩＧＨに保たれてい
る。そのため、ビット線とΦNおよびΦPの両方とがＶ
PREにある（センス増幅器１６６を使用禁止とするため
に）。しかし、アクセスしている間、ＳＡＥがＨＩＧＨ
となった後、（ＲＡＳバーおよびＳＡＥバーはＬＯＷで
ある）、ΦPはＬＯＷであり（Ｖddで）、一方ΦNはＬＯ
Ｗである（接地で）。したがって、ＮＦＥＴ１９８がオ
ンになると、それによって選択的にセンス増幅器１６０
の接地への経路が与えられ、一方ＰＦＥＴ２０２がオン
になると、それによって選択的にセンス増幅器能動負荷
のＶddへの経路が与えられる。
【００３２】ＳＡＥバーは、センス増幅器がセットされ
る後まで遅延回路２００によって遅延され、ＬＤＬ１８
２、１８４に向けてカラム・スイッチ１７６を通過す
る。本発明の好ましい実施形態によれば、遅延回路２０
０は単純なポリシリコンＲＣ遅延回路からなるもので、
そこから生ずる信号を変換するインバータを有する。そ
れに代わりうる別の実施形態では、遅延回路２００に直
列に接続された偶数個、特に好ましくは６ないし８個の
インバータからなる。
る後まで遅延回路２００によって遅延され、ＬＤＬ１８
２、１８４に向けてカラム・スイッチ１７６を通過す
る。本発明の好ましい実施形態によれば、遅延回路２０
０は単純なポリシリコンＲＣ遅延回路からなるもので、
そこから生ずる信号を変換するインバータを有する。そ
れに代わりうる別の実施形態では、遅延回路２００に直
列に接続された偶数個、特に好ましくは６ないし８個の
インバータからなる。
【００３３】図８は、本発明の好ましい実施形態にもと
づき、図６の論理を用いて図５のアレイに対して信号マ
ージン試験を実施するためのタイミング図である。図９
は、本発明の好ましい実施形態にもとづいてＤＲＡＭを
試験するためのフロー・チャートである。通常は、Ｔ
SIGはＨＩＧＨに保たれている。典型的なＤＲＡＭ選択
機能を与えるＲＡＳバーは、ワード線ＷＬ、ビット線等
化信号ΦEQ、およびセンス増幅器イネーブル信号ΦSAを
駆動する。正常な動作条件下では、ＶPREはＶdd／２に
保たれており、試験中でのみその値から変動する。試験
中では、ＶRPEは制御可能で、かつ可変式の電圧供給源
によって与えられる。この電圧供給源は、テスタによっ
て制御された供給電圧を与える。他のすべての電圧は、
試験中において正常動作範囲内であるか、あるいはわず
かに下回る。
づき、図６の論理を用いて図５のアレイに対して信号マ
ージン試験を実施するためのタイミング図である。図９
は、本発明の好ましい実施形態にもとづいてＤＲＡＭを
試験するためのフロー・チャートである。通常は、Ｔ
SIGはＨＩＧＨに保たれている。典型的なＤＲＡＭ選択
機能を与えるＲＡＳバーは、ワード線ＷＬ、ビット線等
化信号ΦEQ、およびセンス増幅器イネーブル信号ΦSAを
駆動する。正常な動作条件下では、ＶPREはＶdd／２に
保たれており、試験中でのみその値から変動する。試験
中では、ＶRPEは制御可能で、かつ可変式の電圧供給源
によって与えられる。この電圧供給源は、テスタによっ
て制御された供給電圧を与える。他のすべての電圧は、
試験中において正常動作範囲内であるか、あるいはわず
かに下回る。
【００３４】ＮＦＥＴ１９２、１９４は、ＲＡＳバーが
ＨＩＧＨの場合、通常は待機中にＶPRFをΦNおよびΦP
に連結させ、さらにＴSIGおよびＲＡＳバーがＬＯＷの
場合は試験中でも連結させる。等化信号ΦEQおよび試験
制御信号ΦSIGがともにＨＩＧＨの場合のみに、ΦPREL
およびΦPRERはＬＯＷとなる。このように、各ビット線
対の線からなる対は、ＲＡＳバーがＨＩＧＨの場合に一
緒に結合し、かつＶPREにつながる。また、ＴSIGおよび
ＲＡＳバーがＬＯＷの場合は試験中でも連結する。 Ｖ
PREは、読み出し中、ビット線およびセンス増幅器には
連結されていない。好ましくは、ΦP、ΦN、およびΦ
PREL,Rは多重ビット線に与えられた共通線である。ある
いは、 好ましくは、ΦP、ΦN、およびΦPREL,Rは各ビ
ット線対に対して個別に発生してもよい。
ＨＩＧＨの場合、通常は待機中にＶPRFをΦNおよびΦP
に連結させ、さらにＴSIGおよびＲＡＳバーがＬＯＷの
場合は試験中でも連結させる。等化信号ΦEQおよび試験
制御信号ΦSIGがともにＨＩＧＨの場合のみに、ΦPREL
およびΦPRERはＬＯＷとなる。このように、各ビット線
対の線からなる対は、ＲＡＳバーがＨＩＧＨの場合に一
緒に結合し、かつＶPREにつながる。また、ＴSIGおよび
ＲＡＳバーがＬＯＷの場合は試験中でも連結する。 Ｖ
PREは、読み出し中、ビット線およびセンス増幅器には
連結されていない。好ましくは、ΦP、ΦN、およびΦ
PREL,Rは多重ビット線に与えられた共通線である。ある
いは、 好ましくは、ΦP、ΦN、およびΦPREL,Rは各ビ
ット線対に対して個別に発生してもよい。
【００３５】したがって、本発明によれば、セル信号マ
ージンを測定するということは、基本的には２段階の試
験であることを意味する。第一に、”ブロック書き込
み”工程２４０では、圧縮信号がセル１６０Ｌ、１６０
Ｒのすべてに書き込みされる。この第一の工程２４０の
間、ビット線の電圧の値を試験電圧の値ＶTESTにする。
このＶTESTは、Ｖddからオフセットされた値またはＶdd
のごく一部によって接地された値である。試験電圧を負
荷することによって、効果的にアレイに微弱”１”また
は”０”を書き込む。つぎに、第２の基本的な工程２４
２では、圧縮信号が正しくセンス（読み出し）されるか
どうかを決定するために、通常はアレイが読みとられ
る。したがって、これら２つの基本的な工程およびいく
つかの付随的な工程を実行することによって、本明細書
に記載したように、ＤＲＡＭの信号マージンが決定され
よう。
ージンを測定するということは、基本的には２段階の試
験であることを意味する。第一に、”ブロック書き込
み”工程２４０では、圧縮信号がセル１６０Ｌ、１６０
Ｒのすべてに書き込みされる。この第一の工程２４０の
間、ビット線の電圧の値を試験電圧の値ＶTESTにする。
このＶTESTは、Ｖddからオフセットされた値またはＶdd
のごく一部によって接地された値である。試験電圧を負
荷することによって、効果的にアレイに微弱”１”また
は”０”を書き込む。つぎに、第２の基本的な工程２４
２では、圧縮信号が正しくセンス（読み出し）されるか
どうかを決定するために、通常はアレイが読みとられ
る。したがって、これら２つの基本的な工程およびいく
つかの付随的な工程を実行することによって、本明細書
に記載したように、ＤＲＡＭの信号マージンが決定され
よう。
【００３６】このように、第一に、ＲＡＳバーおよびＴ
SIGが低いレベルで駆動した場合２４４、ブロック書き
込み工程２４０が開始される。つぎに、ＶPREがＶTEST
に上昇し、または下降する（この実施例では下降）。Ｔ
SIGがＬＯＷなので、アレイ全体に微弱信号（ＶPRE）を
書き込むためにワード線ＷＬＬおよびＷＬＲのすべてが
同時にＨＩＧＨとなる。任意に、アレイの一部分が個々
のワード線またはワード線からなるサブセットによって
試験してもよい。タイミング等化制御位相ΦEQは正常な
アクセス・サイクルを通じて、ワード線ＷＬＬおよびＷ
ＬＲによってＨＩＧＨとなる。しかし、ＴSIGはＬＯＷ
なので、ΦPREL,RはＨＩＧＨのままとなるようにΦEQが
阻止される。もし、ワード線がＨＩＧＨとなると、タイ
ミング・センス増幅器制御位相ΦSAもまた上昇するけれ
ども、同様に阻止される。なぜなら、ＴSIGが低いから
である。このように、ΦPおよびΦNがＶPREのままであ
り、またセンス増幅器１６６は使用禁止のままである。
試験電圧レベル（ＶPRE）をＶSとして全てのセルに蓄積
した後、ＲＡＳバーが立ち上がり書き込み動作が終了
し、ＲＡＭが待機状態となる（前置帯電）。ブロック書
き込み全体にわたって、センス増幅器は使用禁止の状態
にあり、またビット線はＶPREにクランプされた状態に
ある。なぜなら、ΦNおよびΦPはＶPREにクランプされ
ており、また前置帯電（等化）信号ΦPREL,RはＨＩＧＨ
のままである。
SIGが低いレベルで駆動した場合２４４、ブロック書き
込み工程２４０が開始される。つぎに、ＶPREがＶTEST
に上昇し、または下降する（この実施例では下降）。Ｔ
SIGがＬＯＷなので、アレイ全体に微弱信号（ＶPRE）を
書き込むためにワード線ＷＬＬおよびＷＬＲのすべてが
同時にＨＩＧＨとなる。任意に、アレイの一部分が個々
のワード線またはワード線からなるサブセットによって
試験してもよい。タイミング等化制御位相ΦEQは正常な
アクセス・サイクルを通じて、ワード線ＷＬＬおよびＷ
ＬＲによってＨＩＧＨとなる。しかし、ＴSIGはＬＯＷ
なので、ΦPREL,RはＨＩＧＨのままとなるようにΦEQが
阻止される。もし、ワード線がＨＩＧＨとなると、タイ
ミング・センス増幅器制御位相ΦSAもまた上昇するけれ
ども、同様に阻止される。なぜなら、ＴSIGが低いから
である。このように、ΦPおよびΦNがＶPREのままであ
り、またセンス増幅器１６６は使用禁止のままである。
試験電圧レベル（ＶPRE）をＶSとして全てのセルに蓄積
した後、ＲＡＳバーが立ち上がり書き込み動作が終了
し、ＲＡＭが待機状態となる（前置帯電）。ブロック書
き込み全体にわたって、センス増幅器は使用禁止の状態
にあり、またビット線はＶPREにクランプされた状態に
ある。なぜなら、ΦNおよびΦPはＶPREにクランプされ
ており、また前置帯電（等化）信号ΦPREL,RはＨＩＧＨ
のままである。
【００３７】もしブロック書き込みが完了すると、ＲＡ
Ｍは復元され（工程２４８）、待機状態に置かれるとと
もに正常動作状態にもどる。ＲＡＳバー上昇（工程２５
０）によってすべてのワード線とΦSAとがＬＯＷとな
る。つぎに、工程２５２では、ＶPREがＶdd／２に下が
り、すべてのビット線対とΦNおよびΦPとがＶdd／２に
引き戻される。ＴSIGはＶPREがＶdd/２にもどるまでＬ
ＯＷに保たれている。もし、ＴSIGが上がったならば
（工程２５２）、ブロック書き込み工程２４０は終了
し、さらにＲＡＭは正常動作にもどる。
Ｍは復元され（工程２４８）、待機状態に置かれるとと
もに正常動作状態にもどる。ＲＡＳバー上昇（工程２５
０）によってすべてのワード線とΦSAとがＬＯＷとな
る。つぎに、工程２５２では、ＶPREがＶdd／２に下が
り、すべてのビット線対とΦNおよびΦPとがＶdd／２に
引き戻される。ＴSIGはＶPREがＶdd/２にもどるまでＬ
ＯＷに保たれている。もし、ＴSIGが上がったならば
（工程２５２）、ブロック書き込み工程２４０は終了
し、さらにＲＡＭは正常動作にもどる。
【００３８】ブロック書き込み工程２４０の後、ＲＡＭ
アレイは読み出され（工程２５４、２５６）、いずれの
セル信号限界を越えるかどうかを決定する（工程２５
８）。読み出し中の正しい結果は、信号限界を越えるこ
となく（工程２６０）、かついくつかの信号マージンが
残ることを示している。したがって、もし、圧縮信号レ
ベルＶsに関わらず、どのセルも正確に読み取り（工程
２５８、本実施例ではＬＯＷ）、そしてほとんどの信号
が損失することなく試験全体が繰り返される（工程２６
２、この実施例ではわずかながら高いＶPREレベルであ
る）。この試験は少なくともいくつかのセルが機能しな
くなるまで続けられる。このことは、信号限界が超過し
（工程２６４）、試験が終了する（工程２６６）。図８
の例では、読み取り工程において少なくとも一つのセル
にＨＩＧＨが格納される場合、減少したＶSによって不
正確な結果となる
アレイは読み出され（工程２５４、２５６）、いずれの
セル信号限界を越えるかどうかを決定する（工程２５
８）。読み出し中の正しい結果は、信号限界を越えるこ
となく（工程２６０）、かついくつかの信号マージンが
残ることを示している。したがって、もし、圧縮信号レ
ベルＶsに関わらず、どのセルも正確に読み取り（工程
２５８、本実施例ではＬＯＷ）、そしてほとんどの信号
が損失することなく試験全体が繰り返される（工程２６
２、この実施例ではわずかながら高いＶPREレベルであ
る）。この試験は少なくともいくつかのセルが機能しな
くなるまで続けられる。このことは、信号限界が超過し
（工程２６４）、試験が終了する（工程２６６）。図８
の例では、読み取り工程において少なくとも一つのセル
にＨＩＧＨが格納される場合、減少したＶSによって不
正確な結果となる
【００３９】このように、図８では、読み取り工程２４
２中において、ＴSIGはＨＩＧＨに保たれ、かつＶdd/2
が維持される。読み取り工程２４２はＲＡＳバーが低い
第２工程で開始される。ΦEQQL,Rが上がった場合、Ｔ
SIGはＨＩＧＨのままであることから、ΦPREが低下して
等化装置２１０が閉じる。さらに、ＮＦＥＴ２１４、２
１６、２１８、および２２０を閉じることによって、ビ
ット線対をＶPREから絶縁する。ワード線ＷＬＬが上が
り、セル１６０Ｌ（そのＶSは低減）をビット線対ＢＬ
Ｌ，ＢＬＬバーに接続する（この最初の読み取りアクセ
スではＢＬＬに接続）。圧縮信号ＶSがビット線対ＢＬ
Ｌ，ＢＬＬバーに移された後に、ΦSAが再び上昇する。
この時、ＳＡＥバーがＬＯＷになる。ＳＡＥバーがＬＯ
ＷであるとＮＦＥＴ１９２、１９４がオフとなり、Ｖ
PREからΦPおよびΦNが絶縁される。同時に、ＳＡＥバ
ーはインバータ１９６によって反転させられ、ＳＡＥが
ＨＩＧＨになる。ＳＡＥがＨＩＧＨであるとＮＦＥＴ１
９８がオンとなり、ΦNを接地へ引き寄せる。これによ
ってセンス増幅器１６６がセットされる。ＶSIG に依存
して、センス増幅器はセンス増幅器出力ＢＬ、ＢＬバー
の一つを引き出して低くする。
２中において、ＴSIGはＨＩＧＨに保たれ、かつＶdd/2
が維持される。読み取り工程２４２はＲＡＳバーが低い
第２工程で開始される。ΦEQQL,Rが上がった場合、Ｔ
SIGはＨＩＧＨのままであることから、ΦPREが低下して
等化装置２１０が閉じる。さらに、ＮＦＥＴ２１４、２
１６、２１８、および２２０を閉じることによって、ビ
ット線対をＶPREから絶縁する。ワード線ＷＬＬが上が
り、セル１６０Ｌ（そのＶSは低減）をビット線対ＢＬ
Ｌ，ＢＬＬバーに接続する（この最初の読み取りアクセ
スではＢＬＬに接続）。圧縮信号ＶSがビット線対ＢＬ
Ｌ，ＢＬＬバーに移された後に、ΦSAが再び上昇する。
この時、ＳＡＥバーがＬＯＷになる。ＳＡＥバーがＬＯ
ＷであるとＮＦＥＴ１９２、１９４がオフとなり、Ｖ
PREからΦPおよびΦNが絶縁される。同時に、ＳＡＥバ
ーはインバータ１９６によって反転させられ、ＳＡＥが
ＨＩＧＨになる。ＳＡＥがＨＩＧＨであるとＮＦＥＴ１
９８がオンとなり、ΦNを接地へ引き寄せる。これによ
ってセンス増幅器１６６がセットされる。ＶSIG に依存
して、センス増幅器はセンス増幅器出力ＢＬ、ＢＬバー
の一つを引き出して低くする。
【００４０】センス増幅器１６６がセットされた場合、
選択されたｍｕｘハーフ１６４Ｌはセンス増幅器１６６
に対してたいへん高い抵抗負荷レジスタとして動作す
る。このことから、センス増幅器の一端が接地されてい
たとしても、選択されたｍｕｘハーフ１６４Ｌはセンス
増幅器がビット線対から引き寄せた電流を限定するとと
もに、本質的に該ビット線対のセンス条件Ｖdd/2および
ＶSIGのままである。このことは、この状態が十分な時
間保たれた後に、センス増幅器がビット線対のうちの一
つをｍｕｘ１６４を介して接地に放電するものと理解さ
れる。
選択されたｍｕｘハーフ１６４Ｌはセンス増幅器１６６
に対してたいへん高い抵抗負荷レジスタとして動作す
る。このことから、センス増幅器の一端が接地されてい
たとしても、選択されたｍｕｘハーフ１６４Ｌはセンス
増幅器がビット線対から引き寄せた電流を限定するとと
もに、本質的に該ビット線対のセンス条件Ｖdd/2および
ＶSIGのままである。このことは、この状態が十分な時
間保たれた後に、センス増幅器がビット線対のうちの一
つをｍｕｘ１６４を介して接地に放電するものと理解さ
れる。
【００４１】センス増幅器がセットされた後、ＣＳＬi
はＨＩＧＨとなり、局所データ線１８２、１８４をセン
ス増幅器出力ＢＬ，ＢＬバーにそれぞれ接続するカラム
・スイッチ１７６を開く。選択されたｍｕｘハーフ１６
４Ｌと比較すると、カラム・スイッチ・パス・ゲート１
７８、１８０は幅と長さとの比（Ｗ／Ｌ）が大きいの
で、より一層低い抵抗を示す。このカラム・スイッチ・
パス・ゲート１７８、１８０は、以下のようになるよう
構成される。すなわち、カラム・スイッチ１７６が選択
された場合、センス増幅器に流れ込む電流のほとんど
が、ビット線対からの非常に僅かな電流を与える選択さ
れたｍｕｘハーフ１６４Ｌを持つＬＤＬからの電流であ
る。さらに、ＮＦＥＴパス・ゲート１７８および１８０
はＬＤＬからセンス増幅器１６６に渡される電圧を制限
し、そこにある読み取られたデータが破壊されるのを防
ぐ。
はＨＩＧＨとなり、局所データ線１８２、１８４をセン
ス増幅器出力ＢＬ，ＢＬバーにそれぞれ接続するカラム
・スイッチ１７６を開く。選択されたｍｕｘハーフ１６
４Ｌと比較すると、カラム・スイッチ・パス・ゲート１
７８、１８０は幅と長さとの比（Ｗ／Ｌ）が大きいの
で、より一層低い抵抗を示す。このカラム・スイッチ・
パス・ゲート１７８、１８０は、以下のようになるよう
構成される。すなわち、カラム・スイッチ１７６が選択
された場合、センス増幅器に流れ込む電流のほとんど
が、ビット線対からの非常に僅かな電流を与える選択さ
れたｍｕｘハーフ１６４Ｌを持つＬＤＬからの電流であ
る。さらに、ＮＦＥＴパス・ゲート１７８および１８０
はＬＤＬからセンス増幅器１６６に渡される電圧を制限
し、そこにある読み取られたデータが破壊されるのを防
ぐ。
【００４２】したがって、ほとんど同時にデータが読み
取られ、ＬＤＬ１８２、１８４に送られ、つづいて第２
のセンス増幅器（不図示）によって再び読み取るために
ＭＤＬへ送られる。このことすべてが相互連結ＰＦＥＴ
１７２、１７４をセットするのに先だってなされる。こ
のことは、従来のＤＲＡＭに比べて待ち時間を顕著に減
少させるもので、重要な長所である。
取られ、ＬＤＬ１８２、１８４に送られ、つづいて第２
のセンス増幅器（不図示）によって再び読み取るために
ＭＤＬへ送られる。このことすべてが相互連結ＰＦＥＴ
１７２、１７４をセットするのに先だってなされる。こ
のことは、従来のＤＲＡＭに比べて待ち時間を顕著に減
少させるもので、重要な長所である。
【００４３】その後、ＳＡＥバーは遅延回路２００を通
過し、ΦPをＶddにするＰＦＥＴ２０２のゲートを低く
する。ＶddにあるΦPにより、相互連結ＰＦＥＴ１７
２、１７４能動・センス増幅器負荷は、センス増幅器の
浮動側を高くしてＶddにする。最後に、データが素早く
ビット線対ＢＬ，ＢＬバーに送られるように、ｍｕｘの
選択抵抗を減少させるため、選択されたｍｕｘハーフ１
６５Ｌまたは１６５Ｒに対して上記選択が増強される。
これにより、全値がセルに書きもどされる。
過し、ΦPをＶddにするＰＦＥＴ２０２のゲートを低く
する。ＶddにあるΦPにより、相互連結ＰＦＥＴ１７
２、１７４能動・センス増幅器負荷は、センス増幅器の
浮動側を高くしてＶddにする。最後に、データが素早く
ビット線対ＢＬ，ＢＬバーに送られるように、ｍｕｘの
選択抵抗を減少させるため、選択されたｍｕｘハーフ１
６５Ｌまたは１６５Ｒに対して上記選択が増強される。
これにより、全値がセルに書きもどされる。
【００４４】試験中の各読み出し後、読み出しを終了す
るためにＲＡＳバーが上昇し、ＲＡＭを待機状態にす
る。したがって、ＲＡＳバーの上昇によってワード線Ｗ
ＬＬがリセットされ、ＬＯＷとなる。ワード線が降下し
た後、ΦSAがＬＯＷとなる。ＳＡＥバーをＨＩＧＨにす
るＮＡＮＤゲート１９０によってΦSAが再度反転され、
ＮＦＥＴ１９２、１９４を介してΦPトΦNとがＶPREとな
る。いったん、センス増幅器が使用禁止になると、等化
信号ΦEQがＬＯＷとなり、ＮＡＮＤゲート２０４がΦER
を反転してΦPREL,RをＨＩＧＨにする。したがって、Φ
PREL,RをＨＩＧＨにすることにより、ビット線対を一緒
に効果的に短くするために、等化ＮＦＥＴ２１０、２１
２がオンとなる。一方、ＶPRE（Ｖdd/2において）はビ
ット線対に向けてＮＦＥＴ２１４，２１６、２１８、お
よび２２０を通過する。
るためにＲＡＳバーが上昇し、ＲＡＭを待機状態にす
る。したがって、ＲＡＳバーの上昇によってワード線Ｗ
ＬＬがリセットされ、ＬＯＷとなる。ワード線が降下し
た後、ΦSAがＬＯＷとなる。ＳＡＥバーをＨＩＧＨにす
るＮＡＮＤゲート１９０によってΦSAが再度反転され、
ＮＦＥＴ１９２、１９４を介してΦPトΦNとがＶPREとな
る。いったん、センス増幅器が使用禁止になると、等化
信号ΦEQがＬＯＷとなり、ＮＡＮＤゲート２０４がΦER
を反転してΦPREL,RをＨＩＧＨにする。したがって、Φ
PREL,RをＨＩＧＨにすることにより、ビット線対を一緒
に効果的に短くするために、等化ＮＦＥＴ２１０、２１
２がオンとなる。一方、ＶPRE（Ｖdd/2において）はビ
ット線対に向けてＮＦＥＴ２１４，２１６、２１８、お
よび２２０を通過する。
【００４５】この典型的な読み取りアクセスは、図８に
示すＲＡＳの引き続いて起こる降下によって表されるよ
うに、所望のセルすべてが読み取りされ、さらに試験さ
れるまで、繰り返される。もし、いずれかの読み取りの
最中に，アクセスされたセルが不十分なビット線信号を
与える場合、センス増幅器は不正確に該信号を読み取る
であろう（失敗）。したがって、アレイが微弱信号によ
って満たされている場合、不正確な結果は１つまたはそ
れ以上のゼロを読み取っており、逆もまた同様である。
すでに指摘したように、いったんすべてのセルが読み取
られる場合、読み取り失敗のセルがないとしたら、信号
マージンは試験電圧（ＶPREに対するブロック書き込み
の間に印加）を越える。セルが読み取り失敗となるまで
の各繰り返しにおいてわずかながら低い信号でこの試験
を繰り返すことによって（すなわち、この実施例ではわ
ずかながら高いＶPRE）、信号マージンを決定すること
ができる。さらに、一つの論理値に対して信号マージン
に関してアレイ・セルを試験することによって（この実
施例では”ゼロ”信号マージンを試験するためのＬＯＷ
状態）、この試験では他の論理値（すなわち、ＨＩＧＨ
状態）について繰り返すことができる。他の論理値に関
する信号マージは、ブロック・アレイ書き込み動作の間
で適当なものとして（例えば、約Ｖdd／２）、ＶPREを
上下させることによって決定されよう。続いて、アレイ
が上記したようにして正常に読み取られる。
示すＲＡＳの引き続いて起こる降下によって表されるよ
うに、所望のセルすべてが読み取りされ、さらに試験さ
れるまで、繰り返される。もし、いずれかの読み取りの
最中に，アクセスされたセルが不十分なビット線信号を
与える場合、センス増幅器は不正確に該信号を読み取る
であろう（失敗）。したがって、アレイが微弱信号によ
って満たされている場合、不正確な結果は１つまたはそ
れ以上のゼロを読み取っており、逆もまた同様である。
すでに指摘したように、いったんすべてのセルが読み取
られる場合、読み取り失敗のセルがないとしたら、信号
マージンは試験電圧（ＶPREに対するブロック書き込み
の間に印加）を越える。セルが読み取り失敗となるまで
の各繰り返しにおいてわずかながら低い信号でこの試験
を繰り返すことによって（すなわち、この実施例ではわ
ずかながら高いＶPRE）、信号マージンを決定すること
ができる。さらに、一つの論理値に対して信号マージン
に関してアレイ・セルを試験することによって（この実
施例では”ゼロ”信号マージンを試験するためのＬＯＷ
状態）、この試験では他の論理値（すなわち、ＨＩＧＨ
状態）について繰り返すことができる。他の論理値に関
する信号マージは、ブロック・アレイ書き込み動作の間
で適当なものとして（例えば、約Ｖdd／２）、ＶPREを
上下させることによって決定されよう。続いて、アレイ
が上記したようにして正常に読み取られる。
【００４６】したがって、従来のＤＲＡＭと比較してよ
り一層確実かつ正確に、本発明にもとづく信号マージン
についての試験をＤＲＡＭに対して施すことができよ
う。さらに、本発明にもとづいてＤＲＡＭを試験するこ
とは、基準セルを含ませることを必要とせず(そのた
め、真上から受けることはない）、また容量結合装置を
必要としない。本発明の信号マージン試験特性を含むＤ
ＲＡＭのその他の特徴として、アレイ全体がＶPREをＶ
ddまたは接地にすることによって、システム初期化の間
にそれぞれすべての１またはすべての０が初期化されて
もよい。
り一層確実かつ正確に、本発明にもとづく信号マージン
についての試験をＤＲＡＭに対して施すことができよ
う。さらに、本発明にもとづいてＤＲＡＭを試験するこ
とは、基準セルを含ませることを必要とせず(そのた
め、真上から受けることはない）、また容量結合装置を
必要としない。本発明の信号マージン試験特性を含むＤ
ＲＡＭのその他の特徴として、アレイ全体がＶPREをＶ
ddまたは接地にすることによって、システム初期化の間
にそれぞれすべての１またはすべての０が初期化されて
もよい。
【００４７】内蔵の冗長カラムまたはワード線は、本発
明にもといてＤＲＡＭを試験することによって識別され
た微弱セルと置換させてもよい。
明にもといてＤＲＡＭを試験することによって識別され
た微弱セルと置換させてもよい。
【００４８】本発明を好ましい実施形態の観点から記載
した。クレームされた発明の精神から離れることなく、
多数の変更および修正が当業者によってなされるであろ
うことが了承されよう。特許請求の範囲が適用される範
囲は本発明の精神の及ぶ範囲の変更および修正が含まれ
る。
した。クレームされた発明の精神から離れることなく、
多数の変更および修正が当業者によってなされるであろ
うことが了承されよう。特許請求の範囲が適用される範
囲は本発明の精神の及ぶ範囲の変更および修正が含まれ
る。
【００４９】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）のセル信号マージンを決定するための方法であ
って、（ａ）複数のメモリ・セルに低減信号を書き込む
工程（ａ）と、（ｂ）前記複数のメモリ・セルの各セル
からデータを読み取る工程（ｂ）と、（ｃ）前記読み取
られたデータを予測される結果と比較する工程（ｃ）
と、（ｄ）前記信号を低減し、前記読み取られたデータ
が前記予測される結果と異なるまで前記工程（ａ）〜
（Ｃ）を繰り返す工程（ｄ）とを有する、ＤＲＡＭ信号
マージン試験方法。 （２）前記複数のメモリ・セルに低減信号を書き込む前
記工程（ａ）は、（ｉ）複数のワード線をハイ（ＨＩＧ
Ｈ）にする工程（ｉ）と、（ｉｉ）センス増幅器イネー
ブルおよび複数のビット線を試験電圧レベルにする工程
（ｉｉ）と、（ｉｉｉ）前記複数のワード線をロー（Ｌ
ＯＷ）にする工程（ｉｉｉ）とを有する、上記（１）に
記載のＤＲＡＭ信号マージン試験方法。 （３）前記低減信号を書き込む前記工程（ａ）は、さら
に前記工程（ｉｉｉ）の後に、（ｉｖ）前記センス増幅
器イネーブルと前記複数のビット線とを前置帯電電圧に
駆動する工程（ｉｖ）を有する、上記（２）に記載のＤ
ＲＡＭ信号マージン試験方法。 （４）各セルを読み取る前記工程（ｂ）は、（ｉ）選択
されたワード線をハイ（ＨＩＧＨ）にする工程（ｉ）
（ｉｉ）前記少なくとも一つのビット線上に信号が生じ
た後に、前記少なくとも一つのセンス増幅器をイネーブ
ルとし、前記選択されたワード線に応答して前記センス
増幅器がセットされる工程（ｉｉ）と、（ｉｉｉ）前記
セットされたセンス増幅器を局所データ線（ＬＤＬ）に
連結することによって、前記セットされたセンス増幅器
が前記ＬＤＬへデータを送る工程（ｉｉｉ）と、（ｉ
ｖ）前記データを前記センス増幅器にラッチする工程
（ｉｖ）とを有する、上記（１）に記載のＲＡＭ信号マ
ージン試験方法。 （５）各セルを読み込む前記工程（ｂ）は、前記センス
増幅器をイネーブルとする前記工程（ｉｉ）に先だっ
て、さらに、（ｉａ）選択的に、少なくとも一つのビッ
ト線対をセンス増幅器から切り離し、それによって少な
くとも一つのビット線対が少なくとも一つのセンス増幅
器に連結された状態とする工程（ｉａ）を有する、上記
（４）に記載のＤＲＡＭ信号マージン試験方法。 （６）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）のセル信号マージンを決定するための方法であ
って、（ａ）複数のワード線をハイ（ＨＩＧＨ）にする
工程（ａ）と、（ｂ）センス増幅器イネーブルと複数の
ビット線とを試験電圧レベルにする工程（ｂ）と、
（ｃ）前記複数のワード線をロー（ＬＯＷ）にする工程
（ｃ）と、（ｄ）前記複数のメモリ・セルの各セルから
データを読み取る工程（ｄ）と、（ｅ）前記読み取られ
たデータを予測される結果と比較する工程と、（ｆ）前
記信号を低減し、前記読み取られたデータが前記予測さ
れる結果と異なるまで前記工程（ａ）〜（ｅ）を繰り返
す工程（ｆ）とを有する、ＤＲＡＭ信号マージン試験方
法。 （７）前記工程（ｄ）に先だって、（ｃ１）前記センス
増幅器イネーブルおよび前記複数のビット線を前置帯電
電圧にする工程（ｃ１）をさらに有する、上記（６）に
記載のＤＲＡＭ信号マージン試験方法。 （８）各セルを読み取る前記工程（ｄ）は、（ｉ）選択
されたワード線をハイ（ＨＩＧＨ）にする工程（ｉ）
と、（ｉｉ）選択的に、少なくとも一つのビット線対を
センス増幅器から切り離し、それによって少なくとも一
つのビット線対が少なくとも一つのセンス増幅器に連結
された状態とする工程（ｉｉ）と、（ｉｉｉ）前記少な
くとも一つのビット線上に信号が生じた後に、前記少な
くとも一つのセンス増幅器をイネーブルとし、前記選択
されたワード線に応答して前記センス増幅器がセットさ
れる工程（ｉｉｉ）と、（ｉｖ）前記セットされたセン
ス増幅器を局所データ線（ＬＤＬ）に連結することによ
って、前記セットされたセンス増幅器が前記ＬＤＬへデ
ータを送る工程（ｉｖ）と、（ｖ）前記データを前記セ
ンス増幅器にラッチする工程（ｖ）を有する、ＤＲＡＭ
信号マージン試験方法。 （９）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）のセル信号マージンを決定するための方法であ
って、 （ａ）複数のワード線をハイ（ＨＩＧＨ）にする工程
（ａ）と、 （ｂ）センス増幅器イネーブルおよび複数のビット線を
試験電圧レベルにする工程（ｂ）と、 （ｃ）前記複数のワード線をロー（ＬＯＷ）にする工程
（ｃ）と、 （ｄ）前記センス増幅器イネーブルおよび前記複数のビ
ット線を前置帯電電圧にする工程（ｄ）と、 （ｅ）前記複数のメモリ・セルの各セルを読み取る工程
（ｅ）であって、（ｉ）選択されたワード線をハイ（Ｈ
ＩＧＨ）にする工程（ｉ）と、（ｉｉ）選択的に、少な
くとも一つのビット線対をセンス増幅器から切り離し、
それによって少なくとも一つのビット線対が少なくとも
一つのセンス増幅器に連結された状態とする工程（ｉ
ｉ）と、（ｉｉｉ）前記少なくとも一つのビット線上に
信号が生じた後に、前記少なくとも一つのセンス増幅器
をイネーブルとし、前記選択されたワード線に応答して
前記センス増幅器がセットされる工程（ｉｉｉ）と、
（ｉｖ）前記セットされたセンス増幅器を局所データ線
（ＬＤＬ）に連結することによって、前記セットされた
センス増幅器が前記ＬＤＬへデータを送る工程によっ
て、前記複数のメモリ・セルの各セルを読み取る工程
（ｉｖ）とを含む工程（ｅ）と、 （ｆ）前記データを前記センス増幅器にラッチする工程
（ｆ）と、 （ｇ）前記読み取られたデータを予測される結果と比較
する工程（ｇ）と、 （ｈ）前記信号を低減し、前記読み取られたデータが前
記予測される結果と異なるまで前記工程（ａ）〜（ｆ）
を繰り返す工程（ｈ）とを有する、ＤＲＡＭ信号マージ
ン試験方法。
の事項を開示する。 （１）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）のセル信号マージンを決定するための方法であ
って、（ａ）複数のメモリ・セルに低減信号を書き込む
工程（ａ）と、（ｂ）前記複数のメモリ・セルの各セル
からデータを読み取る工程（ｂ）と、（ｃ）前記読み取
られたデータを予測される結果と比較する工程（ｃ）
と、（ｄ）前記信号を低減し、前記読み取られたデータ
が前記予測される結果と異なるまで前記工程（ａ）〜
（Ｃ）を繰り返す工程（ｄ）とを有する、ＤＲＡＭ信号
マージン試験方法。 （２）前記複数のメモリ・セルに低減信号を書き込む前
記工程（ａ）は、（ｉ）複数のワード線をハイ（ＨＩＧ
Ｈ）にする工程（ｉ）と、（ｉｉ）センス増幅器イネー
ブルおよび複数のビット線を試験電圧レベルにする工程
（ｉｉ）と、（ｉｉｉ）前記複数のワード線をロー（Ｌ
ＯＷ）にする工程（ｉｉｉ）とを有する、上記（１）に
記載のＤＲＡＭ信号マージン試験方法。 （３）前記低減信号を書き込む前記工程（ａ）は、さら
に前記工程（ｉｉｉ）の後に、（ｉｖ）前記センス増幅
器イネーブルと前記複数のビット線とを前置帯電電圧に
駆動する工程（ｉｖ）を有する、上記（２）に記載のＤ
ＲＡＭ信号マージン試験方法。 （４）各セルを読み取る前記工程（ｂ）は、（ｉ）選択
されたワード線をハイ（ＨＩＧＨ）にする工程（ｉ）
（ｉｉ）前記少なくとも一つのビット線上に信号が生じ
た後に、前記少なくとも一つのセンス増幅器をイネーブ
ルとし、前記選択されたワード線に応答して前記センス
増幅器がセットされる工程（ｉｉ）と、（ｉｉｉ）前記
セットされたセンス増幅器を局所データ線（ＬＤＬ）に
連結することによって、前記セットされたセンス増幅器
が前記ＬＤＬへデータを送る工程（ｉｉｉ）と、（ｉ
ｖ）前記データを前記センス増幅器にラッチする工程
（ｉｖ）とを有する、上記（１）に記載のＲＡＭ信号マ
ージン試験方法。 （５）各セルを読み込む前記工程（ｂ）は、前記センス
増幅器をイネーブルとする前記工程（ｉｉ）に先だっ
て、さらに、（ｉａ）選択的に、少なくとも一つのビッ
ト線対をセンス増幅器から切り離し、それによって少な
くとも一つのビット線対が少なくとも一つのセンス増幅
器に連結された状態とする工程（ｉａ）を有する、上記
（４）に記載のＤＲＡＭ信号マージン試験方法。 （６）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）のセル信号マージンを決定するための方法であ
って、（ａ）複数のワード線をハイ（ＨＩＧＨ）にする
工程（ａ）と、（ｂ）センス増幅器イネーブルと複数の
ビット線とを試験電圧レベルにする工程（ｂ）と、
（ｃ）前記複数のワード線をロー（ＬＯＷ）にする工程
（ｃ）と、（ｄ）前記複数のメモリ・セルの各セルから
データを読み取る工程（ｄ）と、（ｅ）前記読み取られ
たデータを予測される結果と比較する工程と、（ｆ）前
記信号を低減し、前記読み取られたデータが前記予測さ
れる結果と異なるまで前記工程（ａ）〜（ｅ）を繰り返
す工程（ｆ）とを有する、ＤＲＡＭ信号マージン試験方
法。 （７）前記工程（ｄ）に先だって、（ｃ１）前記センス
増幅器イネーブルおよび前記複数のビット線を前置帯電
電圧にする工程（ｃ１）をさらに有する、上記（６）に
記載のＤＲＡＭ信号マージン試験方法。 （８）各セルを読み取る前記工程（ｄ）は、（ｉ）選択
されたワード線をハイ（ＨＩＧＨ）にする工程（ｉ）
と、（ｉｉ）選択的に、少なくとも一つのビット線対を
センス増幅器から切り離し、それによって少なくとも一
つのビット線対が少なくとも一つのセンス増幅器に連結
された状態とする工程（ｉｉ）と、（ｉｉｉ）前記少な
くとも一つのビット線上に信号が生じた後に、前記少な
くとも一つのセンス増幅器をイネーブルとし、前記選択
されたワード線に応答して前記センス増幅器がセットさ
れる工程（ｉｉｉ）と、（ｉｖ）前記セットされたセン
ス増幅器を局所データ線（ＬＤＬ）に連結することによ
って、前記セットされたセンス増幅器が前記ＬＤＬへデ
ータを送る工程（ｉｖ）と、（ｖ）前記データを前記セ
ンス増幅器にラッチする工程（ｖ）を有する、ＤＲＡＭ
信号マージン試験方法。 （９）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）のセル信号マージンを決定するための方法であ
って、 （ａ）複数のワード線をハイ（ＨＩＧＨ）にする工程
（ａ）と、 （ｂ）センス増幅器イネーブルおよび複数のビット線を
試験電圧レベルにする工程（ｂ）と、 （ｃ）前記複数のワード線をロー（ＬＯＷ）にする工程
（ｃ）と、 （ｄ）前記センス増幅器イネーブルおよび前記複数のビ
ット線を前置帯電電圧にする工程（ｄ）と、 （ｅ）前記複数のメモリ・セルの各セルを読み取る工程
（ｅ）であって、（ｉ）選択されたワード線をハイ（Ｈ
ＩＧＨ）にする工程（ｉ）と、（ｉｉ）選択的に、少な
くとも一つのビット線対をセンス増幅器から切り離し、
それによって少なくとも一つのビット線対が少なくとも
一つのセンス増幅器に連結された状態とする工程（ｉ
ｉ）と、（ｉｉｉ）前記少なくとも一つのビット線上に
信号が生じた後に、前記少なくとも一つのセンス増幅器
をイネーブルとし、前記選択されたワード線に応答して
前記センス増幅器がセットされる工程（ｉｉｉ）と、
（ｉｖ）前記セットされたセンス増幅器を局所データ線
（ＬＤＬ）に連結することによって、前記セットされた
センス増幅器が前記ＬＤＬへデータを送る工程によっ
て、前記複数のメモリ・セルの各セルを読み取る工程
（ｉｖ）とを含む工程（ｅ）と、 （ｆ）前記データを前記センス増幅器にラッチする工程
（ｆ）と、 （ｇ）前記読み取られたデータを予測される結果と比較
する工程（ｇ）と、 （ｈ）前記信号を低減し、前記読み取られたデータが前
記予測される結果と異なるまで前記工程（ａ）〜（ｆ）
を繰り返す工程（ｈ）とを有する、ＤＲＡＭ信号マージ
ン試験方法。
【図１】従来の広域Ｉ／Ｏ・ＲＡＭの略図である。
【図２】従来のセグメントをトランジスタ・レベルでも
って表した断面略図である。
って表した断面略図である。
【図３】図２の断面に関わるタイミング図である。
【図４】従来の方法にもとづいて試験可能なＲＡＭビッ
ト線等化を表す。
ト線等化を表す。
【図５】本発明の好ましい実施形態にもとづくアレイ断
面、センス回路、および制御論理を模式的に表す。
面、センス回路、および制御論理を模式的に表す。
【図６】本発明の好ましい実施形態にもとづくアレイ断
面、センス回路、および制御論理を模式的に表す。
面、センス回路、および制御論理を模式的に表す。
【図７】本発明の好ましい実施形態にもとづくアレイ断
面、センス回路、および制御論理を模式的に表す。
面、センス回路、および制御論理を模式的に表す。
【図８】本発明の好ましい実施形態にもとづいてセル信
号マージンを決定するための、図５〜図７のＲＡＭに関
わるタイミング図である。
号マージンを決定するための、図５〜図７のＲＡＭに関
わるタイミング図である。
【図９】本発明の好ましい実施形態にもとづいて、ＤＲ
ＡＭセル信号マージンを試験するためのフロー・チャー
トである。
ＡＭセル信号マージンを試験するためのフロー・チャー
トである。
１６０ セル １６２ 等化回路 １６３ 復元線 １６４ マルチプレクサ（ｍｕｘ） １６５ 選択線 １６６ センス増幅器 １６８ ＮＦＥＴ １７０ ＮＦＥＴ １７２ ＰＦＥＴ １７４ ＰＦＥＴ １７６ カラム・スイッチ １８２ ＬＤＬ １８４ ＬＤＬ １８５ 制御回路 １８６ ＣＳＬi １９２ ＮＦＥＴ １９４ ＮＦＥＴ １９６ インバータ １９８ ＮＦＥＴ ２００ 遅延回路 ２０２ ＰＦＥＴ ２０４ ＮＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トシアキ・キリハタ アメリカ合衆国12590、ニューヨーク州 ワッピンジャース フォールス タウン ビュー・ドライブ 341 (72)発明者 ヒン・ウォン アメリカ合衆国06850、コネティカット州 ノーウォーク ジェイ フォー ベッドフ ォード・アヴェニュー 11
Claims (9)
- 【請求項１】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）のセル信号マージンを決定するための方
法であって、 （ａ）複数のメモリ・セルに低減信号を書き込む工程
（ａ）と、 （ｂ）前記複数のメモリ・セルの各セルからデータを読
み取る工程（ｂ）と、 （ｃ）前記読み取られたデータを予測される結果と比較
する工程（ｃ）と、 （ｄ）前記信号を低減し、前記読み取られたデータが前
記予測される結果と異なるまで前記工程（ａ）〜（Ｃ）
を繰り返す工程（ｄ）とを有する、 ＤＲＡＭ信号マージン試験方法。 - 【請求項２】前記複数のメモリ・セルに低減信号を書き
込む前記工程（ａ）は、 （ｉ）複数のワード線をハイ（ＨＩＧＨ）にする工程
（ｉ）と、 （ｉｉ）センス増幅器イネーブルおよび複数のビット線
を試験電圧レベルにする工程（ｉｉ）と、 （ｉｉｉ）前記複数のワード線をロー（ＬＯＷ）にする
工程（ｉｉｉ）とを有する、請求項１に記載のＤＲＡＭ
信号マージン試験方法。 - 【請求項３】前記低減信号を書き込む前記工程（ａ）
は、さらに前記工程（ｉｉｉ）の後に、 （ｉｖ）前記センス増幅器イネーブルと前記複数のビッ
ト線とを前置帯電電圧に駆動する工程（ｉｖ）を有す
る、請求項２に記載のＤＲＡＭ信号マージン試験方法。 - 【請求項４】各セルを読み取る前記工程（ｂ）は、 （ｉ）選択されたワード線をハイ（ＨＩＧＨ）にする工
程（ｉ）と、 （ｉｉ）前記少なくとも一つのビット線上に信号が生じ
た後に、前記少なくとも一つのセンス増幅器をイネーブ
ルとし、前記選択されたワード線に応答して前記センス
増幅器がセットされる工程（ｉｉ）と、 （ｉｉｉ）前記セットされたセンス増幅器を局所データ
線（ＬＤＬ）に連結することによって、前記セットされ
たセンス増幅器が前記ＬＤＬへデータを送る工程（ｉｉ
ｉ）と、 （ｉｖ）前記データを前記センス増幅器にラッチする工
程（ｉｖ）とを有する、請求項１に記載のＲＡＭ信号マ
ージン試験方法。 - 【請求項５】各セルを読み込む前記工程（ｂ）は、前記
センス増幅器をイネーブルとする前記工程（ｉｉ）に先
だって、さらに、 （ｉａ）選択的に、少なくとも一つのビット線対をセン
ス増幅器から切り離し、それによって少なくとも一つの
ビット線対が少なくとも一つのセンス増幅器に連結され
た状態とする工程（ｉａ）を有する、請求項４に記載の
ＤＲＡＭ信号マージン試験方法。 - 【請求項６】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）のセル信号マージンを決定するための方
法であって、 （ａ）複数のワード線をハイ（ＨＩＧＨ）にする工程
（ａ）と、 （ｂ）センス増幅器イネーブルと複数のビット線とを試
験電圧レベルにする工程（ｂ）と、 （ｃ）前記複数のワード線をロー（ＬＯＷ）にする工程
（ｃ）と、 （ｄ）前記複数のメモリ・セルの各セルからデータを読
み取る工程（ｄ）と、 （ｅ）前記読み取られたデータを予測される結果と比較
する工程（ｅ）と、 （ｆ）前記信号を低減し、前記読み取られたデータが前
記予測される結果と異なるまで前記工程（ａ）〜（ｅ）
を繰り返す工程（ｆ）とを有する、ＤＲＡＭ信号マージ
ン試験方法。 - 【請求項７】前記工程（ｄ）に先だって、 （ｃ１）前記センス増幅器イネーブルおよび前記複数の
ビット線を前置帯電電圧にする工程（ｃ１）をさらに有
する、請求項６に記載のＤＲＡＭ信号マージン試験方
法。 - 【請求項８】各セルを読み取る前記工程（ｄ）は、 （ｉ）選択されたワード線をハイ（ＨＩＧＨ）にする工
程（ｉ）と、 （ｉｉ）選択的に、少なくとも一つのビット線対をセン
ス増幅器から切り離し、それによって少なくとも一つの
ビット線対が少なくとも一つのセンス増幅器に連結され
た状態とする工程（ｉｉ）と、 （ｉｉｉ）前記少なくとも一つのビット線上に信号が生
じた後に、前記少なくとも一つのセンス増幅器をイネー
ブルとし、前記選択されたワード線に応答して前記セン
ス増幅器がセットされる工程（ｉｉｉ）と、 （ｉｖ）前記セットされたセンス増幅器を局所データ線
（ＬＤＬ）に連結することによって、前記セットされた
センス増幅器が前記ＬＤＬへデータを送る工程（ｉｖ）
と、 （ｖ）前記データを前記センス増幅器にラッチする工程
（ｖ）とを有する、 ＤＲＡＭ信号マージン試験方法。 - 【請求項９】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）のセル信号マージンを決定するための方
法であって、 （ａ）複数のワード線をハイ（ＨＩＧＨ）にする工程
（ａ）と、 （ｂ）センス増幅器イネーブルおよび複数のビット線を
試験電圧レベルにする工程（ｂ）と、 （ｃ）前記複数のワード線をロー（ＬＯＷ）にする工程
（ｃ）と、 （ｄ）前記センス増幅器イネーブルおよび前記複数のビ
ット線を前置帯電電圧にする工程（ｄ）と、 （ｅ）前記複数のメモリ・セルの各セルを読み取る工程
（ｅ）であって、（ｉ）選択されたワード線をハイ（Ｈ
ＩＧＨ）にする工程（ｉ）と、（ｉｉ）選択的に、少な
くとも一つのビット線対をセンス増幅器から切り離し、
それによって少なくとも一つのビット線対が少なくとも
一つのセンス増幅器に連結された状態とする工程（ｉ
ｉ）と、（ｉｉｉ）前記少なくとも一つのビット線上に
信号が生じた後に、前記少なくとも一つのセンス増幅器
をイネーブルとし、前記選択されたワード線に応答して
前記センス増幅器がセットされる工程（ｉｉｉ）と、
（ｉｖ）前記セットされたセンス増幅器を局所データ線
（ＬＤＬ）に連結することによって、前記セットされた
センス増幅器が前記ＬＤＬへデータを送る工程（ｉｖ）
とを含む工程（ｅ）と、 （ｆ）前記データを前記センス増幅器にラッチする工程
（ｆ）と、 （ｇ）前記読み取られたデータを予測される結果と比較
する工程（ｇ）と、 （ｈ）前記信号を低減し、前記読み取られたデータが前
記予測される結果と異なるまで前記工程（ａ）〜（ｆ）
を繰り返す工程（ｈ）とを有する、ＤＲＡＭ信号マージ
ン試験方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US535446 | 1995-09-28 | ||
| US08/535,446 US5610867A (en) | 1995-09-28 | 1995-09-28 | DRAM signal margin test method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09129000A true JPH09129000A (ja) | 1997-05-16 |
Family
ID=24134267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8239549A Pending JPH09129000A (ja) | 1995-09-28 | 1996-09-10 | Ｄｒａｍ信号マージン試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5610867A (ja) |
| EP (1) | EP0766258B1 (ja) |
| JP (1) | JPH09129000A (ja) |
| DE (1) | DE69624312T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0991993A (ja) * | 1995-09-19 | 1997-04-04 | Texas Instr Japan Ltd | 半導体記憶装置の試験方法 |
| US5870407A (en) * | 1996-05-24 | 1999-02-09 | Advanced Micro Devices, Inc. | Method of screening memory cells at room temperature that would be rejected during hot temperature programming tests |
| KR100253354B1 (ko) * | 1997-11-20 | 2000-05-01 | 김영환 | 반도체 메모리의 동작 검사장치 |
| US6002622A (en) * | 1998-02-19 | 1999-12-14 | Micron Technology, Inc. | Device and method for margin testing a semiconductor memory by applying a stressing voltage simultaneously to complementary and true digit lines |
| EP0947994A3 (en) * | 1998-03-30 | 2004-02-18 | Siemens Aktiengesellschaft | Reduced signal test for dynamic random access memory |
| JP3780713B2 (ja) * | 1998-08-25 | 2006-05-31 | 富士通株式会社 | 強誘電体メモリ、強誘電体メモリの製造方法及び強誘電体メモリの試験方法 |
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