JP2002313099A - メモリ回路及びその試験方法 - Google Patents
メモリ回路及びその試験方法Info
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- JP2002313099A JP2002313099A JP2001116189A JP2001116189A JP2002313099A JP 2002313099 A JP2002313099 A JP 2002313099A JP 2001116189 A JP2001116189 A JP 2001116189A JP 2001116189 A JP2001116189 A JP 2001116189A JP 2002313099 A JP2002313099 A JP 2002313099A
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Abstract
(57)【要約】
【課題】相補メモリセル対アレイを有するメモリ回路の
セル特性を、シングルセルアレイを有するメモリ回路と
同等の基準で評価できるようにする。 【解決手段】４つのビット線分離スイッチ２３〜２６の
うち２４のみをオンにし、プリチャージ回路２２がオフ
の状態で、ワード線ＷＬ０を選択的に活性にし、次いで
ビット線分離スイッチ２４をオフにし、次いでセンスア
ンプ２１を活性にしてメモリセル＊ＭＣのみによる中間
ビット線対ＭＬ、＊ＭＬ間の微小電位差を増幅する。次
いでビット線分離スイッチ２３及び２４をオンにしてリ
ストア動作を開始する。他の方法では、４つのビット線
分離スイッチ２３〜２６を全てオンにして読み出し動作
を行うことにより、ビット線容量を通常使用時の約２倍
にしてビット線対間微小電位差を、シングルセルアレイ
を有する通常のＤＲＡＭ回路の場合と同程度にする。
セル特性を、シングルセルアレイを有するメモリ回路と
同等の基準で評価できるようにする。 【解決手段】４つのビット線分離スイッチ２３〜２６の
うち２４のみをオンにし、プリチャージ回路２２がオフ
の状態で、ワード線ＷＬ０を選択的に活性にし、次いで
ビット線分離スイッチ２４をオフにし、次いでセンスア
ンプ２１を活性にしてメモリセル＊ＭＣのみによる中間
ビット線対ＭＬ、＊ＭＬ間の微小電位差を増幅する。次
いでビット線分離スイッチ２３及び２４をオンにしてリ
ストア動作を開始する。他の方法では、４つのビット線
分離スイッチ２３〜２６を全てオンにして読み出し動作
を行うことにより、ビット線容量を通常使用時の約２倍
にしてビット線対間微小電位差を、シングルセルアレイ
を有する通常のＤＲＡＭ回路の場合と同程度にする。
Description
【０００１】
【発明の属する技術分野】本発明は、互いに逆の内容が
書き込まれる相補メモリセル対がビット線対に接続さ
れ、これらが同一ワード線で選択されるメモリ回路及び
その試験方法に関する。
書き込まれる相補メモリセル対がビット線対に接続さ
れ、これらが同一ワード線で選択されるメモリ回路及び
その試験方法に関する。
【０００２】
【従来の技術】この種のメモリ回路では、ワード線活性
化後に生ずるビット線対電位差は、シングルセルの記憶
内容をビット線に読み出す通常のメモリ回路の場合の約
２倍になるので、セル電荷リークによる保持電圧の変化
や読み出時のノイズの影響を受けにくくて信頼性が高い
とともに、リフレッシュ周期を長くすることができる。
化後に生ずるビット線対電位差は、シングルセルの記憶
内容をビット線に読み出す通常のメモリ回路の場合の約
２倍になるので、セル電荷リークによる保持電圧の変化
や読み出時のノイズの影響を受けにくくて信頼性が高い
とともに、リフレッシュ周期を長くすることができる。
【０００３】
【発明が解決しようとする課題】しかし、読み出し電位
差「約２倍」であることにより故障検出が難しくなり、
セル特性評価を、通常のメモリ回路と同等の基準で行う
ことができず、例えばリフレッシュ周期を通常のメモリ
回路の場合の２倍にして試験を行わなければならず、特
にメモリ開発時の不良解析時間が長くなっていた。
差「約２倍」であることにより故障検出が難しくなり、
セル特性評価を、通常のメモリ回路と同等の基準で行う
ことができず、例えばリフレッシュ周期を通常のメモリ
回路の場合の２倍にして試験を行わなければならず、特
にメモリ開発時の不良解析時間が長くなっていた。
【０００４】本発明の目的は、このような問題点に鑑
み、シングルセルの記憶内容をビット線に読み出すメモ
リ回路と同等の基準で相補セル対の記憶内容をビット線
対に読み出すメモリ回路のセル特性を評価することが可
能なメモリ回路及びその試験方法を提供することにあ
る。
み、シングルセルの記憶内容をビット線に読み出すメモ
リ回路と同等の基準で相補セル対の記憶内容をビット線
対に読み出すメモリ回路のセル特性を評価することが可
能なメモリ回路及びその試験方法を提供することにあ
る。
【０００５】
【課題を解決するための手段及びその作用効果】本発明
によるメモリ回路の試験方法の一態様では、中間ビット
線対間にセンスアンプ回路及びプリチャージ回路が接続
され、該中間ビット線対の一端及び他端がそれぞれ第１
及び第２ビット線分離スイッチ対を介して第１及び第２
ビット線対に接続され、該第１ビット線対のそれぞれに
第１ワード線で選択される相補メモリセル対の一方及び
他方が接続され、該第２ビット線対のそれぞれに第２ワ
ード線で選択される相補メモリセル対の一方及び他方が
接続されたメモリ回路の記憶内容を試験する。この試験
において、該第１及び第２ビット線分離スイッチ対を構
成する４つのビット線分離スイッチのうち１つのみをオ
ンにし、該プリチャージ回路がオフの状態で該第１及び
第２ワード線のうちオン状態のビット線分離スイッチに
関わるものを選択的に活性にし、次いで該オンにしたビ
ット線分離スイッチをオフにし、次いで該センスアンプ
回路を活性にし、次いで該中間ビット線対の電位差に基
づいて、該活性化されたワード線に接続された相補メモ
リセル対のうち該オンにしたビット線分離スイッチに対
応するメモリセルの記憶内容を確認する。
によるメモリ回路の試験方法の一態様では、中間ビット
線対間にセンスアンプ回路及びプリチャージ回路が接続
され、該中間ビット線対の一端及び他端がそれぞれ第１
及び第２ビット線分離スイッチ対を介して第１及び第２
ビット線対に接続され、該第１ビット線対のそれぞれに
第１ワード線で選択される相補メモリセル対の一方及び
他方が接続され、該第２ビット線対のそれぞれに第２ワ
ード線で選択される相補メモリセル対の一方及び他方が
接続されたメモリ回路の記憶内容を試験する。この試験
において、該第１及び第２ビット線分離スイッチ対を構
成する４つのビット線分離スイッチのうち１つのみをオ
ンにし、該プリチャージ回路がオフの状態で該第１及び
第２ワード線のうちオン状態のビット線分離スイッチに
関わるものを選択的に活性にし、次いで該オンにしたビ
ット線分離スイッチをオフにし、次いで該センスアンプ
回路を活性にし、次いで該中間ビット線対の電位差に基
づいて、該活性化されたワード線に接続された相補メモ
リセル対のうち該オンにしたビット線分離スイッチに対
応するメモリセルの記憶内容を確認する。
【０００６】この構成によれば、第１又は第２ビット線
対と選択された相補メモリセル対との間の電荷移動で電
位差が生ずるが、第１及び第２ビット線分離スイッチ対
を構成する４つのビット線分離スイッチのうち１つのみ
がオンになるので、中間ビット線対間の電位差は、該オ
ンにしたビット線分離スイッチに対応するメモリセルの
記憶内容のみに応じたを値になり、次に該オンにしたビ
ット線分離スイッチがオフにされ、第１及び第２ビット
線対からセンスアンプ回路が分離された状態でセンスア
ンプ回路が活性にされるので、相補メモリセル対の任意
の一方を試験することができる。すなわち、ビット線対
読み出し電位差が相補メモリセル対のキャパシタ電位に
より定まるにも拘わらず、相補メモリセル対の任意の一
方のキャパシタ電位のみに依存する読み出し動作を行う
ことができる。このため、シングルセルの記憶内容をビ
ット線に読み出す通常のメモリ回路と同等の基準で、相
補セル対の記憶内容をビット線対に読み出すメモリ回路
のセル特性を評価することができる。 本発明によるメ
モリ回路の試験方法の他の態様では、該第１及び第２ビ
ット線分離スイッチ対をオンにし、該プリチャージ回路
がオフの状態で該第１及び第２ワード線の一方を選択的
に活性にし、次いで該センスアンプ回路を活性にし、次
いで該中間ビット線対の電位差に基づいて、該活性化さ
れたワード線に接続された相補メモリセル対の記憶内容
を確認する。
対と選択された相補メモリセル対との間の電荷移動で電
位差が生ずるが、第１及び第２ビット線分離スイッチ対
を構成する４つのビット線分離スイッチのうち１つのみ
がオンになるので、中間ビット線対間の電位差は、該オ
ンにしたビット線分離スイッチに対応するメモリセルの
記憶内容のみに応じたを値になり、次に該オンにしたビ
ット線分離スイッチがオフにされ、第１及び第２ビット
線対からセンスアンプ回路が分離された状態でセンスア
ンプ回路が活性にされるので、相補メモリセル対の任意
の一方を試験することができる。すなわち、ビット線対
読み出し電位差が相補メモリセル対のキャパシタ電位に
より定まるにも拘わらず、相補メモリセル対の任意の一
方のキャパシタ電位のみに依存する読み出し動作を行う
ことができる。このため、シングルセルの記憶内容をビ
ット線に読み出す通常のメモリ回路と同等の基準で、相
補セル対の記憶内容をビット線対に読み出すメモリ回路
のセル特性を評価することができる。 本発明によるメ
モリ回路の試験方法の他の態様では、該第１及び第２ビ
ット線分離スイッチ対をオンにし、該プリチャージ回路
がオフの状態で該第１及び第２ワード線の一方を選択的
に活性にし、次いで該センスアンプ回路を活性にし、次
いで該中間ビット線対の電位差に基づいて、該活性化さ
れたワード線に接続された相補メモリセル対の記憶内容
を確認する。
【０００７】この構成によれば、試験時にはビット線容
量が通常使用時の約２倍になるので、ビット線対読み出
し電位差が通常のメモリ回路の場合と同程度で生じる。
このため、通常のメモリ回路と同等の基準で相補セル対
の記憶内容をビット線対に読み出すメモリ回路を、概略
評価することが可能となる。
量が通常使用時の約２倍になるので、ビット線対読み出
し電位差が通常のメモリ回路の場合と同程度で生じる。
このため、通常のメモリ回路と同等の基準で相補セル対
の記憶内容をビット線対に読み出すメモリ回路を、概略
評価することが可能となる。
【０００８】また、全メモリセルに対する試験時間が上
記一態様の場合の約半分になる。
記一態様の場合の約半分になる。
【０００９】本発明の他の目的、構成及び効果は以下の
説明から明らかになる。
説明から明らかになる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を説明する。一般に、信号ＳＺの反転信号をＳＸ
で表し、語尾Ｚ及びＸはそれぞれアクティブハイ及びア
クティブロウの信号であることを示す。
施形態を説明する。一般に、信号ＳＺの反転信号をＳＸ
で表し、語尾Ｚ及びＸはそれぞれアクティブハイ及びア
クティブロウの信号であることを示す。
【００１１】［第１実施形態］図１は、本発明の第１実
施形態のメモリ回路の一部を示す概略ブロック図であ
る。
施形態のメモリ回路の一部を示す概略ブロック図であ
る。
【００１２】このメモリ回路は、ブロックＢＬＫ０〜Ｂ
ＬＫ３の各セルアレイを備えている。各ブロックの両サ
イドを挟むように、センスアンプ列１０〜１４が形成さ
れている。
ＬＫ３の各セルアレイを備えている。各ブロックの両サ
イドを挟むように、センスアンプ列１０〜１４が形成さ
れている。
【００１３】図３は、これらブロック及びセンスアンプ
列の一部の概略構成を示す。図３中、黒塗り矩形は、ビ
ット線とワード線の交差部に接続されたメモリセルを示
す。図３では簡単化のために、１つのビット線対に相補
メモリセルが２対だけ接続されている場合を示す。
列の一部の概略構成を示す。図３中、黒塗り矩形は、ビ
ット線とワード線の交差部に接続されたメモリセルを示
す。図３では簡単化のために、１つのビット線対に相補
メモリセルが２対だけ接続されている場合を示す。
【００１４】ブロックＢＬＫ０〜ＢＬＫ３の各々につい
て、ロウアドレス最下位ビット信号ＲＡ００Ｚの値は、
ワード線に関し左側から、‘０’，‘１’，‘１’，
‘０’となっている。これにより、例えばブロックＢＬ
Ｋ０及びＢＬＫ１内のワード線のうち、ＲＡ００Ｚ＝
‘０’に対応したもの、例えばワード線ＷＬ０又はＷＬ
１を活性化する場合には、センスアンプ列１１内のセン
スアンプ回路が使用され、センスアンプ列１０及び１２
内のセンスアンプ回路は不活性状態を維持する。同様
に、ＲＡ００Ｚ＝‘１’に対応したワード線を活性化す
る場合には、ブロックＢＬＫ０についてはセンスアンプ
列１０内のセンスアンプ回路が使用され、ブロックＢＬ
Ｋ１についてはセンスアンプ列１２内のセンスアンプ回
路が使用され、センスアンプ列１１内のセンスアンプ回
路は不活性状態を維持する。
て、ロウアドレス最下位ビット信号ＲＡ００Ｚの値は、
ワード線に関し左側から、‘０’，‘１’，‘１’，
‘０’となっている。これにより、例えばブロックＢＬ
Ｋ０及びＢＬＫ１内のワード線のうち、ＲＡ００Ｚ＝
‘０’に対応したもの、例えばワード線ＷＬ０又はＷＬ
１を活性化する場合には、センスアンプ列１１内のセン
スアンプ回路が使用され、センスアンプ列１０及び１２
内のセンスアンプ回路は不活性状態を維持する。同様
に、ＲＡ００Ｚ＝‘１’に対応したワード線を活性化す
る場合には、ブロックＢＬＫ０についてはセンスアンプ
列１０内のセンスアンプ回路が使用され、ブロックＢＬ
Ｋ１についてはセンスアンプ列１２内のセンスアンプ回
路が使用され、センスアンプ列１１内のセンスアンプ回
路は不活性状態を維持する。
【００１５】図４は、図３中のセンスアンプユニット２
０とその両サイドの一部を示す回路図である。
０とその両サイドの一部を示す回路図である。
【００１６】センスアンプユニット２０は、中間ビット
線ＭＬ０と＊ＭＬ０との間に接続されたセンスアンプ回
路２１及びプリチャージ回路２２と、中間ビット線ＭＬ
０及び＊ＭＬ０の一端とビット線ＢＬ０及び＊ＢＬ０と
の間にそれぞれ接続されたビット線分離用ＮＭＯＳトラ
ンジスタ２３及び２４と、中間ビット線ＭＬ０及び＊Ｍ
Ｌ０の他端とビット線ＢＬ１及び＊ＢＬ１との間にそれ
ぞれ接続されたビット線分離用ＮＭＯＳトランジスタ２
５及び２６とを有する。
線ＭＬ０と＊ＭＬ０との間に接続されたセンスアンプ回
路２１及びプリチャージ回路２２と、中間ビット線ＭＬ
０及び＊ＭＬ０の一端とビット線ＢＬ０及び＊ＢＬ０と
の間にそれぞれ接続されたビット線分離用ＮＭＯＳトラ
ンジスタ２３及び２４と、中間ビット線ＭＬ０及び＊Ｍ
Ｌ０の他端とビット線ＢＬ１及び＊ＢＬ１との間にそれ
ぞれ接続されたビット線分離用ＮＭＯＳトランジスタ２
５及び２６とを有する。
【００１７】センスアンプ回路２１は、センスアンプ活
性化信号ＰＳＡ及びＮＳＡが供給される駆動信号線間に
接続された２つのＣＭＯＳインバータを有し、これらが
互いにクロス接続されており、フリップフロップ型であ
る。このセンスアンプ回路２１は、上述のようにＲＡ０
０Ｚ＝‘０’の場合に使用される。
性化信号ＰＳＡ及びＮＳＡが供給される駆動信号線間に
接続された２つのＣＭＯＳインバータを有し、これらが
互いにクロス接続されており、フリップフロップ型であ
る。このセンスアンプ回路２１は、上述のようにＲＡ０
０Ｚ＝‘０’の場合に使用される。
【００１８】プリチャージ回路２２は、電源電位Ｖｐ
ｒ、例えばＶＤＤ／２と中間ビット線ＭＬ０との間及び
電源電位Ｖｐｒと中間ビット線＊ＭＬ０との間にそれぞ
れ接続されたＮＭＯＳトランジスタと、中間ビット線Ｍ
Ｌ０と＊ＭＬ０との間に接続されたイコライズ用ＮＭＯ
Ｓトランジスタとを有し、これらのゲートにビット線リ
セット信号ＢＲＳＸが供給される。ビット線分離用ＮＭ
ＯＳトランジスタ２３〜２６のゲートにはそれぞれ、配
線ＩＳＯ０１、ＩＳＯ００、ＩＳＯ１１及びＩＳＯ１０
が接続されている。
ｒ、例えばＶＤＤ／２と中間ビット線ＭＬ０との間及び
電源電位Ｖｐｒと中間ビット線＊ＭＬ０との間にそれぞ
れ接続されたＮＭＯＳトランジスタと、中間ビット線Ｍ
Ｌ０と＊ＭＬ０との間に接続されたイコライズ用ＮＭＯ
Ｓトランジスタとを有し、これらのゲートにビット線リ
セット信号ＢＲＳＸが供給される。ビット線分離用ＮＭ
ＯＳトランジスタ２３〜２６のゲートにはそれぞれ、配
線ＩＳＯ０１、ＩＳＯ００、ＩＳＯ１１及びＩＳＯ１０
が接続されている。
【００１９】ビット線分離用ＮＭＯＳトランジスタ２３
〜２６は、隣り合うブロックＢＬＫ０とＢＬＫ１とでセ
ンスアンプ回路２１及びプリチャージ回路２２を共用す
るためのものであり、ブロックＢＬＫ０が活性であると
きには、ビット線分離用ＮＭＯＳトランジスタ２５及び
２６がオフにされ、ブロックＢＬＫ１が活性であるとき
にはビット線分離用ＮＭＯＳトランジスタ２３及び２４
がオフにされる。
〜２６は、隣り合うブロックＢＬＫ０とＢＬＫ１とでセ
ンスアンプ回路２１及びプリチャージ回路２２を共用す
るためのものであり、ブロックＢＬＫ０が活性であると
きには、ビット線分離用ＮＭＯＳトランジスタ２５及び
２６がオフにされ、ブロックＢＬＫ１が活性であるとき
にはビット線分離用ＮＭＯＳトランジスタ２３及び２４
がオフにされる。
【００２０】ビット線ＢＬ０及び＊ＢＬ０とワード線Ｗ
Ｌ０の交差部にはそれぞれメモリセルＭ０及び＊Ｍ０
（相補メモリセル対）が接続され、ワード線ＷＬ０の活
性化によりこれらのＮＭＯＳトランジスタスイッチがオ
ンになってセル電位とこれに接続されたビット線の電位
とが等しくなるように電荷が移動し、ビット線電位が例
えば１００ｍＶ変化する。ビット線ＢＬ１及び＊ＢＬ１
とワード線ＷＬ１の交差部にそれぞれ接続されたメモリ
セルＭ１及び＊Ｍ１（相補メモリセル対）についても同
様である。相補メモリセル対は、書き込み時に互いに逆
の論理値の電圧で充電される。
Ｌ０の交差部にはそれぞれメモリセルＭ０及び＊Ｍ０
（相補メモリセル対）が接続され、ワード線ＷＬ０の活
性化によりこれらのＮＭＯＳトランジスタスイッチがオ
ンになってセル電位とこれに接続されたビット線の電位
とが等しくなるように電荷が移動し、ビット線電位が例
えば１００ｍＶ変化する。ビット線ＢＬ１及び＊ＢＬ１
とワード線ＷＬ１の交差部にそれぞれ接続されたメモリ
セルＭ１及び＊Ｍ１（相補メモリセル対）についても同
様である。相補メモリセル対は、書き込み時に互いに逆
の論理値の電圧で充電される。
【００２１】中間ビット線ＭＬ０と＊ＭＬ０の電位差
は、リード回路２９に伝達されて論理値が決定され、外
部に読み出される。リード回路２９は例えば、コラムデ
コーダの出力で選択的にオンにされるコラムスイッチ
と、ダイレクトセンス回路とを備えている。
は、リード回路２９に伝達されて論理値が決定され、外
部に読み出される。リード回路２９は例えば、コラムデ
コーダの出力で選択的にオンにされるコラムスイッチ
と、ダイレクトセンス回路とを備えている。
【００２２】図５は、図１中の配線ＩＳＯ００及びＩＳ
Ｏ０１の付近のレイアウトの一例を示す。
Ｏ０１の付近のレイアウトの一例を示す。
【００２３】図５中、ゲートラインＧＬ０及びＧＬ１は
いずれも同一列のビット線分離用ＮＭＯＳトランジスタ
に共通であり、ゲートラインＧＬ０及びＧＬ１はそれぞ
れ図４のビット線分離用ＮＭＯＳトランジスタ２４及び
２３のゲートを含んでいる。図４のＮＭＯＳトランジス
タ２３は、Ｎ型領域２３１及び２３２と、これらの間の
上方のゲートラインＧＬ１の一部とを有し、ＮＭＯＳト
ランジスタ２４は、Ｎ型領域２４１及び２４２とこれら
の間の上方のゲートラインＧＬ０の一部とを有する。ゲ
ートラインＧＬ０及びＧＬ１はそれぞれ、中央部からの
分岐線の先端部が層間コンタクトを介し上方のメタル配
線ＩＳＯ００及びＩＳＯ０１に接続されている。
いずれも同一列のビット線分離用ＮＭＯＳトランジスタ
に共通であり、ゲートラインＧＬ０及びＧＬ１はそれぞ
れ図４のビット線分離用ＮＭＯＳトランジスタ２４及び
２３のゲートを含んでいる。図４のＮＭＯＳトランジス
タ２３は、Ｎ型領域２３１及び２３２と、これらの間の
上方のゲートラインＧＬ１の一部とを有し、ＮＭＯＳト
ランジスタ２４は、Ｎ型領域２４１及び２４２とこれら
の間の上方のゲートラインＧＬ０の一部とを有する。ゲ
ートラインＧＬ０及びＧＬ１はそれぞれ、中央部からの
分岐線の先端部が層間コンタクトを介し上方のメタル配
線ＩＳＯ００及びＩＳＯ０１に接続されている。
【００２４】次に、図４の回路の動作を説明する。
【００２５】図７は、試験時に図４のメモリセル＊Ｍ０
の記憶内容を読み出す場合の動作を示すタイミングチャ
ートである。
の記憶内容を読み出す場合の動作を示すタイミングチャ
ートである。
【００２６】メモリセルＭ０及び＊Ｍ０のセル記憶値は
互いに逆であり、これらのセル充電電圧がそれぞれ０Ｖ
及びＶＤＤであるとする。最初、ワード線ＷＬ０が低レ
ベルでメモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジス
タスイッチがオフである。また、センスアンプ活性化信
号ＰＳＡ及びＮＳＡの電位がＶＤＤ／２でセンスアンプ
回路２１が不活性である。さらに、配線ＩＳＯ００、Ｉ
ＳＯ０１、ＩＳＯ１０及びＩＳＯ１１が高レベルでビッ
ト線分離用ＮＭＯＳトランジスタ２３〜２６がオン、ビ
ット線リセット信号ＢＲＳＸが高レベルでプリチャージ
回路２２がオンになっており、ビット線ＭＬ０、ＢＬ
０、ＢＬ１、＊ＭＬ０、＊ＢＬ０及び＊ＢＬ１がプリチ
ャージされてこれらの電位がＶＤＤ／２である。
互いに逆であり、これらのセル充電電圧がそれぞれ０Ｖ
及びＶＤＤであるとする。最初、ワード線ＷＬ０が低レ
ベルでメモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジス
タスイッチがオフである。また、センスアンプ活性化信
号ＰＳＡ及びＮＳＡの電位がＶＤＤ／２でセンスアンプ
回路２１が不活性である。さらに、配線ＩＳＯ００、Ｉ
ＳＯ０１、ＩＳＯ１０及びＩＳＯ１１が高レベルでビッ
ト線分離用ＮＭＯＳトランジスタ２３〜２６がオン、ビ
ット線リセット信号ＢＲＳＸが高レベルでプリチャージ
回路２２がオンになっており、ビット線ＭＬ０、ＢＬ
０、ＢＬ１、＊ＭＬ０、＊ＢＬ０及び＊ＢＬ１がプリチ
ャージされてこれらの電位がＶＤＤ／２である。
【００２７】図７中の時点ｔ１〜ｔ４の各々は例えば、
ロウアドレスストローブ信号ＢＲＡＳＺが高レベルに遷
移してからの経過時間により定められる。
ロウアドレスストローブ信号ＢＲＡＳＺが高レベルに遷
移してからの経過時間により定められる。
【００２８】（ｔ０）ビット線リセット信号ＢＲＳＸが
低レベルに遷移してプリチャージ回路２２がオフにな
り、このタイミングで配線ＩＳＯ０１、ＩＳＯ１０及び
ＩＳＯ１１が低レベルに遷移してビット線分離用ＮＭＯ
Ｓトランジスタ２３、２５及び２６がオフになる。
低レベルに遷移してプリチャージ回路２２がオフにな
り、このタイミングで配線ＩＳＯ０１、ＩＳＯ１０及び
ＩＳＯ１１が低レベルに遷移してビット線分離用ＮＭＯ
Ｓトランジスタ２３、２５及び２６がオフになる。
【００２９】（ｔ１）ワード線ＷＬ０が高レベルに遷移
して、メモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジス
タスイッチがオンになる。これにより、ビット線＊ＢＬ
０及び＊ＭＬ０の電位がΔＶ１上昇し、ビット線ＢＬ０
の電位がΔＶ２低下する。ビット線分離用ＮＭＯＳトラ
ンジスタ２３がオフであるので、ビット線ＭＬ０の電位
はＶＤＤ／２を維持する。
して、メモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジス
タスイッチがオンになる。これにより、ビット線＊ＢＬ
０及び＊ＭＬ０の電位がΔＶ１上昇し、ビット線ＢＬ０
の電位がΔＶ２低下する。ビット線分離用ＮＭＯＳトラ
ンジスタ２３がオフであるので、ビット線ＭＬ０の電位
はＶＤＤ／２を維持する。
【００３０】（ｔ２）配線ＩＳＯ００が低レベルに遷移
してビット線分離用ＮＭＯＳトランジスタ２４がオフに
なると共に、センスアンプ活性化信号ＰＳＡ及びＮＳＡ
の電位がそれぞれＶＤＤ及び０Ｖに遷移してセンスアン
プ回路２１が活性化され、ビット線＊ＭＬ０とＭＬ０と
の電位差ΔＶ１が増幅されてビット線ＭＬ０及び＊ＭＬ
０の電位がそれぞれ０Ｖ及びＶＤＤに変化する。
してビット線分離用ＮＭＯＳトランジスタ２４がオフに
なると共に、センスアンプ活性化信号ＰＳＡ及びＮＳＡ
の電位がそれぞれＶＤＤ及び０Ｖに遷移してセンスアン
プ回路２１が活性化され、ビット線＊ＭＬ０とＭＬ０と
の電位差ΔＶ１が増幅されてビット線ＭＬ０及び＊ＭＬ
０の電位がそれぞれ０Ｖ及びＶＤＤに変化する。
【００３１】（ｔ３）配線ＩＳＯ００及びＩＳＯ０１が
高レベルに遷移してビット線分離用ＮＭＯＳトランジス
タ２３及び２４がオンになり、ビット線ＢＬ０及び＊Ｂ
Ｌ０の電位がそれぞれ０Ｖ及びＶＤＤに変化する。これ
により、メモリセルＭ０及び＊Ｍ０に対しリストア動作
が開始される。また、リード回路２９によりビット線Ｍ
Ｌ０と＊ＭＬ０の電位差に対応したデータの外部への読
み出しが開始される。
高レベルに遷移してビット線分離用ＮＭＯＳトランジス
タ２３及び２４がオンになり、ビット線ＢＬ０及び＊Ｂ
Ｌ０の電位がそれぞれ０Ｖ及びＶＤＤに変化する。これ
により、メモリセルＭ０及び＊Ｍ０に対しリストア動作
が開始される。また、リード回路２９によりビット線Ｍ
Ｌ０と＊ＭＬ０の電位差に対応したデータの外部への読
み出しが開始される。
【００３２】（ｔ４）ワード線ＷＬ０が低レベルに遷移
してメモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジスタ
スイッチがオフになり、リストア動作が完了する。
してメモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジスタ
スイッチがオフになり、リストア動作が完了する。
【００３３】（ｔ５）ビット線リセット信号ＢＲＳＸが
高レベルに遷移してプリチャージ回路２２がオンになる
と共に、この遷移のタイミングでセンスアンプ活性化信
号ＰＳＡ及びＮＳＡが共に電位ＶＤＤ／２へ変化してセ
ンスアンプ回路２１が不活性になり、ビット線ＢＬ０、
＊ＢＬ０、ＭＬ０及び＊ＭＬ０がプリチャージ電位ＶＤ
Ｄ／２になる。
高レベルに遷移してプリチャージ回路２２がオンになる
と共に、この遷移のタイミングでセンスアンプ活性化信
号ＰＳＡ及びＮＳＡが共に電位ＶＤＤ／２へ変化してセ
ンスアンプ回路２１が不活性になり、ビット線ＢＬ０、
＊ＢＬ０、ＭＬ０及び＊ＭＬ０がプリチャージ電位ＶＤ
Ｄ／２になる。
【００３４】（ｔ６）ビット線リセット信号ＢＲＳＸが
高レベルに遷移するのとほぼ同じ又は高レベルに遷移し
てから所定時間経過後の時点ｔ６で配線ＩＳＯ１０及び
ＩＳＯ１１が高レベルに遷移してビット線分離用ＮＭＯ
Ｓトランジスタ２５及び２６がオンになり、最初の状態
に戻る。
高レベルに遷移するのとほぼ同じ又は高レベルに遷移し
てから所定時間経過後の時点ｔ６で配線ＩＳＯ１０及び
ＩＳＯ１１が高レベルに遷移してビット線分離用ＮＭＯ
Ｓトランジスタ２５及び２６がオンになり、最初の状態
に戻る。
【００３５】図８は、試験時に図４のメモリセルＭ０の
記憶内容を読み出す場合の動作を示すタイミングチャー
トである。
記憶内容を読み出す場合の動作を示すタイミングチャー
トである。
【００３６】この場合、配線ＩＳＯ００及びＩＳＯ０１
の信号波形はそれぞれ図７の配線ＩＳＯ０１及びＩＳＯ
００のそれと同一であり、その他の信号波形は図７と同
一である。
の信号波形はそれぞれ図７の配線ＩＳＯ０１及びＩＳＯ
００のそれと同一であり、その他の信号波形は図７と同
一である。
【００３７】従来では読み出し時のビット線対電位差
（ΔＶ１＋ΔＶ２）をセンスアンプ回路２１で増幅して
記憶内容を決定していたので、セル電荷リークによる保
持電圧の変化や読み出し時のノイズの影響により、増幅
後の論理値が記憶内容と逆になった場合、どちらのメモ
リセルが不良であるのか、どちらのメモリセルの特性が
どの程度悪いのかを判定することが困難であった。
（ΔＶ１＋ΔＶ２）をセンスアンプ回路２１で増幅して
記憶内容を決定していたので、セル電荷リークによる保
持電圧の変化や読み出し時のノイズの影響により、増幅
後の論理値が記憶内容と逆になった場合、どちらのメモ
リセルが不良であるのか、どちらのメモリセルの特性が
どの程度悪いのかを判定することが困難であった。
【００３８】しかし、本第１実施形態によれば、ビット
線対電位差（ΔＶ１＋ΔＶ２）が生じた時、ビット線分
離用ＮＭＯＳトランジスタ２３と２４の一方がオフであ
るため、中間ビット線ＭＬ０と＊ＭＬ０の電位差はＮＭ
ＯＳトランジスタ２３がオフの場合ΔＶ１、ＮＭＯＳト
ランジスタ２４がオフの場合ΔＶ２となり、次にオンの
ビット線分離用ＮＭＯＳトランジスタ２３がオフにされ
た後に該電位差がセンスアンプ回路２１で増幅されるの
で、相補メモリセル対の一方を試験することができる。
また、その後、両ビット線分離用ＮＭＯＳトランジスタ
２３がオンにされてメモリセル対に対しリストア動作が
行われるので、相補メモリセル対の他方に対しても同様
に試験を行うことができる。
線対電位差（ΔＶ１＋ΔＶ２）が生じた時、ビット線分
離用ＮＭＯＳトランジスタ２３と２４の一方がオフであ
るため、中間ビット線ＭＬ０と＊ＭＬ０の電位差はＮＭ
ＯＳトランジスタ２３がオフの場合ΔＶ１、ＮＭＯＳト
ランジスタ２４がオフの場合ΔＶ２となり、次にオンの
ビット線分離用ＮＭＯＳトランジスタ２３がオフにされ
た後に該電位差がセンスアンプ回路２１で増幅されるの
で、相補メモリセル対の一方を試験することができる。
また、その後、両ビット線分離用ＮＭＯＳトランジスタ
２３がオンにされてメモリセル対に対しリストア動作が
行われるので、相補メモリセル対の他方に対しても同様
に試験を行うことができる。
【００３９】すなわち、ビット線対電位差が（ΔＶ１＋
ΔＶ２）であるにも拘わらず、相補メモリセル対の各々
の記憶内容を独立して読み出すことができるので、シン
グルセルアレイを有する通常のＤＲＡＭ回路と同等の基
準でセル特性を評価することができる。例えば、メモリ
開発時にリフレッシュ特性が悪い場合、その問題点追求
において、従来では測定及び評価ができなかったことが
可能になる。
ΔＶ２）であるにも拘わらず、相補メモリセル対の各々
の記憶内容を独立して読み出すことができるので、シン
グルセルアレイを有する通常のＤＲＡＭ回路と同等の基
準でセル特性を評価することができる。例えば、メモリ
開発時にリフレッシュ特性が悪い場合、その問題点追求
において、従来では測定及び評価ができなかったことが
可能になる。
【００４０】図９は、通常使用時に図４のメモリセルＭ
０及び＊Ｍ０の記憶内容を読み出す場合の動作を示すタ
イミングチャートである。
０及び＊Ｍ０の記憶内容を読み出す場合の動作を示すタ
イミングチャートである。
【００４１】通常使用時には、配線ＩＳＯ００及びＩＳ
Ｏ０１が高レベルに維持、すなわちビット線分離用ＮＭ
ＯＳトランジスタ２３及び２４がオンに維持される。他
の信号波形は、中間ビット線対Ｍ０及びＭ０の波形以外
は図７と同一である。
Ｏ０１が高レベルに維持、すなわちビット線分離用ＮＭ
ＯＳトランジスタ２３及び２４がオンに維持される。他
の信号波形は、中間ビット線対Ｍ０及びＭ０の波形以外
は図７と同一である。
【００４２】このような動作により、ワード線ＷＬ０を
活性化したときの増幅前のビット線対電位差の絶対値
（ΔＶ１＋ΔＶ２）が試験時のそれの約２倍になるの
で、リフレッシュ特性が向上する。
活性化したときの増幅前のビット線対電位差の絶対値
（ΔＶ１＋ΔＶ２）が試験時のそれの約２倍になるの
で、リフレッシュ特性が向上する。
【００４３】一般的に（ΔＶ１＋ΔＶ２）は、各セルの
静電容量Ｃcell、各ビット線の静電容量Ｃbit、及び、
高レベルと低レベルのセル電圧の差ＶＳに依存し、 ΔＶ１＋ΔＶ２＝Ｃcell・ＶＳ／（Ｃcell＋Ｃbit） ・・・（１） と表される。ＶＳは、リストア直後においてＶＤＤであ
るが、リークにより時間が経過すると変化する。
静電容量Ｃcell、各ビット線の静電容量Ｃbit、及び、
高レベルと低レベルのセル電圧の差ＶＳに依存し、 ΔＶ１＋ΔＶ２＝Ｃcell・ＶＳ／（Ｃcell＋Ｃbit） ・・・（１） と表される。ＶＳは、リストア直後においてＶＤＤであ
るが、リークにより時間が経過すると変化する。
【００４４】次に、上述の試験時及び通常時の動作を行
う回路を説明する。
う回路を説明する。
【００４５】図２は、図１の回路に供給する信号の生成
部の一例を示す。
部の一例を示す。
【００４６】ロウアドレスＲＡは、制御回路３０からの
ラッチ信号によりロウアドレスレジスタ３１にラッチさ
れる。ロウアドレスレジスタ３１の２ビットがプリデコ
ーダ３２でデコードされて、いずれか１つが選択的に活
性化されるブロック選択信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚが
生成される。ブロック選択信号ＢＬＫ０Ｚは図１のビッ
ト線分離スイッチ制御回路４０〜４２に供給され、ブロ
ック選択信号ＢＬＫ１Ｚはビット線分離スイッチ制御回
路４１〜４４に供給され、ブロック選択信号ＢＬＫ２Ｚ
はビット線分離スイッチ制御回路４３〜４６に供給さ
れ、ブロック選択信号ＢＬＫ３Ｚはビット線分離スイッ
チ制御回路４５〜４７に供給される。
ラッチ信号によりロウアドレスレジスタ３１にラッチさ
れる。ロウアドレスレジスタ３１の２ビットがプリデコ
ーダ３２でデコードされて、いずれか１つが選択的に活
性化されるブロック選択信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚが
生成される。ブロック選択信号ＢＬＫ０Ｚは図１のビッ
ト線分離スイッチ制御回路４０〜４２に供給され、ブロ
ック選択信号ＢＬＫ１Ｚはビット線分離スイッチ制御回
路４１〜４４に供給され、ブロック選択信号ＢＬＫ２Ｚ
はビット線分離スイッチ制御回路４３〜４６に供給さ
れ、ブロック選択信号ＢＬＫ３Ｚはビット線分離スイッ
チ制御回路４５〜４７に供給される。
【００４７】ロウアドレスレジスタ３１のブロック選択
用２ビットを除く他のビットがプリデコーダ３３に供給
されてデコードされ、その結果とブロック選択信号ＢＬ
Ｋ０Ｚ〜ＢＬＫ３Ｚとが図１のワードデコーダ５０〜５
３に供給されて、選択されたブロックの選択されたワー
ド線が活性化される。
用２ビットを除く他のビットがプリデコーダ３３に供給
されてデコードされ、その結果とブロック選択信号ＢＬ
Ｋ０Ｚ〜ＢＬＫ３Ｚとが図１のワードデコーダ５０〜５
３に供給されて、選択されたブロックの選択されたワー
ド線が活性化される。
【００４８】ロウアドレスレジスタ３１の最下位ビット
ＲＡ００Ｚに関しては、ワード線選択に使用されるのに
加え、インバータ３４で反転されてビットＲＡ００Ｘが
生成される。これらロウアドレス最下位ビット信号ＲＡ
００Ｚ及びＲＡ００Ｘは、図１のビット線分離スイッチ
制御回路４０〜４７の各々に供給される。
ＲＡ００Ｚに関しては、ワード線選択に使用されるのに
加え、インバータ３４で反転されてビットＲＡ００Ｘが
生成される。これらロウアドレス最下位ビット信号ＲＡ
００Ｚ及びＲＡ００Ｘは、図１のビット線分離スイッチ
制御回路４０〜４７の各々に供給される。
【００４９】外部から供給されるテスト信号ＴＥＳは、
バッファゲート３５でその駆動能力が増幅されてテスト
信号ＴＥＳＺとなり、図１のビット線分離スイッチ制御
回路４０〜４７の各々に供給される。
バッファゲート３５でその駆動能力が増幅されてテスト
信号ＴＥＳＺとなり、図１のビット線分離スイッチ制御
回路４０〜４７の各々に供給される。
【００５０】制御回路３０は、外部から供給されるクロ
ックＣＬＫ、チップセレクト信号ＣＳＸ、ローアドレス
ストローブ信号ＲＡＳＸ、コラムアドレスストローブ信
号ＣＡＳＸ及びライトイネーブル信号ＷＥＸ並びに内部
信号に基づいて、各種制御信号を生成する。すなわち、
制御回路３０は例えば、ロウアドレスストローブ信号Ｒ
ＡＳＸのリタイムド信号を逆相にしたロウアドレススト
ローブ信号ＢＲＡＳＺを生成し、この信号ＢＲＡＳＺＸ
と上記ブロック選択信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚとから
ビット線リセット信号ＢＲＳＸ並びにセンスアンプ活性
化信号ＰＳＡ及びＮＳＡを生成する。ロウアドレススト
ローブ信号ＢＲＡＳＺは、図１のビット線分離スイッチ
制御回路４０〜４７の各々に、分離スイッチ制御用配線
の活性化及び不活性化のタイミングの基準信号として供
給される。センスアンプ活性化信号ＰＳＡ及びＮＳＡ並
びにビット線リセット信号ＢＲＳＸは、センスアンプ列
１０〜１４の各々に供給される。
ックＣＬＫ、チップセレクト信号ＣＳＸ、ローアドレス
ストローブ信号ＲＡＳＸ、コラムアドレスストローブ信
号ＣＡＳＸ及びライトイネーブル信号ＷＥＸ並びに内部
信号に基づいて、各種制御信号を生成する。すなわち、
制御回路３０は例えば、ロウアドレスストローブ信号Ｒ
ＡＳＸのリタイムド信号を逆相にしたロウアドレススト
ローブ信号ＢＲＡＳＺを生成し、この信号ＢＲＡＳＺＸ
と上記ブロック選択信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚとから
ビット線リセット信号ＢＲＳＸ並びにセンスアンプ活性
化信号ＰＳＡ及びＮＳＡを生成する。ロウアドレススト
ローブ信号ＢＲＡＳＺは、図１のビット線分離スイッチ
制御回路４０〜４７の各々に、分離スイッチ制御用配線
の活性化及び不活性化のタイミングの基準信号として供
給される。センスアンプ活性化信号ＰＳＡ及びＮＳＡ並
びにビット線リセット信号ＢＲＳＸは、センスアンプ列
１０〜１４の各々に供給される。
【００５１】図１において、ビット線分離スイッチ制御
回路４０〜４７は互いに同一構成であり、信号入出力位
置は互いに対応している。ビット線分離スイッチ制御回
路４０、４２、４４及び４６の出力端はそれぞれ、セン
スアンプ列１０〜１３の右側に配置された一対の分離ス
イッチ制御用配線（図７中の配線ＩＳＯ１０及びＩＳＯ
１１に対応したもの）に接続され、ビット線分離スイッ
チ制御回路４１、４３、４５及び４７の出力端はそれぞ
れ、センスアンプ列１１〜１４の左側に配置された一対
の分離スイッチ制御用配線（図７中の配線ＩＳＯ００及
びＩＳＯ０１に対応したもの）に接続されている。両端
のビット線分離スイッチ制御回路４０及び４７について
は、存在しないブロックに対応する入力信号は、高レベ
ル‘Ｈ’に固定される。
回路４０〜４７は互いに同一構成であり、信号入出力位
置は互いに対応している。ビット線分離スイッチ制御回
路４０、４２、４４及び４６の出力端はそれぞれ、セン
スアンプ列１０〜１３の右側に配置された一対の分離ス
イッチ制御用配線（図７中の配線ＩＳＯ１０及びＩＳＯ
１１に対応したもの）に接続され、ビット線分離スイッ
チ制御回路４１、４３、４５及び４７の出力端はそれぞ
れ、センスアンプ列１１〜１４の左側に配置された一対
の分離スイッチ制御用配線（図７中の配線ＩＳＯ００及
びＩＳＯ０１に対応したもの）に接続されている。両端
のビット線分離スイッチ制御回路４０及び４７について
は、存在しないブロックに対応する入力信号は、高レベ
ル‘Ｈ’に固定される。
【００５２】ワードデコーダ５０〜５３はそれぞれ、ブ
ロックＢＬＫ０〜ＢＬＫ３に対応して備えられている。
ロックＢＬＫ０〜ＢＬＫ３に対応して備えられている。
【００５３】図６は、図１中のビット線分離スイッチ制
御回路４１の詳細回路図である。
御回路４１の詳細回路図である。
【００５４】（１）通常使用時に関係した回路 ノアゲート６０及びナンドゲート６１は通常使用時に関
係した回路であり、ノアゲート６０の一方の入力端には
テスト信号ＴＥＳＺが供給され、他方の入力端には、ブ
ロック選択信号ＢＬＫ１Ｚ及びロウアドレスストローブ
信号ＢＲＡＳＺがナンドゲート６１を介して供給され
る。ノアゲート６０の出力はオアゲート６２及び６３の
各々の一方の入力端に供給される。オアゲート６２及び
６３の出力はそれぞれ、互いに同一構成のレベルシフト
回路（又はバッファ回路）６４及び６５に供給される。
レベルシフト回路６４及び６５の出力の電圧振幅は、入
力のそれより高い（バッファ回路の場合は同一電圧振
幅）。レベルシフト回路６４及び６５の出力はそれぞれ
インバータ６６及び６７を介して配線ＩＳＯ００及びＩ
ＳＯ０１に供給される。
係した回路であり、ノアゲート６０の一方の入力端には
テスト信号ＴＥＳＺが供給され、他方の入力端には、ブ
ロック選択信号ＢＬＫ１Ｚ及びロウアドレスストローブ
信号ＢＲＡＳＺがナンドゲート６１を介して供給され
る。ノアゲート６０の出力はオアゲート６２及び６３の
各々の一方の入力端に供給される。オアゲート６２及び
６３の出力はそれぞれ、互いに同一構成のレベルシフト
回路（又はバッファ回路）６４及び６５に供給される。
レベルシフト回路６４及び６５の出力の電圧振幅は、入
力のそれより高い（バッファ回路の場合は同一電圧振
幅）。レベルシフト回路６４及び６５の出力はそれぞれ
インバータ６６及び６７を介して配線ＩＳＯ００及びＩ
ＳＯ０１に供給される。
【００５５】（１−１）通常使用時にはテスト信号ＴＥ
ＳＺが低レベルであるので、ノアゲート６０の出力は、
ブロック選択信号ＢＬＫ１Ｚ及びロウアドレスストロー
ブ信号ＢＲＡＳＺが共に高レベルの時のみ高レベルにな
る。ブロックＢＬＫ０が選択されている場合、ブロック
選択信号ＢＬＫ１Ｚが低レベルであるので、図９に示す
ように配線ＩＳＯ００及びＩＳＯ０１は高レベルを維持
する。ブロックＢＬＫ１が選択されている場合、ブロッ
ク選択信号ＢＬＫ１Ｚが高レベルであるので、ロウアド
レスストローブ信号ＢＲＡＳＺの立ち上がりに応じて配
線ＩＳＯ００及びＩＳＯ０１が立ち下がる。これは、図
９中の配線ＩＳＯ１０及びＩＳＯ１１の立ち下がりに対
応している。次にロウアドレスストローブ信号ＢＲＡＳ
Ｚが立ち下がると、配線ＩＳＯ００及びＩＳＯ０１が立
ち上がる。これは、図９中の配線ＩＳＯ１０及びＩＳＯ
１１の立ち上がりに対応している。
ＳＺが低レベルであるので、ノアゲート６０の出力は、
ブロック選択信号ＢＬＫ１Ｚ及びロウアドレスストロー
ブ信号ＢＲＡＳＺが共に高レベルの時のみ高レベルにな
る。ブロックＢＬＫ０が選択されている場合、ブロック
選択信号ＢＬＫ１Ｚが低レベルであるので、図９に示す
ように配線ＩＳＯ００及びＩＳＯ０１は高レベルを維持
する。ブロックＢＬＫ１が選択されている場合、ブロッ
ク選択信号ＢＬＫ１Ｚが高レベルであるので、ロウアド
レスストローブ信号ＢＲＡＳＺの立ち上がりに応じて配
線ＩＳＯ００及びＩＳＯ０１が立ち下がる。これは、図
９中の配線ＩＳＯ１０及びＩＳＯ１１の立ち下がりに対
応している。次にロウアドレスストローブ信号ＢＲＡＳ
Ｚが立ち下がると、配線ＩＳＯ００及びＩＳＯ０１が立
ち上がる。これは、図９中の配線ＩＳＯ１０及びＩＳＯ
１１の立ち上がりに対応している。
【００５６】（１−２）試験時にはテスト信号ＴＥＳＺ
が高レベルであるので、ノアゲート６０の出力はナンド
ゲート６１の出力値によらず低レベルとなり、オアゲー
ト６２及び６３の出力はこれらの他方の入力端の信号で
定まる。
が高レベルであるので、ノアゲート６０の出力はナンド
ゲート６１の出力値によらず低レベルとなり、オアゲー
ト６２及び６３の出力はこれらの他方の入力端の信号で
定まる。
【００５７】（２）試験時に関係した回路 構成要素６８〜７６は試験時に関係した回路である。テ
スト信号ＴＥＳＺは、インバータ６８を介してノアゲー
ト６９の一方の入力端に供給され、ノアゲート６９の他
方の入力端には、ブロック選択信号ＢＬＫ０Ｚ及びロウ
アドレスストローブ信号ＢＲＡＳＺがナンドゲート７０
を介して供給される。ノアゲート６９の出力はパスル生
成回路７１及び７２に供給される。
スト信号ＴＥＳＺは、インバータ６８を介してノアゲー
ト６９の一方の入力端に供給され、ノアゲート６９の他
方の入力端には、ブロック選択信号ＢＬＫ０Ｚ及びロウ
アドレスストローブ信号ＢＲＡＳＺがナンドゲート７０
を介して供給される。ノアゲート６９の出力はパスル生
成回路７１及び７２に供給される。
【００５８】（２−１）通常使用時にはテスト信号ＴＥ
ＳＺが低レベルであるので、ノアゲート６９の出力はナ
ンドゲート７０の出力値によらず低レベルを維持し、オ
アゲート６２及び６３の出力はノアゲート６０の出力に
より定まる。
ＳＺが低レベルであるので、ノアゲート６９の出力はナ
ンドゲート７０の出力値によらず低レベルを維持し、オ
アゲート６２及び６３の出力はノアゲート６０の出力に
より定まる。
【００５９】（２−２）試験時にはテスト信号ＴＥＳＺ
が高レベルであるので、ノアゲート６９の出力はブロッ
ク選択信号ＢＬＫ０Ｚ及びロウアドレスストローブ信号
ＢＲＡＳＺが共に高レベルの時のみ高レベルになる。
が高レベルであるので、ノアゲート６９の出力はブロッ
ク選択信号ＢＬＫ０Ｚ及びロウアドレスストローブ信号
ＢＲＡＳＺが共に高レベルの時のみ高レベルになる。
【００６０】ブロックＢＬＫ０が選択される場合、ブロ
ック選択信号ＢＬＫ０Ｚが高レベルであるので、ロウア
ドレスストローブ信号ＢＲＡＳＺの立ち上がりでノアゲ
ート６９の出力が立ち上がり、これに応答してパスル生
成回路７１及び７２からそれぞれ図７に示す信号Ｓ１及
びＳ２のパルスが生成される。
ック選択信号ＢＬＫ０Ｚが高レベルであるので、ロウア
ドレスストローブ信号ＢＲＡＳＺの立ち上がりでノアゲ
ート６９の出力が立ち上がり、これに応答してパスル生
成回路７１及び７２からそれぞれ図７に示す信号Ｓ１及
びＳ２のパルスが生成される。
【００６１】ロウアドレス最下位ビット信号ＲＡ００Ｚ
及びＲＡ００Ｘがそれぞれ高レベル及び低レベルである
場合、パスル生成回路７１及び７２の出力はそれぞれ、
正接続されたＮＭＯＳトランジスタ７３及び７４を介し
てオアゲート６２及び６３の他方の入力端に供給され
る。したがって、配線ＩＳＯ００及びＩＳＯ０１の電位
は図７に示すような波形になる。
及びＲＡ００Ｘがそれぞれ高レベル及び低レベルである
場合、パスル生成回路７１及び７２の出力はそれぞれ、
正接続されたＮＭＯＳトランジスタ７３及び７４を介し
てオアゲート６２及び６３の他方の入力端に供給され
る。したがって、配線ＩＳＯ００及びＩＳＯ０１の電位
は図７に示すような波形になる。
【００６２】ロウアドレス最下位ビット信号ＲＡ００Ｚ
及びＲＡ００Ｘがそれぞれ低レベル及び高レベルである
場合、パスル生成回路７１及び７２の出力はそれぞれ、
逆接続されたＮＭＯＳトランジスタ７５及び７６を介し
てオアゲート６３及びオアゲート６２の該他方の入力端
に供給される。したがって、配線ＩＳＯ００及びＩＳＯ
０１の電位は図８に示すような波形になる。
及びＲＡ００Ｘがそれぞれ低レベル及び高レベルである
場合、パスル生成回路７１及び７２の出力はそれぞれ、
逆接続されたＮＭＯＳトランジスタ７５及び７６を介し
てオアゲート６３及びオアゲート６２の該他方の入力端
に供給される。したがって、配線ＩＳＯ００及びＩＳＯ
０１の電位は図８に示すような波形になる。
【００６３】ブロックＢＬＫ１が選択されている場合、
ブロック選択信号ＢＬＫ０Ｚが低レベルであるので、ノ
アゲート６９の出力はナンドゲート７０の出力値によら
ず低レベルを維持し、配線ＩＳＯ００及びＩＳＯ０１は
低レベルを維持する。
ブロック選択信号ＢＬＫ０Ｚが低レベルであるので、ノ
アゲート６９の出力はナンドゲート７０の出力値によら
ず低レベルを維持し、配線ＩＳＯ００及びＩＳＯ０１は
低レベルを維持する。
【００６４】以上のような回路により、各分離スイッチ
制御用配線の信号波形が図７〜９及びこれらに対応した
ものになる。
制御用配線の信号波形が図７〜９及びこれらに対応した
ものになる。
【００６５】なお、スイッチとしてのＮＭＯＳトランジ
スタ７３〜７６は、ＰＭＯＳトランジスタとＮＭＯＳト
ランジタとが並列接続されたＣＭＯＳ転送ゲートを用い
てもよい。
スタ７３〜７６は、ＰＭＯＳトランジスタとＮＭＯＳト
ランジタとが並列接続されたＣＭＯＳ転送ゲートを用い
てもよい。
【００６６】［第２実施形態］図１０は、本発明の第２
実施形態のメモリ回路の一部を示す概略ブロック図であ
る。
実施形態のメモリ回路の一部を示す概略ブロック図であ
る。
【００６７】図１１は、図１０のセンスアンプ列１１Ａ
の一部及びその両サイドのブロックＢＬＫ０及びＢＬＫ
１の一部を示す回路図である。
の一部及びその両サイドのブロックＢＬＫ０及びＢＬＫ
１の一部を示す回路図である。
【００６８】制御対象である図１１の回路自体は従来と
同一であり、ビット線分離用ＮＭＯＳトランジスタ２３
及び２４のゲートは配線ＩＳＯ０に接続され、ビット線
分離用ＮＭＯＳトランジスタ２５及び２６のゲートは配
線ＩＳＯ１に接続されている。他の点は図４と同一であ
る。
同一であり、ビット線分離用ＮＭＯＳトランジスタ２３
及び２４のゲートは配線ＩＳＯ０に接続され、ビット線
分離用ＮＭＯＳトランジスタ２５及び２６のゲートは配
線ＩＳＯ１に接続されている。他の点は図４と同一であ
る。
【００６９】図１２は、図１０中の分離スイッチ制御用
配線ＩＳＯ０とその付近のレイアウトを示す。
配線ＩＳＯ０とその付近のレイアウトを示す。
【００７０】ゲートラインＧＬ０は、図１１のビット線
分離用ＮＭＯＳトランジスタ２３及び２４を含むトラン
ジスタ列に共通である。ゲートラインＧＬ０は、その中
央部からの分岐線の先端部が層間コンタクトを介し上方
の配線ＩＳＯ０に接続されている。
分離用ＮＭＯＳトランジスタ２３及び２４を含むトラン
ジスタ列に共通である。ゲートラインＧＬ０は、その中
央部からの分岐線の先端部が層間コンタクトを介し上方
の配線ＩＳＯ０に接続されている。
【００７１】次に、図１１の回路の動作を説明する。
【００７２】図１３は、試験時に図１１のメモリセルＭ
０及び＊Ｍ０の記憶内容を読み出す場合の動作を示すタ
イミングチャートである。
０及び＊Ｍ０の記憶内容を読み出す場合の動作を示すタ
イミングチャートである。
【００７３】時点ｔ０より前である最初の状態は、上記
第１実施形態の場合と同様である。
第１実施形態の場合と同様である。
【００７４】図１３中の時点ｔ１、ｔ２及びｔ４の各々
は、例えばビット線リセット信号ＢＲＳＸが低レベルに
遷移してからの経過時間により定められる。
は、例えばビット線リセット信号ＢＲＳＸが低レベルに
遷移してからの経過時間により定められる。
【００７５】本第２実施形態の特徴は、ブロックＢＬＫ
０が選択された場合、ブロックＢＬＫ０側の分離スイッ
チ制御用配線ＩＳＯ０のみならず隣の非選択のブロック
ＢＬＫ１側の分離スイッチ制御用配線ＩＳＯ１も高レベ
ルに維持されて、ビット線分離用ＮＭＯＳトランジスタ
２３〜２６がオンである点である。
０が選択された場合、ブロックＢＬＫ０側の分離スイッ
チ制御用配線ＩＳＯ０のみならず隣の非選択のブロック
ＢＬＫ１側の分離スイッチ制御用配線ＩＳＯ１も高レベ
ルに維持されて、ビット線分離用ＮＭＯＳトランジスタ
２３〜２６がオンである点である。
【００７６】（ｔ０）ビット線リセット信号ＢＲＳＸが
低レベルに遷移してプリチャージ回路２２がオフにな
る。
低レベルに遷移してプリチャージ回路２２がオフにな
る。
【００７７】（ｔ１）ワード線ＷＬ０が高レベルに遷移
して、メモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジス
タスイッチがオンになる。ビット線容量が上記第１実施
形態の場合の約２倍であるので、これにより、ビット線
＊ＢＬ０及び＊ＭＬ０の電位がほぼΔＶ１／２上昇し、
ビット線ＢＬ０の電位がほぼΔＶ２／２低下する。すな
わち、ビット線対間の読み出し電位差は、 Ｃcell・ＶＳ／（Ｃcell＋２Ｃbit） ・・・（２） となる。式（２）の値は、上式（１）のそれのほぼ半分
（ΔＶ１＋ΔＶ２）／２になる。
して、メモリセルＭ０及び＊Ｍ０のＮＭＯＳトランジス
タスイッチがオンになる。ビット線容量が上記第１実施
形態の場合の約２倍であるので、これにより、ビット線
＊ＢＬ０及び＊ＭＬ０の電位がほぼΔＶ１／２上昇し、
ビット線ＢＬ０の電位がほぼΔＶ２／２低下する。すな
わち、ビット線対間の読み出し電位差は、 Ｃcell・ＶＳ／（Ｃcell＋２Ｃbit） ・・・（２） となる。式（２）の値は、上式（１）のそれのほぼ半分
（ΔＶ１＋ΔＶ２）／２になる。
【００７８】（ｔ２）センスアンプ活性化信号ＰＳＡ及
びＮＳＡがそれぞれＶＤＤ及び０Ｖに遷移してセンスア
ンプ回路２１が活性化され、ビット線ＭＬ０と＊ＭＬ０
との電位差約−（ΔＶ１＋ΔＶ２）／２が増幅されてビ
ット線ＭＬ０及び＊ＭＬ０の電位がそれぞれ０Ｖ及びＶ
ＤＤに変化する。
びＮＳＡがそれぞれＶＤＤ及び０Ｖに遷移してセンスア
ンプ回路２１が活性化され、ビット線ＭＬ０と＊ＭＬ０
との電位差約−（ΔＶ１＋ΔＶ２）／２が増幅されてビ
ット線ＭＬ０及び＊ＭＬ０の電位がそれぞれ０Ｖ及びＶ
ＤＤに変化する。
【００７９】また、メモリセルＭ０及び＊Ｍ０に対する
リストア動作が開始されると共に、リード回路２９によ
り中間ビット線ＭＬ０と＊ＭＬ０の電位差に対応したデ
ータの外部への読み出しが開始される。
リストア動作が開始されると共に、リード回路２９によ
り中間ビット線ＭＬ０と＊ＭＬ０の電位差に対応したデ
ータの外部への読み出しが開始される。
【００８０】時点ｔ４〜ｔ６での動作は、図７の場合と
同一である。
同一である。
【００８１】試験時に図１１のメモリセルＭ１及び＊Ｍ
１の記憶内容を読み出す場合の動作も、図１３のタイミ
ングチャートと同様である。
１の記憶内容を読み出す場合の動作も、図１３のタイミ
ングチャートと同様である。
【００８２】本第２実施形態によれば、試験時における
このような読み出し動作により、シングルセルアレイを
有する通常のＤＲＡＭ回路の場合と同程度の読み出し電
位差がビット線対間に生じるので、従来と同様の基準で
メモリ回路を概略評価することができる。
このような読み出し動作により、シングルセルアレイを
有する通常のＤＲＡＭ回路の場合と同程度の読み出し電
位差がビット線対間に生じるので、従来と同様の基準で
メモリ回路を概略評価することができる。
【００８３】また、試験時においてリフレッシュ周期を
従来の半分にすることができるので、全メモリセルに対
する試験時間が従来の約半分になる。例えば、メモリ回
路の開発時において１枚のウェーハ上に形成された数百
チップの全メモリセルの記憶保持特性のばらつきの概略
を調べるのに、従来１日要したのが、本第２実施形態に
よれば約半日で済むことになる。
従来の半分にすることができるので、全メモリセルに対
する試験時間が従来の約半分になる。例えば、メモリ回
路の開発時において１枚のウェーハ上に形成された数百
チップの全メモリセルの記憶保持特性のばらつきの概略
を調べるのに、従来１日要したのが、本第２実施形態に
よれば約半日で済むことになる。
【００８４】通常使用時に図１１のメモリセルＭ０及び
＊Ｍ０の記憶内容を読み出す場合の動作は、図１３にお
いて配線ＩＳＯ１の信号波形が点線で示すようになり、
他の信号波形は試験時の時と同じである。この場合、ビ
ット線リセット信号ＢＲＳＸの立ち下がりのタイミング
で配線ＩＳＯ１の電位が立ち下がり、次に、時点ｔ５で
ビット線リセット信号ＢＲＳＸが立ち上がるのとほぼ同
時又は立ち上がってから所定時間経過後の時点ｔ６で、
配線ＩＳＯ１の電位が立ち上がる。
＊Ｍ０の記憶内容を読み出す場合の動作は、図１３にお
いて配線ＩＳＯ１の信号波形が点線で示すようになり、
他の信号波形は試験時の時と同じである。この場合、ビ
ット線リセット信号ＢＲＳＸの立ち下がりのタイミング
で配線ＩＳＯ１の電位が立ち下がり、次に、時点ｔ５で
ビット線リセット信号ＢＲＳＸが立ち上がるのとほぼ同
時又は立ち上がってから所定時間経過後の時点ｔ６で、
配線ＩＳＯ１の電位が立ち上がる。
【００８５】次に、上述の試験時及び通常時の動作を行
う回路を説明する。
う回路を説明する。
【００８６】図１０において、ビット線分離スイッチ制
御回路８０〜８９は互いに同一構成であり、信号入力位
置は互いに対応している。
御回路８０〜８９は互いに同一構成であり、信号入力位
置は互いに対応している。
【００８７】ビット線分離スイッチ制御回路８１、８
３、８５、８７及び８９の出力端はそれぞれ、インバー
タ９１、９３、９５、９７及び９９を介してセンスアン
プ列１０Ａ〜１４Ａの右側に配置された分離スイッチ制
御用配線（図１１中の配線ＩＳＯ１に対応したもの）に
接続され、ビット線分離スイッチ制御回路８０、８２、
８４、８６、及び８８の出力端はそれぞれ、インバータ
９０、９２、９４、９６及び９８を介しセンスアンプ列
１０Ａ〜１４Ａの左側に配置された分離スイッチ制御用
配線（図１１中の配線ＩＳＯ０及びＩＳＯ１に対応した
もの）に接続されている。
３、８５、８７及び８９の出力端はそれぞれ、インバー
タ９１、９３、９５、９７及び９９を介してセンスアン
プ列１０Ａ〜１４Ａの右側に配置された分離スイッチ制
御用配線（図１１中の配線ＩＳＯ１に対応したもの）に
接続され、ビット線分離スイッチ制御回路８０、８２、
８４、８６、及び８８の出力端はそれぞれ、インバータ
９０、９２、９４、９６及び９８を介しセンスアンプ列
１０Ａ〜１４Ａの左側に配置された分離スイッチ制御用
配線（図１１中の配線ＩＳＯ０及びＩＳＯ１に対応した
もの）に接続されている。
【００８８】存在しないブロックに対応しているビット
線分離スイッチ制御回路８１及び８８の各々について
は、その出力が常時低レベル‘Ｌ’になるように、３入
力が全て常時高レベルになっている。
線分離スイッチ制御回路８１及び８８の各々について
は、その出力が常時低レベル‘Ｌ’になるように、３入
力が全て常時高レベルになっている。
【００８９】出力の活性化及び不活性化のタイミングを
決定する基準信号としてのロウアドレスストローブ信号
ＢＲＡＳＺは、ビット線分離スイッチ制御回路８０、８
２〜８７及び８９の各々に供給される。上述の図３に関
する説明から明らかなように、ロウアドレス最下位ビッ
ト信号ＲＡ００Ｚは、奇数番目のセンスアンプ列に対応
したビット線分離スイッチ制御回路８０、８４、８５及
び８９に供給され、ロウアドレス最下位ビット信号ＲＡ
００Ｘは偶数番目のセンスアンプ列に対応したビット線
分離スイッチ制御回路８２、８３、８６及び８７に供給
される。テスト信号ＴＥＳＺはオアゲート１００〜１０
９の一方に入力端に供給される。奇数番目のオアゲート
１００、１０２、１０４、１０６及び１０８〜１０９の
他方の入力端にはそれぞれ、その右側のブロックを選択
する信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚ及び‘Ｈ’が供給さ
れ、偶数番目のオアゲート１０１、１０３、１０５、１
０７及び１０９の他方の入力端にはそれぞれ、その左側
のブロックを選択する信号‘Ｈ’及びＢＫ０Ｚ〜ＢＬＫ
３Ｚが供給される。固定の低レベル‘Ｈ’は、存在しな
いブロックに対応している。
決定する基準信号としてのロウアドレスストローブ信号
ＢＲＡＳＺは、ビット線分離スイッチ制御回路８０、８
２〜８７及び８９の各々に供給される。上述の図３に関
する説明から明らかなように、ロウアドレス最下位ビッ
ト信号ＲＡ００Ｚは、奇数番目のセンスアンプ列に対応
したビット線分離スイッチ制御回路８０、８４、８５及
び８９に供給され、ロウアドレス最下位ビット信号ＲＡ
００Ｘは偶数番目のセンスアンプ列に対応したビット線
分離スイッチ制御回路８２、８３、８６及び８７に供給
される。テスト信号ＴＥＳＺはオアゲート１００〜１０
９の一方に入力端に供給される。奇数番目のオアゲート
１００、１０２、１０４、１０６及び１０８〜１０９の
他方の入力端にはそれぞれ、その右側のブロックを選択
する信号ＢＬＫ０Ｚ〜ＢＬＫ３Ｚ及び‘Ｈ’が供給さ
れ、偶数番目のオアゲート１０１、１０３、１０５、１
０７及び１０９の他方の入力端にはそれぞれ、その左側
のブロックを選択する信号‘Ｈ’及びＢＫ０Ｚ〜ＢＬＫ
３Ｚが供給される。固定の低レベル‘Ｈ’は、存在しな
いブロックに対応している。
【００９０】次に、通常使用時のビット線分離スイッチ
制御回路８２及び８３の動作について説明する。
制御回路８２及び８３の動作について説明する。
【００９１】通常使用時において、ブロックＢＬＫ０中
のＲＡ００Ｚ＝‘０’に対応したワード線が選択される
場合、ビット線分離スイッチ制御回路８２の出力は、ロ
ウアドレス最下位ビット信号ＲＡ００Ｘが高レベル、ブ
ロック選択信号ＢＬＫ１Ｚが低レベルであるので、低レ
ベルを維持する。したがって、配線ＩＳＯ０の電位は図
１３に示すように高レベルを維持する。これに対しビッ
ト線分離スイッチ制御回路８３の出力は、ロウアドレス
ストローブ信号ＢＲＡＳＺが高レベルに遷移するタイミ
ングで高レベルに遷移、すなわち配線ＩＳＯ１が低レベ
ルに遷移する。次に、次に時点ｔ５でロウアドレススト
ローブ信号ＢＲＡＳＺが低レベルに遷移し、その直後又
はこれから（ｔ６−ｔ５）経過後にビット線分離スイッ
チ制御回路８３の出力が低レベルに遷移、すなわち配線
ＩＳＯ１が高レベルに遷移する。したがって、配線ＩＳ
Ｏ１の信号波形は図１３中の点線で示すようになる。
のＲＡ００Ｚ＝‘０’に対応したワード線が選択される
場合、ビット線分離スイッチ制御回路８２の出力は、ロ
ウアドレス最下位ビット信号ＲＡ００Ｘが高レベル、ブ
ロック選択信号ＢＬＫ１Ｚが低レベルであるので、低レ
ベルを維持する。したがって、配線ＩＳＯ０の電位は図
１３に示すように高レベルを維持する。これに対しビッ
ト線分離スイッチ制御回路８３の出力は、ロウアドレス
ストローブ信号ＢＲＡＳＺが高レベルに遷移するタイミ
ングで高レベルに遷移、すなわち配線ＩＳＯ１が低レベ
ルに遷移する。次に、次に時点ｔ５でロウアドレススト
ローブ信号ＢＲＡＳＺが低レベルに遷移し、その直後又
はこれから（ｔ６−ｔ５）経過後にビット線分離スイッ
チ制御回路８３の出力が低レベルに遷移、すなわち配線
ＩＳＯ１が高レベルに遷移する。したがって、配線ＩＳ
Ｏ１の信号波形は図１３中の点線で示すようになる。
【００９２】次に、試験時のビット線分離スイッチ制御
回路８２及び８３の動作について説明する。
回路８２及び８３の動作について説明する。
【００９３】試験時にはテスト信号ＴＥＳＺが高レベル
でオアゲート１００〜１０９の出力がすべて高レベルで
あるので、ビット線分離スイッチ制御回路８１〜８７の
出力は選択ブロックとは無関係である。ブロックＢＬＫ
０中のＲＡ００Ｚ＝‘０’に対応したワード線が選択さ
れる場合、ビット線分離スイッチ制御回路８２及び８３
の出力はいずれも低レベルを維持し、配線ＩＳＯ０及び
ＩＳＯ１の電位は高レベルを維持する。したがって、配
線ＩＳＯ１の信号波形は図１３中の実線で示すようにな
る。
でオアゲート１００〜１０９の出力がすべて高レベルで
あるので、ビット線分離スイッチ制御回路８１〜８７の
出力は選択ブロックとは無関係である。ブロックＢＬＫ
０中のＲＡ００Ｚ＝‘０’に対応したワード線が選択さ
れる場合、ビット線分離スイッチ制御回路８２及び８３
の出力はいずれも低レベルを維持し、配線ＩＳＯ０及び
ＩＳＯ１の電位は高レベルを維持する。したがって、配
線ＩＳＯ１の信号波形は図１３中の実線で示すようにな
る。
【００９４】次に、本第２実施形態の変形例について説
明する。
明する。
【００９５】図１０ではセンスアンプ列１０Ａ及び１４
Ａの外側にセルアレイが存在しないが、両サイドのブロ
ックＢＬＫ０及びＢＬＫ３についてもブロックＢＬＫ１
やＢＬＫ２と同様に試験を行うことができるようにする
ために、図１４に示すようにセンスアンプ列１０Ａ及び
１４Ａの外側に試験時に使用できるセルアレイを配置し
てもよい。なお、点線で示すワード線に接続されたメモ
リセルは、使用されない。
Ａの外側にセルアレイが存在しないが、両サイドのブロ
ックＢＬＫ０及びＢＬＫ３についてもブロックＢＬＫ１
やＢＬＫ２と同様に試験を行うことができるようにする
ために、図１４に示すようにセンスアンプ列１０Ａ及び
１４Ａの外側に試験時に使用できるセルアレイを配置し
てもよい。なお、点線で示すワード線に接続されたメモ
リセルは、使用されない。
【００９６】また、図１４の両サイドのセルアレイをよ
り有効に利用するために、図１５に示すように、両サイ
ドのセルアレイに対しさらにセンスアンプ列を配置し、
両サイドのセンスアンプ列及びセルアレイを冗長用とし
て用い、不良セルを含む領域を、対応する冗長領域で置
換するように構成してもよい。該領域は例えば、ワード
線単位、又は、ビット線と対応するセンスアンプ単位で
ある。図１５中、点線で示すワード線、ビット線及びセ
ンスアンプは冗長用であり、点線で示すワード線及びビ
ット線に接続されたセルは冗長セルである。
り有効に利用するために、図１５に示すように、両サイ
ドのセルアレイに対しさらにセンスアンプ列を配置し、
両サイドのセンスアンプ列及びセルアレイを冗長用とし
て用い、不良セルを含む領域を、対応する冗長領域で置
換するように構成してもよい。該領域は例えば、ワード
線単位、又は、ビット線と対応するセンスアンプ単位で
ある。図１５中、点線で示すワード線、ビット線及びセ
ンスアンプは冗長用であり、点線で示すワード線及びビ
ット線に接続されたセルは冗長セルである。
【００９７】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００９８】例えば、本発明はＤＲＡＭ回路に限らず、
相補メモリセル対アレイを有する各種メモリ回路に適用
可能である。
相補メモリセル対アレイを有する各種メモリ回路に適用
可能である。
【００９９】また、上記第１実施形態と第２実施形態と
を組み合わせたメモリ回路を構成し、さらに、供給され
るテストモード信号に応じて第１実施形態と第２実施形
態の試験を選択できるようにし、まず第２実施形態の試
験モードで試験を行って読み出しエラーが生じた相補メ
モリセル対を検出し、次に、このエラー相補メモリセル
対に対してのみ第１実施形態の試験モードで試験を行っ
て、より詳細にエラーセルを評価してもよい。この場
合、試験時間の短縮化や詳細な評価が可能となる。
を組み合わせたメモリ回路を構成し、さらに、供給され
るテストモード信号に応じて第１実施形態と第２実施形
態の試験を選択できるようにし、まず第２実施形態の試
験モードで試験を行って読み出しエラーが生じた相補メ
モリセル対を検出し、次に、このエラー相補メモリセル
対に対してのみ第１実施形態の試験モードで試験を行っ
て、より詳細にエラーセルを評価してもよい。この場
合、試験時間の短縮化や詳細な評価が可能となる。
【０１００】本発明には以下の付記が含まれる。
【０１０１】（付記１） 中間ビット線対間にセンスア
ンプ回路及びプリチャージ回路が接続され、該中間ビッ
ト線対の一端及び他端がそれぞれ第１及び第２ビット線
分離スイッチ対を介して第１及び第２ビット線対に接続
され、該第１ビット線対のそれぞれに第１ワード線で選
択される相補メモリセル対の一方及び他方が接続され、
該第２ビット線対のそれぞれに第２ワード線で選択され
る相補メモリセル対の一方及び他方が接続されたメモリ
回路の記憶内容を試験するメモリ回路の試験方法におい
て、該第１及び第２ビット線分離スイッチ対を構成する
４つのビット線分離スイッチのうち１つのみをオンに
し、該プリチャージ回路がオフの状態で該第１及び第２
ワード線のうちオン状態のビット線分離スイッチに関わ
るものを選択的に活性にし、次いで該オンにしたビット
線分離スイッチをオフにし、次いで該センスアンプ回路
を活性にし、次いで該中間ビット線対の電位差に基づい
て、該活性化されたワード線に接続された相補メモリセ
ル対のうち該オンにしたビット線分離スイッチに対応す
るメモリセルの記憶内容を確認する、ことを特徴とする
メモリ回路の試験方法。（１） （付記２） 上記センスアンプ回路を活性にした後、上
記オンからオフにされたビット線分離スイッチ及びこれ
と対をなすビット線分離スイッチをオンにして、上記活
性化されたワード線に接続された相補メモリセル対に対
しリストア動作を開始し、次に該活性化されたワード線
を不活性にして該リストア動作を終了する、ことを特徴
とする付記１記載のメモリ回路の試験方法。
ンプ回路及びプリチャージ回路が接続され、該中間ビッ
ト線対の一端及び他端がそれぞれ第１及び第２ビット線
分離スイッチ対を介して第１及び第２ビット線対に接続
され、該第１ビット線対のそれぞれに第１ワード線で選
択される相補メモリセル対の一方及び他方が接続され、
該第２ビット線対のそれぞれに第２ワード線で選択され
る相補メモリセル対の一方及び他方が接続されたメモリ
回路の記憶内容を試験するメモリ回路の試験方法におい
て、該第１及び第２ビット線分離スイッチ対を構成する
４つのビット線分離スイッチのうち１つのみをオンに
し、該プリチャージ回路がオフの状態で該第１及び第２
ワード線のうちオン状態のビット線分離スイッチに関わ
るものを選択的に活性にし、次いで該オンにしたビット
線分離スイッチをオフにし、次いで該センスアンプ回路
を活性にし、次いで該中間ビット線対の電位差に基づい
て、該活性化されたワード線に接続された相補メモリセ
ル対のうち該オンにしたビット線分離スイッチに対応す
るメモリセルの記憶内容を確認する、ことを特徴とする
メモリ回路の試験方法。（１） （付記２） 上記センスアンプ回路を活性にした後、上
記オンからオフにされたビット線分離スイッチ及びこれ
と対をなすビット線分離スイッチをオンにして、上記活
性化されたワード線に接続された相補メモリセル対に対
しリストア動作を開始し、次に該活性化されたワード線
を不活性にして該リストア動作を終了する、ことを特徴
とする付記１記載のメモリ回路の試験方法。
【０１０２】（付記３） 中間ビット線対間にセンスア
ンプ回路及びプリチャージ回路が接続され、該中間ビッ
ト線対の一端及び他端がそれぞれ第１及び第２ビット線
分離スイッチ対を介して第１及び第２ビット線対に接続
され、該第１ビット線対のそれぞれに第１ワード線で選
択される相補メモリセル対の一方及び他方が接続され、
該第２ビット線対のそれぞれに第２ワード線で選択され
る相補メモリセル対の一方及び他方が接続されたメモリ
回路において、供給されるロウアドレスの値に応じて該
第１及び第２ビット線分離スイッチ対を構成する４つの
ビット線分離スイッチのうち１つのみをオンにし、次い
で該プリチャージ回路がオフの状態で、該オンにしたビ
ット線分離スイッチをオフにし、該テスト信号が不活性
であるとき該供給されるロウアドレスの値に応じて該第
１及び第２ビット線分離スイッチ対の一方を選択的にオ
ンにするビット線分離スイッチ制御回路と、該ロウアド
レスに応じて、該プリチャージ回路がオフの状態で該第
１及び第２ワード線の一方を選択的に活性にするロウデ
コーダと、該オンにしたビット線分離スイッチがオフに
された状態で該センスアンプ回路を活性にする制御回路
と、該中間ビット線対の電位差に基づいてメモリセルの
記憶内容を読み出すリード回路と、を有することを特徴
とするメモリ回路。（２） （付記４） 上記ビット線分離スイッチ制御回路は、上
記センスアンプ回路が活性にされた後、上記オンからオ
フにされたビット線分離スイッチ及びこれと対をなすビ
ット線分離スイッチをオンにすることを特徴とする付記
３記載のメモリ回路。
ンプ回路及びプリチャージ回路が接続され、該中間ビッ
ト線対の一端及び他端がそれぞれ第１及び第２ビット線
分離スイッチ対を介して第１及び第２ビット線対に接続
され、該第１ビット線対のそれぞれに第１ワード線で選
択される相補メモリセル対の一方及び他方が接続され、
該第２ビット線対のそれぞれに第２ワード線で選択され
る相補メモリセル対の一方及び他方が接続されたメモリ
回路において、供給されるロウアドレスの値に応じて該
第１及び第２ビット線分離スイッチ対を構成する４つの
ビット線分離スイッチのうち１つのみをオンにし、次い
で該プリチャージ回路がオフの状態で、該オンにしたビ
ット線分離スイッチをオフにし、該テスト信号が不活性
であるとき該供給されるロウアドレスの値に応じて該第
１及び第２ビット線分離スイッチ対の一方を選択的にオ
ンにするビット線分離スイッチ制御回路と、該ロウアド
レスに応じて、該プリチャージ回路がオフの状態で該第
１及び第２ワード線の一方を選択的に活性にするロウデ
コーダと、該オンにしたビット線分離スイッチがオフに
された状態で該センスアンプ回路を活性にする制御回路
と、該中間ビット線対の電位差に基づいてメモリセルの
記憶内容を読み出すリード回路と、を有することを特徴
とするメモリ回路。（２） （付記４） 上記ビット線分離スイッチ制御回路は、上
記センスアンプ回路が活性にされた後、上記オンからオ
フにされたビット線分離スイッチ及びこれと対をなすビ
ット線分離スイッチをオンにすることを特徴とする付記
３記載のメモリ回路。
【０１０３】（付記５） 中間ビット線対間にセンスア
ンプ回路及びプリチャージ回路が接続され、該中間ビッ
ト線対の一端及び他端がそれぞれ第１及び第２ビット線
分離スイッチ対を介して第１及び第２ビット線対に接続
され、該第１ビット線対のそれぞれに第１ワード線で選
択される相補メモリセル対の一方及び他方が接続され、
該第２ビット線対のそれぞれに第２ワード線で選択され
る相補メモリセル対の一方及び他方が接続されたメモリ
回路の記憶内容を試験するメモリ回路の試験方法におい
て、該第１及び第２ビット線分離スイッチ対をオンに
し、該プリチャージ回路がオフの状態で該第１及び第２
ワード線の一方を選択的に活性にし、次いで該センスア
ンプ回路を活性にし、次いで該中間ビット線対の電位差
に基づいて、該活性化されたワード線に接続された相補
メモリセル対の記憶内容を確認する、ことを特徴とする
メモリ回路の試験方法。（３） （付記６） 中間ビット線対間にセンスアンプ回路及び
プリチャージ回路が接続され、該中間ビット線対の一端
及び他端がそれぞれ第１及び第２ビット線分離スイッチ
対を介して第１及び第２ビット線対に接続され、該第１
ビット線対のそれぞれに第１ワード線で選択される相補
メモリセル対の一方及び他方が接続され、該第２ビット
線対のそれぞれに第２ワード線で選択される相補メモリ
セル対の一方及び他方が接続されたメモリ回路におい
て、供給されるテスト信号が活性であるとき該第１及び
第２ビット線分離スイッチ対をオンにし、該テスト信号
が不活性であるとき供給されるロウアドレスの値に応じ
て該第１及び第２ビット線分離スイッチ対の一方を選択
的にオンにするビット線分離スイッチ制御回路と、該ロ
ウアドレスに応じて、該プリチャージ回路がオフの状態
で該第１及び第２ワード線のうちオン状態のビット線分
離スイッチに関わるものを選択的に活性にするロウデコ
ーダと、該ワード線が活性にされた後、該センスアンプ
回路を活性にする制御回路と、該中間ビット線対の電位
差に基づいて、メモリセルの記憶内容を読み出すリード
回路と、を有することを特徴とするメモリ回路。（４） （付記７） 付記５記載の方法を行って、読み出しエラ
ーが生じた相補メモリセル対を検出し、該読み出しエラ
ーが生じた相補メモリセルに対し付記１記載の方法を行
うことにより、該読み出しエラーが生じた相補メモリセ
ル対の各々のセル特性を評価する、ことを特徴とするメ
モリ回路の試験方法。（５） （付記８） 付記５記載の方法を行って、読み出しエラ
ーが生じた相補メモリセル対を検出し、該読み出しエラ
ーが生じた相補メモリセルに対し付記２記載の方法を行
うことにより、該読み出しエラーが生じた相補メモリセ
ル対の各々のセル特性を評価する、ことを特徴とするメ
モリ回路の試験方法。
ンプ回路及びプリチャージ回路が接続され、該中間ビッ
ト線対の一端及び他端がそれぞれ第１及び第２ビット線
分離スイッチ対を介して第１及び第２ビット線対に接続
され、該第１ビット線対のそれぞれに第１ワード線で選
択される相補メモリセル対の一方及び他方が接続され、
該第２ビット線対のそれぞれに第２ワード線で選択され
る相補メモリセル対の一方及び他方が接続されたメモリ
回路の記憶内容を試験するメモリ回路の試験方法におい
て、該第１及び第２ビット線分離スイッチ対をオンに
し、該プリチャージ回路がオフの状態で該第１及び第２
ワード線の一方を選択的に活性にし、次いで該センスア
ンプ回路を活性にし、次いで該中間ビット線対の電位差
に基づいて、該活性化されたワード線に接続された相補
メモリセル対の記憶内容を確認する、ことを特徴とする
メモリ回路の試験方法。（３） （付記６） 中間ビット線対間にセンスアンプ回路及び
プリチャージ回路が接続され、該中間ビット線対の一端
及び他端がそれぞれ第１及び第２ビット線分離スイッチ
対を介して第１及び第２ビット線対に接続され、該第１
ビット線対のそれぞれに第１ワード線で選択される相補
メモリセル対の一方及び他方が接続され、該第２ビット
線対のそれぞれに第２ワード線で選択される相補メモリ
セル対の一方及び他方が接続されたメモリ回路におい
て、供給されるテスト信号が活性であるとき該第１及び
第２ビット線分離スイッチ対をオンにし、該テスト信号
が不活性であるとき供給されるロウアドレスの値に応じ
て該第１及び第２ビット線分離スイッチ対の一方を選択
的にオンにするビット線分離スイッチ制御回路と、該ロ
ウアドレスに応じて、該プリチャージ回路がオフの状態
で該第１及び第２ワード線のうちオン状態のビット線分
離スイッチに関わるものを選択的に活性にするロウデコ
ーダと、該ワード線が活性にされた後、該センスアンプ
回路を活性にする制御回路と、該中間ビット線対の電位
差に基づいて、メモリセルの記憶内容を読み出すリード
回路と、を有することを特徴とするメモリ回路。（４） （付記７） 付記５記載の方法を行って、読み出しエラ
ーが生じた相補メモリセル対を検出し、該読み出しエラ
ーが生じた相補メモリセルに対し付記１記載の方法を行
うことにより、該読み出しエラーが生じた相補メモリセ
ル対の各々のセル特性を評価する、ことを特徴とするメ
モリ回路の試験方法。（５） （付記８） 付記５記載の方法を行って、読み出しエラ
ーが生じた相補メモリセル対を検出し、該読み出しエラ
ーが生じた相補メモリセルに対し付記２記載の方法を行
うことにより、該読み出しエラーが生じた相補メモリセ
ル対の各々のセル特性を評価する、ことを特徴とするメ
モリ回路の試験方法。
【図１】本発明の第１実施形態のメモリ回路の一部を示
す概略ブロック図である。
す概略ブロック図である。
【図２】図１の回路に供給する信号の生成部を示す概略
ブロック図である。
ブロック図である。
【図３】図１中のメモリ回路の一部の概略構成を示す図
である。
である。
【図４】図３中のセンスアンプユニット２０とその両サ
イドの一部の詳細並びにリード回路ブロックを示す回路
図である。
イドの一部の詳細並びにリード回路ブロックを示す回路
図である。
【図５】図１中の分離スイッチ制御用配線ＩＳＯ００及
びＩＳＯ０１の付近のレイアウトを示す図である。
びＩＳＯ０１の付近のレイアウトを示す図である。
【図６】図１中のビット線分離スイッチ制御回路４１の
詳細回路図である。
詳細回路図である。
【図７】試験時に図４のメモリセル＊Ｍ０の記憶内容を
読み出す場合の動作を示すタイミングチャートである。
読み出す場合の動作を示すタイミングチャートである。
【図８】試験時に図４のメモリセルＭ０の記憶内容を読
み出す場合の動作を示すタイミングチャートである。
み出す場合の動作を示すタイミングチャートである。
【図９】通常使用時に図４の相補メモリセル対Ｍ０、＊
Ｍ０の記憶内容を読み出す場合の動作を示すタイミング
チャートである。
Ｍ０の記憶内容を読み出す場合の動作を示すタイミング
チャートである。
【図１０】本発明の第２実施形態のメモリ回路の一部を
示す概略ブロック図である。
示す概略ブロック図である。
【図１１】図１０のセンスアンプ列１１Ａの一部及びそ
の両サイドのブロックＢＬＫ０及びＢＬＫ１の一部の詳
細並びにリード回路ブロックを示す回路図である。
の両サイドのブロックＢＬＫ０及びＢＬＫ１の一部の詳
細並びにリード回路ブロックを示す回路図である。
【図１２】図１０中の分離スイッチ制御用配線ＩＳＯ０
とその付近のレイアウトを示す図である。
とその付近のレイアウトを示す図である。
【図１３】試験時に図１１の相補メモリセル対Ｍ０、＊
Ｍ０の記憶内容を読み出す場合の動作を示すタイミング
チャートである。
Ｍ０の記憶内容を読み出す場合の動作を示すタイミング
チャートである。
【図１４】本発明の第２実施形態の変形例を示す、メモ
リ回路の一部を示す配置図である。
リ回路の一部を示す配置図である。
【図１５】本発明の第２実施形態の他の変形例を示す、
メモリ回路の一部を示す配置図である。
メモリ回路の一部を示す配置図である。
１０〜１４、１０Ａ〜１４Ａ センスアンプ列 ２０、２０Ａ センスアンプユニット ２１ センスアンプ回路 ２２ プリチャージ回路 ２３〜２６ ビット線分離用ＮＭＯＳトランジスタ ２３１、２３２、２４１、２４２ Ｎ型領域 ２９ リード回路 ３０ 制御回路 ３１ ロウアドレスレジスタ ３２、３３ プリデコーダ ４０〜４７、８０〜８９ ビット線分離スイッチ制御回
路 ５０〜５３ ワードデコーダ ７１、７２ パスル生成回路 ＢＬＫ０〜ＢＬＫ３ ブロック ＩＳＯ００、ＩＳＯ０１、ＩＳＯ１０、ＩＳＯ１１、Ｉ
ＳＯ０，ＩＳＯ１ ビット線分離スイッチ制御用配線 ＴＥＳ、ＴＥＳＺ テスト信号 ＲＡ００Ｚ、ＲＡ００Ｘ ロウアドレス最下位ビット信
号 ＢＬＫ０Ｚ、ＢＬＫ１Ｚ、ＢＬＫ２Ｚ、ＢＬＫ３Ｚ ブ
ロック選択信号 ＢＲＡＳＺ ロウアドレスストローブ信号 ＢＲＳＸ ビット線リセット信号 ＢＬ０、＊ＢＬ０、ＢＬ１、＊ＢＬ１ ビット線 ＷＬ０、ＷＬ１ ワード線 ＭＬ０、＊ＭＬ０ 中間ビット線 ＰＳＡ、ＮＳＡ センスアンプ活性化信号 Ｍ０、＊Ｍ０、Ｍ１、＊Ｍ１ メモリセル ＧＬ０、ＧＬ１ ゲートライン
路 ５０〜５３ ワードデコーダ ７１、７２ パスル生成回路 ＢＬＫ０〜ＢＬＫ３ ブロック ＩＳＯ００、ＩＳＯ０１、ＩＳＯ１０、ＩＳＯ１１、Ｉ
ＳＯ０，ＩＳＯ１ ビット線分離スイッチ制御用配線 ＴＥＳ、ＴＥＳＺ テスト信号 ＲＡ００Ｚ、ＲＡ００Ｘ ロウアドレス最下位ビット信
号 ＢＬＫ０Ｚ、ＢＬＫ１Ｚ、ＢＬＫ２Ｚ、ＢＬＫ３Ｚ ブ
ロック選択信号 ＢＲＡＳＺ ロウアドレスストローブ信号 ＢＲＳＸ ビット線リセット信号 ＢＬ０、＊ＢＬ０、ＢＬ１、＊ＢＬ１ ビット線 ＷＬ０、ＷＬ１ ワード線 ＭＬ０、＊ＭＬ０ 中間ビット線 ＰＳＡ、ＮＳＡ センスアンプ活性化信号 Ｍ０、＊Ｍ０、Ｍ１、＊Ｍ１ メモリセル ＧＬ０、ＧＬ１ ゲートライン
フロントページの続き Ｆターム(参考） 2G132 AA08 AB01 AK07 AL09 5F083 AD00 KA17 LA03 LA09 ZA20 5L106 AA01 DD03 DD12 GG07 5M024 AA90 BB02 BB40 CC54 CC63 CC74 MM02 PP01 PP02 PP03 PP04 PP07
Claims (5)
- 【請求項１】 中間ビット線対間にセンスアンプ回路及
びプリチャージ回路が接続され、該中間ビット線対の一
端及び他端がそれぞれ第１及び第２ビット線分離スイッ
チ対を介して第１及び第２ビット線対に接続され、該第
１ビット線対のそれぞれに第１ワード線で選択される相
補メモリセル対の一方及び他方が接続され、該第２ビッ
ト線対のそれぞれに第２ワード線で選択される相補メモ
リセル対の一方及び他方が接続されたメモリ回路の記憶
内容を試験するメモリ回路の試験方法において、 該第１及び第２ビット線分離スイッチ対を構成する４つ
のビット線分離スイッチのうち１つのみをオンにし、 該プリチャージ回路がオフの状態で該第１及び第２ワー
ド線のうちオン状態のビット線分離スイッチに関わるも
のを選択的に活性にし、 次いで該オンにしたビット線分離スイッチをオフにし、 次いで該センスアンプ回路を活性にし、 次いで該中間ビット線対の電位差に基づいて、該活性化
されたワード線に接続された相補メモリセル対のうち該
オンにしたビット線分離スイッチに対応するメモリセル
の記憶内容を確認する、 ことを特徴とするメモリ回路の試験方法。 - 【請求項２】 中間ビット線対間にセンスアンプ回路及
びプリチャージ回路が接続され、該中間ビット線対の一
端及び他端がそれぞれ第１及び第２ビット線分離スイッ
チ対を介して第１及び第２ビット線対に接続され、該第
１ビット線対のそれぞれに第１ワード線で選択される相
補メモリセル対の一方及び他方が接続され、該第２ビッ
ト線対のそれぞれに第２ワード線で選択される相補メモ
リセル対の一方及び他方が接続されたメモリ回路におい
て、 供給されるロウアドレスの値に応じて該第１及び第２ビ
ット線分離スイッチ対を構成する４つのビット線分離ス
イッチのうち１つのみをオンにし、次いで該プリチャー
ジ回路がオフの状態で、該オンにしたビット線分離スイ
ッチをオフにし、該テスト信号が不活性であるとき該供
給されるロウアドレスの値に応じて該第１及び第２ビッ
ト線分離スイッチ対の一方を選択的にオンにするビット
線分離スイッチ制御回路と、 該ロウアドレスに応じて、該プリチャージ回路がオフの
状態で該第１及び第２ワード線の一方を選択的に活性に
するロウデコーダと、 該オンにしたビット線分離スイッチがオフにされた状態
で該センスアンプ回路を活性にする制御回路と、 該中間ビット線対の電位差に基づいてメモリセルの記憶
内容を読み出すリード回路と、 を有することを特徴とするメモリ回路。 - 【請求項３】 中間ビット線対間にセンスアンプ回路及
びプリチャージ回路が接続され、該中間ビット線対の一
端及び他端がそれぞれ第１及び第２ビット線分離スイッ
チ対を介して第１及び第２ビット線対に接続され、該第
１ビット線対のそれぞれに第１ワード線で選択される相
補メモリセル対の一方及び他方が接続され、該第２ビッ
ト線対のそれぞれに第２ワード線で選択される相補メモ
リセル対の一方及び他方が接続されたメモリ回路の記憶
内容を試験するメモリ回路の試験方法において、 該第１及び第２ビット線分離スイッチ対をオンにし、 該プリチャージ回路がオフの状態で該第１及び第２ワー
ド線の一方を選択的に活性にし、 次いで該センスアンプ回路を活性にし、 次いで該中間ビット線対の電位差に基づいて、該活性化
されたワード線に接続された相補メモリセル対の記憶内
容を確認する、 ことを特徴とするメモリ回路の試験方法。 - 【請求項４】 中間ビット線対間にセンスアンプ回路及
びプリチャージ回路が接続され、該中間ビット線対の一
端及び他端がそれぞれ第１及び第２ビット線分離スイッ
チ対を介して第１及び第２ビット線対に接続され、該第
１ビット線対のそれぞれに第１ワード線で選択される相
補メモリセル対の一方及び他方が接続され、該第２ビッ
ト線対のそれぞれに第２ワード線で選択される相補メモ
リセル対の一方及び他方が接続されたメモリ回路におい
て、 供給されるテスト信号が活性であるとき該第１及び第２
ビット線分離スイッチ対をオンにし、該テスト信号が不
活性であるとき供給されるロウアドレスの値に応じて該
第１及び第２ビット線分離スイッチ対の一方を選択的に
オンにするビット線分離スイッチ制御回路と、 該ロウアドレスに応じて、該プリチャージ回路がオフの
状態で該第１及び第２ワード線のうちオン状態のビット
線分離スイッチに関わるものを選択的に活性にするロウ
デコーダと、 該ワード線が活性にされた後、該センスアンプ回路を活
性にする制御回路と、 該中間ビット線対の電位差に基づいて、メモリセルの記
憶内容を読み出すリード回路と、 を有することを特徴とするメモリ回路。 - 【請求項５】 請求項３記載の方法を行って、読み出し
エラーが生じた相補メモリセル対を検出し、 該読み出しエラーが生じた相補メモリセルに対し請求項
１記載の方法を行うことにより、該読み出しエラーが生
じた相補メモリセル対の各々のセル特性を評価する、 ことを特徴とするメモリ回路の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001116189A JP4771610B2 (ja) | 2001-04-13 | 2001-04-13 | メモリ回路及びその試験方法 |
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|---|---|---|---|
| JP2001116189A JP4771610B2 (ja) | 2001-04-13 | 2001-04-13 | メモリ回路及びその試験方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002313099A true JP2002313099A (ja) | 2002-10-25 |
| JP4771610B2 JP4771610B2 (ja) | 2011-09-14 |
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853595B2 (en) * | 2001-11-28 | 2005-02-08 | Fujitsu Limited | Semiconductor memory device |
| US7450453B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Semiconductor memory device and method for driving bit line sense amplifier thereof |
| US7995414B2 (en) | 2008-03-27 | 2011-08-09 | Fujitsu Semiconductor Limited | Semiconductor memory device, method of operating semiconductor memory device, and memory system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154160A (ja) * | 1984-12-27 | 1986-07-12 | Fujitsu Ltd | 半導体記憶装置 |
| JPH09120700A (ja) * | 1995-08-21 | 1997-05-06 | Matsushita Electron Corp | 強誘電体メモリ装置およびその検査方法 |
| JPH10308100A (ja) * | 1997-05-06 | 1998-11-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11177036A (ja) * | 1997-12-16 | 1999-07-02 | Toshiba Corp | 半導体記憶装置 |
-
2001
- 2001-04-13 JP JP2001116189A patent/JP4771610B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61154160A (ja) * | 1984-12-27 | 1986-07-12 | Fujitsu Ltd | 半導体記憶装置 |
| JPH09120700A (ja) * | 1995-08-21 | 1997-05-06 | Matsushita Electron Corp | 強誘電体メモリ装置およびその検査方法 |
| JPH10308100A (ja) * | 1997-05-06 | 1998-11-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH11177036A (ja) * | 1997-12-16 | 1999-07-02 | Toshiba Corp | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853595B2 (en) * | 2001-11-28 | 2005-02-08 | Fujitsu Limited | Semiconductor memory device |
| US7450453B2 (en) | 2005-09-29 | 2008-11-11 | Hynix Semiconductor Inc. | Semiconductor memory device and method for driving bit line sense amplifier thereof |
| US7995414B2 (en) | 2008-03-27 | 2011-08-09 | Fujitsu Semiconductor Limited | Semiconductor memory device, method of operating semiconductor memory device, and memory system |
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