JPH03154289A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03154289A JPH03154289A JP1293335A JP29333589A JPH03154289A JP H03154289 A JPH03154289 A JP H03154289A JP 1293335 A JP1293335 A JP 1293335A JP 29333589 A JP29333589 A JP 29333589A JP H03154289 A JPH03154289 A JP H03154289A
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- 238000012360 testing method Methods 0.000 claims abstract description 39
- 239000003990 capacitor Substances 0.000 claims description 25
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 12
- 230000004913 activation Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000009795 derivation Methods 0.000 description 1
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- 238000004519 manufacturing process Methods 0.000 description 1
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- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はビット線対を構成する一方のビット線にメモ
リセルを電気的に接続し、該ビット線対間の電位差を検
出することにより、読出し動作を行なう半導体記憶装置
に関するものである。
リセルを電気的に接続し、該ビット線対間の電位差を検
出することにより、読出し動作を行なう半導体記憶装置
に関するものである。
第３図は従来のＤＲＡＭを示すブロック構成図である。
同図において、１はマトリクス状に配置されたメモリセ
ルから構成されるメモリセルアレイである。メモリセル
アレイ１中のメモリセルは行単位にワード線ＷＬ１〜Ｗ
Ｌ ｎに接続される共に、列単位に、ビット線対ＢＬ
Ｉ、ＢＬＩ〜ＢＬｍ、ＢＬｍに接続されている。
ルから構成されるメモリセルアレイである。メモリセル
アレイ１中のメモリセルは行単位にワード線ＷＬ１〜Ｗ
Ｌ ｎに接続される共に、列単位に、ビット線対ＢＬ
Ｉ、ＢＬＩ〜ＢＬｍ、ＢＬｍに接続されている。
ワードｇＷＬ１〜Ｗ Ｌ ｎは行デコーダ２により選択
的に活性化され、ビット線対ＢＬＩ、ＢＬＩ〜ＢＬ−ｍ
、ＢＬｍは列デコーダ３により選択的に活性化される。
的に活性化され、ビット線対ＢＬＩ、ＢＬＩ〜ＢＬ−ｍ
、ＢＬｍは列デコーダ３により選択的に活性化される。
また、ビット線対ＢＬＩ、ＢＬＩ〜ＢＬｍ、ＢＬｍはセ
ンスアンプ争Ｉ１０線４及びプリチャージ回路６にも接
続されている。
ンスアンプ争Ｉ１０線４及びプリチャージ回路６にも接
続されている。
５はアドレスバッファであり、アドレス信号ＡＤＲを取
込み、図示しない行アドレスストローブ（Ｍ’＋ＲＡＳ
、列アドレスストローブ信号ＣＡＳに基づき、アドレス
信号ＡＤＨを行アドレス信号ｉとして行デコーダ２に、
列アドレス信号ｊとして列デコーダ３に出力する。また
、センスアンプ・Ｉ１０線４の出力が出力バッファ７を
介して、出力データＤ として出力される。
込み、図示しない行アドレスストローブ（Ｍ’＋ＲＡＳ
、列アドレスストローブ信号ＣＡＳに基づき、アドレス
信号ＡＤＨを行アドレス信号ｉとして行デコーダ２に、
列アドレス信号ｊとして列デコーダ３に出力する。また
、センスアンプ・Ｉ１０線４の出力が出力バッファ７を
介して、出力データＤ として出力される。
ｕｔ
第４図は、第３図で示したＤＲＡＭの１つのメモリセル
周辺を示した回路構成図である。同図に示すように、メ
モリセル１０はワード線ＷＬ＋！：ｌ：’ット線ＢＬに
接続されている。メモリセル１０は、メモリキャパシタ
１１と選択トランジスタ１２とから構成されており、メ
モリキャパシタ１１の一方電極には、（１／２）Ｖ
のセルプレート電圧Ｃ ■ が印加されており、他方電極は選択トランジｐ スタ１２の一方電極に接続されている。選択トランジス
タ１２の他方電極はビット線ＢＬに接続され、制御電極
はワード線ＷＬに接続されている。
周辺を示した回路構成図である。同図に示すように、メ
モリセル１０はワード線ＷＬ＋！：ｌ：’ット線ＢＬに
接続されている。メモリセル１０は、メモリキャパシタ
１１と選択トランジスタ１２とから構成されており、メ
モリキャパシタ１１の一方電極には、（１／２）Ｖ
のセルプレート電圧Ｃ ■ が印加されており、他方電極は選択トランジｐ スタ１２の一方電極に接続されている。選択トランジス
タ１２の他方電極はビット線ＢＬに接続され、制御電極
はワード線ＷＬに接続されている。
ビット線対ＢＬ、ＢＬの一端はセンスアンプ１６に接続
されている。センスアンプ１６はＨレベル（Ｌレベル）
のセンスアンプ活性信号５Ｅ（ＳＥ）が与えられると活
性化し、ビット線対ＢＬ。
されている。センスアンプ１６はＨレベル（Ｌレベル）
のセンスアンプ活性信号５Ｅ（ＳＥ）が与えられると活
性化し、ビット線対ＢＬ。
ＢＬ間の電位差を増幅する。さらに、ビット線対ＢＬ、
ＢＬの一端は選択トランジスタ１７．１８を介してＩ１
０線対Ｉ１０．Ｉｌｏに接続されている。
ＢＬの一端は選択トランジスタ１７．１８を介してＩ１
０線対Ｉ１０．Ｉｌｏに接続されている。
選択トランジスタ１７．１８それぞれの制御電極には列
デコーダ３の出力線ＣＬが接続されている。
デコーダ３の出力線ＣＬが接続されている。
一方、ビット線対ＢＬ、ＢＬの他端はプリチャージ回路
６に接続されている。プリチャージ回路６は、制御電極
にプリチャージ信号φが印加されるトランジスタ１３，
１４．１５から構成されている。プリチャージ回路６は
、Ｈレベルのプリチャージ信号φが与えられると活性化
し、ビット線対ＢＬ、ＢＬの電位を（１／２）Ｖ の
ブリチャＣ −ジ電圧ｖＢＬに設定する。また、Ｌレベルのプリチャ
ージ信号φが与えられると非活性となり、ビット線対Ｂ
Ｌ、ＢＬの他端をフローティングにする。
６に接続されている。プリチャージ回路６は、制御電極
にプリチャージ信号φが印加されるトランジスタ１３，
１４．１５から構成されている。プリチャージ回路６は
、Ｈレベルのプリチャージ信号φが与えられると活性化
し、ビット線対ＢＬ、ＢＬの電位を（１／２）Ｖ の
ブリチャＣ −ジ電圧ｖＢＬに設定する。また、Ｌレベルのプリチャ
ージ信号φが与えられると非活性となり、ビット線対Ｂ
Ｌ、ＢＬの他端をフローティングにする。
制御信号発生回路２０は、行アドレスストロ−信号に基
づき、前述したセンスアンプ活性信号ＳＥ、ＳＥ及びプ
リチャージ信号φを出力する。
づき、前述したセンスアンプ活性信号ＳＥ、ＳＥ及びプ
リチャージ信号φを出力する。
第５図は第３図及び第４図で示したＤＲＡＭの読出し動
作を示した波形図である。以下、同図を参照しつつメモ
リセル１０の読出し動作の説明を行なう。
作を示した波形図である。以下、同図を参照しつつメモ
リセル１０の読出し動作の説明を行なう。
まず、時刻ｔ１に行アドレスストローブ信号ＲＡＳが立
下がると、アドレスバッファア５はアドレス信号ＡＤＨ
を行アドレスｉとして行デコーダ２に出力する。
下がると、アドレスバッファア５はアドレス信号ＡＤＨ
を行アドレスｉとして行デコーダ２に出力する。
その後、制御信号発生回路２０は、時刻ｔ２にプリチャ
ージ信号φをＨレベルからＬレベルに立下げ、（１／２
）Ｖ のプリチャージ電圧”ＢＬにＣＣ プリチャージされたビット線対ＢＬ、ＢＬの他端をフロ
ーティングにする。この時、ビット線対ＢＬ、ＢＬ双方
の電位は、セルプレート電位Ｖ とｐ 同じ（１／２）Ｖ であるため、ビット線対ＢＬ。
ージ信号φをＨレベルからＬレベルに立下げ、（１／２
）Ｖ のプリチャージ電圧”ＢＬにＣＣ プリチャージされたビット線対ＢＬ、ＢＬの他端をフロ
ーティングにする。この時、ビット線対ＢＬ、ＢＬ双方
の電位は、セルプレート電位Ｖ とｐ 同じ（１／２）Ｖ であるため、ビット線対ＢＬ。
ＣＣ
ＢＬの浮遊容量には電荷は蓄積されない。
そして、時刻ｔ３に、行デコーダ２はワード線ＷＬをＨ
レベルに立上げメモリセル１０を選択する。すると、選
択トランジスタ１２がオンし、メモリキャパシタ１１が
ビット線ＢＬに電気的に接続されるため、メモリキャパ
シタ１１の格納データに基づき、ビット線対ＢＬ、ＢＬ
間に微小な電位差ΔＶが生じる。この電位差ΔＶは、メ
モリキャパシタ１１が電気的に接続されたビット線ＢＬ
の浮遊容量の容量値をＣ、メモリキャパシタ１１の容量
値をＣ８とすると、メモリセル１０が正常にＨ，Ｌレベ
ルの記憶を行っている場合、下記の （１）式を解くこ
とにより求められる。
レベルに立上げメモリセル１０を選択する。すると、選
択トランジスタ１２がオンし、メモリキャパシタ１１が
ビット線ＢＬに電気的に接続されるため、メモリキャパ
シタ１１の格納データに基づき、ビット線対ＢＬ、ＢＬ
間に微小な電位差ΔＶが生じる。この電位差ΔＶは、メ
モリキャパシタ１１が電気的に接続されたビット線ＢＬ
の浮遊容量の容量値をＣ、メモリキャパシタ１１の容量
値をＣ８とすると、メモリセル１０が正常にＨ，Ｌレベ
ルの記憶を行っている場合、下記の （１）式を解くこ
とにより求められる。
Ｃ−−Ｖ −（Ｃ十〇、）ΔＶ −（１）Ｓ
ＣＣＳ （１）式は、メモリセル１０の記憶内容であるメモリキ
ャパシタ１１の蓄積電荷が、ワード線ＷＬの活性後はビ
ット線ＢＬの浮遊容量とメモリキャパシタ１１の双方に
蓄積されることを電荷保存の法則に従って表わしたもの
である。
ＣＣＳ （１）式は、メモリセル１０の記憶内容であるメモリキ
ャパシタ１１の蓄積電荷が、ワード線ＷＬの活性後はビ
ット線ＢＬの浮遊容量とメモリキャパシタ１１の双方に
蓄積されることを電荷保存の法則に従って表わしたもの
である。
従って、ビット線対ＢＬ、ＢＬ間の電位差ΔＶは
となる。
通常、Ｃｂ〉〉Ｃｓ
Ｃ：Ｃは１５：
５
（２５６にビットＤＲＡＭで
１．４ＭビットＤＲＡＭで
Ｃ：Ｃｓは９：１程度）であることがら、ピッｂ
ト線対ＢＬ、ＢＬ間に生じる電位差は微小であることが
わかる。
わかる。
次に、時刻ｔ４に制御信号発生回路２ｏは、センスアン
プ活性信号５Ｅ（ＳＥ）をＨレベル（Ｌレベル）に立上
げ（立下げ）、センスアンプ１６を活性化し、ビット線
対ＢＬ、ＢＬ間の電位差を増幅する。
プ活性信号５Ｅ（ＳＥ）をＨレベル（Ｌレベル）に立上
げ（立下げ）、センスアンプ１６を活性化し、ビット線
対ＢＬ、ＢＬ間の電位差を増幅する。
そして、時刻ｔ５に列アドレスストローブ信号ＣＡＳが
立下がると、アドレスバッファア７はアドレス信号ＡＤ
Ｈを列アドレスｊとして列デコーダ３に出力し、時刻ｔ
６に列デコーダ３により選択されたビット線対ＢＬ、Ｂ
Ｌ間の電位差を■１０１１対Ｉ１０．Ｉ１０に転送し、
これが出力バッファ７を介して、出力データＤ とし
て読出さｏｕす れる。
立下がると、アドレスバッファア７はアドレス信号ＡＤ
Ｈを列アドレスｊとして列デコーダ３に出力し、時刻ｔ
６に列デコーダ３により選択されたビット線対ＢＬ、Ｂ
Ｌ間の電位差を■１０１１対Ｉ１０．Ｉ１０に転送し、
これが出力バッファ７を介して、出力データＤ とし
て読出さｏｕす れる。
このような従来のＤＲＡＭの良否を製造後にテストする
ため、電源電圧、動作温度、入力信号のタイミング条件
及びメモリセルに書き込むデータパターン等の組み合せ
試験が従来より行われてきた。ところが、近年のメモリ
容量増加に伴って組み合せ試験にかかる時間も極めて長
くなるという問題点が生じてきた。一方、組み合せ試験
において誤動作するのはほとんどが動作マージンの少な
いメモリセルである。つまり、組み合せ試験をメモリセ
ルの動作マージン試験で置き換えても何ら不都合はない
。
ため、電源電圧、動作温度、入力信号のタイミング条件
及びメモリセルに書き込むデータパターン等の組み合せ
試験が従来より行われてきた。ところが、近年のメモリ
容量増加に伴って組み合せ試験にかかる時間も極めて長
くなるという問題点が生じてきた。一方、組み合せ試験
において誤動作するのはほとんどが動作マージンの少な
いメモリセルである。つまり、組み合せ試験をメモリセ
ルの動作マージン試験で置き換えても何ら不都合はない
。
この発明はこのような観点からなされたもので、簡単に
メモリセルの動作マージンのテストが行え、早期にテス
ト結果を得ることができる半導体記憶装置を得ることを
目的とする。
メモリセルの動作マージンのテストが行え、早期にテス
ト結果を得ることができる半導体記憶装置を得ることを
目的とする。
この発明にかかる半導体装置は、ビット線対を構成する
一方のビット線にメモリセルを電気的に接続し、該ビッ
ト線対間の電位差を検出することにより読出し動作を行
うものであって、テストモード読出し時に、付加容量を
前記ビット線対にそれぞれ接続する付加容量接続手段を
備えている。
一方のビット線にメモリセルを電気的に接続し、該ビッ
ト線対間の電位差を検出することにより読出し動作を行
うものであって、テストモード読出し時に、付加容量を
前記ビット線対にそれぞれ接続する付加容量接続手段を
備えている。
この発明における付加容量接続手段は、テストモード続
出し時に、付加容量をビット線対にそれぞれ接続するた
め、テストモード続出し時においてはビット線の浮遊容
量が、この付加容量の分だけ増加したのと等価になる。
出し時に、付加容量をビット線対にそれぞれ接続するた
め、テストモード続出し時においてはビット線の浮遊容
量が、この付加容量の分だけ増加したのと等価になる。
第１図はこの発明の一実施例であるＤＲＡＭの１つのメ
モリセル周辺を示す回路構成図である。
モリセル周辺を示す回路構成図である。
同図に示すように、ビット線対ＢＬ、ＢＬにそれぞれ選
択トランジスタ２２．２３を介して、メモリキャパシタ
１１の５倍程度の容量のダミーキャパシタ２４．２５が
接続されている。ダミーキャパシタ２４．２５の一方電
極にはそれぞれ（１／２）ｖｏｏのセルプレート電圧Ｖ
。、が印加されており、他方電極はそれぞれ選択トラン
ジスタ２２゜２３の一方電極に接続されている。選択ト
ランジスタ２２．２３の他方電極はそれぞれビット線対
ＢＬ、ＢＬに接続され、制御電極にはテストモード信号
Ｔが印加される。制御信号発生回路２１は、行アドレス
ストローブ信号ＲＡＳ、列アドレスストローブ信号ＣＡ
Ｓ及び書込み（読出し）信号Ｗを取込み、これらの信号
に基づき、従来同様、センスアンプ活性信号ＳＥ、ＳＥ
及びプリチャージ信号φを出力するとともに、新たにテ
ストモード信号Ｔを出力する。
択トランジスタ２２．２３を介して、メモリキャパシタ
１１の５倍程度の容量のダミーキャパシタ２４．２５が
接続されている。ダミーキャパシタ２４．２５の一方電
極にはそれぞれ（１／２）ｖｏｏのセルプレート電圧Ｖ
。、が印加されており、他方電極はそれぞれ選択トラン
ジスタ２２゜２３の一方電極に接続されている。選択ト
ランジスタ２２．２３の他方電極はそれぞれビット線対
ＢＬ、ＢＬに接続され、制御電極にはテストモード信号
Ｔが印加される。制御信号発生回路２１は、行アドレス
ストローブ信号ＲＡＳ、列アドレスストローブ信号ＣＡ
Ｓ及び書込み（読出し）信号Ｗを取込み、これらの信号
に基づき、従来同様、センスアンプ活性信号ＳＥ、ＳＥ
及びプリチャージ信号φを出力するとともに、新たにテ
ストモード信号Ｔを出力する。
制御信号発生回路２１から出力するテストモード信号Ｔ
は、通常Ｌレベルであり、行アドレスストローブ信号Ｒ
ＡＳの立下り時に、列アドレスストローブ信号ＲＡＳと
書込み（読出し）信号Ｗが共に“Ｌｏである等の通常の
読出しを行うのとは異なる所定の人力条件の時（通常の
読出しを行う時は、ＲＡＳは“Ｈ″である）に、信号Ｒ
ＡＳの立下りからＲＡＳオンリーリフレッシュが行われ
るまで、Ｈレベルになる信号である。
は、通常Ｌレベルであり、行アドレスストローブ信号Ｒ
ＡＳの立下り時に、列アドレスストローブ信号ＲＡＳと
書込み（読出し）信号Ｗが共に“Ｌｏである等の通常の
読出しを行うのとは異なる所定の人力条件の時（通常の
読出しを行う時は、ＲＡＳは“Ｈ″である）に、信号Ｒ
ＡＳの立下りからＲＡＳオンリーリフレッシュが行われ
るまで、Ｈレベルになる信号である。
なお、他の構成は第４図で示した従来例と同様であるた
め、説明は省略する。また、本実施例のＤＲＡＭの全体
構成は第３図で示した従来例と同様である。
め、説明は省略する。また、本実施例のＤＲＡＭの全体
構成は第３図で示した従来例と同様である。
このような構成において、メモリセルの動作マージンの
テストは信号ＣＡＳ−“Ｌ” Ｗ−”Ｌ”に設定した後
、行アドレスストローブ信号ＲＡＳをしレベルに立下げ
ることにより行われる。上記信号設定が行われると、テ
ストモード信号ＴをＨレベルとした読出し動作が行われ
る。なお、読出し動作自体は第５図で示した従来例と同
様なタイミングで行われる。
テストは信号ＣＡＳ−“Ｌ” Ｗ−”Ｌ”に設定した後
、行アドレスストローブ信号ＲＡＳをしレベルに立下げ
ることにより行われる。上記信号設定が行われると、テ
ストモード信号ＴをＨレベルとした読出し動作が行われ
る。なお、読出し動作自体は第５図で示した従来例と同
様なタイミングで行われる。
第２図は、本実施例のＤＲＡＭのテストモード時におけ
る読出しく以下、「テストモード続出し」という。）の
原理を示す等価回路図である。同図において、Ｃはテス
トモード読出し対象であるメモリキャパシタの容量（第
１図のメモリキャパシタ１１に相当）、Ｃｂは容量Ｃ８
に電気的に接続されるビット線の浮遊容量（第１図のビ
ット線ＢＬの浮遊容量に相当）、Ｃはそのビット線に接
続されるダミーキャパシタの容量（第１図のダミーキャ
パシタ２４に相当）、Ｔ１は容量Ｃの選択トランジスタ
（第１図のトランジスタ２２に相当）、Ｔ２は容量Ｃの
選択トランジスタ（第１図の選択トランジスター２に相
当）、Ｔ３はプリチャージ用トランジスタ（第１図のト
ランジスタ１３，１４．１５に相当）である。なお、第
１図のＤＲＡＭにおいて、ビット線ＢＬに接続されたメ
モリセル（図示せず）のテストモード読出しを行う場合
は、容量Ｃ６はビット線ＢＬの浮遊容量に相当し、容量
Ｃはダミーキャパシタ２５に■ 相当する。
る読出しく以下、「テストモード続出し」という。）の
原理を示す等価回路図である。同図において、Ｃはテス
トモード読出し対象であるメモリキャパシタの容量（第
１図のメモリキャパシタ１１に相当）、Ｃｂは容量Ｃ８
に電気的に接続されるビット線の浮遊容量（第１図のビ
ット線ＢＬの浮遊容量に相当）、Ｃはそのビット線に接
続されるダミーキャパシタの容量（第１図のダミーキャ
パシタ２４に相当）、Ｔ１は容量Ｃの選択トランジスタ
（第１図のトランジスタ２２に相当）、Ｔ２は容量Ｃの
選択トランジスタ（第１図の選択トランジスター２に相
当）、Ｔ３はプリチャージ用トランジスタ（第１図のト
ランジスタ１３，１４．１５に相当）である。なお、第
１図のＤＲＡＭにおいて、ビット線ＢＬに接続されたメ
モリセル（図示せず）のテストモード読出しを行う場合
は、容量Ｃ６はビット線ＢＬの浮遊容量に相当し、容量
Ｃはダミーキャパシタ２５に■ 相当する。
テストモード読出しはテストモード信号ＴがＨレベルで
あるため、選択トランジスタＴ１はオンし、容量Ｃ、Ｃ
ｂの画電極には同じ電圧が印加される。また、プリチャ
ージ信号φがＨレベルのプリチャージ時においては、プ
リチャージ用トランジスタＴ３はオンするため、容量ｃ
、ｃ、とも画電極の電位差がなく （（１／２）Ｖ
に等しＣ い）、電荷の蓄積はない。
あるため、選択トランジスタＴ１はオンし、容量Ｃ、Ｃ
ｂの画電極には同じ電圧が印加される。また、プリチャ
ージ信号φがＨレベルのプリチャージ時においては、プ
リチャージ用トランジスタＴ３はオンするため、容量ｃ
、ｃ、とも画電極の電位差がなく （（１／２）Ｖ
に等しＣ い）、電荷の蓄積はない。
その後、プリチャージ信号φがＬレベルになり、プリチ
ャージ用トランジスタＴ３がオフし、プリチャージが終
了した後、ワード線ＷＬがＨレベルになり、選択トラン
ジスタＴ２がオンすると、メモリセルの記憶内容である
容量Ｃに蓄積されていた電荷の一部が容量Ｃ，Ｃｂに与
えられる。
ャージ用トランジスタＴ３がオフし、プリチャージが終
了した後、ワード線ＷＬがＨレベルになり、選択トラン
ジスタＴ２がオンすると、メモリセルの記憶内容である
容量Ｃに蓄積されていた電荷の一部が容量Ｃ，Ｃｂに与
えられる。
讃
このときのビット線対ＢＬ、ＢＬ間の電位差ΔＶ１はメ
モリセル１０が正常にＨ，Ｌレベルの記憶を行っている
場合（以下、単に「理想状態」という。）、下記の （
３）式を解くことにより求められる。
モリセル１０が正常にＨ，Ｌレベルの記憶を行っている
場合（以下、単に「理想状態」という。）、下記の （
３）式を解くことにより求められる。
・・・（３）
この（３）式は（１）式と同じ導出原理に基づいた式で
ある。
ある。
従って、ビット線対ＢＬ、ＢＬ間の電位差ΔＶ１は、
と求められる。
一方、テストモード信号ＴをＬレベルにして行う通常の
読出し動作において、ワード線ＷＬ活性化後に生じるビ
ット線対ＢＬ、ＢＬ間の電位差Δｖ２は、理想状態では
、従来のワード線ＷＬの活性化後に生じるビット線対Ｂ
Ｌ、ＢＬ間の電位差ΔＶと同じ となる。
読出し動作において、ワード線ＷＬ活性化後に生じるビ
ット線対ＢＬ、ＢＬ間の電位差Δｖ２は、理想状態では
、従来のワード線ＷＬの活性化後に生じるビット線対Ｂ
Ｌ、ＢＬ間の電位差ΔＶと同じ となる。
従って、理想状態時におけるテストモード読出し時にワ
ード線選択後に生じるビット線対ＢＬ。
ード線選択後に生じるビット線対ＢＬ。
ＢＬ間の電位差は、通常の読出し時に比べΔｖ２−Δｖ
１■ ・・・（６） 小さくなる。
１■ ・・・（６） 小さくなる。
このように、テストモード読出し時においては、メモリ
キャパシタの蓄積電荷が、通常の読出し時に比ベビット
線対ＢＬ、ＢＬ間の電位差に現れにくくなる、つまり、
メモリセルの内容を読出すことが困難になるため、従来
は正常に読出されていた記憶データが、メモリセルの動
作マージンの低下時には正常な読出しが行われなくなる
。その結果、単に上記したテストモード読出しを行うこ
とにより、従来のように電源電圧、動作温度、入力信号
のタイミング条件及びメモリセルに書き込むデータパタ
ーン等を組み合わせた条件下で、長時間に渡ることなく
、メモリセルの動作マージンのテストが行える。
キャパシタの蓄積電荷が、通常の読出し時に比ベビット
線対ＢＬ、ＢＬ間の電位差に現れにくくなる、つまり、
メモリセルの内容を読出すことが困難になるため、従来
は正常に読出されていた記憶データが、メモリセルの動
作マージンの低下時には正常な読出しが行われなくなる
。その結果、単に上記したテストモード読出しを行うこ
とにより、従来のように電源電圧、動作温度、入力信号
のタイミング条件及びメモリセルに書き込むデータパタ
ーン等を組み合わせた条件下で、長時間に渡ることなく
、メモリセルの動作マージンのテストが行える。
以上説明したように、この発明によれば、付加容量接続
手段により、テストモード続出し時に、付加容量をビッ
ト線対にそれぞれ接続するため、テストモード時におい
てはビット線の浮遊容量が、この付加容量の分だけ増加
したのと等価になる。
手段により、テストモード続出し時に、付加容量をビッ
ト線対にそれぞれ接続するため、テストモード時におい
てはビット線の浮遊容量が、この付加容量の分だけ増加
したのと等価になる。
その結果、テストモード時における読出しの際、メモリ
セルの内容がビット線対間の電位差として現れにくくな
り、メモリセルの動作マージンの低下時には正常なテス
トモード読出しが行われなくなるため、簡単にメモリセ
ルの動作マージンテストが行え、早期にテスト結果を得
ることができる効果がある。
セルの内容がビット線対間の電位差として現れにくくな
り、メモリセルの動作マージンの低下時には正常なテス
トモード読出しが行われなくなるため、簡単にメモリセ
ルの動作マージンテストが行え、早期にテスト結果を得
ることができる効果がある。
第１図はこの発明の一実施例であるＤＲＡＭの一部を示
す回路構成図、第２図は第１図で示したＤＲＡＭのテス
トモード読出し原理を示す回路図、第３図は従来のＤＲ
ＡＭの全体構成を示すブロック構成図、第４図は従来の
ＤＲＡＭの一部を示す回路構成図、第５図は従来のＤＲ
ＡＭの読出し動作を示す波形図である。 図において、１１はメモリキャパシタ、２１は制御信号
発生回路、２４．２５はダミーキャパシタ、ＢＬ、ＢＬ
はピッ線対、１６はセンスアンプである。 なお、各図中同一符号は同一または相当部分を示す。
す回路構成図、第２図は第１図で示したＤＲＡＭのテス
トモード読出し原理を示す回路図、第３図は従来のＤＲ
ＡＭの全体構成を示すブロック構成図、第４図は従来の
ＤＲＡＭの一部を示す回路構成図、第５図は従来のＤＲ
ＡＭの読出し動作を示す波形図である。 図において、１１はメモリキャパシタ、２１は制御信号
発生回路、２４．２５はダミーキャパシタ、ＢＬ、ＢＬ
はピッ線対、１６はセンスアンプである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）ビット線対を構成する一方のビット線にメモリセ
ルを電気的に接続し、該ビット線対間の電位差を検出す
ることにより、読出し動作を行なう半導体記憶装置おい
て、 テストモード読出し時に、付加容量を前記ビット線対に
それぞれ接続する付加容量接続手段を備えたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293335A JPH03154289A (ja) | 1989-11-10 | 1989-11-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1293335A JPH03154289A (ja) | 1989-11-10 | 1989-11-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154289A true JPH03154289A (ja) | 1991-07-02 |
Family
ID=17793485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1293335A Pending JPH03154289A (ja) | 1989-11-10 | 1989-11-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03154289A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130198A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
| US5559739A (en) * | 1995-09-28 | 1996-09-24 | International Business Machines Corporation | Dynamic random access memory with a simple test arrangement |
| US5610867A (en) * | 1995-09-28 | 1997-03-11 | International Business Machines Corporation | DRAM signal margin test method |
| EP3945524A1 (en) | 2020-07-30 | 2022-02-02 | Renesas Electronics Corporation | Semiconductor device |
| US11810619B2 (en) | 2020-07-27 | 2023-11-07 | Renesas Electronics Corporation | Semiconductor device having a contents addressable memory |
-
1989
- 1989-11-10 JP JP1293335A patent/JPH03154289A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130198A (ja) * | 1993-11-04 | 1995-05-19 | Nec Corp | 半導体記憶装置 |
| US5559739A (en) * | 1995-09-28 | 1996-09-24 | International Business Machines Corporation | Dynamic random access memory with a simple test arrangement |
| US5610867A (en) * | 1995-09-28 | 1997-03-11 | International Business Machines Corporation | DRAM signal margin test method |
| US11810619B2 (en) | 2020-07-27 | 2023-11-07 | Renesas Electronics Corporation | Semiconductor device having a contents addressable memory |
| EP3945524A1 (en) | 2020-07-30 | 2022-02-02 | Renesas Electronics Corporation | Semiconductor device |
| US11676681B2 (en) | 2020-07-30 | 2023-06-13 | Renesas Electronics Corporation | Semiconductor device |
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