JPH03253000A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 乙の発明は、半導体記憶装置に関し、特にテスト時に複
数のメモリセルを有するダイナくツク・ランダム・アク
セス・メモリ　（以下、ＤＲＡＭという）のメモリセル
からの読出しの際のピッｌ−綿電位が好適に与えられる
ことによるテスト時間の短縮を図った半導体記憶装置に
関するものである。

〔従来の技術〕

半導体メモリは、はぼ３年で４倍というペースで集積度
が上がってきている。大容量化はＲＡＭのテスト時間の
急激な増大を意味し、生産性の低下２価格の上昇につな
がるため、メモリの生産においてテスト時間短縮は不可
欠となる。

以下、従来のテスト方法について説明する。

第６図は従来のｌ）ＲＡＭの概略構成を示すブロック図
である。

第６図のＤＲＡＭは、メモリ上４フ１４１２行アドレス
パ・ソファ２２列アドレスパ・ソファ３２行デコーダ４
２列デコーダ５．センスアップ６、入出力回路（１１０
回路）７および制御回路８とから構成されている。メモ
リセ／Ｌアし・イ１は、ＮチャンネルＭｏ５ｔ・ランジ
スタからなるトランスファーゲートト、Ｈ”レベルまた
ｆｆ”Ｌ”レペ／Ｌの情報が蓄積される容量Ｃ，からな
るメモリセルが複数個、行列状に配列されたものである
。行アドレスバッファ２は、外部の行アドレス信号を受
けて内部行アドレス信号を発生させる。また、列ァ１：
レスバッファ３ば、外部の列アドレス信号を受けて内部
列アドレス信号を発生させる。行デコダ４および列デコ
ーダ５は、それぞれ内部行。

列アドレス信号ラブコードして、メモリセットし。

イ１に対応する行２列を選択する。

センスアンプ６は、メモリセルアレイ１の選択されたメ
モリセルが記憶している情報を検知して増幅（７、Ｉ１
０回路７を通して読み出す。また、１）　ＲＡ　Ｍの各
種動作のタイｉングを制御するために、制御回路８が周
辺回路として設けられる。

第７図１ｉ、第６図に示したメモリセルアレイ１部分の
概略図である。

第７図において、複数のワード線ＷＬ、〜ＷＬＩｌに交
差するように複数のピッｌ−線対Ｂ　Ｌ　、ＴＴ−（ピ
ッ）、線ＢＬ、ＴＴ−ともいう）が配置されている。

ビット線Ｂ　Ｌ　、　ＴＴは折り返しピッｌ−線を構成
し、各ピッ）・林ＢＬ、ＢＬにおいて、１本のワード線
ＷＬと一対のビットＩＩＢＬ、ｒのいずれかのピッ）・
締この交点にメモリセットＭＣが接続されている。また
、ピット線ＢＬ、ＢＬに交差するようにダミーワード線
−ｇ、ｙｗ工］が配置されている。ダミーワード線−Ｄ
ｆｉ　とピッ）・線ＢＬこの交点にはダミーセルＩ）　
Ｃ、が設けられ、ダミーワド線−ｒ＋−［］とビ・ソト
線ｒこの交点にはダミセノしＤＣｌが設けられろ。

各ビット線対ＢＬ、丁Ｔには、各ピッ）・線対電位を所
定の電圧ＶａＬにプリチャージし、平衡化するためのプ
リチャージ／イコライズ回路Ｐ　／　Ｅが設けられる。

また、各ビ・ソト線対Ｂ　Ｌ　、　Ｉｎ；には、信号Ｓ
Ｅ、ｎに応答して活性化され、ビット線対対ＢＬ、ｎの
電位差を検知し増幅するセンスアンプ６が設けられる。

複数のワード線ＷＬ、〜ＷＬ。

は行デコーダ４に接続されている。各ビット線対ＢＬ、
Ｂτは、列デコーダ５からのアドレスデコド信号に応じ
、トランスファーゲート を介して選択的にデータ入出力線対Ｉ１０，Ｔアσに接
続される。

また、ダミーワード線ＤＷＬ．，ＤＷＬ，はダミワード
線制御回路９に接続されており、センスアンプ６はセン
スアンプ駆動回路１ｏに接続されている。

第７図を用いてデータ読み出し時のメモリセルアレイ１
の動作について説明する。

データ読み出し時には、まず、プリチャージクロックφ
粁を“Ｈ”にすることで、ビット線対Ｂ　Ｉ−、　Ｔｒ
を電位Ｖ・Ｌにプリチャージした後、プリチャージクロ
ックφ−ＰをＬ″にしてずリチャジ回路から切り離して
フロルティング状態とする。次に行デコーダ４により１
つのワード線ＷＬが選択される。それによって、そのワ
ード線ＷＬに接続されたメモリセルＭＣのトランスファ
ーゲー）・が導通状態となり、メモリセルＭＣ内の電荷
がピッ１、ｌｉｔ　Ｂ　ＬまたはＢＬ上に読み出される
。例えばワード１５ｊＷＬ０の電位が′°Ｈ′″レベル
に立ち上げられると、ビットｉＢＬ上にメモリセルＭＣ
のデータが読み出される。一方で、いずれのワド線ＷＬ
も選択されていない時は、ともに“Ｌ”レベルであった
ダミーワード線１ツ１］，　Ｄ　Ｗ　Ｌ　ｔのうち、ダ
ミーワード罫１アＷ］，，のみが“Ｈ”レベルになり、
ダξーセルＤＣ，内の電位がビット線■Ｔ上に読み出さ
れる。この時ピッ１．ｌ］’［ＩＴの電位は、ビット線
Ｂ　Ｌに対する基準電位を与える乙とになる。その後、
ビット線対対ＢＬ，ＴＴの電位差がセンスアンプ６によ
り増幅される。列デコグ５によす、いずれか１組の１−
ランスファーゲト１゛。１（Ｉが導通状態となり、それ
に接続されろビット線対Ｂ　Ｌ　、　Ｐｒ上のデータが
データ入出力線対１１０，丁７σを介して読み出される
。読出し動作が終了すると、ワード線ＷＬの電位を下げ
てメモリセルＭｅを保持状態にする。最後に、次のサイ
クルに備えて、プリチャージクロックφ−Ｐヲ”　Ｈ　
”　ニｌ，，、ヒーｙ１−線対ＢＬ，ＢＬを電位ｖ１に
プリチャージする。

〔発明が解決しようとする課題〕

上記読出し動作において、例えばあるメモリセルＭＣに
“Ｌ　１１データが書き込まれている場合、接続されて
いるピット線はセンス終了時、０■まで放電されている
。このとき、前記ビ・ント線に接続されている他のメモ
リセルＭＣにおいて、トラノスファーゲ＝１・のしきい
値Ｖ、ｈが通常に比へて低い場合、メモリセルＭＣは容
量からｔｌ−りを起こす。このため、例えばメモリセル
ＭＣに゛Ｈ′′が書き込まれていた場合、リークにより
データは”Ｌ“′に変化する可能性がある。

従来、メモリセルＭＣのトランスファーゲートのしきい
値不良を試験するためにロングサイクルテストが用いら
れてきた。しきい値不良にょろりりはゆるやかにしか起
こらないため、ロングサイクルテストではメモリセルＭ
Ｃへのアクセス時間とプリチャージ時間とを含わせなサ
イクル時間が約１０μｓｅｃと、通常の約５０倍かかる
。したがって、テスト時間が極めて長くなってしまうと
いう問題点がある。

この発明は、上記の問題点を解消するためになされたも
ので、短時間でトランスファーゲートしきい値不良のあ
るメモリセルをテストできるような半導体記憶装置を得
ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、テストモト検出回路
と、このテストモード検出回路がテストモードを検出し
たことに応答してメモリセルからの読出しの際に、ピッ
ト線のレベルをメモリセルに記憶されろ一方のデータの
レベル以下にする電位切換え手段を備えたものである。

〔作用〕

この発明におけろ半導体記憶装置は、テストモードに応
答して、メモリセルからの読出しの際に、ヒ゛ツト線の
し・ペノしを．メモリセル（こ３己憶される一方のデー
タのレベル以下にすることから、トラノスファーゲ−１
・にしきい値不良のあるメモリセ／Ｌは電荷のリークを
起こし易くなり、しきい値不良の、メモリセフＬの試験
な短時間で行うことができる。

〔実施例〕

以下、この発明の一実施例を図面について説明する。

第１図１．ｔこの発明の一実施例を示す概略ブロック図
である。この実施例は、入力信号のタイミング条件に応
答してメモリセルからのデータ続出しの際にピッｉ−線
をＯＶ以下に近づけるものである。このために、テスト
モード検出回路５０が設けられ、このテストモード検出
回路５０には行アドレス・ストローブ信号ｍと列アドレ
ス・ストローブ信号でＡｓとライト・イネーブル入力信
号Ｗとが与えられるウテストモード検出回路５０は、行
アドレス・ストローブ信号■Ｔ丁が°°Ｌ″レペノ１に
立ち上がる時、列アドレス・ストローブ信号で１丁とラ
イｌ−・イネーブル入力信号ＷとがＬ　”レベルであれ
ばテスト信号Ｔをスイッチ回路３０に与える。負電圧発
生回路２０は、後述する第２図に示ずクロック発振！２
１を含み、負電圧をスイッチ回路３０に与える。スイッ
チ回路３０にはビット線プリチャージのための電圧ＶＩ
Ｌも与えられる。スイッチ回路３０はテスト信号Ｔに応
じて負電圧または電圧Ｖ−Ｌをビット線電圧供給線３０
０に与える。これら負電圧発生回路２０。

スイッチ回路３０とにより電位切換え手段４０が構成さ
れる。なお、２００はノードを示す。

第２図（ｊ．負電圧発生回路２０の詳細を示すものであ
る。この図において、クロック発振器２１からのクロッ
ク信号はキックキャパシタンス２２に与えられる。ノー
ド２７の電位の変化により、ノド２８の電位が変化し、
ノード２８の電位の変化によりＮチャンネルＭＯＳＩ・
ランジスタ　（以下、Ｎ　Ｍ　Ｏ　Ｓという）２３と２
４がオノ，オフし、ノード２９に負電位が与えられる。

負電位ζよ抵抗器２５と抵抗＠ｌ？２６で分割され、ノ
ード２００に与えられる。

次に、第３図を参照してスイッチ回路３０について説明
する。スイッチ回路３０は、インパーク３１、Ｐチャン
ネルＭＯＳＩ・ランジスク（以下、ＰＭＯＳという）３
２，ＮチャンネルＭＯＳＩ・ラノンスタ　（以下、ＮＭ
ＯＳという）３３と、インパーク３４，ＰＭＯＳ３５，
ＮＭＯＳ３６からなる２つの切換スイッチから構成され
る。テスＩ−　（ｇ号′Ｉ゛に応じて、負電圧または電
圧ＶＩＩＬがビット綿電圧供給綿３００に与えられる。

次に、第１図に示すＤＲＡＭの読出し動作を、第２図お
よび第４図，第５図のタイミングチャ１−を用いて説明
する。なお、第４図は負電圧発生回路２０の動作を示し
、第５図はテスト時の主要な信号の動作を示す。

まず、負電圧発生回路２０の動作を第２図および第４図
を用いて説明する。

初期状態として、クロック信号に＋５Ｖが供給され、ノ
ード２８は０■で、ノード２９も０■とする。第４図に
示すように、時刻１．において１、ノード２７（クロッ
ク信号）が＋５■→Ｏｖに下降すると、ノード２８はキ
ツクキャパンタンス２２によって０■→−５ｖへ引っ張
られる。この結果、８ＭＯ３２３は非導通となり、ノー
ド２９はＯＶ→−５ｖとなり、ＮＭＯ３２４は非導通と
なる。

次に、時刻【２において、ノード２７がＯｖ→十５Ｖに
上昇すると、ノード２８はキツクキャパンタンス２２に
よって一５■→ＯＶへと押し上げられる。この結果、８
ＭＯ３２３が導通し、ノード２９は一５■のままとなり
、ＮＭＯ３２４は非導通のままとなる。時刻ｔ３におい
てノード２７が＋５Ｖ−＋ＯＶに下降すると、ノード２
８はキックキャバンタノス２２によって０■→−５Ｖに
引っ張られる。この結果、８ＭＯ３２３が非導通となり
、ノード２９は一５■を保持し、ＮＭＯ３２４は非導通
のままとなる。以上の動作により、負電圧が２ノード２
００に供給される。

この負電圧発生回路２０のドライブ能力としては、例え
ばクロック発振器２１の周波数をＩＯＭＩＩ　ｚ　、キ
ックキャパシタノス２２の容量を１００ｐＦとすると、 ｆ　　ｃｖ　＝１　　０ＭＨｚＸ　　　１　　０　　０
　　　ｐＦ’Ｘ５Ｖ　　＝５ｍＡとなる。

また、抵抗器２５および２６をそれぞれ８にΩ。

２にΩとする。例えば、４ＭＤＲＡＭにおいて、全ての
ビット線を同時に負電圧にするとき、時定数は０．３ｐ
Ｆ／ピッ１−ｉＸ　４０００本ｐ　ｉ　ｎ　Ｆを用いれ
ば、 ｌえＣ＝２にΩＸ１ｎＦ＝２μｓ となる。

次に、第１図および第５図を用いて、メモリセルＭＣの
トランジスタのしきい値不良テスト時のＤＲＡＭの読出
し動作について説明する。このテストは従来のロングサ
イクルテストに代わるものである。

まず、読出し動作に先立って、全てのメモリセ）ｂ、　
Ｍ　Ｃに’Ｈ”を書き込む。それから、この発明の一実
施例の回路を用いて読出しをする。第５図に示すように
、時刻ｔ８においてテストモード検出回Ｒ１５０の出力
であるナス１−信号Ｔが゛Ｈ″レベルになると、スイッ
チ回路３０のスイッチが働き、ビット線電圧供給１＠３
００には電圧■、Ｌのかわりに負電圧Ｖ、が与えられる
。この負電圧■、は、第２図のクロック発振器２１の出
力電圧をＶＣＬＫｐＮＭＯ３２３，２４のしきい値をｖ
ｈ＋ｈ　　ｐ抵抗器２５、抵抗器２６の抵抗値をＲ，、
Ｒ，とすると、Ｖ　、ニーＲ，”→−Ｒ，（Ｖ　ＣＬＫ
　　　Ｖｓｔｈ　）　＋ＶＮｔｈ　　−（１１となる。

正常なメモリセルＭＣのトランスファーゲ−１′のしき
い値をＶｏとすると、負電圧Ｖ、はＶ（１＞　ｌ　Ｖｌ
＋　　　　　　　　　　　　　−１２１を満たす必要が
ある。次に、時刻ｔ２においてプリチャージクロックφ
ｓｐを’　Ｉｔ　”にすると、各ビット線１３１７．Ｉ
τは負電圧ｖ８となる。不良トランスファーゲート がｖ．：、１ｖｉと低い。このため、各ピッｌ−線ＢＬ
，ＴＴが負電圧“ｖｌになることで、そのメモリセルキ
ャパンクの電荷の移動が起こり、ｌ−ランスファーゲ−
１・不良のメモリセ）ｂ　Ｍ　Ｃにおいては、″（４″
の書き込みのデータが急速にＬ′″に変わってしまう。

時刻（３において、ナスｌ−信号Ｔが“Ｌ　”レベルに
なると、スイッチ回Ｍｆ５３０のスイ、ソチが切り換オ
）す、ビｙ　Ｉ−線電圧供給線３００には負電圧Ｖ１の
かわりに電圧Ｖ８Ｌが与えられ、各ビ、７１・線ＢＬ，
ＢＬ−はピッｌー線ブリチャージ電圧ｖ８Ｌにプリチャ
ージされる。以後は従来のデータ続出（７時の動作と同
じである。すなわち、プリチャージ後、フローティング
状態とし、ワード線Ｗ１、を選択することでメモリセ）
ｖ　Ｍ　Ｃの電荷がビ・ントｉｌＡＢＬ，ｎのいずれか
に読出されろ。このとき、ビット線ＢＬ，ｎ間の電位差
はセンスアップ６て増幅され、列デコーダ５で列アドレ
スに対応するＩ１０ゲートをひらき、データを読出す。

続出し動作が終了すると、ワード線ＷＬを下げてメモリ
セルＭＣを保持状態とする。最後に、次のサイ９／Ｌに
備えてプリチャーンクロ・ツクφ＠Ｐを″“■１”にし
、ビ・ソト線ＢＬ、ｒを電圧ＶｓＬにプリチャーンする
。

以上の読出し動作において　ＩＩ　ＨＩＩの書込みのデ
ータがＬ″に換わっているものがトランスファーゲ−１
・不良のメモリセルＭＣとなる。この読出し動作は、通
常の読出し動作にビット線ＢＬ。

Ｐ−Ｌ−を−度負電圧にする動作が加わっただけのもの
であり、ロングサイクルテストに比べて極めて短時間で
メモリセルＭＣのトランスファーゲー）・のしきい値不
良をテストすることができるという利点を有する。

なお、上記実施例においては、読出し動作の前に全ての
メモリセルＭＣに゛Ｈ″レベルを書き込んだが、ビット
線ＢＬ、ＢＬ１本ごとでも良く、メモリセルＭＣ１つず
つでも良い。また、負電圧をかける場合、全ピッ１〜線
ＢＬ、ＢＬ同時でなく、ビット線Ｂｉ−，ＴＴ１本こと
に負電圧をかけていくことでもよい。

また、他の実施例として、テストモード時の読出し動作
中にピッｌ−線ＢＬ、ＴＴに負電圧をかけても良い。

通常の読出し動作においては、ワード線ＷＬを店外化す
ることにより、ビット線Ｂ　Ｉ−、！Ｔ−上に電荷全続
出し、セノスアノブ６を使ってピッ１〜線Ｂ　Ｌ　、　
ｎ間の電位差を増幅する。この増幅により、電位差があ
る程度大きくなった所て一気にピッ１、線Ｂ　Ｉ−、ｒ
のいずれか一方をＶ、に充電し、他方をＯＶまで放電し
てセンスが終了する。

乙のビット線の放電をＯｖてなく、負電圧まで放電すれ
ばよい訳である。負電圧までセンスするビットＭＢＬま
たはｍにつながるメモリセルＭＣはあらかじめ”　Ｈ”
を書き込んでおく。この負電圧でのセンスは、トランス
ファーゲ−１・不良セルのデータを′″Ｈ”−”Ｌ”に
するのが目的であるから、１回だけ行えばよい。

〔発明の効果〕

以上説明したように、この発明は、テストモト検出回路
を含み、テストモード検出回路がテストモードを検出し
たことに応答してメモリセルからの読出しの際にピッＩ
−ｉのレベルをメモリセルに記憶される一方のデータの
レベル以下にするので、トランスファーゲ−１・のしき
い値の低いメモリセルの試験を短時間で行うことができ
る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＤＲＡＭの概略ブロ
ック図、第２図は、第１図に示した負電圧発生回路の詳
細を示す回路図、第３図は、第１図に示したスイッチ回
路の詳細を示す回路図、第４図は負電圧発生回路の動作
を説明するためのタイミング図、第５図はテスト時のＤ
ＲＡＭの動作を小すためのタイミング図、第６図は従来
のＤＲＡＭの概略構成を示すブロック図、第７図は、第
６図に示したメモリセルアレイ部分の構成の概略図であ
る。 図において、ＭＣはメモリセル、ＤＣｏ、ＤＣ。 はダミーセル、Ｗ　Ｌ　Ｏ〜Ｗ　Ｌ　１１ｉｊ　ワ−Ｆ
　１．Ｒ，７ｒ。 １苗１］はグく−ワード線、−１工］〜■Ｔ］、　Ｂ　
Ｌ　。 ｎはピッ１、線、Ｐ／Ｅはプリチャーン／イコライズ回
路、２０は負電圧発生回路、３０はスイッチ回路、４０
ば電位切換え手段、５０はテストモト検出回路、２００
はノード、３００はビット線電圧供給線、Ｔはテスト信
号である。 なお、各図中の同一符号は同一または相当部分な小す。

Claims (1)

【特許請求の範囲】
1. １つの絶縁ゲート型電界効果トランジスタと、１つの容
   量からなるメモリセルを複数含む半導体記憶装置におい
   て、テストモード検出回路と、このテストモード検出回
   路がテテストモードを検出したことに応答して前記メモ
   リセルからの読出しの際にビット線のレベルを前記メモ
   リセルに記憶される一方のデータのレベル以下にする電
   位切換え手段を備えたことを特徴とする半導体記憶装置
   。